KR20200008388A - 반도체장치 - Google Patents

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KR20200008388A
KR20200008388A KR1020180082453A KR20180082453A KR20200008388A KR 20200008388 A KR20200008388 A KR 20200008388A KR 1020180082453 A KR1020180082453 A KR 1020180082453A KR 20180082453 A KR20180082453 A KR 20180082453A KR 20200008388 A KR20200008388 A KR 20200008388A
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Abstract

반도체장치는 패턴입력모드에 진입하는 경우 커맨드어드레스로부터 패턴데이터를 추출하고, 상기 추출된 패턴데이터로부터 래치데이터를 생성하는 래치데이터생성회로; 및 상기 패턴입력모드에 진입한 후 라이트커맨드가 입력되는 경우 상기 래치데이터를 저장하고, 상기 라이트커맨드가 입력되고 라이트레이턴시가 경과된 후 상기 저장된 래치데이터로부터 코어회로에 저장하기 위한 모드데이터를 생성하는 컬럼경로회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 컬럼동작을 수행하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
본 발명의 배경기술은 미국등록특허 제5,734,849호에 개시되어 있다.
본 발명은 패턴데이터를 래치하여 컬럼동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 패턴입력모드에 진입하는 경우 커맨드어드레스로부터 패턴데이터를 추출하고, 상기 추출된 패턴데이터로부터 래치데이터를 생성하는 래치데이터생성회로; 및 상기 패턴입력모드에 진입한 후 라이트커맨드가 입력되는 경우 상기 래치데이터를 저장하고, 상기 라이트커맨드가 입력되고 라이트레이턴시가 경과된 후 상기 저장된 래치데이터로부터 코어회로에 저장하기 위한 모드데이터를 생성하는 컬럼경로회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 로직레벨조합을 갖는 제1 패턴데이터가 입력되는 제1 패턴입력모드에 진입하는 경우 상기 제1 패턴데이터로부터 제1 래치데이터를 생성하는 래치데이터생성회로; 및 상기 제1 패턴입력모드에 진입한 후 제1 라이트커맨드가 입력되는 경우 상기 제1 래치데이터를 저장하고, 상기 제1 라이트커맨드가 입력되고 라이트레이턴시가 경과된 후 상기 저장된 제1 래치데이터로부터 코어회로에 저장하기 위한 제1 모드데이터를 생성하는 컬럼경로회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 패턴데이터를 래치하고, 래치된 패턴데이터에 대한 연속적인 라이트동작을 수행함으로써, 라이트동작마다 패턴데이터를 입력받을 필요가 없어 전력 소모를 절감할 수 있는 효과가 있다.
또한, 본 발명에 의하면 패턴데이터를 래치하는 패턴입력모드에 진입하고 라이트동작이 수행되는 경우 라이트레이턴시에 의해 설정되는 구간동안 적어도 하나의 패턴입력모드에 진입할 수 있고, 적어도 하나의 라이트커맨드가 입력될 수 있어 다양한 패턴데이터에 대한 라이트동작을 연속적으로 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 내부클럭생성회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 모드제어회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 4는 도 1에 도시된 반도체장치에 포함된 래치데이터생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 5는 도 3에 도시된 모드제어회로 및 도 4에 도시된 래치데이터생성회로의 동작을 설명하기 위한 표이다.
도 6은 도 1에 도시된 반도체장치에 포함된 컬럼제어회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 컬럼경로회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 8은 도 7에 도시된 컬럼경로회로에 포함된 모드데이터생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 모드데이터생성회로에 포함된 파이프래치의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 파이프래치에 포함된 제1 파이프데이터생성회로의 일 실시예에 따른 회로도이다.
도 11 및 도 12는 도 8에 도시된 모드데이터생성회로에 포함된 데이터디코더의 일 실시예에 따른 회로도이다.
도 13 및 도 14는 도 11 및 도 12에 도시된 데이터디코더의 동작을 설명하기 위한 표들이다.
도 15 및 도 16은 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 17은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(1)는 내부클럭생성회로(11), 모드제어회로(12), 래치데이터생성회로(13), 컬럼제어회로(14), 컬럼경로회로(15) 및 코어회로(16)를 포함할 수 있다.
내부클럭생성회로(11)는 클럭(CLK)으로부터 제1 내부클럭(CLKr) 및 제2 내부클럭(CLKf)을 생성할 수 있다. 내부클럭생성회로(11)는 클럭(CLK)을 버퍼링하여 제1 내부클럭(CLKr)을 생성하고, 클럭(CLK)을 반전버퍼링하여 제2 내부클럭(CLKf)을 생성할 수 있다. 제1 내부클럭(CLKr)의 위상은 클럭(CLK)의 위상과 동일하게 생성될 수 있고, 제2 내부클럭(CLKf)의 위상은 클럭(CLK)의 위상과 반전되게 생성될 수 있다. 내부클럭생성회로(11)의 보다 구체적인 동작에 대한 설명은 도 2를 참고하여 후술한다.
모드제어회로(12)는 제1 내부클럭(CLKr), 제2 내부클럭(CLKf) 및 칩선택신호(CS)에 응답하여 제1 내지 제5 커맨드어드레스(CA<1:5>)로부터 지연모드신호(CAS_WRXD) 및 지연모드출력제어신호(WRX_END)를 생성할 수 있다. 모드제어회로(12)는 칩선택신호(CS) 및 제1 내부클럭(CLKr)에 동기하여 입력되는 제1 내지 제4 커맨드어드레스(CA<1:4>)를 디코딩하여 디코딩커맨드(도 3의 CASd)를 생성하고, 제2 내부클럭(CLKf)에 동기하여 디코딩커맨드(도 3의 CASd)를 래치하여 패턴입력모드를 포함한 다양한 모드들에 진입하기 위한 모드커맨드(CASF)를 발생시킬 수 있다. 패턴입력모드는 제1 내지 제4 래치데이터(LC<1:4>)를 디코딩하여 생성된 제1 내지 제16 모드데이터(DC_WRX<1:16>)를 코어회로(16)에 저장하기 위해 진입할 수 있다. 모드제어회로(12)는 모드커맨드(CASF)가 발생된 상태에서 제2 내부클럭(CLKf)에 동기하여 입력되는 제5 커맨드어드레스(CA<5>)의 로직레벨에 따라 패턴입력모드에 진입하기 위한 모드신호(CAS_WRX)를 생성할 수 있다. 모드제어회로(12)는 모드신호(CAS_WRX)를 지연시켜 지연모드신호(CAS_WRXD)를 생성할 수 있다. 지연모드신호(CAS_WRXD)는 파이프래치(도 8의 63)에 제1 내지 제4 래치데이터(LC<1:4>)를 래치하기 위해 발생될 수 있다. 모드제어회로(12)는 모드커맨드(CASF) 및 모드신호(CAS_WRX)가 모두 발생되는 경우 모드출력제어신호(WRX_EN)를 발생시킬 수 있다. 모드제어회로(12)는 모드출력제어신호(WRX_EN)를 라이트레이턴시만큼 시프팅하여 지연모드출력제어신호(WRX_END)를 생성할 수 있다. 지연모드출력제어신호(WRX_END)는 파이프래치(도 8의 63)에 래치된 제1 내지 제4 래치데이터(LC<1:4>)를 출력하기 위해 발생될 수 있다. 칩선택신호(CS)는 반도체장치(1)를 포함한 칩을 선택하기 위해 기설정된 로직레벨로 발생될 수 있다. 지연모드신호(CAS_WRXD) 및 지연모드출력제어신호(WRX_END)를 생성하기 위한 커맨드어드레스의 비트 수는 실시예에 따라서 다양하게 설정될 수 있다. 모드제어회로(12)의 보다 구체적인 동작에 대한 설명은 도 3 및 도 5를 참고하여 후술한다.
래치데이터생성회로(13)는 제2 내부클럭(CLKf) 및 지연모드신호(CAS_WRXD)에 응답하여 제1 내지 제4 커맨드어드레스(CA<1:4>)로부터 제1 내지 제4 래치데이터(LC<1:4>)를 생성할 수 있다. 래치데이터생성회로(13)는 패턴입력모드에서 이용되는 제1 내지 제4 래치데이터(LC<1:4>)를 생성할 수 있다. 래치데이터생성회로(13)는 제2 내부클럭(CLKf)에 동기하여 입력되는 제1 내지 제4 커맨드어드레스(CA<1:4>)를 지연모드신호(CAS_WRXD)에 동기하여 래치하여 제1 내지 제4 래치데이터(LC<1:4>)를 생성할 수 있다. 래치데이터생성회로(13)에 입력되는 커맨드어드레스의 비트 수와 래치데이터생성회로(13)에서 생성되는 래치데이터의 비트 수는 실시예에 따라서 다양하게 설정될 수 있다. 래치데이터생성회로(13)의 보다 구체적인 구성 및 동작은 도 4 및 도 5를 참고하여 후술한다.
컬럼제어회로(14)는 제1 내부클럭(CLKr) 및 제2 내부클럭(CLKf)에 응답하여 제1 내지 제L 커맨드어드레스(CA<1:L>)로부터 라이트플래그(WTTF) 및 컬럼제어펄스(WTTAYP)를 생성할 수 있다. 컬럼제어회로(14)는 제1 내부클럭(CLKr) 및 제2 내부클럭(CLKf)에 응답하여 입력되는 제1 내지 제L 커맨드어드레스(CA<1:L>)의 로직레벨조합에 따라 라이트동작을 위한 라이트신호(도 6의 EWT)를 생성할 수 있다. 컬럼제어회로(14)는 라이트신호(도 6의 EWT)를 지연시켜 라이트플래그(WTTF) 및 컬럼제어펄스(WTTAYP)를 발생시킬 수 있다. 컬럼제어회로(14)는 라이트신호(도 6의 EWT)를 라이트레이턴시에 대응하는 구간만큼 지연시켜 라이트플래그(WTTF) 및 컬럼제어펄스(WTTAYP)를 발생시킬 수 있다. 컬럼제어회로(14)에서 라이트플래그(WTTF) 및 컬럼제어펄스(WTTAYP)를 발생시키기 위해 라이트신호(도 6의 EWT)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 라이트플래그(WTTF) 및 컬럼제어펄스(WTTAYP)를 생성하기 위한 커맨드어드레스의 비트 수는 실시예에 따라서 다양하게 설정될 수 있다. 컬럼제어회로(14)의 보다 구체적인 구성 및 동작은 도 6을 참고하여 후술한다.
컬럼경로회로(15)는 지연모드신호(CAS_WRXD), 지연모드출력제어신호(WRX_END) 및 라이트플래그(WTTF)에 응답하여 제1 내지 제4 래치데이터(LC<1:4>)로부터 제1 내지 제16 모드데이터(DC_WRX<1:16>)를 생성할 수 있다. 컬럼경로회로(15)는 지연모드신호(CAS_WRXD)에 응답하여 제1 내지 제4 래치데이터(LC<1:4>)를파이프래치(도8의 63)에 저장할 수 있다. 컬럼경로회로(15)는 지연모드출력제어신호(WRX_END) 및 라이트플래그(WTTF)에 응답하여 파이프래치(도8의 63)에 저장된 제1 내지 제4 래치데이터(LC<1:4>)를 제1 내지 제4 파이프데이터(도8의 PD<1:4>)로 출력할 수 있다. 컬럼경로회로(15)는 제1 내지 제4 파이프데이터(도8의 PD<1:4>)를 디코딩하여 제1 내지 제16 모드데이터(DC_WRX<1:16>)를 생성할 수 있다. 래치데이터 및 모드데이터의 비트 수는 실시예에 따라서 다양하게 설정될 수 있다. 컬럼경로회로(15)는 라이트플래그(WTTF) 및 컬럼제어펄스(WTTAYP)가 발생하는 경우 제1 내부클럭(CLKr) 및 제2 내부클럭(CLKf)에 응답하여 제1 내지 제L 커맨드어드레스(CA<1:L>)로부터 제1 내지 제M 컬럼뱅크그룹어드레스(AYP_BG<1:M>)를 생성할 수 있다. 제1 내지 제M 컬럼뱅크그룹어드레스(AYP_BG<1:M>)는 패턴입력모드에서 제1 내지 제16 모드데이터(DC_WRX<1:16>)가 저장되는 코어회로(16)에 포함된 셀어레이를 선택하기 위한 로직레벨조합을 가질 수 있다. 제1 내지 제M 컬럼뱅크그룹어드레스(AYP_BG<1:M>)는 코어회로(16)에 포함된 뱅크그룹, 뱅크 및 컬럼경로에 대한 정보를 포함할 수 있다. 제1 내지 제M 컬럼뱅크그룹어드레스(AYP_BG<1:M>)의 비트 수(M)는 실시예에 따라서 다양하게 설정될 수 있다. 컬럼경로회로(15)의 보다 구체적인 구성 및 동작은 도 7 내지 도14를 참고하여 후술한다.
도 2를 참고하면 내부클럭생성회로(10)에서 클럭(CLK)으로부터 생성되는 제1 내부클럭(CLKr) 및 제2 내부클럭(CLKf)을 확인할 수 있다. 제1 내부클럭(CLKr)의 위상은 클럭(CLK)의 위상과 동일하게 생성될 수 있고, 제2 내부클럭(CLKf)의 위상은 클럭(CLK)의 위상과 반전되게 생성될 수 있다.
도 3에 도시된 바와 같이, 모드제어회로(12)는 모드진입제어회로(21), 모드신호지연기(22) 및 모드출력제어회로(23)를 포함할 수 있다.
모드진입제어회로(21)는 모드커맨드생성회로(211), 커맨드어드레스래치(212) 및 모드신호생성회로(213)를 포함할 수 있다. 모드커맨드생성회로(211)는 모드커맨드디코더(215) 및 모드커맨드출력회로(216)를 포함할 수 있다. 모드커맨드디코더(215)는 칩선택신호(CS) 및 제1 내부클럭(CLKr)에 동기하여 입력되는 제1 내지 제4 커맨드어드레스(CA<1:4>)를 디코딩하여 디코딩커맨드(CASd)를 생성할 수 있다. 모드커맨드디코더(215)는 칩선택신호(CS)가 로직하이레벨인 상태에서 제1 내부클럭(CLKr)의 라이징에지에 동기하여 기설정된 로직레벨조합을 갖는 제1 내지 제4 커맨드어드레스(CA<1:4>)가 입력되는 경우 디코딩커맨드(CASd)를 발생시킬 수 있다. 모드커맨드출력회로(216)는 제2 내부클럭(CLKf)의 라이징에지에 동기하여 디코딩커맨드(CASd)를 래치하고, 래치된 디코딩커맨드(CASd)로부터 모드커맨드(CASF)를 생성할 수 있다. 모드커맨드출력회로(216)는 D-플립플롭으로 구현될 수 있다. 커맨드어드레스래치(212)는 제2 내부클럭(CLKf)에 응답하여 제5 커맨드어드레스(CA<5>)로부터 래치커맨드어드레스(CAf<5>)를 생성할 수 있다. 커맨드어드레스래치(212)는 제2 내부클럭(CLKf)의 라이징에지에 동기하여 제5 커맨드어드레스(CA<5>)를 래치하고, 래치된 제5 커맨드어드레스(CA<5>)를 래치커맨드어드레스(CAf<5>)로 출력할 수 있다. 커맨드어드레스래치(212)는 제2 내부클럭(CLKf)의 라이징에지에 동기하여 로직하이레벨의 제5 커맨드어드레스(CA<5>)가 입력되는 경우 로직하이레벨의 래치커맨드어드레스(CAf<5>)를 발생시킬 수 있다. 커맨드어드레스래치(212)는 D-플립플롭으로 구현될 수 있다. 모드신호생성회로(213)는 래치커맨드어드레스(CAf<5>) 및 모드커맨드(CASF)를 입력받아 논리곱 연산을 수행하여 모드신호(CAS_WRX)를 생성하는 앤드게이트(AND12)를 포함할 수 있다. 모드신호생성회로(213)는 래치커맨드어드레스(CAf<5>) 및 모드커맨드(CASF)가 모두 로직하이레벨인 경우 로직하이레벨의 모드신호(CAS_WRX)를 발생시킬 수 있다.
모드진입제어회로(21)는 칩선택신호(CS)가 로직하이레벨인 상태에서 제1 내부클럭(CLKr)의 라이징에지에 동기하여 기설정된 로직레벨조합을 갖는 제1 내지 제4 커맨드어드레스(CA<1:4>)가 입력되는 경우 패턴입력모드를 포함한 다양한 모드들에 진입하기 위한 모드커맨드(CASF)를 발생시킬 수 있다. 모드진입제어회로(21)는 모드커맨드(CASF)가 발생된 상태에서 제2 내부클럭(CLKf)에 동기하여 로직하이레벨의 제5 커맨드어드레스(CA<5>)가 입력되는 경우 패턴입력모드에 진입하기 위한 모드신호(CAS_WRX)를 발생시킬 수 있다.
모드신호지연기(22)는 모드신호(CAS_WRX)를 지연시켜 지연모드신호(CAS_WRXD)를 생성할 수 있다. 지연모드신호(CAS_WRXD)는 파이프래치(도 8의 63)에 제1 내지 제4 래치데이터(LC<1:4>)를 래치하기 위해 발생될 수 있다. 모드신호지연기(22)에서 모드신호(CAS_WRX)를 지연시키는 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
모드출력제어회로(23)는 카스지연기(231), 모드출력제어신호생성회로(232) 및 모드출력지연회로(233)를 포함할 수 있다. 카스지연기(231)는 모드커맨드(CASF)를 지연시켜 지연모드커맨드(CASFD)를 생성할 수 있다. 카스지연기(231)에서 모드커맨드(CASF)를 지연시키는 지연구간은 실시예에 따라서 다양하게 설정될 수 있다. 모드출력제어신호생성회로(232)는 지연모드커맨드(CASFD) 및 모드신호(CAS_WRX)가 모두 발생되는 경우 모드출력제어신호(WRX_EN)를 발생시킬 수 있다. 모드출력지연회로(233)는 라이트레이턴시신호(WL<1:L>)에 응답하여 모드출력제어신호(WRX_EN)를 지연시켜 지연모드출력제어신호(WRX_END)를 생성할 수 있다. 라이트레이턴시신호(WL<1:L>)는 라이트레이턴시에 대응하는 로직레벨조합을 가질 수 있다. 모드출력지연회로(233)는 모드출력제어신호(WRX_EN)를 라이트레이턴시신호(WL<1:L>)에 대응하는 라이트레이턴시만큼 시프팅하여 지연모드출력제어신호(WRX_END)를 발생시킬 수 있다.
모드출력제어회로(23)는 모드커맨드(CASF) 및 모드신호(CAS_WRX)가 모두 발생되는 경우 발생되는 모드출력제어신호(WRX_EN)를 라이트레이턴시만큼 시프팅하여 지연모드출력제어신호(WRX_END)를 생성할 수 있다. 지연모드출력제어신호(WRX_END)는 파이프래치(도 8의 63)에 래치된 제1 내지 제4 래치데이터(LC<1:4>)를 출력하기 위해 발생될 수 있다.
도 4에 도시된 바와 같이, 래치데이터생성회로(13)는 제1 래치데이터생성회로(31), 제2 래치데이터생성회로(32), 제3 래치데이터생성회로(33) 및 제4 래치데이터생성회로(34)를 포함할 수 있다.
제1 래치데이터생성회로(31)는 제1 패턴데이터생성회로(311) 및 제1 래치데이터출력회로(312)를 포함할 수 있다. 제1 패턴데이터생성회로(311)는 제2 내부클럭(CLKf)의 라이징에지에 동기하여 제1 커맨드어드레스(CA<1>)를 래치하고, 래치된 제1 커맨드어드레스(CA<1>)를 제1 패턴데이터(DC<1>)로 출력할 수 있다. 제1 래치데이터출력회로(312)는 지연모드신호(CAS_WRXD)가 발생하는 경우 제1 패턴데이터(DC<1>)를 래치하고, 래치된 제1 패턴데이터(DC<1>)를 제1 래치데이터(LC<1>)로 출력할 수 있다. 제1 패턴데이터생성회로(311) 및 제1 래치데이터출력회로(312)는 각각 D-플립플롭으로 구현될 수 있다.
제2 래치데이터생성회로(32)는 제2 패턴데이터생성회로(321) 및 제2 래치데이터출력회로(322)를 포함할 수 있다. 제2 패턴데이터생성회로(321)는 제2 내부클럭(CLKf)의 라이징에지에 동기하여 제2 커맨드어드레스(CA<2>)를 래치하고, 래치된 제2 커맨드어드레스(CA<2>)를 제2 패턴데이터(DC<2>)로 출력할 수 있다. 제2 래치데이터출력회로(322)는 지연모드신호(CAS_WRXD)가 발생하는 경우 제2 패턴데이터(DC<2>)를 래치하고, 래치된 제2 패턴데이터(DC<2>)를 제2 래치데이터(LC<2>)로 출력할 수 있다. 제2 패턴데이터생성회로(321) 및 제2 래치데이터출력회로(322)는 각각 D-플립플롭으로 구현될 수 있다.
제3 래치데이터생성회로(33)는 제3 패턴데이터생성회로(331) 및 제3 래치데이터출력회로(332)를 포함할 수 있다. 제3 패턴데이터생성회로(331)는 제2 내부클럭(CLKf)의 라이징에지에 동기하여 제3 커맨드어드레스(CA<3>)를 래치하고, 래치된 제3 커맨드어드레스(CA<3>)를 제3 패턴데이터(DC<3>)로 출력할 수 있다. 제3 래치데이터출력회로(332)는 지연모드신호(CAS_WRXD)가 발생하는 경우 제3 패턴데이터(DC<3>)를 래치하고, 래치된 제3 패턴데이터(DC<3>)를 제3 래치데이터(LC<3>)로 출력할 수 있다. 제3 패턴데이터생성회로(331) 및 제3 래치데이터출력회로(332)는 각각 D-플립플롭으로 구현될 수 있다.
제4 래치데이터생성회로(34)는 제4 패턴데이터생성회로(341) 및 제4 래치데이터출력회로(342)를 포함할 수 있다. 제4 패턴데이터생성회로(341)는 제2 내부클럭(CLKf)의 라이징에지에 동기하여 제4 커맨드어드레스(CA<4>)를 래치하고, 래치된 제4 커맨드어드레스(CA<4>)를 제4 패턴데이터(DC<4>)로 출력할 수 있다. 제4 래치데이터출력회로(342)는 지연모드신호(CAS_WRXD)가 발생하는 경우 제4 패턴데이터(DC<4>)를 래치하고, 래치된 제4 패턴데이터(DC<4>)를 제4 래치데이터(LC<4>)로 출력할 수 있다. 제4 패턴데이터생성회로(341) 및 제4 래치데이터출력회로(342)는 각각 D-플립플롭으로 구현될 수 있다.
래치데이터생성회로(13)는 제2 내부클럭(CLKf) 및 지연모드신호(CAS_WRXD)에 응답하여 제1 내지 제4 커맨드어드레스(CA<1:4>)로부터 제1 내지 제4 래치데이터(LC<1:4>)를 생성할 수 있다. 래치데이터생성회로(13)는 패턴입력모드에서 코어회로(16)에 저장하기 위한 제1 내지 제4 래치데이터(LC<1:4>)를 생성할 수 있다. 래치데이터생성회로(13)는 제2 내부클럭(CLKf)에 동기하여 입력되는 제1 내지 제4 커맨드어드레스(CA<1:4>)를 지연모드신호(CAS_WRXD)에 동기하여 래치하여 제1 내지 제4 래치데이터(LC<1:4>)를 생성할 수 있다.
도 5에 도시된 바와 같이, 모드제어회로(12)에서 모드커맨드(CASF) 및 모드신호(CAS_WRX)의 설정 동작을 확인할 수 있고, 래치데이터생성회로(13)에서 제1 내지 제4 패턴데이터(DC<1:4>)의 설정 동작을 확인할 수 있다.
칩선택신호(CS)가 로직하이레벨이고, 제1 내부클럭(CLKr)의 라이징에지에 동기하여 제1 내지 제4 커맨드어드레스(CA<1:4>)가 'L, L, H, H'로 설정되는 경우 모드커맨드(CASF)가 발생된다. 칩선택신호(CS)가 로직하이레벨이고, 제1 내부클럭(CLKr)의 라이징에지에 동기하여 제5 커맨드어드레스(CA<5>)는 제1 설정커맨드(WS_WR)로 설정되고, 제6 커맨드어드레스(CA<6>)는 제2 설정커맨드(WS_RD)로 설정되며, 제7 커맨드어드레스(CA<7>)는 제3 설정커맨드(WS_FS)로 설정된다. 제1 설정커맨드(WS_WR)는 라이트동작 시 데이터 입출력에 사용되는 클럭을 입력받기 위해 발생될 수 있다. 제2 설정커맨드(WS_RD)는 리드동작 시 데이터 입출력에 사용되는 클럭을 입력받기 위해 발생될 수 있다. 제3 설정커맨드(WS_FS)는 멀티랭크(multi-rank) 동작을 위해 발생될 수 있다. 모드커맨드(CASF)가 발생된 후 제2 내부클럭(CLKf)의 라이징에지에 동기하여 제1 커맨드어드레스(CA<1>)는 제1 패턴데이터(DC<1>)로 설정되고, 제2 커맨드어드레스(CA<2>)는 제2 패턴데이터(DC<2>)로 설정되며, 제3 커맨드어드레스(CA<3>)는 제3 패턴데이터(DC<3>)로 설정되고, 제4 커맨드어드레스(CA<4>)는 제4 패턴데이터(DC<4>)로 설정되며, 제5 커맨드어드레스(CA<5>)는 모드신호(CAS_WRX)로 설정되고, 제6 커맨드어드레스(CA<6>)는 유효 로직레벨로 설정되며, 제7 커맨드어드레스(CA<7>)는 버스트순서(burst sequence)를 결정하기 위한 제어신호(B3)로 설정된다. 유효 로직레벨은 로직하이레벨 또는 로직로우레벨로 설정될 수 있다.
도 6에 도시된 바와 같이, 컬럼제어회로(14)는 라이트신호생성회로(41), 라이트플래그생성기(42) 및 컬럼제어펄스생성기(43)를 포함할 수 있다.
라이트신호생성회로(41)는 제1 내부클럭(CLKr) 또는 제2 내부클럭(CLKf)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 라이트동작을 수행하기 위해 라이트신호(EWT)를 발생시킬 수 있다. 라이트신호(EWT)를 발생시키기 위해 제1 내부클럭(CLKr) 또는 제2 내부클럭(CLKf)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 통해 라이트커맨드(도 15의 WR)가 입력될 수 있다. 제1 내부클럭(CLKr) 및 제2 내부클럭(CLKf) 중 라이트신호(EWT)를 발생시키기 위해 사용되는 클럭은 실시예에 따라서 다양하게 설정될 수 있다. 라이트신호(EWT)를 발생시키기 위한 제1 내지 제L 외부제어신호(CA<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
라이트플래그생성기(42)는 라이트신호(EWT)를 기설정된 구간만큼 시프팅하여 라이트플래그(WTTF)를 생성할 수 있다. 라이트플래그생성기(42)는 라이트레이턴시에 따라 설정된 구간만큼 라이트신호(EWT)를 시프팅하여 라이트플래그(WTTF)를 생성하도록 설정될 수 있다.
컬럼제어펄스생성기(43)는 라이트신호(EWT)를 기설정된 구간만큼 시프팅하여 컬럼제어펄스(WTAYP)를 생성할 수 있다. 컬럼제어펄스생성기(43)는 라이트레이턴시에 따라 설정된 구간만큼 라이트신호(EWT)를 시프팅하여 컬럼제어펄스(WTAYP)를 생성하도록 설정될 수 있다.
도 7에 도시된 바와 같이, 컬럼경로회로(15)는 모드데이터생성회로(51) 및 컬럼뱅크그룹어드레스생성회로(52)를 포함할 수 있다.
모드데이터생성회로(51)는 지연모드신호(CAS_WRXD), 지연모드출력제어신호(WRX_END) 및 라이트플래그(WTTF)에 응답하여 제1 내지 제4 래치데이터(LC<1:4>)로부터 제1 내지 제16 모드데이터(DC_WRX<1:16>)를 생성할 수 있다. 모드데이터생성회로(51)는 지연모드신호(CAS_WRXD)에 응답하여 제1 내지 제4 래치데이터(LC<1:4>)를 파이프래치(도8의 63)에 저장할 수 있다. 모드데이터생성회로(51)는 지연모드출력제어신호(WRX_END) 및 라이트플래그(WTTF)에 응답하여 파이프래치(도8의 63)에 저장된 제1 내지 제4 래치데이터(LC<1:4>)를 제1 내지 제4 파이프데이터(도8의 PD<1:4>)로 출력할 수 있다. 모드데이터생성회로(51)는 제1 내지 제4 파이프데이터(도8의 PD<1:4>)를 디코딩하여 제1 내지 제16 모드데이터(DC_WRX<1:16>)를 생성할 수 있다.
컬럼뱅크그룹어드레스생성회로(52)는 라이트플래그(WTTF) 및 컬럼제어펄스(WTTAYP)가 발생하는 경우 제1 내부클럭(CLKr) 및 제2 내부클럭(CLKf)에 응답하여 제1 내지 제L 커맨드어드레스(CA<1:L>)로부터 제1 내지 제M 컬럼뱅크그룹어드레스(AYP_BG<1:M>)를 생성할 수 있다. 제1 내지 제M 컬럼뱅크그룹어드레스(AYP_BG<1:M>)는 패턴입력모드에서 제1 내지 제16 모드데이터(DC_WRX<1:16>)가 저장되는 코어회로(16)에 포함된 셀어레이를 선택하기 위한 로직레벨조합을 가질 수 있다. 제1 내지 제M 컬럼뱅크그룹어드레스(AYP_BG<1:M>)는 코어회로(16)에 포함된 뱅크그룹, 뱅크 및 컬럼경로에 대한 정보를 포함할 수 있다.
도 8에 도시된 바와 같이, 모드데이터생성회로(51)는 파이프입력카운터(61), 파이프출력카운터(62), 파이프래치(63) 및 데이터디코더(64)를 포함할 수 있다.
파이프입력카운터(61)는 지연모드신호(CAS_WRXD)에 응답하여 제1 내지 제3 파이프입력신호(PIN<1:3>)를 순차적으로 발생시킬 수 있다. 파이프입력카운터(61)는 지연모드신호(CAS_WRXD)가 첫번째 발생하는 경우 제1 파이프입력신호(PIN<1>)를 발생시킬 수 있다. 파이프입력카운터(61)는 지연모드신호(CAS_WRXD)가 두번째 발생하는 경우 제2 파이프입력신호(PIN<2>)를 발생시킬 수 있다. 파이프입력카운터(61)는 지연모드신호(CAS_WRXD)가 세번째 발생하는 경우 제3 파이프입력신호(PIN<3>)를 발생시킬 수 있다.
파이프출력카운터(62)는 지연모드출력제어신호(WRX_END) 및 라이트플래그(WTTF)에 응답하여 제1 내지 제3 파이프출력신호(POUT<1:3>)를 순차적으로 발생시킬 수 있다. 파이프출력카운터(62)는 지연모드출력제어신호(WRX_END) 및 라이트플래그(WTTF)가 첫번째 발생하는 경우 제1 파이프출력신호(POUT<1>)를 발생시킬 수 있다. 파이프출력카운터(62)는 지연모드출력제어신호(WRX_END) 및 라이트플래그(WTTF)가 두번째 발생하는 경우 제2 파이프출력신호(POUT<2>)를 발생시킬 수 있다. 파이프출력카운터(62)는 지연모드출력제어신호(WRX_END) 및 라이트플래그(WTTF)가 세번째 발생하는 경우 제3 파이프출력신호(POUT<3>)를 발생시킬 수 있다.
파이프래치(63)는 제1 내지 제3 파이프입력신호(PIN<1:3>) 및 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 제1 내지 제4 래치데이터(LC<1:4>)로부터 제1 내지 제4 파이프데이터(PD<1:4>)를 생성할 수 있다. 파이프래치(63)는 제1 내지 제3 파이프입력신호(PIN<1:3>)에 응답하여 제1 내지 제4 래치데이터(LC<1:4>)를 래치할 수 있다. 파이프래치(63)는 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 래치된 제1 내지 제4 래치데이터(LC<1:4>)를 제1 내지 제4 파이프데이터(PD<1:4>)로 출력할 수 있다. 파이프래치(63)의 보다 구체적인 구성 및 동작은 도 9 및 도 10을 참고하여 후술한다.
데이터디코더(64)는 제1 내지 제4 파이프데이터(PD<1:4>)를 디코딩하여 제1 내지 제16 모드데이터(DC_WRX<1:16>)를 생성할 수 있다. 제1 내지 제4 파이프데이터(PD<1:4>)의 로직레벨조합에 따라 데이터디코더(64)에서 생성되는 제1 내지 제16 모드데이터(DC_WRX<1:16>)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 데이터디코더(64)의 보다 구체적인 구성 및 동작은 도 11 내지 도 14를 참고하여 후술한다.
도 9에 도시된 바와 같이, 파이프래치(63)는 제1 파이프데이터생성회로(71), 제2 파이프데이터생성회로(72), 제3 파이프데이터생성회로(73) 및 제4 파이프데이터생성회로(74)를 포함할 수 있다.
제1 파이프데이터생성회로(71)는 제1 내지 제3 파이프입력신호(PIN<1:3>) 및 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 제1 래치데이터(LC<1>)로부터 제1 파이프데이터(PD<1>)를 생성할 수 있다. 제1 파이프데이터생성회로(71)는 제1 내지 제3 파이프입력신호(PIN<1:3>)에 응답하여 제1 래치데이터(LC<1>)를 래치할 수 있다. 제1 파이프데이터생성회로(71)는 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 래치된 제1 래치데이터(LC<1>)를 제1 파이프데이터(PD<1>)로 출력할 수 있다. 제1 파이프데이터생성회로(71)의 보다 구체적인 구성 및 동작은 도 10을 참고하여 후술한다.
제2 파이프데이터생성회로(72)는 제1 내지 제3 파이프입력신호(PIN<1:3>) 및 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 제2 래치데이터(LC<2>)로부터 제2 파이프데이터(PD<2>)를 생성할 수 있다. 제2 파이프데이터생성회로(72)는 제1 내지 제3 파이프입력신호(PIN<1:3>)에 응답하여 제2 래치데이터(LC<2>)를 래치할 수 있다. 제2 파이프데이터생성회로(72)는 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 래치된 제2 래치데이터(LC<2>)를 제2 파이프데이터(PD<2>)로 출력할 수 있다.
제3 파이프데이터생성회로(73)는 제1 내지 제3 파이프입력신호(PIN<1:3>) 및 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 제3 래치데이터(LC<3>)로부터 제3 파이프데이터(PD<3>)를 생성할 수 있다. 제3 파이프데이터생성회로(73)는 제1 내지 제3 파이프입력신호(PIN<1:3>)에 응답하여 제3 래치데이터(LC<3>)를 래치할 수 있다. 제3 파이프데이터생성회로(73)는 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 래치된 제3 래치데이터(LC<3>)를 제3 파이프데이터(PD<3>)로 출력할 수 있다.
제4 파이프데이터생성회로(74)는 제1 내지 제3 파이프입력신호(PIN<1:3>) 및 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 제4 래치데이터(LC<4>)로부터 제4 파이프데이터(PD<4>)를 생성할 수 있다. 제4 파이프데이터생성회로(74)는 제1 내지 제3 파이프입력신호(PIN<1:3>)에 응답하여 제4 래치데이터(LC<4>)를 래치할 수 있다. 제3 파이프데이터생성회로(73)는 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 래치된 제4 래치데이터(LC<4>)를 제4 파이프데이터(PD<4>)로 출력할 수 있다.
도 10에 도시된 바와 같이, 제1 파이프데이터생성회로(71)는 데이터입력회로(81), 데이터래치회로(82), 패턴데이터출력회로(83) 및 패턴데이터출력래치(84)를 포함할 수 있다.
데이터입력회로(81)는 인버터들(IV811~IV816)을 포함할 수 있다. 인버터(IV811)는 제1 파이프입력신호(PIN<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV812)는 제1 파이프입력신호(PIN<1>)가 로직하이레벨로 발생하는 경우 제1 래치데이터(LC<1>)를 반전버퍼링하여 노드(nd81)로 출력할 수 있다. 인버터(IV813)는 제2 파이프입력신호(PIN<2>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV814)는 제2 파이프입력신호(PIN<2>)가 로직하이레벨로 발생하는 경우 제1 래치데이터(LC<1>)를 반전버퍼링하여 노드(nd83)로 출력할 수 있다. 인버터(IV815)는 제3 파이프입력신호(PIN<3>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV816)는 제3 파이프입력신호(PIN<3>)가 로직하이레벨로 발생하는 경우 제1 래치데이터(LC<1>)를 반전버퍼링하여 노드(nd85)로 출력할 수 있다.
데이터래치회로(82)는 인버터들(IV821~IV826)을 포함할 수 있다. 인버터(IV821)는 노드(nd81)의 신호를 반전버퍼링하여 노드(nd82)로 출력할 수 있다. 인버터(IV822)는 노드(nd82)의 신호를 반전버퍼링하여 노드(nd81)로 출력할 수 있다. 인버터들(IV821, IV822)은 노드들(nd81, nd82)의 신호를 래치할 수 있다. 인버터(IV823)는 노드(nd83)의 신호를 반전버퍼링하여 노드(nd84)로 출력할 수 있다. 인버터(IV824)는 노드(nd84)의 신호를 반전버퍼링하여 노드(nd83)로 출력할 수 있다. 인버터들(IV823, IV824)은 노드들(nd83, nd84)의 신호를 래치할 수 있다. 인버터(IV825)는 노드(nd85)의 신호를 반전버퍼링하여 노드(nd86)로 출력할 수 있다. 인버터(IV826)는 노드(nd86)의 신호를 반전버퍼링하여 노드(nd85)로 출력할 수 있다. 인버터들(IV825, IV826)은 노드들(nd85, nd86)의 신호를 래치할 수 있다.
패턴데이터출력회로(83)는 인버터들(IV831~IV836)을 포함할 수 있다. 인버터(IV831)는 제1 파이프출력신호(POUT<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV832)는 제1 파이프출력신호(POUT<1>)가 로직하이레벨로 발생하는 경우 노드(nd82)의 신호를 반전버퍼링하여 노드(nd87)로 출력할 수 있다. 인버터(IV833)는 제2 파이프출력신호(POUT<2>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV834)는 제2 파이프출력신호(POUT<2>)가 로직하이레벨로 발생하는 경우 노드(nd84)의 신호를 반전버퍼링하여 노드(nd87)로 출력할 수 있다. 인버터(IV835)는 제3 파이프출력신호(POUT<3>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV836)는 제3 파이프출력신호(POUT<3>)가 로직하이레벨로 발생하는 경우 노드(nd86)의 신호를 반전버퍼링하여 노드(nd87)로 출력할 수 있다.
패턴데이터출력래치(84)는 인버터들(IV841, IV842)을 포함할 수 있다. 인버터(IV841)는 노드(nd87)의 신호를 반전버퍼링하여 노드(nd88)를 통해 제1 패턴데이터(PD<1>)로 출력할 수 있다. 인버터(IV842)는 노드(nd88)의 신호를 반전버퍼링하여 노드(nd87)로 출력할 수 있다. 인버터들(IV841, IV842)은 노드들(nd87, nd88)의 신호를 래치할 수 있다.
제1 파이프데이터생성회로(71)는 제1 내지 제3 파이프입력신호(PIN<1:3>)에 응답하여 제1 래치데이터(LC<1>)를 래치할 수 있다. 제1 파이프데이터생성회로(71)는 제1 내지 제3 파이프출력신호(POUT<1:3>)에 응답하여 래치된 제1 래치데이터(LC<1>)를 제1 파이프데이터(PD<1>)로 출력할 수 있다.
도 11 및 도 12에 도시된 바와 같이, 데이터디코더(64)는 반전옵션신호생성회로(910), 제1 모드데이터선택회로(911), 제2 모드데이터선택회로(912), 제3 모드데이터선택회로(913), 제4 모드데이터선택회로(914), 제5 모드데이터선택회로(915), 제6 모드데이터선택회로(916), 제7 모드데이터선택회로(917), 제8 모드데이터선택회로(918), 제9 모드데이터선택회로(921), 제10 모드데이터선택회로(922), 제11 모드데이터선택회로(923), 제12 모드데이터선택회로(924), 제13 모드데이터선택회로(925), 제14 모드데이터선택회로(926), 제15 모드데이터선택회로(927), 제16 모드데이터선택회로(982)를 포함할 수 있다.
반전옵션신호생성회로(910)는 옵션신호(OPT)를 반전버퍼링하여 반전옵션신호(OPTB)를 생성하는 인버터(IV911)를 포함할 수 있다. 본 실시예에서 옵션신호(OPT)는 반도체장치(1)의 내부에 포함된 퓨즈(미도시)의 커팅 여부에 따라 로직레벨이 결정될 수 있다. 옵션신호(OPT)는 실시예에 따라서, 반도체장치(1)의 내부에서 생성되거나 반도체장치(1)의 외부에서 인가될 수 있다.
제1 모드데이터선택회로(911)는 스위치들(SW911, SW912) 및 인버터들(IV911, IV912, IV931)을 포함할 수 있다. 스위치(SW911)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 스위치(SW912)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 인버터(IV911)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW911)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV912)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW912)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV931)는 인버터(IV911)의 출력신호 또는 인버터(IV912)의 출력신호를 반전버퍼링하여 제4 모드데이터(DC_WRX<4>)로 출력할 수 있다. 본 실시예에서 스위치(SW911)는 제1 패턴데이트(PD<1>)를 출력하고, 스위치(SW912)는 제4 패턴데이트(PD<4>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제1 모드데이터선택회로(911)는 제4 패턴데이트(PD<4>)를 제4 모드데이터(DC_WRX<4>)로 출력할 수 있다.
제2 모드데이터선택회로(912)는 스위치들(SW913, SW914) 및 인버터들(IV913, IV914, IV932)을 포함할 수 있다. 스위치(SW913)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 스위치(SW914)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 인버터(IV913)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW913)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV914)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW914)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV932)는 인버터(IV913)의 출력신호 또는 인버터(IV914)의 출력신호를 반전버퍼링하여 제8 모드데이터(DC_WRX<8>)로 출력할 수 있다. 본 실시예에서 스위치(SW913)는 제1 패턴데이트(PD<1>)를 출력하고, 스위치(SW914)는 제4 패턴데이트(PD<4>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제2 모드데이터선택회로(912)는 제4 패턴데이트(PD<4>)를 제8 모드데이터(DC_WRX<8>)로 출력할 수 있다.
제3 모드데이터선택회로(913)는 스위치들(SW915, SW916) 및 인버터들(IV915, IV916, IV933)을 포함할 수 있다. 스위치(SW915)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 스위치(SW916)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 인버터(IV915)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW915)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV916)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW916)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV933)는 인버터(IV915)의 출력신호 또는 인버터(IV916)의 출력신호를 반전버퍼링하여 제3 모드데이터(DC_WRX<3>)로 출력할 수 있다. 본 실시예에서 스위치(SW915)는 제1 패턴데이트(PD<1>)를 출력하고, 스위치(SW916)는 제3 패턴데이트(PD<3>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제3 모드데이터선택회로(913)는 제3 패턴데이트(PD<3>)를 제3 모드데이터(DC_WRX<3>)로 출력할 수 있다.
제4 모드데이터선택회로(914)는 스위치들(SW917, SW918) 및 인버터들(IV917, IV918, IV934)을 포함할 수 있다. 스위치(SW917)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 스위치(SW918)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 인버터(IV917)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW917)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV918)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW918)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV934)는 인버터(IV917)의 출력신호 또는 인버터(IV918)의 출력신호를 반전버퍼링하여 제7 모드데이터(DC_WRX<7>)로 출력할 수 있다. 본 실시예에서 스위치(SW917)는 제1 패턴데이트(PD<1>)를 출력하고, 스위치(SW918)는 제3 패턴데이트(PD<3>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제4 모드데이터선택회로(914)는 제3 패턴데이트(PD<3>)를 제7 모드데이터(DC_WRX<7>)로 출력할 수 있다.
제5 모드데이터선택회로(915)는 스위치들(SW921, SW922) 및 인버터들(IV921, IV922, IV935)을 포함할 수 있다. 스위치(SW921)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 스위치(SW922)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 인버터(IV921)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW921)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV922)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW922)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV935)는 인버터(IV921)의 출력신호 또는 인버터(IV922)의 출력신호를 반전버퍼링하여 제2 모드데이터(DC_WRX<2>)로 출력할 수 있다. 본 실시예에서 스위치(SW921)는 제3 패턴데이트(PD<3>)를 출력하고, 스위치(SW922)는 제2 패턴데이트(PD<2>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제5 모드데이터선택회로(915)는 제2 패턴데이트(PD<2>)를 제2 모드데이터(DC_WRX<2>)로 출력할 수 있다.
제6 모드데이터선택회로(916)는 스위치들(SW923, SW924) 및 인버터들(IV923, IV924, IV936)을 포함할 수 있다. 스위치(SW923)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 스위치(SW924)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 인버터(IV923)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW923)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV924)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW924)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV936)는 인버터(IV923)의 출력신호 또는 인버터(IV924)의 출력신호를 반전버퍼링하여 제6 모드데이터(DC_WRX<6>)로 출력할 수 있다. 본 실시예에서 스위치(SW923)는 제3 패턴데이트(PD<3>)를 출력하고, 스위치(SW924)는 제2 패턴데이트(PD<2>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제6 모드데이터선택회로(916)는 제2 패턴데이트(PD<2>)를 제6 모드데이터(DC_WRX<6>)로 출력할 수 있다.
제7 모드데이터선택회로(917)는 스위치들(SW925, SW926) 및 인버터들(IV925, IV926, IV937)을 포함할 수 있다. 스위치(SW925)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 스위치(SW926)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 인버터(IV925)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW925)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV926)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW926)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV937)는 인버터(IV925)의 출력신호 또는 인버터(IV926)의 출력신호를 반전버퍼링하여 제1 모드데이터(DC_WRX<1>)로 출력할 수 있다. 본 실시예에서 스위치(SW925)는 제3 패턴데이트(PD<3>)를 출력하고, 스위치(SW926)는 제1 패턴데이트(PD<1>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제7 모드데이터선택회로(917)는 제1 패턴데이트(PD<1>)를 제1 모드데이터(DC_WRX<1>)로 출력할 수 있다.
제8 모드데이터선택회로(918)는 스위치들(SW927, SW928) 및 인버터들(IV927, IV928, IV938)을 포함할 수 있다. 스위치(SW927)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 스위치(SW928)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 인버터(IV927)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW927)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV928)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW928)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV938)는 인버터(IV927)의 출력신호 또는 인버터(IV928)의 출력신호를 반전버퍼링하여 제5 모드데이터(DC_WRX<5>)로 출력할 수 있다. 본 실시예에서 스위치(SW927)는 제3 패턴데이트(PD<3>)를 출력하고, 스위치(SW928)는 제1 패턴데이트(PD<1>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제8 모드데이터선택회로(918)는 제1 패턴데이트(PD<1>)를 제5 모드데이터(DC_WRX<5>)로 출력할 수 있다.
제9 모드데이터선택회로(921)는 스위치들(SW941, SW942) 및 인버터들(IV941, IV942, IV961)을 포함할 수 있다. 스위치(SW941)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 스위치(SW942)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 인버터(IV941)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW941)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV942)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW942)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV961)는 인버터(IV941)의 출력신호 또는 인버터(IV942)의 출력신호를 반전버퍼링하여 제12 모드데이터(DC_WRX<12>)로 출력할 수 있다. 본 실시예에서 스위치(SW941)는 제1 패턴데이트(PD<1>)를 출력하고, 스위치(SW942)는 제4 패턴데이트(PD<4>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제9 모드데이터선택회로(921)는 제4 패턴데이트(PD<4>)를 제12 모드데이터(DC_WRX<12>)로 출력할 수 있다.
제10 모드데이터선택회로(922)는 스위치들(SW943, SW944) 및 인버터들(IV943, IV944, IV962)을 포함할 수 있다. 스위치(SW943)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 스위치(SW944)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 인버터(IV943)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW943)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV944)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW944)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV962)는 인버터(IV943)의 출력신호 또는 인버터(IV944)의 출력신호를 반전버퍼링하여 제16 모드데이터(DC_WRX<16>)로 출력할 수 있다. 본 실시예에서 스위치(SW943)는 제1 패턴데이트(PD<1>)를 출력하고, 스위치(SW944)는 제4 패턴데이트(PD<4>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제10 모드데이터선택회로(922)는 제4 패턴데이트(PD<4>)를 제16 모드데이터(DC_WRX<16>)로 출력할 수 있다.
제11 모드데이터선택회로(923)는 스위치들(SW945, SW946) 및 인버터들(IV945, IV946, IV963)을 포함할 수 있다. 스위치(SW945)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 스위치(SW946)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 인버터(IV945)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW945)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV946)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW946)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV963)는 인버터(IV945)의 출력신호 또는 인버터(IV946)의 출력신호를 반전버퍼링하여 제11 모드데이터(DC_WRX<11>)로 출력할 수 있다. 본 실시예에서 스위치(SW945)는 제1 패턴데이트(PD<1>)를 출력하고, 스위치(SW946)는 제3 패턴데이트(PD<3>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제11 모드데이터선택회로(923)는 제3 패턴데이트(PD<3>)를 제11 모드데이터(DC_WRX<11>)로 출력할 수 있다.
제12 모드데이터선택회로(924)는 스위치들(SW947, SW948) 및 인버터들(IV947, IV948, IV964)을 포함할 수 있다. 스위치(SW947)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 스위치(SW948)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 인버터(IV947)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW947)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV948)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW948)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV964)는 인버터(IV947)의 출력신호 또는 인버터(IV948)의 출력신호를 반전버퍼링하여 제15 모드데이터(DC_WRX<15>)로 출력할 수 있다. 본 실시예에서 스위치(SW947)는 제1 패턴데이트(PD<1>)를 출력하고, 스위치(SW948)는 제3 패턴데이트(PD<3>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제12 모드데이터선택회로(924)는 제3 패턴데이트(PD<3>)를 제15 모드데이터(DC_WRX<15>)로 출력할 수 있다.
제13 모드데이터선택회로(925)는 스위치들(SW951, SW952) 및 인버터들(IV951, IV952, IV965)을 포함할 수 있다. 스위치(SW951)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 스위치(SW952)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 인버터(IV951)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW951)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV952)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW952)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV965)는 인버터(IV951)의 출력신호 또는 인버터(IV952)의 출력신호를 반전버퍼링하여 제10 모드데이터(DC_WRX<10>)로 출력할 수 있다. 본 실시예에서 스위치(SW951)는 제3 패턴데이트(PD<3>)를 출력하고, 스위치(SW952)는 제2 패턴데이트(PD<2>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제13 모드데이터선택회로(925)는 제2 패턴데이트(PD<2>)를 제10 모드데이터(DC_WRX<10>)로 출력할 수 있다.
제14 모드데이터선택회로(926)는 스위치들(SW953, SW954) 및 인버터들(IV953, IV954, IV966)을 포함할 수 있다. 스위치(SW953)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 스위치(SW954)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 인버터(IV953)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW953)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV954)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW954)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV966)는 인버터(IV953)의 출력신호 또는 인버터(IV954)의 출력신호를 반전버퍼링하여 제14 모드데이터(DC_WRX<14>)로 출력할 수 있다. 본 실시예에서 스위치(SW953)는 제3 패턴데이트(PD<3>)를 출력하고, 스위치(SW954)는 제2 패턴데이트(PD<2>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제14 모드데이터선택회로(926)는 제2 패턴데이트(PD<2>)를 제14 모드데이터(DC_WRX<14>)로 출력할 수 있다.
제15 모드데이터선택회로(927)는 스위치들(SW955, SW956) 및 인버터들(IV955, IV956, IV967)을 포함할 수 있다. 스위치(SW955)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 스위치(SW956)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 인버터(IV955)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW955)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV956)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW956)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV967)는 인버터(IV955)의 출력신호 또는 인버터(IV956)의 출력신호를 반전버퍼링하여 제9 모드데이터(DC_WRX<9>)로 출력할 수 있다. 본 실시예에서 스위치(SW955)는 제3 패턴데이트(PD<3>)를 출력하고, 스위치(SW956)는 제1 패턴데이트(PD<1>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제15 모드데이터선택회로(927)는 제1 패턴데이트(PD<1>)를 제9 모드데이터(DC_WRX<9>)로 출력할 수 있다.
제16 모드데이터선택회로(928)는 스위치들(SW957, SW958) 및 인버터들(IV957, IV958, IV968)을 포함할 수 있다. 스위치(SW957)는 제4 패턴데이트(PD<4>) 또는 제3 패턴데이트(PD<3>)를 선택적으로 출력할 수 있다. 스위치(SW958)는 제2 패턴데이트(PD<2>) 또는 제1 패턴데이트(PD<1>)를 선택적으로 출력할 수 있다. 인버터(IV957)는 옵션신호(OPT)가 로직로우레벨인 상태에서 스위치(SW957)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV958)는 옵션신호(OPT)가 로직하이레벨인 상태에서 스위치(SW958)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV968)는 인버터(IV957)의 출력신호 또는 인버터(IV958)의 출력신호를 반전버퍼링하여 제13 모드데이터(DC_WRX<13>)로 출력할 수 있다. 본 실시예에서 스위치(SW957)는 제3 패턴데이트(PD<3>)를 출력하고, 스위치(SW958)는 제1 패턴데이트(PD<1>)를 출력하며 옵션신호(OPT)는 로직하이레벨로 설정된다. 따라서, 제16 모드데이터선택회로(928)는 제1 패턴데이트(PD<1>)를 제13 모드데이터(DC_WRX<13>)로 출력할 수 있다.
도 13 및 도 14를 참고하면 제1 내지 제4 파이프데이터(PD<1:4>)의 로직레벨조합에 따라 데이터디코더(64)에서 생성되는 제1 내지 제16 모드데이터(DC_WRX<1:16>)의 로직레벨조합을 확인할 수 있다. 데이터디코더(64)는 도 13 도시된 바와 같이 설정된 로직레벨조합을 갖는 제1 내지 제4 파이프데이터(PD<1:4>)가 입력되는 경우 도 14에 도시된 바와 같이 설정된 로직레벨조합을 갖는 제1 내지 제16 모드데이터(DC_WRX<1:16>)를 생성할 수 있다.
도 13 및 도 14를 참고하면 제1 파이프데이터(PD<1>)와 동일한 로직레벨조합을 갖는 제1 모드데이터(DC_WRX<1>), 제5 모드데이터(DC_WRX<5>), 제9 모드데이터(DC_WRX<9>) 및 제13 모드데이터(DC_WRX<13>)가 생성됨을 확인할 수 있고, 제2 파이프데이터(PD<2>)와 동일한 로직레벨조합을 갖는 제2 모드데이터(DC_WRX<2>), 제6 모드데이터(DC_WRX<6>), 제10 모드데이터(DC_WRX<10>) 및 제14 모드데이터(DC_WRX<14>)가 생성됨을 확인할 수 있으며, 제3 파이프데이터(PD<3>)와 동일한 로직레벨조합을 갖는 제3 모드데이터(DC_WRX<3>), 제7 모드데이터(DC_WRX<7>), 제11 모드데이터(DC_WRX<11>) 및 제15 모드데이터(DC_WRX<15>)가 생성됨을 확인할 수 있고, 제4 파이프데이터(PD<4>)와 동일한 로직레벨조합을 갖는 제4 모드데이터(DC_WRX<4>), 제8 모드데이터(DC_WRX<8>), 제12 모드데이터(DC_WRX<12>) 및 제16 모드데이터(DC_WRX<16>)가 생성됨을 확인할 수 있다.
도 15 및 도 16을 참고하여 반도체장치(1)의 동작을 살펴보면 다음과 같다.
도 15를 참고하면 제1 내지 제L 커맨드어드레스(CA<1:L>)를 통해 모드신호(CAS_WRX)를 생성하기 위한 첫번째 커맨드와 제1 로직레벨조합(X)으로 설정된 제1 내지 제4 패턴데이터(DC<1:4>)가 입력되고, 첫번째 라이트커맨드(WR)가 발생된 후 모드신호(CAS_WRX)를 생성하기 위한 두번째 커맨드와 제2 로직레벨조합(Y)으로 설정된 제1 내지 제4 패턴데이터(DC<1:4>)가 입력되고, 두번째 라이트커맨드(WR)가 발생되는 경우에 있어 반도체장치(1)의 동작을 확인할 수 있다.
도 15에 도시된 바와 같이, 모드신호(CAS_WRX)를 생성하기 위한 커맨드에 의해 모드신호(CAS_WRX) 및 지연모드커맨드(CAS_FD)가 순차적으로 발생되고, 모드신호(CAS_WRX) 및 지연모드커맨드(CAS_FD)가 모두 발생된 시점에 동기하여 모드출력제어신호(WRX_EN)가 로직하이레벨로 인에이블된다. 라이트커맨드(WR)에 의해 라이트신호(EWT)가 발생된다. 지연모드출력제어신호(WRX_END)는 모드출력제어신호(WRX_EN)를 라이트레이턴시에 의해 설정되는 지연구간만큼 지연시켜 생성되고, 라이트플래그(WTTF)는 라이트신호(EWT)를 라이트레이턴시에 의해 설정되는 지연구간만큼 지연시켜 생성된다. 지연모드출력제어신호(WRX_END)가 로직하이레벨로 인에이블되고, 라이트플래그(WTTF)가 발생된 상태에서 제1 내지 제16 모드데이터(DC_WRX<1:16>)가 출력된다. 첫번째 라이트커맨드(WR)에 의해 출력되는 제1 내지 제16 모드데이터(DC_WRX<1:16>)는 제1 로직레벨조합(X)을 갖는 제1 내지 제4 패턴데이터(DC<1:4>)를 디코딩하여 생성되고, 두번째 라이트커맨드(WR)에 의해 출력되는 제1 내지 제16 모드데이터(DC_WRX<1:16>)는 제2 로직레벨조합(Y)을 갖는 제1 내지 제4 패턴데이터(DC<1:4>)를 디코딩하여 생성된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치(1)는 라이트커맨드(WR)가 입력되기에 앞서 기설정된 로직레벨조합을 갖는 패턴데이터들을 입력받아 래치할 수 있고, 라이트커맨드(WR)가 입력된 후 라이트레이턴시에 의해 설정되는 구간동안 다른 로직레벨조합을 갖는 패턴데이터들을 입력받아 래치하여 별도의 라이트동작을 수행할 수 있다. 즉, 다양한 로직레벨조합을 갖는 패턴데이터들에 대한 복수의 라이트동작을 수행할 수 있다.
도 16을 참고하면 제1 내지 제L 커맨드어드레스(CA<1:L>)를 통해 모드신호(CAS_WRX)를 생성하기 위한 커맨드와 제3 로직레벨조합(Z)으로 설정된 제1 내지 제4 패턴데이터(DC<1:4>)가 입력되고, 첫번째 라이트커맨드(WR)가 발생된 후 두번째 라이트커맨드(WR)가 발생되는 경우에 있어 반도체장치(1)의 동작을 확인할 수 있다.
도 16에 도시된 바와 같이, 모드신호(CAS_WRX)를 생성하기 위한 커맨드에 의해 모드신호(CAS_WRX) 및 지연모드커맨드(CAS_FD)가 순차적으로 발생되고, 모드신호(CAS_WRX) 및 지연모드커맨드(CAS_FD)가 모두 발생된 시점에 동기하여 모드출력제어신호(WRX_EN)가 로직하이레벨로 인에이블된다. 라이트커맨드(WR)에 의해 라이트신호(EWT)가 발생된다. 지연모드출력제어신호(WRX_END)는 모드출력제어신호(WRX_EN)를 라이트레이턴시에 의해 설정되는 지연구간만큼 지연시켜 생성되고, 라이트플래그(WTTF)는 라이트신호(EWT)를 라이트레이턴시에 의해 설정되는 지연구간만큼 지연시켜 생성된다. 지연모드출력제어신호(WRX_END)가 로직하이레벨로 인에이블되고, 라이트플래그(WTTF)가 발생된 상태에서 제1 내지 제16 모드데이터(DC_WRX<1:16>)가 출력된다. 첫번째 라이트커맨드(WR) 및 두번째 라이트커맨드(WR)에 의해 출력되는 제1 내지 제16 모드데이터(DC_WRX<1:16>)는 모두 제3 로직레벨조합(Z)을 갖는 제1 내지 제4 패턴데이터(DC<1:4>)를 디코딩하여 생성된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치(1)는 라이트커맨드(WR)가 입력되기에 앞서 기설정된 로직레벨조합을 갖는 패턴데이터를 입력받아 래치할 수 있고, 패턴데이터가 래치된 후 복수의 라이트커맨드(WR)가 입력될 수 있다. 따라서, 본 실시예에 따른 반도체장치(1)는 래치된 패턴데이터에 대한 복수의 라이트동작을 수행할 수 있어 라이트동작마다 패턴데이터를 입력받을 필요가 없어 전력 소모를 절감할 수 있다.
앞서, 도 1에서 살펴본 반도체장치(1)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 17을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 17에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 반도체장치 11: 내부클럭생성회로
12: 모드제어회로 13: 래치데이터생성회로
14: 컬럼제어회로 15: 컬럼경로회로
16: 코어회로 21: 모드진입제어회로
22: 모드신호지연기 23: 모드출력제어회로
31: 제1 래치데이터생성회로 32: 제2 래치데이터생성회로
33: 제3 래치데이터생성회로 34: 제4 래치데이터생성회로
41: 라이트신호생성회로 42: 라이트플래그생성기
43: 컬럼제어펄스생성기 51: 모드데이터생성회로
52: 컬럼뱅크그룹어드레스생성회로 61: 파이프입력카운터
62: 파이프출력카운터 63: 파이프래치
64: 데이터디코더 71: 제1 파이프데이터생성회로
72: 제2 파이프데이터생성회로 73: 제3 파이프데이터생성회로
74: 제4 파이프데이터생성회로

Claims (20)

  1. 패턴입력모드에 진입하는 경우 커맨드어드레스로부터 패턴데이터를 추출하고, 상기 추출된 패턴데이터로부터 래치데이터를 생성하는 래치데이터생성회로; 및
    상기 패턴입력모드에 진입한 후 라이트커맨드가 입력되는 경우 상기 래치데이터를 저장하고, 상기 라이트커맨드가 입력되고 라이트레이턴시가 경과된 후 상기 저장된 래치데이터로부터 코어회로에 저장하기 위한 모드데이터를 생성하는 컬럼경로회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 래치데이터생성회로는 내부클럭에 동기하여 상기 커맨드어드레스를 래치하여 상기 패턴데이터를 생성하고, 지연모드신호에 동기하여 상기 패턴데이터를 래치하여 상기 래치데이터를 생성하는 반도체장치.
  3. 제 2 항에 있어서, 상기 지연모드신호는 상기 패턴입력모드에서 상기 내부클럭에 동기하여 입력되는 상기 커맨드어드레스를 디코딩하여 생성되는 반도체장치
  4. 제 2 항에 있어서, 칩선택신호 및 상기 내부클럭에 응답하여 상기 커맨드어드레스로부터 상기 패턴입력모드에 진입하기 위한 모드신호를 생성하는 모드진입제어회로; 및
    상기 모드신호를 지연시켜 상기 지연모드신호를 생성하는 모드신호지연기를 더 포함하는 반도체장치.
  5. 제 1 항에 있어서, 상기 컬럼경로회로는
    지연모드신호에 응답하여 상기 래치데이터를 저장하고, 지연모드출력제어신호 및 라이트플래그에 응답하여 상기 저장된 래치데이터를 출력하는 반도체장치.
  6. 제 5 항에 있어서, 상기 지연모드신호는 상기 패턴입력모드에 진입하는 경우 발생되고, 상기 지연모드출력제어신호 및 상기 라이트플래그는 상기 라이트커맨드가 입력되고 라이트레이턴시가 경과된 후 발생되는 반도체장치.
  7. 제 1 항에 있어서, 상기 컬럼경로회로는
    지연모드신호가 발생하는 경우 카운팅되는 파이프입력신호에 응답하여 상기 래치데이터를 저장하고, 지연모드출력제어신호 및 라이트플래그가 발생하는 경우 카운팅되는 파이프출력신호에 응답하여 상기 저장된 래치데이터를 파이프데이터로 출력하는 파이프래치; 및
    상기 파이프데이터를 디코딩하여 상기 모드데이터를 생성하는 데이터디코더를 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 데이터디코더는 다수의 스위치들을 포함하고, 옵션신호에 응답하여 스위치들에서 선택적으로 출력되는 상기 파이프데이터로부터 상기 모드데이터를 생성하는 반도체장치.
  9. 제 8 항에 있어서, 상기 옵션신호는 퓨즈의 커팅 여부에 따라 로직레벨이 결정되는 반도체장치.
  10. 제 1 항에 있어서, 상기 래치데이터생성회로는 상기 라이트커맨드가 입력된 후 라이트레이턴시 구간동안 상기 패턴입력모드에 재진입하여 상기 커맨드어드레스로부터 상기 래치데이터를 생성하는 반도체장치.
  11. 제 1 항에 있어서, 상기 컬럼경로회로는 상기 라이트커맨드가 입력된 후 라이트레이턴시 구간동안 상기 라이트커맨드를 입력받아 상기 모드데이터를 생성하는 반도체장치.
  12. 제1 로직레벨조합을 갖는 제1 패턴데이터가 입력되는 제1 패턴입력모드에 진입하는 경우 상기 제1 패턴데이터로부터 제1 래치데이터를 생성하는 래치데이터생성회로; 및
    상기 제1 패턴입력모드에 진입한 후 제1 라이트커맨드가 입력되는 경우 상기 제1 래치데이터를 저장하고, 상기 제1 라이트커맨드가 입력되고 라이트레이턴시가 경과된 후 상기 저장된 제1 래치데이터로부터 코어회로에 저장하기 위한 제1 모드데이터를 생성하는 컬럼경로회로를 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 컬럼경로회로는 상기 제1 라이트커맨드가 입력된 후 라이트레이턴시 구간동안 제2 라이트커맨드가 입력되는 경우 상기 제1 래치데이터를 저장하고, 상기 제2 라이트커맨드가 입력되고 라이트레이턴시가 경과된 후 상기 저장된 제1 래치데이터로부터 제2 모드데이터를 생성하는 반도체장치.
  14. 제 12 항에 있어서, 상기 래치데이터생성회로는 상기 제1 라이트커맨드가 입력된 후 라이트레이턴시 구간동안 제2 로직레벨조합을 갖는 제2 패턴데이터가 입력되는 제2 패턴입력모드에 진입하는 경우 상기 제2 패턴데이터로부터 제2 래치데이터를 생성하는 반도체장치.
  15. 제 14 항에 있어서, 상기 컬럼경로회로는 상기 제2 래치데이터가 생성된 후 제2 라이트커맨드가 입력되는 경우 상기 제2 래치데이터를 저장하고, 상기 제2 라이트커맨드가 입력되고 라이트레이턴시가 경과된 후 상기 저장된 제2 래치데이터로부터 제2 모드데이터를 생성하는 반도체장치.
  16. 제 12 항에 있어서, 상기 래치데이터생성회로는 내부클럭에 동기하여 커맨드어드레스를 래치하여 상기 제1 패턴데이터를 생성하고, 지연모드신호에 동기하여 상기 제1 패턴데이터를 래치하여 제1 래치데이터를 생성하는 반도체장치.
  17. 제 12 항에 있어서, 상기 컬럼경로회로는
    지연모드신호에 응답하여 상기 제1 래치데이터를 저장하고, 지연모드출력제어신호 및 라이트플래그에 응답하여 상기 저장된 제1 래치데이터를 출력하는 반도체장치.
  18. 제 12 항에 있어서, 상기 컬럼경로회로는
    지연모드신호가 발생하는 경우 카운팅되는 파이프입력신호에 응답하여 상기 제1 래치데이터를 저장하고, 지연모드출력제어신호 및 라이트플래그가 발생하는 경우 카운팅되는 파이프출력신호에 응답하여 상기 저장된 제1 래치데이터를 파이프데이터로 출력하는 파이프래치; 및
    상기 파이프데이터를 디코딩하여 상기 제1 모드데이터를 생성하는 데이터디코더를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 데이터디코더는 다수의 스위치들을 포함하고, 옵션신호에 응답하여 스위치들에서 선택적으로 출력되는 상기 파이프데이터로부터 상기 제1 모드데이터를 생성하는 반도체장치.
  20. 제 19 항에 있어서, 상기 옵션신호는 퓨즈의 커팅 여부에 따라 로직레벨이 결정되는 반도체장치.
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