JPH02304656A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、特にファーストイン・
ファーストアウトバッファのアドレスオーバーフロー処
理に対するチェ、夕方式に関する。

〔従来の技術〕

従来この種のデータ処理装置における、ファーストイン
・ファーストアウトバッファのアドレスオーバーフロー
処理は、書込アドレスのオーバーフローでフリップフロ
ップをセットし、読出アドレスのオーバーフローでリセ
ットする構成で行っていた。

〔発明が解決しようとする課題〕

本発明は書込アドレスカウンタ及び読出アドレスカウン
タの上位に１ビットオーバーフローｅ゛ツトとしてこれ
ら２つのカウンタと連続したビットを追加することによ
ってオーバーフロービットのパリティチェックもカウン
タのパリティチェックを使用して実現可能なファースト
イン・ファーストアウトバッファを持つデータ処理装置
を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、データを記憶するためのメモリと、前記メモ
リにデータを書込むアドレスを得る書込アドレスカウン
タと、前記メモリからデータを読出すアドレスを得る読
出アドレスカウンタと、前記書込アドレスカウンタおよ
び前記読出アドレスカウンタのどちらかを選択し前記メ
モリに供給する選択回路と、前記書込アドレスカウンタ
と前記読出アドレスカウンタの値からデータの記憶状態
を判断する記憶状態判断回路とにより前記メモリの容量
以上のデータ長のデータに対しファーストイン・ファー
ストアウトのバッファを構成する際に、書込アドレスカ
ウンタおよび読出アドレスカウンタの上位へそれぞれの
カウンタの最上位と連続したオーバーフロービットを設
け、オーバーフロービットを含めてパリティチェックを
行う構成とする。すなわち本発明は、書込７ドレスカウ
ンタと読出アドレスカウンタの上位に各々１ビットの連
続したカウンタを付加したことを特徴とする。

〔実施例〕

次に、本発明の実施例について第１図を参照して説明す
る。

第１図を参照すると、メモリ１は８バイトの容量を持ち
、書込データ１００が供給され読出データ１０１が出力
される。メモリ１は選択回路４ａを介して書込アドレス
カウンタ１０ａの出力１１２と読出アドレスカウンタ２
０ａの出力２１２のいずれかが選択されてアドレスとし
て３ビット供給され、前記８バイトのメモリのアドレス
を指定スる。パリティ検査回路２には選択回路４ａの出
力１０４と、選択回路４ｂの出力１０５すなわち書込カ
ウンタのオーバーフロービット１０ｂの出力１１３およ
び読出カウンタのオーバーフロービット２０ｂの出力２
１３のいずれかが選択された出力１０５と、選択回路５
の出力１１４すなわち書込アドレスパリティカウンタ１
１の出力１１４および読出アドレスパリティカウンタ２
１の出力２１４のいずれかが選択された出力１０ｂとが
供給され、入力の論理１の数が偶数のときその出力１０
２を論理１とする。

パリティ変化予測回路３は、選択回路４ａの出力１０４
の３ビットから次のカウント値のパリティが現在のカウ
ント値のパリティを反転する必要があるとき論理１を出
力する。選択回路４ａは書込・読出決定回路７の切替信
号１１０により書込であれば２１２を、読出であれば１
１２を出力１０４へ出力する。４ｂも４ａと同様に切替
信号１１０により書込みであれば書込カウンタオーバー
フローピッ）　、１０　ｂを読出しであれば読出カウン
タオーバーフロービット２０ｂの出力２１３を選択し出
力１０５に出力する。選択回路５も４ａと同様に切替信
号１１０により書込みのとき書込アドレスパリティカウ
ンタ１１の出力１１４を、読出のとき読出アドレスパリ
ティカウンタ２１の出力２１４を選択し出力１０６に出
力する。

記憶状態判断回路６は書込アドレスカウンタ出力１１２
及び書込アドレスオーバーフローカウンタ１０ｂの出力
１１３と読出アドレスカウンタ出力２１２及ヒ読出アド
レスオーバーフローカウンタ２０ｂの出力２１３を入力
し、書込を許可する信号１０７及び読出を許可する信号
１０８を出力する。書込・読出決定回路７は書込可能時
間出力１０９をデータ書込判定回路１２へ供給し、出力
１１１はデータ読出判定回路２２へ供給する。

データ書込判定回路１２は入力制御信号１１６を入力と
し出力１１５を発生し書込アドレスカウンタ１０ａ、１
０ｂ及び書込アドレスパリティカウンタ１１へ供給する
。書込アドレスカウンタ１０ａ、１０ｂと書込アドレス
パリティカウンタ１１はリセット信号１１７により初期
化される。データ読出判定回路２２は出力制御信号２１
６を入力とし、出力２１５を発生して読出アドレスカウ
ンタ２０ａ、２０ｂ及び読出パリティカウンタ２１へ供
給する。読出アドレスカウンタ２０ａ、２０ｂと書込ア
ドレスパリティカウンタ２１はリセット信号２１７によ
り初期化される。パリティ変化予測回路３の出力１０３
は書込アドレスパリティカウンタ１１及び読出アドレス
パリティカウンタ２１０入力に接続されている。

次に、本実施例の動作について説明する。

先ずリセット信号１１７及びリセット信号２１７が発生
すると書込アドレスパリティカウンタ１１及び読出アド
レスパリティカウンタ２１が論理１に書込アドレスカウ
ンタｌＯａ、１０ｂ及び読出アートレスカウンタ２０　
ａ、　２０　ｂが論理Ｏに初期化される。この状態で記
憶状態判断回路６．は出力１０７を論理１１出力１０８
を論理Ｏとし書込み可能、読出不可能状態となっている
。入力制御信号１１°６が論理ｌとなると、書込・読出
決定回路の出力１１０が書込状態を指示しメモリのアド
レスには書込アドレスカウンタの値が入力され番地０に
データ１００を書込む。書込みが終った時点で書込アド
レスカウンタ１０ａ、１０ｂは＋１される。書込アドレ
スカウンタが＋１される時、カウント時０の次の１に対
するパリティを予測しパリティが変化すべきかどうかの
予測をパリティ変化予測回路３で行っているのでここで
のカウント値ｏｏｏｏと０００１ではパリティが反転す
るので出力１０３は１を出力するカウント値が１となる
とき書込アドレスパリティカウンタは１から０となり奇
数パリティを保証する。このパリティカウンタは次の書
き込みにおいて先に説明した様にパリティ検査回路２に
てパリティエラーの検査が行われ書込アドレスカウンタ
のパリティチェックが行われる。書込みが行われると記
憶状態判断回路６の読出許可出力が論理ｌとなり出力制
御信号２１６によりデータ読出判定回路がアクティブと
なることができる。データの読出についても書込みと同
様にパリティチェックが行われる。オーバーフロービッ
トについては第１表から明らかのように容量８バイトの
メモリをファーストイン・ファーストアウトとして９バ
イト以上のデータを処理可能なことがわかる。

第１表　アドレスオーバーフロービットの説明〔発明の
効果〕 本発明は以上説明したように、オーバーフロービットを
書込アドレスカウンタ、読出カウンタに分割し２つ持た
せることによりオーバーフロービットのパリティチェッ
クが容易になる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 ｌ・・・・・・メモリ、２・・・・・・パリティ検査回
路、３・・・・・・パリティ変化予測回路、４ａ・・・
・・・選択回路、４ｂ・・・・・・選択回路、５・・・
・・・選択回路、６・・・・・・記憶状態判断回路、７
・・・・・・書込、読出決定回路、１０ａ・・・・・・
書込アドレスカウンタ、ｌＯｂ・・川・書込アドレスカ
ウンタ、１１・・団・書込アドレスパリティカウンタ、
１２・・・・・・データ書込判定回路、２０ａ・・・・
・・読出アドレスカウンタ、２１・・団・読出アドレス
カウンタ、２２・・・・・・データ読出判定回路。

Claims (1)

【特許請求の範囲】
1. データを記憶するためのメモリと、前記メモリにデータ
   を書込むアドレスを得る書込アドレスカウンタと、前記
   メモリからデータを読出すアドレスを得る読出アドレス
   カウンタと、前記書込アドレスカウンタおよび前記読出
   アドレスカウンタのどちらかを選択し前記メモリにアド
   レスを供給する選択回路と、前記書込アドレスカウンタ
   と前記読出アドレスカウンタの値からデータの記憶状態
   を判断する記憶状態判断回路とを有し、前記記憶状態判
   断回路の状態により前記メモリへの書込及び読出を制御
   し、前記メモリに供給するアドレスに対しパリテイチェ
   ックを行うパリテイチェック回路を持つデータ処理装置
   において、前記書込アドレスカウンタおよび読出アドレ
   スカウンタのそれぞれの上位にこれら２つのカウンタと
   各々連続した１ビットのオーバーフロービットカウンタ
   を設け、前記記憶状態判断回路と前記パリテイチェック
   回路とに供給し、オーバーフロービットを含めて前記パ
   リテイチェック回路でパリテイチェックを行うことを特
   徴とするデータ処理装置。