JPH0954676A - 整順列化方法および整順列化装置 - Google Patents

Abstract

(57)【要約】 【課題】 大容量の記憶手段を用いないで、多数のデー
タの整順列化を行う。 【解決手段】 バッファ１および２間でデータ列を交互
に移し替えつつ整順列化を行う。整順列化は、データを
４個の要素に分割し、各要素をキーとして下位のもの順
に進める。整順列化では、各データを上記バッファの各
記憶エリアに対し詰めた状態で格納するが、これを可能
にするため、予め分割分析部１０により、各要素の各値
毎に、そのような値の要素を有するデータの個数の事前
調査を行い、各値の要素を有するデータの書き込み先を
指定するポインタを初期設定しておく。桁設定部２１、
桁切り出し部２２、スイッチ回路部３０、スイッチＳＷ
１およびＳＷ２は、バッファから読み出したデータの当
該要素の値を判別し、データ書き込みに必要なポインタ
を分割分析部１０からバッファのアドレス端子に導く。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ列を各デ
ータの大きさの順に並べ替える整順列化方法および整順
列化装置に関する。

【０００２】

【従来の技術】データを大きさ順に並べ替えるソート処
理（順列化処理）として、基数ソート（radix sort）法
と呼ばれる方法が知られている。ここで、図６を参照
し、３桁の整数データの整順列化を行う場合を例に基数
ソート法について説明する。まず、図６（ａ）に示すよ
うに、ソート対象たる各整数データを各々百の位の要
素、十の位の要素、一の位の要素に分解する。次いで一
の位に着目し、この一の位の要素の値が大きさ順の並び
となるようにデータの並び替えを行う（図６（ｂ））。
この並び替えを行った後のデータ列について、今度は十
の位の要素の値が大きさ順の並びとなるようにデータの
並び替えを行う（図６（ｃ））。そして、最後に百の位
の要素の値が大きさ順の並びとなるようにデータの並び
替えを行う（図６（ｄ））。このように桁単位の整順列
化を下位桁から上位桁に向けて順次実行することにより
最終的に各整数データの大きさ順に整順列化された整数
データ列が得られる。

【０００３】

【発明が解決しようとする課題】さて、上記基数ソート
法をハードウェアにより実行しようとする場合、以下説
明するように２個のバッファ（以下、第１バッファおよ
び第２バッファとする。）を使用して行うのが一般的で
あろう。

【０００４】まず、ソート対象たる整数データ列を第１
バッファに一旦格納する。そして、第１バッファ内の整
数データを順次読み出し、第２バッファ内の記憶エリア
に書き込む。ここで、各整数データの書き込み先の記憶
エリアは、当該整数データの一の位の要素の値に基づい
て決定される。すなわち、一の位の要素が「０」である
整数データは第２バッファ内の先頭の記憶エリアへ、一
の位の要素が「１」である整数データはその次の記憶エ
リアへ、…、一の位の要素が「９」である整数データは
最後尾の記憶エリアへ、という具合に、各整数データを
第２バッファ内の各記憶エリアに順次振分ける。この処
理の結果、一の位について整順列化のなされた整数デー
タ列が第２バッファ内に得られる。

【０００５】次に第２バッファ内の先頭の記憶エリアか
ら順に整数データを読み出し、第１バッファ内の記憶エ
リアへ書き込む。この場合、各整数データの書き込み先
の記憶エリアは、当該整数データの十の位の要素の値に
基づいて決定される。この処理により、十の位について
整順列化のなされた整数データ列が第１バッファ内に得
られる。そして、最後に第１バッファ内の先頭の記憶エ
リアから順に整数データを読み出し、当該整数データの
百の位の要素の値に対応した第２バッファ内の記憶エリ
アへ書き込む。以上の処理により、整順列化のなされた
整数データ列が第２バッファ内に得られる。

【０００６】しかしながら、このような方法を採ったと
すると、最悪の場合、全ての整数データの要素の値が等
しい場合が有り得るので、各要素毎に全整数データを書
き込み得るだけの記憶エリアを用意しておく必要があ
る。従って、整数データの個数をＮ、各整数データを構
成する要素の個数をＭ、各要素が取り得る値の種類をＰ
種類とすると、第１バッファおよび第２バッファの必要
とする記憶エリアの数は、Ｎ×Ｐ個（＝Ｎ×Ｐ×Ｍ・ｌ
ｏｇ₂Ｐ ｂｉｔ）となる。このように、従来の整順列化
方法は、ハードウェアにより実施しようとした場合、整
順列化の処理内容によっては極めて大容量のバッファが
必要になるという問題があった。

【０００７】この発明は、以上説明した事情に鑑みてな
されたものであり、大容量の記憶手段を必要とせず、多
数のデータの整順列化処理を高速に実行することができ
る整順列化方法および整順列化装置を提供することを目
的としている。

【０００８】

【課題を解決するための手段】請求項１に係る発明は、
各々複数の要素によって構成された複数のデータの整順
列化を行う方法において、 ａ．前記複数のデータを記憶手段に格納する入力処理を
実行し、 ｂ．前記各要素毎に、前記複数のデータにおける当該要
素の値を判別することにより、当該要素をキーとして前
記複数のデータの整順列化を行ったとした場合に得られ
るであろう整順列化データ列において各値の当該要素を
有するデータのうち先頭のデータのアドレスを各値毎に
求め、これらのアドレスを当該要素の各値に対応して設
けられた各ポインタの初期値とし、 ｃ．前記複数の要素の各々を下位のものから順に選択す
ると共に、この順次選択した各要素毎に、 ｃ１．前記記憶手段から前記複数のデータを順次読み出
す処理、 ｃ２．前記複数のデータにおける当該要素の値を判別
し、各データを当該値に対応したポインタによってアド
レス指定される前記記憶手段内の記憶エリアに格納する
処理、および ｃ３．前記データのアドレス指定に使用されたポインタ
を増加させる処理を実行することを特徴とする整順列化
方法を要旨とする。

【０００９】請求項２に係る発明は、各々複数の要素に
よって構成された複数のデータの整順列化を行う方法に
おいて、 ａ．前記複数のデータを記憶手段に格納する入力処理を
実行し、 ｂ．前記各要素毎に、前記複数のデータにおける当該要
素の値を判別すると共に、当該要素の各値毎に、当該値
の当該要素を有する前記データの個数を集計し、この集
計結果に基づき、当該要素をキーとして前記複数のデー
タの整順列化を行ったとした場合に得られるであろう整
順列化データ列において各値の当該要素を有するデータ
のうち先頭のデータのアドレスを各値毎に求め、これら
のアドレスを当該要素の各値に対応して設けられた各ポ
インタの初期値とし、 ｃ．前記複数の要素の各々を下位のものから順に選択す
ると共に、この順次選択した各要素毎に、 ｃ１．前記記憶手段から前記複数のデータを順次読み出
す処理、 ｃ２．前記複数のデータにおける当該要素の値を判別
し、各データを当該値に対応したポインタによってアド
レス指定される前記記憶手段内の記憶エリアに格納する
処理、および ｃ３．前記データのアドレス指定に使用されたポインタ
を増加させる処理を実行することを特徴とする整順列化
方法を要旨とする。

【００１０】請求項３に係る発明は、各々複数の要素に
よって構成された複数のデータの整順列化を行う装置に
おいて、前記複数のデータを格納する記憶手段と、前記
各要素毎に、前記複数のデータにおける当該要素の値を
判別する分割手段と、前記各要素の各値毎にポインタを
記憶する手段と、前記各要素毎に、前記複数のデータに
おける当該要素の値を判別することにより、当該要素を
キーとして前記複数のデータの整順列化を行ったとした
場合に得られるであろう整順列化データ列において各値
の当該要素を有するデータのうち先頭のデータのアドレ
スを各値毎に求め、これらのアドレスを当該要素の各値
に対応した前記ポインタに初期設定する分割分析手段
と、前記複数の要素の各々を下位のものから順に選択す
ると共に、この順次選択した各要素毎に、前記記憶手段
から前記複数のデータを順次読み出す処理、前記複数の
データにおける当該要素の値を判別し、各データを当該
値に対応したポインタによって指定される前記記憶手段
内の記憶エリアに格納する処理、および前記データの格
納先の指定に使用されたポインタを増加させる処理を実
行する整順列化手段とを具備することを特徴とする整順
列化装置を要旨とする。

【００１１】請求項４に係る発明は、前記記憶手段は、
第１バッファおよび第２バッファによって構成され、前
記整順列化手段は、第１バッファおよび第２バッファ間
で交互に前記複数のデータの転送を行いつつ前記各処理
を実行することを特徴とする請求項３記載の整順列化装
置を要旨とする。

【００１２】請求項１に係る発明によれば、複数のデー
タに対し、下位のものから順に各要素をキーとした整順
列化が進められ、最終的に各データが大きさ順に整順列
化されたデータ列が得られる。各要素をキーとした整順
列化は、記憶手段から複数のデータ列を読み出し、記憶
手段内の複数の記憶エリアに再配置する操作により行わ
れるが、その際に各データは、当該要素の各値毎に予め
割り当てられた記憶エリアのうち当該データの当該要素
の値に対応した記憶エリアに書き込まれる。すなわち、
整順列化に先立ち、複数のデータを構成する各要素の値
が判別され、各要素毎に、当該要素をキーとして前記複
数のデータの整順列化を行ったとした場合に得られるで
あろう整順列化データ列において各値の当該要素を有す
るデータのうち先頭のデータのアドレスが各値毎に求め
られ、これらのアドレスが当該要素の各値に対応して設
けられた各ポインタの初期値とされる。そして、各要素
をキーとした整順列化を行う際には、記憶手段から読み
出されたデータの当該要素の値が判別され、上記各ポイ
ンタのうち判別結果たる当該要素の値に対応したポイン
タが参照され、そのポインタによってアドレス指定され
る記憶エリアにデータが書き込まれ、この書き込みの
後、当該ポインタが増加される。本発明によれば、この
ような手順により整順列化を行うため、各要素をキーと
した整順列化の際、記憶手段の各記憶エリアに処理対象
たる複数のデータを詰めて格納することができる。従っ
て、記憶容量の大きな記憶手段を使用することなく、多
数のデータの整順列化を行うことができる。

【００１３】本発明において、ポインタの初期設定は、
各要素毎に、前記複数のデータにおける当該要素の値を
判別することにより行うが、請求項２に係る発明は、そ
の具体的な手順の一形態を提供するものである。すなわ
ち、請求項２に係る発明においては、各要素の各値毎
に、当該値の当該要素を有するデータの個数を集計し、
この集計結果に基づき、ポインタに初期設定すべきアド
レスが演算される。

【００１４】請求項３に係る発明は、整順列化装置に関
するものであるが、本発明によれば、最小限の構成によ
り、上記請求項１に係る整順列化方法を実施することが
できる。

【００１５】請求項４に係る発明においては、記憶手段
として２個のバッファを使用し、一方から他方へ、他方
から一方へ、という具合に処理対象たる複数のデータの
移し替えを交互に行いつつ整順列化が進められる。記憶
手段に対するアクセス制御のための回路構成を単純化す
ることを考えた場合、このように２個のバッファを使用
するのが有利である。

【００１６】

【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施形
態は、本発明の一態様を示すものであり、この発明を限
定するものではなく、本発明の範囲で任意に変更可能で
ある。

【００１７】Ａ．実施形態の構成 図１はこの発明の一実施形態による整順列化装置の構成
を示すブロック図である。この整順列化装置は、８ビッ
トのデータを１００個受け取り、これらのデータを大き
さ順に整順列化するものである。以下、図１を参照し、
本装置の構成を説明する。

【００１８】まず、図１において、１は第１バッファ、
２は第２バッファである。これらのバッファは、整順列
化の処理対象たる８ビットのデータ列を記憶するために
使用される。本実施形態は基本的には基数ソート法に従
って整順列化を進めるものであるが、より具体的には、
処理対象たる個々のデータを、ＬＳＢ（第０ビット）お
よび第１ビットからなる第１要素、第２ビットおよび第
３ビットからなる第２要素、第４ビットおよび第５ビッ
トからなる第３要素、第６ビットおよびＭＳＢ（第７ビ
ット）からなる第４要素に分割し、第１要素、第２要
素、第３要素、第４要素の順に、各要素をキーとした整
順列化を処理対象たるデータ列に順次施してゆくもので
ある。各要素をキーとした整順列化は、第１バッファ１
および第２バッファ２の一方から他方へ、他方から一方
へ、という具合に、処理対象たるデータを交互に移し替
えることにより進められる。

【００１９】本実施形態においては、各要素をキーとし
た整順列化を行う際、処理対象たる各データを上記第１
バッファ１または第２バッファ２の各記憶エリアに対し
詰めた状態で格納する。このような整順列化を可能にす
るため、本実施形態においては、予め当該要素の各値毎
に、そのような値の当該要素を有するデータの個数の事
前調査を行っておく。そして、整順列化の際に第２バッ
ファ２（第１バッファ１）にデータの書き込みを行う際
の書き込みアドレスの初期値を、上記事前調査の結果に
基づいて各要素の各値毎に求める。なお、本実施形態で
は、この書き込みアドレスの初期値を求める処理とソー
ト対象たるデータ列を取り込む処理とを総称し、初期設
定処理と呼ぶ。実際の整順列化においては、初期設定処
理において予め求められた書き込みアドレスの初期値に
従って、データ書き込みのアドレス制御が行われる。

【００２０】図１における分割分析部１０は、上記初期
設定処理および整順列化の際の書き込みアドレスの管理
を実行する手段であり、分割部１１とポインタ部１２Ａ
〜１２Ｄとにより構成されている。ここで、分割部１１
は、８ビットの入力データを上記第１要素〜第４要素に
分割し、これらの各要素が“００”，“０１”，“１
０”，“１１”のいずれであるかの判別を行う回路であ
る。また、ポインタ部１２Ａ〜１２Ｄは、第１要素〜第
４要素に対応して設けられた回路であり、各ポインタ部
は各々が受持った各要素について４個のポインタＰ００
〜Ｐ１１を出力する。これらのポインタＰ００〜Ｐ１１
が、第２バッファ２（第１バッファ１）に対してデータ
書き込みを行う際の書き込みアドレスの指定に使用され
る。

【００２１】図２は、分割分析部１０のうち１個の要素
に対応した部分の構成例を示したものである。図２にお
いて、デコーダ１１１およびＡＮＤゲート１１２〜１１
４は、図１における分割部１１に相当する部分である。
デコーダ１１１は、処理対象たるデータを４分割したう
ちの一要素（２ビットのデータ）の値が“００”、“０
１”、“１０”、“１１”のいずれであるかを判別す
る。そして、この判別の結果、当該要素が“００”であ
る場合にはＡＮＤゲート１１２に、“０１”である場合
にはＡＮＤゲート１１３に、“１０”である場合にはＡ
ＮＤゲート１１４に各々信号“１”が与えられる。ま
た、各ＡＮＤゲート１１２〜１１４には、データ入力用
クロックＣＫおよび動作切り換え信号Ｉ／Ｐが入力され
る。ここで、データ入力用クロックＣＫは、この整順列
化装置に処理対象たるデータが１個入力される毎にこれ
と同期して与えられるクロックである。また、動作切り
換え信号Ｉ／Ｐは、図１における初期化器５０によって
出力される信号であり、初期設定処理が行われる期間は
“１”とされ、その後、整順列化が行われる期間は
“０”とされる。

【００２２】次にアップカウンタ１２１〜１２４および
ＯＲゲート１２６〜１３０は、図１におけるポインタ部
１２Ａ〜１２Ｄのうち一のポインタ部に相当する部分で
ある。各アップカウンタ１２１〜１２４のカウント値
は、各々出力端子ＯＵＴから出力されるが、これらが上
述のポインタＰ００〜Ｐ１１である。初期設定処理の開
始の際、各アップカウンタのクリア端子ＣＬＲには図１
における初期化器５０からイニシャルクリア信号ＩＣが
供給される。これにより各アップカウンタのカウント値
は「０」に初期設定される。

【００２３】各アップカウンタ１２１〜１２４の各クロ
ック端子ＵＰには、直接にまたはＯＲゲートを介し、デ
ータ計数クロックＵ０〜Ｕ３が各々入力される。これら
のデータ計数クロックＵ０〜Ｕ３は、整順列化処理が行
われる際にポインタＰ００〜Ｐ１１を進めるために出力
されるものであるが、ポインタＰ００〜Ｐ１１の初期設
定処理が行われる期間中は“０”とされる。従って、初
期設定処理においては、ＡＮＤゲート１１２〜１１４か
らの各出力信号がＯＲゲート１２６〜１３０を介して各
アップカウンタ１２２〜１２４へ供給され、カウントが
行われる。ＯＲゲート１２６〜１３０は図示のように接
続されているため、各アップカウンタ１２１〜１２４が
行うカウント処理の結果、以下に内容を示すポインタＰ
００〜Ｐ１１の各初期値が各アップカウンタに設定され
ることとなる。

【００２４】ポインタＰ００：初期設定処理の期間中は
カウントが行われない。従って、「０」が初期値とな
る。 ポインタＰ０１：当該要素の値が“００”となっている
データの個数が初期値として設定される。 ポインタＰ１０：当該要素の値が“００”または“０
１”となっているデータの個数が初期値として設定され
る。 ポインタＰ１１：当該要素の値が“００”、“０１”ま
たは“１０”となっているデータの個数が初期値として
設定される。

【００２５】以上が分割分析部１０における第１要素〜
第４要素のうち一の要素に対応した部分の詳細である。

【００２６】再び図１を参照し、本装置の構成について
説明する。上述したように本実施形態は、基本的には基
数ソート法を原理とするものであり、第１要素〜第４要
素を各々キーとした整順列化を順次実行する。このよう
な動作を実現するためには、各要素をキーとした整順列
化を行う際に、各要素に対応したポインタＰ００〜Ｐ１
１のうち当該要素に対応した４個のポインタを選択する
必要がある。図１におけるスイッチＳＷ１および桁設定
部２１はそのための選択手段を構成している。すなわ
ち、第１要素をキーとした整順列化を行う期間は、桁設
定部２１により第１要素が選択され、これによりスイッ
チＳＷ１によってポインタ部１２Ｄが選択される。そし
て、第２要素、第３要素、第４要素をキーとした整順列
化を行う各期間は、桁設定部２１により当該が選択さ
れ、スイッチＳＷ１によってポインタ部１２Ｃ、１２
Ｂ、１２Ａが各々選択される。

【００２７】また、整順列化の際には、スイッチＳＷ１
により選択されたポインタＰ００〜Ｐ１１（キーとなっ
ている要素に対応したポインタ）のうち、移し替えるべ
きデータの当該要素の値に対応したポインタに従って書
き込み先のアドレスを決定する必要がある。

【００２８】図１における桁切り出し部２２およびスイ
ッチＳＷ２は、このような制御を行うために設けられた
手段である。すなわち、桁切り出し部２２は、移し替え
るべきデータの当該要素（すなわち、桁設定部２１によ
り選択された要素）の値が“００”、“０１”、“１
０”、“１１”のいずれであるかを判別する。なお、移
し替えるべきデータの桁切り出し部２２への引き渡しは
スイッチ回路部３０を介して行われる。そして、スイッ
チＳＷ２は上記判別結果に従って切り換えられ、当該要
素の値が“００”のときにはポインタＰ００が、“０
１”のときはポインタＰ０１が、“１０”のときはポイ
ンタＰ０１が、“１１”のときはポインタＰ１１が各々
スイッチＳＷ２によって選択される。スイッチＳＷ２に
よって選択されたポインタは、データの移し替えの際の
書き込み先アドレスの指定に使用される。

【００２９】このようにしてアドレス指定に使用された
ポインタは、次回の書き込みに備えて「１」だけ進めら
れる。すなわち、移し替えたデータの当該要素の値が
“００”である場合にはデータ計数クロックＵ０が、
“０１”である場合にはデータ計数クロックＵ１が、
“１０”である場合にはデータ計数クロックＵ２が、
“１１”である場合にはデータ計数クロックＵ３が桁切
り出し部２２によって出力される。これらのデータ計数
クロックＵ０〜Ｕ３が、ポインタ部１２Ａ〜１２Ｄのう
ち当該要素に対応したポインタ部に送られ、該当するポ
インタが進められる。

【００３０】スイッチ回路３０は、第１バッファ１およ
び第２バッファ２の入出力制御のために設けられた切り
換え手段である。初期設定処理が行われる期間、処理対
象たるデータが順次到来するが、スイッチ回路３０はこ
のデータを第１バッファ１の書き込みデータ端子ＷＤへ
導く。また、初期設定処理が行われている期間は、アド
レスカウンタ６０の出力端子と第１バッファ１のアドレ
ス端子ＡＤＲとを接続する。アドレスカウンタ６０は、
初期設定処理が行われる期間、データ入力用クロックＣ
Ｋをカウントし、アドレスデータ「０」〜「９９」を順
次出力する。このような回路接続がなされる結果、処理
対象たる１００個のデータが、第１バッファ１の第０番
地から第９９番地に対応した各記憶エリアに格納される
こととなる。

【００３１】また、各要素をキーとした整順列化処理
は、第１バッファ１および第２バッファ２のうち一方か
らデータの読み出しを行い、他方に対してデータの書き
込みを行うことにより実行される。スイッチ回路３０
は、このようなバッファ間のデータの移し替えを可能に
すべく各バッファ廻りの回路接続状態を切り換える。す
なわち、第１バッファ１および第２バッファ２のうちデ
ータの読み出しを行うバッファに対しては、アドレスカ
ウンタ６０の出力端子をアドレス端子ＡＤＲに接続す
る。一方、データの書き込みを行うバッファのアドレス
端子ＡＤＲに対しては、スイッチＳＷ２を介して供給さ
れるアドレス（ポインタＰ００〜Ｐ１１のうちいずれ
か）を供給する。そして、データの読み出しを行うバッ
ファの読み出しデータ端子ＲＤと、データの書き込みを
行うバッファの書き込みデータ端子ＷＤとを接続する。
このような接続がなされることにより、２個のバッファ
間のデータの移し替えが可能となる。

【００３２】移し替えの対象となったデータ、すなわ
ち、第１バッファ１または第２バッファ２から読み出さ
れたデータは、スイッチ回路３０経由で上述した桁切り
出し部２２に供給される。

【００３３】Ｂ．実施形態の動作 図３は初期設定処理のうち分割分析部１０によってなさ
れる処理の内容を示す図、図４および図５は各要素をキ
ーとした整順列化処理の内容を示す図である。以下、こ
れらの図を参照し、本実施形態の動作を説明する。

【００３４】（１）初期設定処理 データ列の整順列化は、初期設定処理および各要素をキ
ーとした整順列化処理の順に進められる。初期設定処理
においては、順次到来するデータがスイッチ回路部３０
を介して第１バッファ１に格納されるが、これらの各デ
ータは分割分析部１０にも引き渡され、各データに基づ
いて、各要素をキーとした整順列化処理を行うためのポ
インタＰ００〜Ｐ１１の初期設定が行われる。

【００３５】すなわち、図３に示すように、本装置に順
次到来するデータＤ_k、Ｄ_k+1、…は、分割分析部１０に
入力され、各データの第１〜第４要素は、分割部１１内
の４個のデコーダ１１１によって各々値が判別される。
そして、各要素に対応した各ポインタ部１２Ａ〜１２Ｄ
においては、当該要素の値が“００”の場合はアップカ
ウンタ１２２、“０１”の場合はアップカウンタ１２２
および１２３、“１０”の場合はさらにこれらに加えて
アップカウンタ１２４のアップカウントが行われる。こ
の処理が、各要素に対応した各ポインタ部において処理
対象たる全てのデータＤ_k、Ｄ_k+1、…について行われ
る。この結果、第１要素〜第４要素の各々について上述
したポインタＰ００〜Ｐ１１が得られる。

【００３６】（２）各要素をキーとした整順列化処理 以上説明した初期設定処理が終了すると、各要素をキー
とした整順列化処理が順次実行される。図４は、最初に
実行される第１要素をキーとした整順列化処理の処理内
容を示している。

【００３７】まず、桁設定部２１によって第１要素が選
択され、スイッチＳＷ１によってポインタ部１２Ｄが選
択される。この結果、第１要素に対応したポインタＰ０
０〜Ｐ１１がスイッチＳＷ１を介して出力される。図４
（ｂ）はこのポインタＰ００〜Ｐ１１を例示したもので
ある。また、スイッチ回路部３０により、第１バッファ
１のアドレス端子ＡＤＲにアドレスカウンタ６０の出力
端子が接続され、第２バッファ２の書き込みデータ端子
ＷＤに第１バッファ１の読み出しデータ端子ＲＤが接続
され、さらに第２バッファ２のアドレス端子ＡＤＲにス
イッチＳＷ２が接続される。そして、このような接続状
態において、第１要素をキーとした整順列化処理が実行
される。

【００３８】この整順列化処理においては、アドレスカ
ウンタ６０のアップカウントが行われ、アドレスデータ
「０」〜「９９」が第１バッファ１のアドレス端子ＡＤ
Ｒに順次与えられ、同バッファの第０番地から第９９番
地までの各記憶エリア内のデータが順次読み出される
（図４（ａ））。そして、この読み出しデータは、スイ
ッチ回路３０を介し、桁切り出し部２２および第２バッ
ファ２の書き込みデータ端子ＷＤに順次与えられる。

【００３９】桁切り出し部２２は、第１バッファ１から
読み出されたデータの第１要素の値（図４（ａ））を判
別し、判別結果に従ってスイッチＳＷ２を切り換える。
ここで、データの第１要素の値が例えば“００”である
ときはポインタＰ００がスイッチＳＷ２により選択さ
れ、スイッチ回路部３０を介して第２バッファ２のアド
レス端子ＡＤＲに与えられる。この結果、その時点にお
いて第２バッファ２の書き込みデータ端子ＷＤに与えら
れている当該データは、ポインタＰ００によってアドレ
ス指定される記憶エリアに書き込まれる。

【００４０】また、ポインタＰ００がアドレス指定に使
用されたことに伴い、桁切り出し部２２によってデータ
計数信号Ｕ０が出力され、ポインタ部１２Ｄに与えられ
る。この結果、ポインタＰ００が「１」だけ増加するこ
ととなる（図４（ｃ））。

【００４１】第１バッファ１から読み出されたデータの
第１要素が他の値である場合も同様であり、当該データ
はその値に対応したポインタによってアドレス指定され
る記憶エリアに書き込まれ、そのポインタの値が「１」
だけ増加される。

【００４２】以上の処理が第１バッファ１内の１００個
のデータについて実行され、第１要素をキーとした整順
列化のなされたデータ列が第２バッファ２内の第０番地
から第９９番地までの各記憶エリアに得られる。

【００４３】次に第２要素をキーとした整順列化処理が
実行される。図５はその処理内容を示すものである。

【００４４】この処理においては、ポインタ部１２Ｃが
選択され、第２要素に対応したポインタＰ００〜Ｐ１１
がスイッチＳＷ１を介して出力される。図５（ｂ）はこ
のポインタＰ００〜Ｐ１１を例示したものである。ま
た、スイッチ回路部３０により、第２バッファ２のアド
レス端子ＡＤＲにアドレスカウンタ６０の出力端子が接
続され、第１バッファ１の書き込みデータ端子ＷＤに第
２バッファ２の読み出しデータ端子ＲＤが接続され、さ
らに第１バッファ１のアドレス端子ＡＤＲにスイッチＳ
Ｗ２が接続される。すなわち、第１要素をキーとした場
合とは逆に、第１バッファ１を書き込み動作させ、第２
バッファ２を読み出し動作させる訳である。そして、こ
のような接続状態において、第２要素をキーとした整順
列化処理が実行される。

【００４５】上述した第１要素をキーとした整順列化処
理と同様、アドレスカウンタ６０のアップカウントが行
われる。そして、第２バッファ２の第０番地から第９９
番地までの各記憶エリア内のデータが順次読み出される
（図５（ｂ））。そして、この読み出しデータは、スイ
ッチ回路３０を介し、桁切り出し部２２および第１バッ
ファ１の書き込みデータ端子ＷＤに順次与えられる。

【００４６】桁切り出し部２２は、第２バッファ２から
読み出されたデータの第２要素の値（図５（ｂ））を判
別し、判別結果に従ってスイッチＳＷ２を切り換える。
この結果、第２要素の値に対応したポインタがスイッチ
ＳＷ２およびスイッチ回路部３０を介して第１バッファ
１のアドレス端子ＡＤＲに与えられる。そして、その時
点において第１バッファ１の書き込みデータ端子ＷＤに
与えられている当該データは、このポインタによってア
ドレス指定される記憶エリアに書き込まれる。また、上
述と同様、アドレス指定に使用されたポインタのインク
リメントが行われる（図５（ｃ））。

【００４７】以上の処理が第２バッファ１内の１００個
のデータについて実行され、第２要素をキーとした整順
列化のなされたデータ列が第１バッファ１内の第０番地
から第９９番地までの各記憶エリアに得られる。

【００４８】第３要素、第４要素をキーとした整順列化
処理も上述と全く同様な手順によって行われ、大きさ順
に整順列化されたデータ列が得られる。

【００４９】このように本実施形態によれば、整順列化
処理を行うのに使用するバッファの記憶容量が処理対象
たるデータの個数の２倍相当の容量で済むため、小規模
な構成とすることができる。

【００５０】Ｃ．他の実施形態 以上、本発明の一構成例を説明したが、本発明の範囲は
これに限定されるものではなく、例えば以下列挙するよ
うな様々な変形が考えられる。 （１）ポインタＰ００〜Ｐ１１の設定を行う回路（図
２）の変形例 図２において、ＯＲゲート１２７および１２９を削除
し、ＡＮＤゲート１１３および１１４の各出力信号をＯ
Ｒゲート１２８および１３０に各々直接供給する。すな
わち、アップカウンタ１２２、１２３、１２４では、要
素の値が“００”であるデータの個数、要素の値が“０
１”であるデータの個数、要素の値が“１０”であるデ
ータの個数をカウントする。そして、アップカウンタ１
２３、１２４の後段に加算器を各々設け、アップカウン
タ１２２および１２３の各カウント値を加算してポイン
タＰ０１として出力し、ポインタＰ０１の値にアップカ
ウンタ１２４のカウント値を加算してポインタＰ１１と
して出力する。このような構成としても、上記実施形態
と全く同様な動作が得られる。 （２）上記実施形態では、第１バッファ１および第２バ
ッファ２という物理的に別個な２つのバッファを使用し
たが、１個のメモリの記憶エリアを二分し、一方を第１
バッファ、他方を第２バッファとして使用するようにし
てもよい。 （３）上記実施形態では、処理対象たるデータを４等分
し、２ビットからなる各要素をキーとして整順列化を行
ったが、ビット数の異なった要素に分割してもよい。 （４）上記実施形態の各構成要素をソフトウェアにより
実現してもよい。いずれの構成要素をソフトウェア化す
るかは、整順列化を行う目的、要求される処理速度等に
応じて選択すればよい。

【００５１】Ｄ．本発明の適用例 本発明は、整順列化処理を必要とする幅広い用途に適用
可能であるが、特に大量のデータの整順列化を短時間で
行うことが要求される用途において真価を発揮すると考
えられる。例えば画像処理の分野においては、３次元画
像表示を行う際に、最初に最も遠くにある対象物、次い
でその手前の対象物、次いでさらにその手前の対象物と
いう具合に、各対象物の画像データを遠くのものから順
に重ねて描画してゆく方法がある。このような制御を行
うため、各対象物に対応した画像データを画面奥行方向
の軸（Ｚ軸）上の座標値をキーとして予め整順列化する
処理が行われる。いわゆるＺソートである。このＺソー
トの対象となるデータの個数は一般的に多く、しかも、
比較的短時間で処理を完了しなければならない、という
厳しい要求がある。本発明による装置は、このＺソート
にも十分に適用可能である。

【００５２】

【発明の効果】以上説明したように、この発明によれ
ば、大容量の記憶手段を用いることなく、多数のデータ
の整順列化処理を実行することができるという効果があ
る。また、本発明はハードウェアにより実現することが
容易な構成であり、整順列化処理の手順も簡単であるた
め、高速処理に適しているという利点がある。

【図面の簡単な説明】

【図１】 この発明の一実施形態による整順列化装置の
構成を示すブロック図である。

【図２】 同実施形態における分割分析部のうち１個の
要素に対応した部分の構成例を示すブロック図である。

【図３】 同実施形態における初期設定処理の内容を示
す図である。

【図４】 同実施形態における第１要素をキーとした整
順列化処理の内容を示す図である。

【図５】 同実施形態における第２要素をキーとした整
順列化処理の内容を示す図である。

【図６】 一般的な基数ソート法の手順を示す図であ
る。

【符号の説明】

１０……分割分析部、Ｐ００〜Ｐ１１……ポインタ、Ｓ
Ｗ１，ＳＷ２……スイッチ、３０……スイッチ回路部、
２１……桁設定部、２２……桁切り出し部、１……第１
バッファ、２……第２バッファ、６０……アドレスカウ
ンタ、５０……初期化器。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各々複数の要素によって構成された複数
   のデータの整順列化を行う方法において、 ａ．前記複数のデータを記憶手段に格納する入力処理を
   実行し、 ｂ．前記各要素毎に、前記複数のデータにおける当該要
   素の値を判別することにより、当該要素をキーとして前
   記複数のデータの整順列化を行ったとした場合に得られ
   るであろう整順列化データ列において各値の当該要素を
   有するデータのうち先頭のデータのアドレスを各値毎に
   求め、これらのアドレスを当該要素の各値に対応して設
   けられた各ポインタの初期値とし、 ｃ．前記複数の要素の各々を下位のものから順に選択す
   ると共に、この順次選択した各要素毎に、 ｃ１．前記記憶手段から前記複数のデータを順次読み出
   す処理、 ｃ２．前記複数のデータにおける当該要素の値を判別
   し、各データを当該値に対応したポインタによってアド
   レス指定される前記記憶手段内の記憶エリアに格納する
   処理、および ｃ３．前記データのアドレス指定に使用されたポインタ
   を増加させる処理を実行することを特徴とする整順列化
   方法。
2. 【請求項２】 各々複数の要素によって構成された複数
   のデータの整順列化を行う方法において、 ａ．前記複数のデータを記憶手段に格納する入力処理を
   実行し、 ｂ．前記各要素毎に、前記複数のデータにおける当該要
   素の値を判別すると共に、当該要素の各値毎に、当該値
   の当該要素を有する前記データの個数を集計し、この集
   計結果に基づき、当該要素をキーとして前記複数のデー
   タの整順列化を行ったとした場合に得られるであろう整
   順列化データ列において各値の当該要素を有するデータ
   のうち先頭のデータのアドレスを各値毎に求め、これら
   のアドレスを当該要素の各値に対応して設けられた各ポ
   インタの初期値とし、 ｃ．前記複数の要素の各々を下位のものから順に選択す
   ると共に、この順次選択した各要素毎に、 ｃ１．前記記憶手段から前記複数のデータを順次読み出
   す処理、 ｃ２．前記複数のデータにおける当該要素の値を判別
   し、各データを当該値に対応したポインタによってアド
   レス指定される前記記憶手段内の記憶エリアに格納する
   処理、および ｃ３．前記データのアドレス指定に使用されたポインタ
   を増加させる処理を実行することを特徴とする整順列化
   方法。
3. 【請求項３】 各々複数の要素によって構成された複数
   のデータの整順列化を行う装置において、 前記複数のデータを格納する記憶手段と、 前記各要素毎に、前記複数のデータにおける当該要素の
   値を判別する分割手段と、 前記各要素の各値毎に設けられた複数のポインタと、 前記各要素毎に、前記複数のデータにおける当該要素の
   値を判別することにより、当該要素をキーとして前記複
   数のデータの整順列化を行ったとした場合に得られるで
   あろう整順列化データ列において各値の当該要素を有す
   るデータのうち先頭のデータのアドレスを各値毎に求
   め、これらのアドレスを当該要素の各値に対応した前記
   ポインタに初期設定する分割分析手段と、 前記複数の要素の各々を下位のものから順に選択すると
   共に、この順次選択した各要素毎に、 前記記憶手段から前記複数のデータを順次読み出す処
   理、 前記複数のデータにおける当該要素の値を判別し、各デ
   ータを当該値に対応したポインタによって指定される前
   記記憶手段内の記憶エリアに格納する処理、および前記
   データの格納先の指定に使用されたポインタを増加させ
   る処理を実行する整順列化手段とを具備することを特徴
   とする整順列化装置。
4. 【請求項４】 前記記憶手段は、第１バッファおよび第
   ２バッファによって構成され、 前記整順列化手段は、第１バッファおよび第２バッファ
   間で交互に前記複数のデータの転送を行いつつ前記各処
   理を実行することを特徴とする請求項３記載の整順列化
   装置。