JPS63271792A - 記憶装置 - Google Patents
記憶装置Info
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- JPS63271792A JPS63271792A JP10740587A JP10740587A JPS63271792A JP S63271792 A JPS63271792 A JP S63271792A JP 10740587 A JP10740587 A JP 10740587A JP 10740587 A JP10740587 A JP 10740587A JP S63271792 A JPS63271792 A JP S63271792A
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- JP
- Japan
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- bits
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- memory
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Links
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 238000004040 coloring Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関する。
従来の記憶装置は、アドレスを１つ指定して１ビツトデ
ータを格納するもの、または１つのアドレスをｎビット
で構成することにより、アドレス１つに対してｎビット
のデータを同時に格納する記憶装置となっていた。
ータを格納するもの、または１つのアドレスをｎビット
で構成することにより、アドレス１つに対してｎビット
のデータを同時に格納する記憶装置となっていた。
第５図は前者の従来例を示す図である。１ビツト入出力
×２５６ワードのメモリ１５には８ビツトのアドレス１
３０、読出し信号１３１または書込み信号１３２が与え
られ、１ビツトのデータ１３３が入出力される。
×２５６ワードのメモリ１５には８ビツトのアドレス１
３０、読出し信号１３１または書込み信号１３２が与え
られ、１ビツトのデータ１３３が入出力される。
第６図は後者の従来例を示、す図である。８ビツト入出
力×３２ワードのメモリ１６には、５ビツトのアドレス
１３４、読出し信号１３５または書込み信号１３６が与
えられ、８ビツトのデータ１３７が入出力される。
力×３２ワードのメモリ１６には、５ビツトのアドレス
１３４、読出し信号１３５または書込み信号１３６が与
えられ、８ビツトのデータ１３７が入出力される。
第５図の記憶装置は、あるアドレスから連続する８アド
レスに８ビツトのデータを書込む場合、書込み回数が８
回も必要であるという欠点があり、第６図の記憶装置は
、８ビツトのデータを１回で書込むことができるが、Ｒ
ＡＭ２５６ビツトのセルに対してアドレスは５ビツト、
３２アドレスしかなく、２５６ビツトの任意の点から８
ビツトのデータを格納することができないという欠点が
ある。
レスに８ビツトのデータを書込む場合、書込み回数が８
回も必要であるという欠点があり、第６図の記憶装置は
、８ビツトのデータを１回で書込むことができるが、Ｒ
ＡＭ２５６ビツトのセルに対してアドレスは５ビツト、
３２アドレスしかなく、２５６ビツトの任意の点から８
ビツトのデータを格納することができないという欠点が
ある。
本発明の記憶装置は、
１回に書込まれるデータのビット数がｎビットのメモリ
と、 メモリへの書込みデータをラッチする入力データラッチ
と、 １回目の書込み動作時は、入力データラッチにラッチさ
れる直前の入力データを出力し、２回目の書込み動作時
は全て０のｎビットのデータを出する第１のマルチプレ
クサと、 １回目の書込み動作時は、全て０のｎビットのデータを
出力し、２回目の書込み動作時は入力データラッチにラ
ッチされている、１回目の書込み動作時に第１のマルチ
プレクサから出力されたデータを出する第２のマルチプ
レクサと、ビット数が２ｎで、第１のマルチプレクサの
出力を下位ビット、第２のマルチプレクサの出力を上位
ビットに入力し、１回目の書込み動作時は外部から指示
されたビット数ｍだけ下位ビット側へシフトし、その下
位ｎビットのデータをメモリに出力し、同じく２回目の
書込み動作時も前記ビット数ｍだけ下位ビット側へシフ
トし、その下位ｎビットのデータをメモリに出するバレ
ルシフタと、 バレルシフタからメモリに出力されたデータのうち、１
回目の書込み動作時には下位（ｎ−ｍ）ビットに対する
書込み信号を、２回目の書込み動作時には上位ｍビット
に対する書込み信号をメモリに出する書込み制御回路と
、 １回目の書込み動作時にはメモリへのアドレスを保持し
て出力し、２回目の書込み動作時には前記アドレスを１
だけインクリメントしてメモリへ出するアドレスインク
リメンタとを有する。
と、 メモリへの書込みデータをラッチする入力データラッチ
と、 １回目の書込み動作時は、入力データラッチにラッチさ
れる直前の入力データを出力し、２回目の書込み動作時
は全て０のｎビットのデータを出する第１のマルチプレ
クサと、 １回目の書込み動作時は、全て０のｎビットのデータを
出力し、２回目の書込み動作時は入力データラッチにラ
ッチされている、１回目の書込み動作時に第１のマルチ
プレクサから出力されたデータを出する第２のマルチプ
レクサと、ビット数が２ｎで、第１のマルチプレクサの
出力を下位ビット、第２のマルチプレクサの出力を上位
ビットに入力し、１回目の書込み動作時は外部から指示
されたビット数ｍだけ下位ビット側へシフトし、その下
位ｎビットのデータをメモリに出力し、同じく２回目の
書込み動作時も前記ビット数ｍだけ下位ビット側へシフ
トし、その下位ｎビットのデータをメモリに出するバレ
ルシフタと、 バレルシフタからメモリに出力されたデータのうち、１
回目の書込み動作時には下位（ｎ−ｍ）ビットに対する
書込み信号を、２回目の書込み動作時には上位ｍビット
に対する書込み信号をメモリに出する書込み制御回路と
、 １回目の書込み動作時にはメモリへのアドレスを保持し
て出力し、２回目の書込み動作時には前記アドレスを１
だけインクリメントしてメモリへ出するアドレスインク
リメンタとを有する。
本発明の他の記憶装置は、
１回に書込まれるデータのビット数がｎビットのメモリ
と、 メモリへの書込みデータをラッチする入力データラッチ
と、 １回目の書込み動作時は、入力データラッチにラッチさ
れる直前の入力データを出力し、２回目の書込み動作時
は全てＯのｎビットのデータを出する第１のマルチプレ
クサと、 １回目の書込み動作時は、全て０のｎビットのデータを
出力し、２回目の書込み動作時は入力データラッチにラ
ッチされている、１回目の書込み動作時に第１のマルチ
プレクサから出力されたデータを出する第２のマルチプ
レクサと、ビット数が２ｎで、第１のマルチプレクサの
出力を上位ビット、第２のマルチプレクサの出力を下位
ビットに入力し、１回目の書込み動作時は外部から指示
されたビット数ｍだけ上位ビット側へシフトし、その上
位ｎビットのデータをメモリに出力し、同じく２回目の
書込み動作時も前記ビット数ｍだ（プ上位ビット側へシ
フトし、その上位ｎビットのデータをメモリに出するバ
レルシフタと、 バレルシフタからメモリに出力されたデータのうち、１
回目の書込み動作時には上位（ｎ−ｍ）ビットに対する
書込み信号を、２回目の書込み動作時には下位ｍビット
に対する書込み信号をメモリに出する書込み制御回路と
、 １回目の書込み動作時にはメモリへのアドレスを保持し
て出力し、２回目の書込み動作時には前記アドレスを１
だけデクリメントしてメモリへ出するアドレス出クリメ
ンタとを有する。
と、 メモリへの書込みデータをラッチする入力データラッチ
と、 １回目の書込み動作時は、入力データラッチにラッチさ
れる直前の入力データを出力し、２回目の書込み動作時
は全てＯのｎビットのデータを出する第１のマルチプレ
クサと、 １回目の書込み動作時は、全て０のｎビットのデータを
出力し、２回目の書込み動作時は入力データラッチにラ
ッチされている、１回目の書込み動作時に第１のマルチ
プレクサから出力されたデータを出する第２のマルチプ
レクサと、ビット数が２ｎで、第１のマルチプレクサの
出力を上位ビット、第２のマルチプレクサの出力を下位
ビットに入力し、１回目の書込み動作時は外部から指示
されたビット数ｍだけ上位ビット側へシフトし、その上
位ｎビットのデータをメモリに出力し、同じく２回目の
書込み動作時も前記ビット数ｍだ（プ上位ビット側へシ
フトし、その上位ｎビットのデータをメモリに出するバ
レルシフタと、 バレルシフタからメモリに出力されたデータのうち、１
回目の書込み動作時には上位（ｎ−ｍ）ビットに対する
書込み信号を、２回目の書込み動作時には下位ｍビット
に対する書込み信号をメモリに出する書込み制御回路と
、 １回目の書込み動作時にはメモリへのアドレスを保持し
て出力し、２回目の書込み動作時には前記アドレスを１
だけデクリメントしてメモリへ出するアドレス出クリメ
ンタとを有する。
したがって、連続する２つのアドレスにまたがって、ｎ
ビットのデータを２回で書込むことができる。
ビットのデータを２回で書込むことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の記憶装置の一実施例のブロック図であ
る。
る。
メモリ１は８ビツト×３２ワード構成のメモリである。
入力データラッチ７はメモリ１への入力データ１０９を
ラッチする。マルチプレクサ６は、１回目の書込み動作
時は、入力データラッチ７にラッチされる直前の入力デ
ータ１０９を出力し、２回目の書込み動作時は全てＯの
８ビツトのデータを出する。マルチプレクサ５は、１回
目の書込み動作時は、全てＯの８ビツトのデータを出力
し、２回目の書込み動作時は入力データラッチ７にラッ
チされている、１回目の書込み動作時にマルチプレクサ
８に入出力されたデータ１０９を出する。バレルシフタ
４は入力ビツト数が１６、出力ビツト数が８で、マルチ
プレクサ６の出力を下位ビット、マルチプレクサ５の出
力を上位ビットに入力し、１回目の書込み動作時はアド
レス入力１００（８ビツト）の下位３ビツトだけ下位ビ
ット側へシフトしたデータの下位８ビツト１０６をメモ
リ１に出力し、同じく２回目の書込み動作時も３ビツト
だけ下位ビット側へシフトしたデータの下位８ビツト１
０６をメモリ１に出する。
ラッチする。マルチプレクサ６は、１回目の書込み動作
時は、入力データラッチ７にラッチされる直前の入力デ
ータ１０９を出力し、２回目の書込み動作時は全てＯの
８ビツトのデータを出する。マルチプレクサ５は、１回
目の書込み動作時は、全てＯの８ビツトのデータを出力
し、２回目の書込み動作時は入力データラッチ７にラッ
チされている、１回目の書込み動作時にマルチプレクサ
８に入出力されたデータ１０９を出する。バレルシフタ
４は入力ビツト数が１６、出力ビツト数が８で、マルチ
プレクサ６の出力を下位ビット、マルチプレクサ５の出
力を上位ビットに入力し、１回目の書込み動作時はアド
レス入力１００（８ビツト）の下位３ビツトだけ下位ビ
ット側へシフトしたデータの下位８ビツト１０６をメモ
リ１に出力し、同じく２回目の書込み動作時も３ビツト
だけ下位ビット側へシフトしたデータの下位８ビツト１
０６をメモリ１に出する。
書込み制御回路３は、バレルシフタ４がらメモリ１に出
力されたデータ１０６のうち、１回目の書込み動作時に
は下位５ビツトに対する書込み信号を、２回目の書込み
動作時には上位３ビツトに対する書込み信号１１１をメ
モリ１に出する。アドレスインクリメンタ２は１回目の
書込み動作時にはアドレス１００の上位５ビツトをアド
レス１０３としてメモリ１へ出力し、２回目の書込み動
作時には前記アドレスを１だけインクリメントしてメモ
リ１へ出する。
力されたデータ１０６のうち、１回目の書込み動作時に
は下位５ビツトに対する書込み信号を、２回目の書込み
動作時には上位３ビツトに対する書込み信号１１１をメ
モリ１に出する。アドレスインクリメンタ２は１回目の
書込み動作時にはアドレス１００の上位５ビツトをアド
レス１０３としてメモリ１へ出力し、２回目の書込み動
作時には前記アドレスを１だけインクリメントしてメモ
リ１へ出する。
表１〜表３は、第１図の実施例においてメモリ１にデー
タを書込むときの動作を示している。
タを書込むときの動作を示している。
表１は入力データ１０９およびアドレス１００を示し、
表２はデータの書込み動作を示し、表３は表２の動作の
結果、メモリ１に書込まれたデータのメモリマツプを示
す。
表２はデータの書込み動作を示し、表３は表２の動作の
結果、メモリ１に書込まれたデータのメモリマツプを示
す。
表 １
表 ２
表 ３
ここでは表１に示すように８ビツトのデータ「ａｂｃｄ
ｅｆｇｈＪを、アドレスｒ１１０１００１１」から連続
する８アドレスに書込むときの動作を示す。
ｅｆｇｈＪを、アドレスｒ１１０１００１１」から連続
する８アドレスに書込むときの動作を示す。
アドレス８ビツトの上位５ビツトｒ１１０１０Ｊは、メ
モリ１のワードアドレスを指定し、下位３ビツトｒ０１
１Ｊはバレルシフタ５のシフト量および書込み制御回路
３の制御をする。この場合、シフト量は３である。
モリ１のワードアドレスを指定し、下位３ビツトｒ０１
１Ｊはバレルシフタ５のシフト量および書込み制御回路
３の制御をする。この場合、シフト量は３である。
書込みは２回で行なわれ、１回目のバレルシフタ４への
入力データは１０７．１０８の１６ビツトｒｏｏｏｏｏ
ｏｏｏ ａｂｃｄｅｆｑｈＪｒ、バレルシフタ４の出
力１０６の８ビツトは３ビツト右へシフトしたデータの
下位ビットｒｏｏｏａｂｃｄｅＪ 、メモリ１のワード
アドレス１０３の５ビツトは「１１０１０」、書込み信
号１１１の８ビツトはｒｏｏｏｌｌｌｌｌＪとなり、メ
モリ１のワードアドレス１１０１０番地に「−−−ａｂ
ｃｄｅＪというデータが格納される。このとき上位３ビ
ツトに対しての書込み信号はでず、「−」の所にはデー
タは書込まれない。
入力データは１０７．１０８の１６ビツトｒｏｏｏｏｏ
ｏｏｏ ａｂｃｄｅｆｑｈＪｒ、バレルシフタ４の出
力１０６の８ビツトは３ビツト右へシフトしたデータの
下位ビットｒｏｏｏａｂｃｄｅＪ 、メモリ１のワード
アドレス１０３の５ビツトは「１１０１０」、書込み信
号１１１の８ビツトはｒｏｏｏｌｌｌｌｌＪとなり、メ
モリ１のワードアドレス１１０１０番地に「−−−ａｂ
ｃｄｅＪというデータが格納される。このとき上位３ビ
ツトに対しての書込み信号はでず、「−」の所にはデー
タは書込まれない。
２回目のバレルシフタ４への入力データ１０７゜１０８
の１６ビツトは［ａｂｃｄｅｆｇｈ ０００００００
０Ｊで、バレルシフタ４の出力１０６の８ビツトは３ビ
ツト右へシフトしたデータの下位８ビツトｒｆ ｑｈｏ
ｏｏｏＯＪ 、メモリ１ワードアドレス１０３の５ビツ
トはアドレスインクリメンタ２で＋１されたｒｌｌｏｌ
ｌＪ、書込み信号１１１の８ビツトはｒｌ １１０００
００Ｊとなりメモリ１のワードアドレスｒ１１０１１Ｊ
番地にｒｆ ｇｈ−−−−−Ｊというデータが格納され
る。このとき下位５ビツトに対しての書込み信号はでな
い。
の１６ビツトは［ａｂｃｄｅｆｇｈ ０００００００
０Ｊで、バレルシフタ４の出力１０６の８ビツトは３ビ
ツト右へシフトしたデータの下位８ビツトｒｆ ｑｈｏ
ｏｏｏＯＪ 、メモリ１ワードアドレス１０３の５ビツ
トはアドレスインクリメンタ２で＋１されたｒｌｌｏｌ
ｌＪ、書込み信号１１１の８ビツトはｒｌ １１０００
００Ｊとなりメモリ１のワードアドレスｒ１１０１１Ｊ
番地にｒｆ ｇｈ−−−−−Ｊというデータが格納され
る。このとき下位５ビツトに対しての書込み信号はでな
い。
以上２回の書込み処理の結果、表３に示すように、ｒ１
１０１０Ｊ１１０１０Ｊ−ａｂｃｄｅＪ、ｒｌ１０１１
Ｊ番地にｒｆ ｇｈ−−−−−Ｊというデータが格納さ
れる。このとき「−」の所のデータは書込み前のデータ
がそのまま保持される。
１０１０Ｊ１１０１０Ｊ−ａｂｃｄｅＪ、ｒｌ１０１１
Ｊ番地にｒｆ ｇｈ−−−−−Ｊというデータが格納さ
れる。このとき「−」の所のデータは書込み前のデータ
がそのまま保持される。
第２図は第１図の記憶装置の応用例を示すブロック図で
ある。
ある。
本実施例は、１ドツトを３ビットＲ，Ｇ、Ｂで構成し、
水平方向の解像度２５６ドツトの表示データ編集記憶装
置で、２５６ビツトＸ３ （Ｒ，Ｇ。
水平方向の解像度２５６ドツトの表示データ編集記憶装
置で、２５６ビツトＸ３ （Ｒ，Ｇ。
Ｂ）の記憶装置１０と（１２０はアドレス、ただし、読
出し時は下位３ビツトは無効、１２１は読出し信号、１
２２は書込み信号）、入力データ１２６のうちバタンデ
ータ１２３、カラーデータ１２４をそれぞれラッチする
バタンデータラッチ１２、カラーラッチ１３と、パタン
データ１２３をカラーデータ１２４によって色付けし、
パタンデータ１２５として記憶装置１０に出する色付は
回路１１と、記憶袋＠１０から読出された８ドツト×３
ビツトの表示データ１２７を入力し、１ドツト分の表示
データ１２８（３ビットＲ，Ｇ。
出し時は下位３ビツトは無効、１２１は読出し信号、１
２２は書込み信号）、入力データ１２６のうちバタンデ
ータ１２３、カラーデータ１２４をそれぞれラッチする
バタンデータラッチ１２、カラーラッチ１３と、パタン
データ１２３をカラーデータ１２４によって色付けし、
パタンデータ１２５として記憶装置１０に出する色付は
回路１１と、記憶袋＠１０から読出された８ドツト×３
ビツトの表示データ１２７を入力し、１ドツト分の表示
データ１２８（３ビットＲ，Ｇ。
Ｂ）を出するシフトレジスタ１４で構成されている。
表示データをＲＡＭ上に編集する場合、静止画データの
書込みは８ビツトおきに行なえばよいが、スプライト（
動画）を画面上を自由に動きまわらせるためには、スプ
ライトの書込み開始アドレスを１ドツト毎に変化させな
くてはならない。このために、記憶装置１０として第１
図に示した記憶装置が用いられている。
書込みは８ビツトおきに行なえばよいが、スプライト（
動画）を画面上を自由に動きまわらせるためには、スプ
ライトの書込み開始アドレスを１ドツト毎に変化させな
くてはならない。このために、記憶装置１０として第１
図に示した記憶装置が用いられている。
第３図は、第２図の実施例を用いたときの表示画面を示
し、スプライトは２枚使用している。第４図は第３図の
水平位置Ｙの１水平ラインのデータ編集を行うときの動
作を示している。
し、スプライトは２枚使用している。第４図は第３図の
水平位置Ｙの１水平ラインのデータ編集を行うときの動
作を示している。
表示データの編集は、第４図に示すように、まず、キャ
ラクタバタン（静止画）データ書込みをアドレスＯＯ■
から８アドレスおきに３２回を行うことによってなされ
る。データはカラーラッチ１３の１カラー３ビツト、Ｏ
カラー３ビットにより、パタンデータ“１”のところは
１カラー３ビツトに、“Ｏ″のところは０カラー３ビツ
トにおきかえるという色付は作業を色付は回路１１で行
ない、８ドツト分２４ビットのデータを生成して、記憶
装置１０に書込む。次に、スプライト（動画）のデータ
を、すでに書かれているキャラクタバタンデータの上か
ら書込む。スプライト（動画）は、水平方向の位１ｆＷ
Ｘ、８ビットを基準としである大きさを持つ。ここでは
８ドツトのパタンデータで、スプライトのバタンの水平
方向の位置移動はｘｏを変えることによって行なわれる
。したがって、水平方向の基準点ｘＤが本実施例のアド
レスとなり、表示データの編集は、キャラクタバタンと
同様、色付けされたデータを記憶装置１０へ書込むこと
によってなされる。たとえば、スプライト＃１はＸ
＝０６１１．つまりワードアドレス２の４ドツト目から
ワードアドレス３の３ドツト目まで８ドツトのデータが
ワードアドレスにまたがっているものとする。このよう
なデータをＲＡＭに書込むとき、シフト頃を４にして、
ワードアドレス２を指定すれば、スプライト＃１がＸ
＝０６１１をアドレスとして記憶装置１０のＲＡＭに
書込ま ４れる。同様にして、Ｘ ＝０９．、をアド
レスとして、８ドツトのスプライト＃２が記憶装置１０
のＲＡＭへ書込まれる。表示は、この編集された表示デ
ータを、アドレスの０ＯＩｌから順に８ずつ増やして、
８ドツトＸ３ （Ｒ，Ｇ、Ｂ）の表示データを読出し、
シフトレジスター４を通して、３ビツトのＲ，Ｇ、Ｂを
出することによってなされる。
ラクタバタン（静止画）データ書込みをアドレスＯＯ■
から８アドレスおきに３２回を行うことによってなされ
る。データはカラーラッチ１３の１カラー３ビツト、Ｏ
カラー３ビットにより、パタンデータ“１”のところは
１カラー３ビツトに、“Ｏ″のところは０カラー３ビツ
トにおきかえるという色付は作業を色付は回路１１で行
ない、８ドツト分２４ビットのデータを生成して、記憶
装置１０に書込む。次に、スプライト（動画）のデータ
を、すでに書かれているキャラクタバタンデータの上か
ら書込む。スプライト（動画）は、水平方向の位１ｆＷ
Ｘ、８ビットを基準としである大きさを持つ。ここでは
８ドツトのパタンデータで、スプライトのバタンの水平
方向の位置移動はｘｏを変えることによって行なわれる
。したがって、水平方向の基準点ｘＤが本実施例のアド
レスとなり、表示データの編集は、キャラクタバタンと
同様、色付けされたデータを記憶装置１０へ書込むこと
によってなされる。たとえば、スプライト＃１はＸ
＝０６１１．つまりワードアドレス２の４ドツト目から
ワードアドレス３の３ドツト目まで８ドツトのデータが
ワードアドレスにまたがっているものとする。このよう
なデータをＲＡＭに書込むとき、シフト頃を４にして、
ワードアドレス２を指定すれば、スプライト＃１がＸ
＝０６１１をアドレスとして記憶装置１０のＲＡＭに
書込ま ４れる。同様にして、Ｘ ＝０９．、をアド
レスとして、８ドツトのスプライト＃２が記憶装置１０
のＲＡＭへ書込まれる。表示は、この編集された表示デ
ータを、アドレスの０ＯＩｌから順に８ずつ増やして、
８ドツトＸ３ （Ｒ，Ｇ、Ｂ）の表示データを読出し、
シフトレジスター４を通して、３ビツトのＲ，Ｇ、Ｂを
出することによってなされる。
なお、第１図において、アドレスインクリメンタ２をデ
クリメンタとし、バレルシフタ４のシフトの方向を変え
ることにより、アドレスの大きい方に先にデータを書込
むこともできる。
クリメンタとし、バレルシフタ４のシフトの方向を変え
ることにより、アドレスの大きい方に先にデータを書込
むこともできる。
以上説明したように本発明は、記憶装置においてデータ
入力部にバレルシフタを有し、入力ビットごとの書込み
制御回路およびアドレス・インクリメントあるいはデク
リメント機能を有することにより、任意のアドレスの途
中から２回でｎビットのデータを書込むことができる効
果がある。
入力部にバレルシフタを有し、入力ビットごとの書込み
制御回路およびアドレス・インクリメントあるいはデク
リメント機能を有することにより、任意のアドレスの途
中から２回でｎビットのデータを書込むことができる効
果がある。
第１図は本発明の記憶装置の一実施例を示すブロック図
、第２図は本発明の応用例で、表示データ編集記憶装置
のブロック図、第３図は第２図の応用例を用いたときの
表示画面を示す図、第４図は第２図の応用例の書込み動
作を示す図、第５図、第６図は従来例を示す図である。 １・・・メモリ、 ２・・・アドレスインクリメンタ、 ３・・・書込み制御回路、 ４・・・８ビツトバレルシフタ、 ５．６・・・マルチプレクサ、 ７・・・入力データラッチ、 １０・・・記憶装置、 １１・・・色付は回路、 １２・・・バタンデータラッヂ、 １３・・・カラーラッチ、 １４・・・シフトレジスタ。 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 晋
Ｗ１１図 第２図 第３図 第４図
、第２図は本発明の応用例で、表示データ編集記憶装置
のブロック図、第３図は第２図の応用例を用いたときの
表示画面を示す図、第４図は第２図の応用例の書込み動
作を示す図、第５図、第６図は従来例を示す図である。 １・・・メモリ、 ２・・・アドレスインクリメンタ、 ３・・・書込み制御回路、 ４・・・８ビツトバレルシフタ、 ５．６・・・マルチプレクサ、 ７・・・入力データラッチ、 １０・・・記憶装置、 １１・・・色付は回路、 １２・・・バタンデータラッヂ、 １３・・・カラーラッチ、 １４・・・シフトレジスタ。 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 晋
Ｗ１１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、１回に書込まれるデータのビット数がｎビットのメ
モリと、 メモリへの書込みデータをラッチする入力データラッチ
と、 １回目の書込み動作時は、入力データラッチにラッチさ
れる直前の入力データを出力し、２回目の書込み動作時
は全て０のｎビットのデータを出力する第１のマルチプ
レクサと、 １回目の書込み動作時は、全て０のｎビットのデータを
出力し、２回目の書込み動作時は入力データラッチにラ
ッチされている、１回目の書込み動作時に第１のマルチ
プレクサから出力されたデータを出力する第２のマルチ
プレクサと、 ビット数が２ｎで、第１のマルチプレクサの出力を下位
ビット、第２のマルチプレクサの出力を上位ビットに入
力し、１回目の書込み動作時は外部から指示されたビッ
ト数ｍだけ下位ビット側へシフトし、その下位ｎビット
のデータをメモリに出力し、同じく２回目の書込み動作
時も前記ビット数ｍだけ下位ビット側へシフトし、その
下位ｎビットのデータをメモリに出力するバレルシフタ
と、 バレルシフタからメモリに出力されたデータのうち、１
回目の書込み動作時には下位（ｎ−ｍ）ビットに対する
書込み信号を、２回目の書込み動作時には上位ｍビット
に対する書込み信号をメモリに出力する書込み制御回路
と、 １回目の書込み動作時にはメモリへのアドレスを保持し
て出力し、２回目の書込み動作時には前記アドレスを１
だけインクリメントしてメモリへ出力するアドレスイン
クリメンタとを有する記憶装置。 ２、１回に書込まれるデータのビット数がｎビットのメ
モリと、 メモリへの書込みデータをラッチする入力データラッチ
と、 １回目の書込み動作時は、入力データラッチにラッチさ
れる直前の入力データを出力し、２回目の書込み動作時
は全て０のｎビットのデータを出力する第１のマルチプ
レクサと、 １回目の書込み動作時は、全て０のｎビットのデータを
出力し、２回目の書込み動作時は入力データラッチにラ
ッチされている、１回目の書込み動作時に第１のマルチ
プレクサから出力されたデータを出力する第２のマルチ
プレクサと、 ビット数が２ｎで、第１のマルチプレクサの出力を上位
ビット、第２のマルチプレクサの出力を下位ビットに入
力し、１回目の書込み動作時は外部から指示されたビッ
ト数ｍだけ上位ビット側へシフトし、その上位ｎビット
のデータをメモリに出力し、同じく２回目の書込み動作
時も前記ビット数ｍだけ上位ビット側へシフトし、その
上位ｎビットのデータをメモリに出力するバレルシフタ
と、 バレルシフタからメモリに出力されたデータのうち、１
回目の書込み動作時には上位（ｎ−ｍ）ビットに対する
書込み信号を、２回目の書込み動作時には下位ｍビット
に対する書込み信号をメモリに出力する書込み制御回路
と、 １回目の書込み動作時にはメモリへのアドレスを保持し
て出力し、２回目の書込み動作時には前記アドレスを１
だけデクリメントしてメモリへ出するアドレスデクリメ
ンタとを有する記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10740587A JPS63271792A (ja) | 1987-04-28 | 1987-04-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10740587A JPS63271792A (ja) | 1987-04-28 | 1987-04-28 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271792A true JPS63271792A (ja) | 1988-11-09 |
Family
ID=14458314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10740587A Pending JPS63271792A (ja) | 1987-04-28 | 1987-04-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271792A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112644A (en) * | 1979-02-23 | 1980-08-30 | Universal:Kk | Data write-in system in graphic display |
| JPS59191663A (ja) * | 1983-04-14 | 1984-10-30 | Ricoh Co Ltd | メモリへのデ−タ書込み方法 |
| JPS6162980A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 画像メモリ周辺ｌｓｉ |
-
1987
- 1987-04-28 JP JP10740587A patent/JPS63271792A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112644A (en) * | 1979-02-23 | 1980-08-30 | Universal:Kk | Data write-in system in graphic display |
| JPS59191663A (ja) * | 1983-04-14 | 1984-10-30 | Ricoh Co Ltd | メモリへのデ−タ書込み方法 |
| JPS6162980A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 画像メモリ周辺ｌｓｉ |
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