KR100425228B1 - 듀얼-데이터 레이트 동기식 동적 랜덤 액세스메모리/동기식 그래픽 랜덤 액세스 메모리용의 풀 페이지증분/감분 버스트 - Google Patents

듀얼-데이터 레이트 동기식 동적 랜덤 액세스메모리/동기식 그래픽 랜덤 액세스 메모리용의 풀 페이지증분/감분 버스트 Download PDF

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Abstract

풀 페이지(full-page) 증분/감분 버스트 모드를 갖는, 듀얼 데이터 레이트(DDR) 동기식 동적 랜덤 액세스 메모리(SDRAM)/동기식 그래픽 랜덤 액세스 메모리(SGRAM). 일 실시예에서, DDR SDRAM/SGRAM은 메모리 어레이 및 이에 결합된 논리회로를 포함한다. 메모리 어레이는 우수 워드 어드레스와 기수 워드 어드레스에 의해 어드레스될 수 있다. 논리회로는 우수 워드 어드레스로 시작하는 어레이를 액세스하는 버스트 증분 모드와 기수 워드 어드레스로 시작하는 어레이를 액세스하는 버스트 감분 모드를 갖는다.

Description

듀얼-데이터 레이트 동기식 동적 랜덤 액세스 메모리/동기식 그래픽 랜덤 액세스 메모리용의 풀 페이지 증분/감분 버스트{FULL PAGE INCREMENT/DECREMENT BURST FOR DDR SDRAM/SGRAM}
개인용 컴퓨터(PC)와 같은 컴퓨터용의 그래픽 위주의 애플리케이션이 점점 더욱 더 일반화되고 있다. 이러한 애플리케이션은 고급 컴퓨터 이용 제도(CAD; computer-aided drafting) 애플리케이션, 게임, 실시간 비디오 애플리케이션, 및 그 외 애플리케이션을 포함한다. 이들 애플리케이션들이 더욱 복잡해짐에 따라 이들 애플리케이션이 수행되는 컴퓨터가 훨씬 더 신속하게 그래픽을 렌더링하고 실행할 것을 요하고 있다. 더구나, 컴퓨터 스크린의 전형적인 해상도가 640 x 480 화소(수평 x 수직)에서 800 x 600, 1024 x 768 및 그 이상으로 증가하고 화소 당 컬러 정보가 2 비트에서 24 비트 내지 32 비트 및 그 이상으로 증가되었기 때문에, 컴퓨터에 고속 그래픽 실행을 위한 처리 요구가 증대되었다.
통상의 컴퓨터는 표시장치에 그래픽의 표시에 도움이 되도록 그래픽 카드(다른 용어 중엔, 비디오 카드, 그래픽 가속기 카드, 혹은 표시 어댑터라고도 알려져있음)에 의존한다. 그래픽 카드는 일반적으로 그래픽 렌더링에 완전히 부합되게 만든 전용 프로세서 혹은 프로세서들, 뿐만 아니라, 프레임으로서 알려진, 전체 스크린의 그래픽 정보가 그래픽 카드에 의해 저장될 수 있도록, 1, 2, 4, 8, 16 메가바이트부터 그 이상의 범위의 양의 메모리를 포함한다. 이에 따라, 이러한 메모리는 일반적으로 그래픽 카드의 프레임 버퍼로서 알려져 있다. 그래픽 "카드"는 컴퓨터의 마더보드 상에 단일의 칩 내에 집적될 수도 있다. 그래픽 카드와, 잠재적으로 그 외의 성분들은 컴퓨터의 그래픽 서브시스템을 구성한다.
초기에, 그래픽 카드의 메모리는 보다 일반적인 정보를 보유하기 위해서 컴퓨터 프로세서들에 의해 사용되기도 하는 종류의 표준형 동적 랜덤 액세스 메모리(DRAM)이었다. 이에 따라, 이를테면 동기식 동적 랜덤 액세스 메모리(SDRAM)의 도입과 같이, 속도를 증가시키는 메모리 향상이 가능해짐에 따라, 통상 이들 메모리 또한 그래픽 카드 내에서도 이용되었다. 그러나, 궁극적으로 그래픽 렌더링의 특별한 요구에 의해 이들 자신의 유형의 메모리, 이를테면 동기식 그래픽 랜덤 액세스 메모리(SGRAM)와 같은 메모리가 필요하게 되었으며, 이 메모리는 SDRAM과는 유사하지만 그래픽 카드에 사용하기 위한 향상된 그래픽 특징을 포함하고 있다. 그러나, 그래픽 카드 내에 보다 고속인 메모리의 필요성은 감소하지 않았다.
이에 따라, 그래픽 카드 제조업자는 그래픽 서브시스템 성능을 증가시키기 위해서, 캘리포니아 마운틴 뷰의 램버스사로부터 구할 수 있는 이를테면 램버스 DRAM(다이렉트 RDRAM이라고 알려져 있음)과 같은 새로운 기술에 시선을 돌렸다.그러나, 램버스 DRAM은 램버스사에 의해 주관되는 비공개 규격에 의거하고 있고 램버스사에 로열티를 지불해야 하기 때문에 그래픽 카드 내에 램버스 DRAM을 사용하는 때에는 제한이 있었다. 그러므로, 제조업자들은 공개 규격에 의거하는 다른 기술에 시선을 돌렸다.
이러한 유형의 메모리가 더블-데이터 레이트(DDR) DRAM이다. DDR DRAM은 메모리가 각각의 클럭 사이클의 상승에지와 하강에지 모두에서 데이터를 읽을 수 있게 함으로써, 단일 클럭 사이클 내에 두 번의 데이터 액세스 - 그러므로 그러한 이름이 있는 - 를 제공하는 것에 의해 증가된 성능을 달성한다. DDR 메모리의 개념은 특히 SDRAM 및 SGRAM으로 확장이 되었으며, 그 결과 DDR SDRAM 및 DDR SGRAM으로 되었다. 이러한 메모리는 증가된 그래픽 성능이 실현될 수 있게 하므로 이러한 메모리에 일부 그래픽 카드 설계자들의 관심이 증가하였다.
그러나, 종래 기술에서 발견되는 DDR SDRAM/SGRAM에 대한 단점은 일반적으로 풀-페이지 버스트(full-page burst)가 제공되지 않는다는 것이다. [일반적으로, 메모리에 있어서 버스트 동작이란 종국에는 보다 고속으로 데이터를 읽어들일 수 있게 하는 것인, 메모리 내의 연속한 위치들(예를 들면, 메모리의 풀-페이지)에 저장된 소정 수의 데이터를 읽어들이는 동작으로서 정의된다 - 이에 따라 "버스트"라는 용어가 되었음.] 이것은 DDR 장치의 프리페치(prefetch) 특성의 한계 때문이다. 즉, DDR 장치에서는, 소정의 클럭 사이클 동안, 각각 n 비트 길이의 두 워드의 데이터를 읽어들이므로, 이들 두 데이터는, 다음 메모리 위치로 이동될 수 있기 전에, 논리회로에 의해 어드레스된 메모리 내의 동일 위치로부터 있어야 한다. 이것은 우수(even) 시작 어드레스부터 시작하는 풀-페이지 증분 버스트에 있어서는 읽어들인 제2 데이터가 제1 데이터 워드와 동일한 메모리 위치 내에 여전히 있기 때문에 수락될 수 있다. 그러나, 기수(odd) 시작 워드 어드레스로 시작하는 풀-페이지 증분 버스트는 읽어들여진 제2 데이터가 논리회로에 의해 어드레스된 제1 데이터 워드와 반드시 동일한 메모리 내 위치에 있지는 않을 것이기 때문에 작용이 이루어지지 않게 되어, DDR 장치의 프리페치 특성의 제한을 위배하는 것이다.US-A-5 867 446은 버스트 모드를 구비한 동기식 DRAM을 개시한다. 더블 데이터 레이트 SDRAM은 Cosoroaba, A B, "Double Data Rate Synchronous DRAMs in High Performance Applications", Wescon Conference, US IEEE Ctr. Hoes Lane, no. Ann. Conf. Pro., 4 November 1997, 387-391 페이지, XP000846617 ISSN:1044-6036으로부터 알려져 있다.
그러므로 버스트 성능을 갖는 DDR SDRAM/SGRAM에 대한 필요성이 있다. 이들 및 다른 이유로, 본 발명에 대한 필요성이 있게 된다.
<발명의 요약>
전술한 단점, 결점 및 문제점이 본 발명에 의해 해결되고, 이것은 본 명세서를 읽고 검토함으로써 이해될 것이다. 본 발명은 듀얼-데이터 레이트 동기식 동적 랜덤 액세스 메모리/동기식 그래픽 랜덤 액세스 메모리(dual-data rate synchronous dynamic random access memory/synchronous graphic random access memory;DDR SDRAM/SGRAM)에 관한 것이다. 일 실시예에서, DDR SDRAM/SGRAM은 메모리 어레이 및 이에 결합된 논리회로를 포함한다. 메모리 어레이는 우수 워드 어드레스 및 기수 워드 어드레스에 의해 어드레스될 수 있다. 논리회로는 우수 워드 어드레스로 시작하는 어레이를 액세스하는 버스트 증분 모드와 기수 워드 어드레스로 시작하는 어레이를 액세스하는 버스트 감분 모드를 갖는다.
이에 따라서, 본 발명은 종래 기술에서 발견되지 않는 이점을 제공한다. 본 발명에 따른 DDR SDRAM/SGRAM은 우수 워드 어드레스로 시작할 때 버스트 증분 모드를 취하고 기수 워드 어드레스로 시작할 때는 버스트 감분 모드를 취할 수 있다. 이에 따라, DDR 장치의 프리페치 특성에 의해 부과되는 한계를 넘지 않는다. 우수 워드 어드레스로 시작할 때, DDR SDRAM/SGRAM은 읽어들여진 제2 데이터 워드가 논리회로에 의해 어드레스된 제1 데이터 워드와 동일한 메모리 위치에 여전히 존재하도록 카운트 업(증분)하게 되며, 기수 워드 어드레스로 시작할 때, DDR SDRAM/SGRAM은 읽어들여진 제2 데이터 워드가 논리회로에 의해 어드레스된 제1 데이터 워드와 동일한 메모리 위치에 여전히 존재하도록 카운트 다운(감분)한다.
본 발명은 DDR SDRAM/SGRAM, 메모리 장치, 그래픽 카드, 컴퓨터 및 다양한 범위의 방법을 포함한다. 본 발명의 다른 실시예의 장점 및 특징들은 도면을 참조하고 상세한 설명을 읽음으로써 이해될 것이다.
본 발명은 일반적으로 듀얼-데이터 레이트(DDR) 메모리에 관한 것으로, 특히 이러한 메모리를 위한 풀 페이지(full page) 증분/감분 버스트에 관한 것이다.
도 1은 본 발명의 일 실시예에 따른 DDR SDRAM/SGRAM의 블록도.
도 2는 본 발명의 일 실시예의 실시에 따라 수정될 수 있는, 각각이 n 길이의 두 개의 데이터 워드를 갖는 두 개의 2n 비트 메모리 위치들에 대한 도면.
도 3은 본 발명의 일 실시예에 따른 방법의 흐름도.
도 4는 본 발명의 일 실시예에 따른 그래픽 카드의 도면.
도 5는 본 발명의 일 실시예를 실현할 수 있는 컴퓨터의 도면.
도 6은 본 발명의 일 실시예에 따른 또 다른 시스템의 도면.
도 7a는 본 발명의 일 실시예에 따른 DDR SDRAM/SGRAM의 제1 부분을 도시한 도면.
도 7b는 본 발명의 일 실시예에 따른 DDR SDRAM/SGRAM의 제2 부분을 도시한 도면.
도 7c는 본 발명의 일 실시예에 따라 보다 상세히 도시한 어드레스 카운터/래치의 도면.
본 발명의 전형적인 실시예에 대한 이하의 상세한 설명에서, 본 발명의 일부를 이루며 본 발명을 실시할 수 있는 구체적인 실시예를 도시하여 나타낸 첨부 도면을 참조한다. 이들 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술하였고, 다른 실시예들이 이용될 수도 있고 논리적, 기구적, 전기적 및 그 외 다른 변경이 본 발명의 본질 혹은 범위에서 벗어남이 없이 행해질 수 있음을 알 것이다. 그러므로 다음의 상세한 설명은 한정의 의미로 취해진 것이 아니며 본 발명의 범위는 첨부한 청구범위에 의해서만 정해진다.
본 발명은 풀-페이지 증분/감분 버스트 모드를 갖는 듀얼 데이터 레이트 동기식 동적 랜덤 액세스 메모리/동기식 그래픽 랜덤 액세스 메모리(DDR SDRAM/SGRAM)를 제공한다. 먼저 도 1은, 본 발명의 일 실시예에 따른 이중 모드 DDR SDRAM/SGRAM의 블록도를 도시한 것이다. DDR SDRAM/SGRAM(100)은 이로 한정되는 것은 아니지만 메모리 장치(102)를 포함한다.
메모리 장치(102)는 메모리 어레이(104), 논리 회로(106), 외부에서 장치(102)에 접속을 위한 라인(110), 및 논리 회로(106)를 어레이(104)에 결합하는 라인(112)을 포함한다. 어레이(104)는 정의되는 바와 같이 우수 및 기수 워드 어드레스에 의해 어드레스될 수 있는 메모리 셀을 포함한다. 메모리 셀은 도 1에 구체적으로 도시하지 않았지만 일 실시예에서 라인(110) 및/또는 라인(112)의 일부일 수 있는 어드레스 라인 상에 제공되는 어드레스 신호에 응답하여 액세스된다. 논리회로(106)는 이를테면 입력/출력 버퍼, 제어회로, 어드레스 디코더 등과 같이, 이 기술에서 통상의 지식을 가진 자들이 알 수 있는 회로를 포함한다. 특히, 논리회로는 풀-페이지 버스트 모드, 즉 소정의 뱅크 내에서 소정의 행(페이지)으로 모든 메모리 위치 혹은 일부가 소정의 시작 어드레스부터 순차적으로 액세스될 수 있는 동작이 명시될 수 있도록 제어논리를 포함한다. 일 실시예에서 라인(110, 112)은 다음의 것들로 한정되는 것은 아니나, 클럭(CLK), 행 액세스 스트로브(RAS*), 열 액세스 스트로브(CAS*), 기입 인에이블(WE*), 및 클럭 인에이블(CKE)을 포함하는 제어 신호들에 응답하는 라인들을 또한 포함할 수 있다. 메모리 장치(102)는 레지스터를 또한 포함할 수 있으며, 이 레지스터로는 메모리 어레이로부터 읽은 데이터 워드가 출력될 수 있다.
특히, 메모리 어레이(104) 내 각각의 메모리 위치는 2n 비트를 포함한다. 각각의 메모리 위치는 뱅크 어드레스, 행 어드레스 및 열 어드레스의 조합인 고유 어드레스를 갖는다. 판독 액세스에 있어서, 소정의 2n 비트 데이터 워드는 판독 래치로 이어지는 출력 멀티플렉스에서 두 개의 n 비트 데이터 워드로 분리된다(도 1에 도시되지 않음). n비트 워드들은 한 번에 하나씩 장치의 데이터 I/O(DQ) 단자로 전달된다. 전달 순서는 라인 CA0에 의해 결정된다. CA0 상의 0 논리 레벨에 의해 선택되는 워드는 우수 워드로 간주된다(또는, 선택적으로, CA0 = 0인 어떠한 어드레스라도 우수 워드 어드레스로 간주된다). CA0 상의 1 논리 레벨에 의해 선택되는 워드는 기수 워드로 간주된다(또는, 선택적으로, CA0 = 1인 어떠한 어드레스라도 기수 워드 어드레스로 간주된다). 기입 액세스에 있어서, 두 개의 n비트 워드들이 한 번에 하나씩 장치의 DQ 단자들을 통해 입력되어, 두 개의 병렬 입력 레지스터에 저장되고, 이들의 출력들은 결합되어 어레이 내 메모리 위치에 기입될 단일의 2n비트 워드를 형성한다. 레지스터로의 로딩 순서는 - 우수 다음 기수, 혹은 기수 다음 우수 - CA0 = 0 혹은 CA0 = 1에 의해 각각 정해진다.
그러므로, 여기 기술된 기수 및 우수 워드 어드레싱은 논리회로(입력 레지스터 및 출력 멀티플렉서)에 적용하며, 반드시 메모리 어레이에 적용하는 것은 아니다. 또한, 여기서 사용되는 워드 어드레스라는 용어는 완전한 어드레스(CA7-CA0)를 정의하는 것으로, 이것은 어레이 내 논리 어드레스이며 반드시 물리적인 어드레스는 아니다 - 즉, CA0를 통해 이들 간에 선택되는 두 개의 워드는 어레이 내에서 개별적으로 선택될 수 없다.
본 발명의 일 실시예의 동작을 도 2에 보다 상세히 도시되며, 도 2는 본 발명의 일 실시예의 실시를 위해 수정될 수 있는, 각각이 n 길이의 두 개의 데이터 워드를 갖는 두 개의 2n 비트 메모리 위치들을 나타낸 도면이다. 즉, 두 개의 2n 비트 메모리 위치(150, 152)가 있다. 메모리 위치(150)는 n비트의 두 개의 워드로서, 우수 워드 어드레스에 의해 어드레스될 수 있는 것으로 정의되는 제1 워드(154)와, 기수 워드 어드레스에 의해 어드레스될 수 있는 것으로 정의되는 제2워드(156)를 갖는다. 메모리 위치(152) 또한 n비트의 두 개의 워드로서, 우수 워드 어드레스에 의해 어드레스될 수 있는 것으로 정의되는 제1 워드(158)와, 기수 워드 어드레스에 의해 어드레스될 수 있는 것으로 정의되는 제2 워드(160)를 갖는다. 일 실시예에서는 n = 32 비트로 하여, 이에 따라 각각의 메모리 위치(150, 152)는 64비트가 되고, 각각의 메모리 위치(150, 152)는 32비트의 두 개의 워드를 갖는다.
이에 따라, 제1 데이터 워드(154)가 놓인 메모리 위치에서 시작되게 풀-페이지 증분 버스트 동작이 명시된다면(예를 들면, 클럭 사이클의 상승에지에서 워드(154)를 읽어들이도록), 읽어들여지는 제2 워드는 (예를 들면, 클럭 사이클의 하강에지에서의) 제2 데이터 워드(156)이다. 그러므로, DDR 메모리의 프리페치 특성에 의해 부과되는 한계가 유지된다. 즉, 메모리 위치(152)로 이동하기 전에, 동일한 메모리 위치(150)에 있는 두 개의 데이터 워드(154, 156) 모두를 읽어들이게 된다. 마찬가지로, 제2 데이터 워드(160)가 놓인 메모리 위치에서 풀-페이지 감분 버스트 동작이 명시된다면(예를 들면, 클럭 사이클의 상승에지에서 워드(160)가 읽어들여지도록), 읽어들여지는 제2 데이터 워드는 (예를 들면, 클럭 사이클의 하강에지에서의) 제1 데이터 워드(158)이다. 그러므로, DDR 메모리의 프리페치 특성에 의해 부과되는 한계가 유지된다. 즉, 메모리 위치(150)로 이동하기 전에, 동일한 메모리 위치(152)에 있는 두 개의 데이터 워드(160, 158) 모두를 읽어들이게 된다. 그러므로, 기수 워드 어드레스에 대해서는 감분 동작을, 우수 워드 어드레스에 대해서는 증분 동작을 제공함으로써, 본 발명의 실시예는 DDR 메모리의 프리페치 특성을 그대로 유지한다.
본 발명의 일 실시예에 따른 DDR SGRAM의 보다 상세한 도면을 도 7a 및 도 7b에 도시된다. DDR SGRAM(700)은 16,777,216 비트를 포함하는, 16 메가비트(Mb)의 고속 상보 금속 산화물 반도체(CMOS) 동적 랜덤 액세스 메모리이다. 내부는 4,194,304 비트의 각각의 뱅크(702a, 702b, 702c, 702d)가 512 행 x 256 워드 x 32 비트로서 구성된 4 뱅크 DRAM으로 구성된다.
DDR SGRAM(700)은 고속 동작을 달성하기 위해서 내부에 파이프라인 구성의 DDR 구조를 사용한다. DDR 구조는 기본적으로는 입력/출력(I/O) 핀(704)에서 클럭 사이클 당 두 개의 데이터 워드를 전달하는 인터페이스를 갖춘 2n 프리페치 구조이다. SGRAM(700)에 있어서 단일의 판독 혹은 기입 액세스는 706에서 내부 DRAM 코어에서의 단일의 64비트의 1클럭 사이클 데이터 전달과, I/O 핀(704)에서의 두 개의 대응하는 32비트의 1/2 클럭 사이클 데이터 전달로 구성된다.
I/O 핀(704)의 일부인 양방향 데이터 스트로브(DQS)는 수신기에서 데이터 캡쳐에 사용하기 위해, 외부로 데이터와 함께 전달된다. DQS는 판독(READ) 중에 SGRAM(700)에 의해서, 기입(WRITE) 중에 메모리 제어기(도 3a 및 도 3b에 도시되지 않음)에 의해 전송되는 간헐적인 스트로브이다. DQS는 판독(READ)용 데이터의 에지와 정렬되고 기입(WRITE)용 데이터의 중앙과 정렬된다.
SGRAM(700)은 차동 클럭(제어핀(708)의 일부인 CLK 및 CLK#; 하이로 가는 CLK와 로우로 가는 CLK#의 교차를 CLK의 포지티브 에지라고 함)에 의거하여 동작한다. 명령(제어핀(708) 상의 어드레스 및 제어 신호)은 CLK의 매 포지티브 에지에서 레지스터된다. 입력 데이터는 DQS(I/O 핀(704)의 일부)의 양 에지에서 레지스터되고, 출력 데이터는 CLK의 양 에지 뿐만 아니라 DQS의 양 에지를 기준으로 한다.
DDR SGRAM(700)에의 판독 및 기입 액세스는 버스트 본위(burst-oriented)인 것으로서, 액세스는 선택된 위치에서 시작하여, 프로그램된 순서로 프로그램된 수의 위치들에 대해 계속된다. 액세스는 판독, 기입, 혹은 블록 기입 명령이 이어지는 활성(ACTIVE) 명령의 레지스트레이션부터 시작한다. 활성명령과 일치하여 레지스터되는 어드레스 비트들은 뱅크 및 행 논리 회로(712)를 통해 액세스될 뱅크 및 행(뱅크 및 행 핀(710)에서, BA0 및 BA1은 뱅크를 선택하고, A0-A8은 행을 선택한다)을 선택하는데 사용된다. 판독명령 혹은 기입명령과 일치하여 레지스터되는 어드레스 비트들은 버스트 액세스를 위한 시작 워드 위치를 선택하는데 사용된다.
SGRAM(700)은 2, 4 또는 8개 위치의 프로그램 가능한 판독 혹은 기입 버스트 길이, 혹은 풀 페이지를 제공한다. 버스트 시퀀스 끝에서 시작되는 자체 시간일치(self-timed)되는 행 프리차지를 제공하기 위해서 자동 프리차지 기능이 될 수 있게 할 수도 있다.
표준 SGRAM과 같이, SGRAM(700)은 동시 동작을 제공하기 위한 파이프라인 방식의 복수 뱅크 구조를 가지며, 이럼으로써 행 프리차지와 활성화 시간을 없앰으로써 큰 유효 대역폭을 제공한다.
DDR SGRAM(700)은 DDR SDRAM과는 구성과, 16-열 블록 기입 및 풀-페이지 버스트 성능을 제공하는 것에 의해 서로 다르다. 즉, 부가적인 그래픽 기능을 겸비한 4-뱅크 파이프라인 구성의 구조이므로 고성능 그래픽 애플리케이션 혹은 그 외의 큰 대역폭의 애플리케이션에 매우 적합한 장치가 된다.
DDR SGRAM(700)은 일 실시예에서 2.5 볼트, 저전력 메모리 시스템에서 동작하도록 설계될 수 있다. 전력을 절약하는 파워-다운 모드와 더불어, 자동 리프레쉬 모드가 제공될 수 있다. 모든 입력은 이 기술에 공지된 SSTL_2에 대한 JEDEC(Joint Electronic Device Engineering Council)와 호환이 될 수 있다. 모든 출력은 이 기술에 공지된 SSTL_2, 클래스 II에 호환이 될 수 있다.
도 7a 및 도 7b에 도시한 바와 같이, DDR SGRAM(700)은 어드레스 카운터/래치(750)를 포함한다. 이 카운터/래치(750)는 도 7c에 보다 상세히 도시되어 있고, 이제 이를 참조한다. 판독 혹은 기입 명령이 인가되었을 때, 판독 혹은 기입명령과 함께 라인(752) 상에 외부에서 제공된 어드레스 정보는 카운터/래치(750)에(로드 신호(754)의 제어 하에) 취해진다. A0는 1비트 래치(758)에, A1-A7은 7비트 카운터(756)에 취해진다. A0는 전체 버스트를 위해 래치(758)에 보유된다. A0는 카운터가 카운트 업(증분)할 것인지 혹은 카운트 다운(감분)할 것인지를 제어하기 위해서 카운터(756)로 또한 공급된다. A0는 또한 I/O 멀티플렉서 제어회로(760)에 공급되고, 이 제어회로는 입력 레지스터 선택 및 출력 멀티플렉서에 대한 제어신호를 제공한다. A0가 0이면, CA0은 010101..과 같을 것이고, A0가 1이면 CA0은 101010...처럼 될 것이다 - 즉, CLK에 대한 것, 혹은 반전된 CLK에 대한 것. 이 신호는 매 1/2 클럭주기(즉, DDR 장치의 특성의 일부인, 2x 클럭 속도임)마다 변경됨에 유의한다.
7비트 카운터(756)는 CNTCLK 사이클 당 한 번 변하는데, CNTLCK는 장치용의 주 CLK 신호와 동일한 주파수를 가지므로, 열 디코더(들)에의 입력들은 1x 클럭속도로 변한다. 이 기술에 통상의 지식을 가진 자이면 알 수 있듯이, 다른 제어 신호는 다른 버스트 길이 및 시퀀스를 제어하기 위해 제공된다.
다음에 도 3은 본 발명의 일 실시예에 따른 방법의 흐름도를 도시한 것이다. 도 3의 방법은 이를테면 도 1 및 도 2와 관련하여 기술한 DDR SDRAM/SGRAM과 같은 본 발명에 따른 DDR SDRAM/SGRAM에 의해 수행될 수 있다. 단계 200에서, 이를테면 풀-페이지 버스트 모드와 같은, 버스트 모드가 명시된다. 단계 202에서, 명시된 시작 워드 어드레스가 우수인지 아니면 기수인지 판정되는데, 우수이면 방법은 단계 204로 진행하여 메모리의 동작은 증분 버스트 모드로 전환되고, 반면에 기수이면, 본 방법은 단계 206으로 진행하여, 메모리의 동작은 감분 버스트 모드로 전환된다.
증분 버스트 모드인 단계 204에서, 메모리는 클럭 사이클의 상승에지에서 2a로서 기입될 수 있는 우수 워드에 액세스된다. 일 실시예에서, 이에 따라 메모리 위치 2a의 2n 비트 워드를 읽어들이게 되고, 클럭 사이클의 상승에지에 일치하도록 출력 멀티플렉서를 통해 제1 n비트 워드를 출력하고 이어서 단계 208에서 클럭 사이클의 하강에지에 일치하도록 2a+1의 제2 n비트 워드를 출력하게 된다.
감분 버스트 모드인 단계 206에서, 메모리는 클럭 사이클의 상승에지에서 2a+1로서 기입될 수 있는 기수 워드 어드레스에서 액세스된다. 일 실시예에서, 이에 따라 메모리 위치 2a의 2n 비트 워드를 읽어들이게 되고, 클럭 사이클의 상승에지에 일치하도록 출력 멀티플렉서를 통해 2a+1의 제2 n비트 워드를 출력하고 이어서 단계 210에서 클럭 사이클의 하강에지에 일치하도록 2a의 제1 n비트 워드를 출력하게 된다.
본 발명에 따른 DDR SDRAM/SGRAM은 이를테면 그래픽(혹은, 비디오) 카드(혹은, 제어기) 및 컴퓨터의 그래픽 서브시스템과 같은, 다른 장치들에 이용될 수 있다. 도 4는 본 발명의 실시예에 따른 그래픽 카드를 도시한 것이다. 그래픽 카드(400)는 에지 커넥터(402), 그래픽 프로세서(404), 이중 모드 DDR SDRAM/SGRAM(406), 및 프로세서(404)를 DDR SDRAM/SGRAM(406)에 접속시키는 라인(408)를 포함한다. 에지 커넥터(402)는 본 발명에 의해 제한되지 않으며, 이 기술에 통상의 지식을 가진 자가 알 수 있듯이, 컴퓨터의 대응하는 슬롯에 카드(400)를 삽입하도록 된 것이다. 이에 따라, 커넥터(402)는 이를테면 AGP(Advanced Graphics Port), PCI(Peripheral Component Interconnect), ISA(Industry Standard Architecture) 등과 같은 상이한 커넥터-슬롯 규격에 따르는 것일 수 있다.
유사하게, 프로세서(404) 또한 본 발명에 의해 제한되지 않는다. 프로세서(404)는 커넥터(402)를 통해 카드가 접속되고/되거나 일부인 컴퓨터 혹은 그래픽 서브시스템으로부터의 데이터 및 명령 수신에 응하여, 컴퓨터 디스플레이에 그래픽을 표시한다. 프로세서(404)는 이러한 점에서 DDR SDRAM/SGRAM(406)를, 예를 들면 비디오 이미지의 전체 프레임을 저장하기 위해서(그러므로 DDR SFRAM/SGRAM(406)은 프레임 버퍼로서 작용한다) 이용한다.
도 5는 본 발명의 실시예를 구현할 수 있는 컴퓨터를 도시한 것이다. 컴퓨터(610)는 표시장치(612), 포인팅 장치(614), 및 키보드(616)에 작용적으로 결합된다. 컴퓨터(610)는 프로세서, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 및 하나 이상의, 이를테면 하드 디스크 드라이브, 플로피 디스크 드라이브(이에 플로피 디스크가 삽입될 수 있음), 콤팩트-디스크 읽기 전용 메모리(CD-ROM) 플레이어(이에 CD-ROM이 삽입될 수 있음), 및 테이프 카트리지 드라이브와 같은 저장장치를 포함한다. 메모리, 하드 드라이브, 플로피 디스크 등은 컴퓨터가 읽을 수 있는 매체의 유형들이다. 컴퓨터에서 수행되는 컴퓨터 프로그램들은 컴퓨터로 판독가능 매체로부터 프로세서에 의해 실행된다. 본 발명은 특히 어떤 유형의 컴퓨터(610)로도 한정되지 않는다.
표시장치(612)는 컴퓨터 사용자가 보기 위한 정보를 표시할 수 있게 한다. 본 발명은 어떠한 특정의 표시장치(612)로도 제한되지 않는다. 이러한 표시장치들은 음극선관(CRT) 디스플레이(모니터), 및 이를테면 액정 디스플레이(LCD)와 같은 평판 디스플레이를 포함한다. 표시장치(612)는 서브시스템이 표시장치(612)에 그래픽 정보를 표시하도록, 컴퓨터에 결합된 컴퓨터(610)(도 6에 도시없음)의 그래픽 서브시스템에 의해 제어된다. 그래픽 서브시스템은 이를테면 도 1의 것과 같은, 본 발명에 따른 DDR SDRAM/SGRAM을 포함한다.
포인팅 장치(614)는 컴퓨터에서 수행될 수 있는 그래픽 방식의 사용자 인터페이스에 의해 제공되는 스크린 포인터를 제어할 수 있게 한다. 본 발명은 어떠한 특정의 포인팅 장치(614)로도 한정되지 않는다. 이러한 포인팅 장치는 마우스, 터치 패드, 트랙볼, 원격제어 및 포인트 스틱을 포함한다. 마지막으로, 키보드(616)는 이 기술에 공지된 바와 같이 컴퓨터(610)에 텍스트로 된 정보를 입력할 수 있게 하는데, 본 발명은 어떠한 특정한 유형의 키보드로도 제한되지 않는다.
마지막으로, 도 6은 본 발명의 일 실시예에 따른 시스템을 도시한 것이다. 이 시스템은 프로세서(600), 및 메모리(602)를 포함한다. 프로세서(600)는 본 발명에 의해 제한되지 않는다. 프로세서(600)는 메모리(602)를 이용한다. 메모리(602)는 본 발명의 실시예에 따른 것일 수 있고, 일 실시예에서 도 1의 DDR SDRAM/SGRAM일 수 있다.
본 발명은 도 6의 시스템의 기능 혹은 의도된 목적으로 제한되지 않는다. 본원에 기술된 바와 같이, 이러한 목적은 컴퓨터 환경에서 그래픽 처리를 하는 것이다. 시스템의 그 외 다른 기능들은 텔레비전용 셋탑 박스, 및 고품위 텔레비전(HDTV)을 포함한다. 본 발명은 특정하게 이들로 제한되지 않는다. 이들 목적으로 의도된 시스템, 및 그 외 다른 목적으로 의도된 시스템에서, 시스템은 프로세서(600) 및 메모리(602) 외에도 그 외 다른 성분들을 포함할 수 있다. 이러한 그 외의 다른 성분들은 이 기술에 알려진 바와 같이, 그리고 이 기술에 통상의 지식을 가진 자가 알 수 있듯이 애플리케이션마다 다양하다.
당업자들은 본 발명의 넓은 적용성을 쉽게 알 것이다. 예로서, 그러나 이로 제한하는 것은 아닌, 도 6의 프로세서(600) 및 메모리(602)는 단일 칩 상에 있고, 메모리는 본 발명의 DDR SDRAM/SGRAM이다. 다른 적용예에서, 본 발명의 메모리는 단일 칩 컴퓨터 집적회로와 같은 보다 큰 회로들에 내장될 수도 있고, 또한 그래픽제어기와 같은 매우 다양한 집적회로에 내장될 수도 있다. 본 발명의 메모리를 내장시키는 것이 본 기술이 의도하는 적용예이며, 이 기술에 숙련된 자들은 본 발명의 범위에서 벗어남이 없이 그 외의 내장 옵션이 존재함을 알 것이다. 더욱이, 본 발명은 메모리 장치의 다른 특징들과의 호환성을 갖추어 실시될 수 있다.
DDR SDRAM/SGRAM을 기술하였다. 구체적인 실시예를 여기 도시하고 기술하였지만, 당업자들은 동일한 목적을 달성하게 한 임의의 구성이 도시된 특정 실시예를 대체할 수 있음을 알 것이다. 본원은 본 발명의 임의의 개조나 변형을 포함하고자 하는 것이다. 그러므로, 명백히 본 발명은 다음의 청구항 및 이들의 등가물에 의해서만 한정되게 한 것이다.

Claims (51)

  1. 듀얼 데이터 레이트 동기식 동적 랜덤 액세스 메모리/동기식 그래픽 랜덤 액세스 메모리(Dual-Data Rate Synchronous Dynamic Random Access Memory/Synchronous Graphic Random Access Memory; DDR SDRAM/SGRAM)에 있어서,
    우수 워드 어드레스 및 기수 워드 어드레스에 의해 어드레스될 수 있는 메모리 어레이와,
    상기 메모리 어레이에 결합되고, 제1 워드 어드레스로 시작하는 어레이를 액세스하는 증분 버스트 모드와, 제2 워드 어드레스로 시작하는 어레이를 액세스하는 감분 버스트 모드를 갖는 논리 회로
    를 포함하는 DDR SDRAM/SGRAM.
  2. 제1항에 있어서, 상기 증분 버스트 모드는 풀-페이지(full-page) 증분 버스트 모드를 포함하는 DDR SDRAM/SGRAM.
  3. 제1항에 있어서, 상기 감분 버스트 모드는 풀-페이지 감분 버스트 모드를 포함하는 DDR SDRAM/SGRAM.
  4. 제1항에 있어서, 상기 논리 회로는 소정의 클럭 사이클에서 2개의 n비트 데이터 워드를 출력하는 DDR SDRAM/SGRAM.
  5. 제1항에 있어서, 상기 논리 회로는 소정의 클럭 사이클의 상승 에지에서 제1 n비트 데이터 워드를 출력하고, 소정의 클럭 사이클의 하강 에지에서 제2 n비트 데이터 워드를 출력하는 DDR SDRAM/SGRAM.
  6. 제1항에 있어서, 상기 증분 버스트 모드에서는 기수 및 우수 워드 어드레스 중 하나로 시작하는 메모리 어레이를 액세스하고, 상기 감분 버스트 모드에서는 기수 및 우수 워드 어드레스 중 다른 하나로 시작하는 메모리 어레이를 액세스하는 DDR SDRAM/SGRAM.
  7. 제6항에 있어서, 상기 논리 회로는 상기 증분 버스트 모드에서는 기수 워드 어드레스로 시작하는 메모리를 액세스하고, 상기 감분 버스트 모드에서는 우수 워드 어드레스로 시작하는 메모리를 액세스하는 DDR SDRAM/SGRAM.
  8. 메모리를 액세스하는 방법에 있어서,
    증분 버스트 모드 및 감분 버스트 모드를 갖는 듀얼-데이터 레이트(DDR) 메모리의 동작을 증분 버스트 모드로 전환하는 단계와,
    클럭 사이클의 상승 에지에서 우수 워드 어드레스 2a의 데이터 워드를 출력하는 단계와,
    상기 클럭 사이클의 하강 에지에서 기수 워드 어드레스 2a+1의 데이터 워드를 출력하는 단계
    를 포함하는 방법.
  9. 메모리를 액세스하는 방법에 있어서,
    증분 버스트 모드 및 감분 버스트 모드를 갖는 듀얼-데이터 레이트(DDR) 메모리의 동작을 감분 버스트 모드로 전환하는 단계와,
    클럭 사이클의 상승 에지에서 기수 워드 어드레스 2a+1의 데이터 워드를 출력하는 단계와,
    상기 클럭 사이클의 하강 에지에서 우수 워드 어드레스 2a의 데이터 워드를 출력하는 단계
    를 포함하는 방법.
  10. 듀얼-데이터 레이트(DDR) 메모리를 액세스하는 방법에 있어서,
    상기 DDR 메모리의 제1 동작 모드에서는,
    클럭 사이클의 상승 에지에서 우수 워드 어드레스 2a의 데이터 워드를 출력하는 단계와,
    상기 클럭 사이클의 하강 에지에서 기수 워드 어드레스 2a+1의 데이터 워드를 출력하는 단계
    를 포함하며;
    상기 DDR 메모리의 제2 동작 모드에서는,
    클럭 사이클의 상승 에지에서 기수 워드 어드레스 2a+1의 데이터 워드를 출력하는 단계와,
    상기 클럭 사이클의 하강 에지에서 우수 워드 어드레스 2a의 데이터 워드를 출력하는 단계
    를 포함하는 DDR 메모리 액세스 방법.
  11. 제10항에 있어서, 상기 제1 동작 모드는 증분 버스트 모드를 포함하고, 상기 제2 동작 모드는 감분 버스트 모드를 포함하는 DDR 메모리 액세스 방법.
  12. 제11항에 있어서, 상기 증분 버스트 모드는 풀-페이지 증분 버스트 모드로서 동작하는 DDR 메모리 액세스 방법.
  13. 제11항에 있어서, 상기 감분 버스트 모드는 풀-페이지 감분 버스트 모드로서 동작하는 DDR 메모리 액세스 방법.
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