JP2002538571A - Ｄｄｒｓｄｒａｍ／ｓｇｒａｍのフルページ・インクリメント／デクリメント・バースト方式 - Google Patents
Ｄｄｒｓｄｒａｍ／ｓｇｒａｍのフルページ・インクリメント／デクリメント・バースト方式Info
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Abstract
(57)【要約】
フルページ・インクリメント／デクリメント・バースト・モードを有するデュアル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィックス・ランダム・アクセス・メモリ（ＳＧＲＡＭ）。１つの実施例において、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、メモリアレイと、それに結合された論理回路とを有する。メモリアレイは、偶数及び奇数のワードアドレスによりアドレス可能である。論理回路は、偶数のワードアドレスでスタートしてアレイにアクセスするインクリメント・バースト・モードと、奇数のワードアドレスでスタートしてアレイにアクセスするデクリメント・バースト・モードとを有する。
Description
【０００１】
本発明は、一般的に、デュアル・データ・レート（ＤＤＲ）メモリに関し、さ
らに詳細には、かかるメモリのフルページ・インクリメント／デクリメント・バ
ースト方式に関する。
らに詳細には、かかるメモリのフルページ・インクリメント／デクリメント・バ
ースト方式に関する。
【０００２】
パソコンのようなコンピュータの高グラフィックス性アプリケーションに対す
る人気が高まっている。かかるアプリケーションには、ハイエンドのコンピュー
タ支援作図（ＣＡＤ）アプリケーション、ゲーム、リアルタイム・ビデオ・アプ
リケーション及び他のアプリケーションが含まれる。これらのアプリケーション
が複雑になればなるほど、グラフィックスを高速度で実行することが、それらを
使用するコンピュータに必要とされる。加えて、コンピュータのスクリーンの典
型的な解像度が６４０×４８０ピクセル（水平×垂直）から８００×６００、１
０２４×７６８及びそれ以上に増加し、ピクセル毎のカラー情報が２ビットから
２４ビット、３０ビット及びそれ以上に増加するにつれて、グラフィックスを高
速度で実行するためにコンピュータに課せられる処理条件がますます厳しくなっ
ている。
る人気が高まっている。かかるアプリケーションには、ハイエンドのコンピュー
タ支援作図（ＣＡＤ）アプリケーション、ゲーム、リアルタイム・ビデオ・アプ
リケーション及び他のアプリケーションが含まれる。これらのアプリケーション
が複雑になればなるほど、グラフィックスを高速度で実行することが、それらを
使用するコンピュータに必要とされる。加えて、コンピュータのスクリーンの典
型的な解像度が６４０×４８０ピクセル（水平×垂直）から８００×６００、１
０２４×７６８及びそれ以上に増加し、ピクセル毎のカラー情報が２ビットから
２４ビット、３０ビット及びそれ以上に増加するにつれて、グラフィックスを高
速度で実行するためにコンピュータに課せられる処理条件がますます厳しくなっ
ている。
【０００３】 典型的なコンピュータは、ディスプレイ装置におけるグラフィックの表示を支
援するために、グラフィックス・カード（ビデオカード、グラフィック・アクセ
ラレーター・カードまたはディスプレイ・アダプタとしても知られる）を用いて
いる。グラフィックス・カードは通常、グラフィックス実行のために特製された
特殊なプロセッサだけでなく、フレームとして知られる１つの完全なスクリーン
分のグラフィックス情報をグラフィックス・カードで貯蔵できるように１、２、
４、８、１６メガバイトまたはそれ以上の大きさのメモリを備えている。従って
、このメモリは、一般的に、グラフィックス・カードのフレーム・バッファとし
て知られている。グラフィックス「カード」は、コンピュータのマザーボード上
の単一チップ内に集積化することも可能である。グラフィックス・カードと、恐
らく他の部品とが、コンピュータのグラフィックス・サブシステムを構成する。
援するために、グラフィックス・カード（ビデオカード、グラフィック・アクセ
ラレーター・カードまたはディスプレイ・アダプタとしても知られる）を用いて
いる。グラフィックス・カードは通常、グラフィックス実行のために特製された
特殊なプロセッサだけでなく、フレームとして知られる１つの完全なスクリーン
分のグラフィックス情報をグラフィックス・カードで貯蔵できるように１、２、
４、８、１６メガバイトまたはそれ以上の大きさのメモリを備えている。従って
、このメモリは、一般的に、グラフィックス・カードのフレーム・バッファとし
て知られている。グラフィックス「カード」は、コンピュータのマザーボード上
の単一チップ内に集積化することも可能である。グラフィックス・カードと、恐
らく他の部品とが、コンピュータのグラフィックス・サブシステムを構成する。
【０００４】 グラフィックス・カードのメモリは、最初は、より一般的な情報を格納するた
めにコンピュータのプロセッサが用いるタイプのような標準型ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）であった。従って、同期ダイナミック・
ランダム・アクセス・メモリ（ＳＤＲＡＭ）の導入のように速度を増加させるメ
モリ性能の改善が進行するにつれて、それらのグラフィックス・カードへの使用
が普通になっている。しかしながら、グラフィックスの実行に対する特別な条件
により、ＳＤＲＡＭと類似であるが、グラフィックス・カードと共用されるグラ
フィックス強化特性を備えた、同期グラフィックス・ランダム・アクセス・メモ
リ（ＳＧＲＡＭ）のような、専用メモリが最終的に必要となった。しかしながら
、グラフィックス・カード内のさらに高速のメモリに対する必要性は、依然とし
て減少していない。
めにコンピュータのプロセッサが用いるタイプのような標準型ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）であった。従って、同期ダイナミック・
ランダム・アクセス・メモリ（ＳＤＲＡＭ）の導入のように速度を増加させるメ
モリ性能の改善が進行するにつれて、それらのグラフィックス・カードへの使用
が普通になっている。しかしながら、グラフィックスの実行に対する特別な条件
により、ＳＤＲＡＭと類似であるが、グラフィックス・カードと共用されるグラ
フィックス強化特性を備えた、同期グラフィックス・ランダム・アクセス・メモ
リ（ＳＧＲＡＭ）のような、専用メモリが最終的に必要となった。しかしながら
、グラフィックス・カード内のさらに高速のメモリに対する必要性は、依然とし
て減少していない。
【０００５】 従って、グラフィックス・カードの製造者は、グラフィックス・サブシステム
の性能を向上させるために、Rambus, Inc. of Mountain View, Californiaのラ
ムバスＤＲＡＭ（ダイレクトＲＰＲＡＭとしても知られる）のような新技術に注
目している。しかしながら、グラフィックス・カード内でのラムバスＤＲＡＭの
使用は、それがRambus, Inc.が支配する閉鎖的な規格に基づくものであり、Ramb
us, Inc.へのロイヤリティーの支払いが必要であるため、限られている。従って
、製造者は、オープンな規格の他の技術に目を向けようとしている。
の性能を向上させるために、Rambus, Inc. of Mountain View, Californiaのラ
ムバスＤＲＡＭ（ダイレクトＲＰＲＡＭとしても知られる）のような新技術に注
目している。しかしながら、グラフィックス・カード内でのラムバスＤＲＡＭの
使用は、それがRambus, Inc.が支配する閉鎖的な規格に基づくものであり、Ramb
us, Inc.へのロイヤリティーの支払いが必要であるため、限られている。従って
、製造者は、オープンな規格の他の技術に目を向けようとしている。
【０００６】 かかるメモリの１つのタイプは、ダブル・データ・レート（ＤＤＲ）ＤＲＡＭ
である。ＤＤＲ ＤＲＡＭは、その名の通り、１つのクロックサイクル内で２つ
のデータアクセスを可能にして、即ち、各クロックサイクルの立上り及び立下り
端縁部の両方でメモリのデータを読取れるようにして、性能を向上させるもので
ある。ＤＤＲメモリの思想がＳＤＲＡＭ、特にＳＧＲＡＭに採用された結果、Ｄ
ＤＲ ＳＤＲＡＭ及びＤＤＲ ＳＧＲＡＭが生まれた。かかるメモリは、グラフ
ィックス性能を改善する１つの方法として、グラフィックス・カードの設計者の
強い関心を惹いている。
である。ＤＤＲ ＤＲＡＭは、その名の通り、１つのクロックサイクル内で２つ
のデータアクセスを可能にして、即ち、各クロックサイクルの立上り及び立下り
端縁部の両方でメモリのデータを読取れるようにして、性能を向上させるもので
ある。ＤＤＲメモリの思想がＳＤＲＡＭ、特にＳＧＲＡＭに採用された結果、Ｄ
ＤＲ ＳＤＲＡＭ及びＤＤＲ ＳＧＲＡＭが生まれた。かかるメモリは、グラフ
ィックス性能を改善する１つの方法として、グラフィックス・カードの設計者の
強い関心を惹いている。
【０００７】 しかしながら、従来技術のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭの欠点は、一般的
に、フルページ・バースト能力がない点にある（一般的に、メモリのバースト動
作は、メモリの連続場所に記憶された所与の数のデータ（例えば、フルページの
記憶データ）を取り出す動作として定義され、これにより、最終的に、データが
高速度で取り出せるようになるため、「バースト」の用語が使われている。これ
は、ＤＤＲデバイスの先取り性の制限による。即ち、ＤＤＲデバイスでは、所与
のクロックサイクルの間、ビット長がそれぞれｎの２つのデータワードが取り出
されるため、次の場所に移動できる前に、論理回路によりアドレスされたメモリ
の同一場所からこれら２つのワードを取り出す必要がある。これは偶数の開始ワ
ードアドレスでスタートするフルページ・インクリメント・バーストでは受け入
れ可能であるが、その理由は、取り出される第２のデータワードもメモリ内の第
１のデータワードと同一の場所に依然として存在するからである。しかしながら
、開始ワードアドレスが奇数であるフルページ・インクリメント・バーストは、
取り出される第２のデータが論理回路によりアドレスされる第１のデータワード
と同一の場所に必ずしも存在せず、ＤＤＲデバイスの先取り性の制限に反するた
め、うまくいかない。
に、フルページ・バースト能力がない点にある（一般的に、メモリのバースト動
作は、メモリの連続場所に記憶された所与の数のデータ（例えば、フルページの
記憶データ）を取り出す動作として定義され、これにより、最終的に、データが
高速度で取り出せるようになるため、「バースト」の用語が使われている。これ
は、ＤＤＲデバイスの先取り性の制限による。即ち、ＤＤＲデバイスでは、所与
のクロックサイクルの間、ビット長がそれぞれｎの２つのデータワードが取り出
されるため、次の場所に移動できる前に、論理回路によりアドレスされたメモリ
の同一場所からこれら２つのワードを取り出す必要がある。これは偶数の開始ワ
ードアドレスでスタートするフルページ・インクリメント・バーストでは受け入
れ可能であるが、その理由は、取り出される第２のデータワードもメモリ内の第
１のデータワードと同一の場所に依然として存在するからである。しかしながら
、開始ワードアドレスが奇数であるフルページ・インクリメント・バーストは、
取り出される第２のデータが論理回路によりアドレスされる第１のデータワード
と同一の場所に必ずしも存在せず、ＤＤＲデバイスの先取り性の制限に反するた
め、うまくいかない。
【０００８】 従って、バースト能力を有するＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭが要望されて
いる。上記及び他の理由により、本発明に対する要望がある。
いる。上記及び他の理由により、本発明に対する要望がある。
【０００９】
上記の欠点及び問題点は、以下の説明を読めば理解できるように、本発明によ
り克服される。本発明は、デュアル・データ・レート（ＤＤＲ）同期ダイナミッ
ク・ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム
・アクセス・メモリ（ＳＧＲＡＭ）に関する。１つの実施例において、このＤＤ
Ｒ ＳＤＲＡＭ／ＳＧＲＡＭは、メモリアレイと、それに結合された論理回路と
を有する。メモリアレイは、偶数及び奇数のワードアドレスによりアドレス可能
である。論理回路は、偶数のワードアドレスでスタートしてアレイにアクセスす
るバースト・インクリメント・モードと、奇数のワードアドレスでスタートして
アレイにアクセスするバースト・デクリメント・モードとを有する。
り克服される。本発明は、デュアル・データ・レート（ＤＤＲ）同期ダイナミッ
ク・ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム
・アクセス・メモリ（ＳＧＲＡＭ）に関する。１つの実施例において、このＤＤ
Ｒ ＳＤＲＡＭ／ＳＧＲＡＭは、メモリアレイと、それに結合された論理回路と
を有する。メモリアレイは、偶数及び奇数のワードアドレスによりアドレス可能
である。論理回路は、偶数のワードアドレスでスタートしてアレイにアクセスす
るバースト・インクリメント・モードと、奇数のワードアドレスでスタートして
アレイにアクセスするバースト・デクリメント・モードとを有する。
【００１０】 従って、本発明は、従来技術にない利点を提供する。本発明によるＤＤＲ Ｓ
ＤＲＡＭ／ＳＧＲＡＭは、偶数のワードアドレスでスタートする時バースト・イ
ンクリメント・モードで、また、奇数のワードアドレスでスタートする時バース
ト・デクリメント・モードで動作することができる。従って、ＤＤＲデバイスの
先取り性により課される制限に反することはない。偶数のワードアドレスでスタ
ートすると、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭはカウントアップ（インクリメン
ト）するため、取り出される第２のデータワードは、論理回路によりアドレスさ
れた第１のデータワードと同じメモリ場所からであり、一方、奇数のワードアド
レスでスタートすると、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭはカウントダウン（デ
クリメント）するため、第２のワードは、論理回路によりアドレスされた第１の
データワードと同じメモリ場所から取り出される。
ＤＲＡＭ／ＳＧＲＡＭは、偶数のワードアドレスでスタートする時バースト・イ
ンクリメント・モードで、また、奇数のワードアドレスでスタートする時バース
ト・デクリメント・モードで動作することができる。従って、ＤＤＲデバイスの
先取り性により課される制限に反することはない。偶数のワードアドレスでスタ
ートすると、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭはカウントアップ（インクリメン
ト）するため、取り出される第２のデータワードは、論理回路によりアドレスさ
れた第１のデータワードと同じメモリ場所からであり、一方、奇数のワードアド
レスでスタートすると、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭはカウントダウン（デ
クリメント）するため、第２のワードは、論理回路によりアドレスされた第１の
データワードと同じメモリ場所から取り出される。
【００１１】 本発明は、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭと、メモリデバイスと、グラフィ
ックス・カードと、種々の範囲のコンピュータ及び方法を包含する。本発明のさ
らに別の実施例、利点及び局面は、以下の詳細な説明を図面を参照しながら読む
と理解されるであろう。
ックス・カードと、種々の範囲のコンピュータ及び方法を包含する。本発明のさ
らに別の実施例、利点及び局面は、以下の詳細な説明を図面を参照しながら読む
と理解されるであろう。
【００１２】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施
例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施で
きるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範
囲から逸脱することなく構造的、論理的及び電気的な設計変更を行うことができ
る。従って、以下の詳細な説明は限定的な意味に解すべきでなく、本発明の範囲
は、頭書の特許請求の範囲と、特許請求の範囲が当然受けるべき均等物の全範囲
とにより規定される。
例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施で
きるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範
囲から逸脱することなく構造的、論理的及び電気的な設計変更を行うことができ
る。従って、以下の詳細な説明は限定的な意味に解すべきでなく、本発明の範囲
は、頭書の特許請求の範囲と、特許請求の範囲が当然受けるべき均等物の全範囲
とにより規定される。
【００１３】 本発明は、フルページ・インクリメント／デクリメント・バースト・モードを
有するデュアル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アク
セス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ
を提供する。まず最初に図１を参照すると、該図は、本発明の一実施例によるデ
ュアル・モードＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭのブロック図を示す。ＤＤＲ
ＳＤＲＡＭ／ＳＧＲＡＭ１００はメモリデバイス１０２を有するが、本発明はそ
れに限定されない。
有するデュアル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アク
セス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ
を提供する。まず最初に図１を参照すると、該図は、本発明の一実施例によるデ
ュアル・モードＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭのブロック図を示す。ＤＤＲ
ＳＤＲＡＭ／ＳＧＲＡＭ１００はメモリデバイス１０２を有するが、本発明はそ
れに限定されない。
【００１４】 メモリデバイス１０２は、メモリアレイ１０４と、論理回路１０６と、外部か
らデバイス１０２へ接続するためのライン１１０と、論理回路１０６をアレイ１
０４に結合するライン１１２とを有する。アレイ１０４は、後述するように、偶
数と奇数のワードアドレスによりアドレス可能なメモリセルを有する。メモリセ
ルは、図１には特に図示しないがこの実施例のライン１１０及び／または１１２
の一部であり得るアドレスライン上のアドレス信号に応答して、アクセスされる
。論理回路１０６は、入出力バッファ、制御回路、アドレスデコーダなどのよう
な、当業者であれば理解できる回路を有する。特に、この論理回路は、フルペー
ジ・バースト・モードを設定できるような、即ち、所与のバンクの所与の行（ペ
ージ）のメモリ場所の全部または一部に所与の開始アドレスから逐次アクセスで
きるようにする制御論理回路を有する。この実施例のライン１１０及び１１２は
また、クロック（ＣＬＫ）、行アクセス・ストローブ（ＲＡＳ*），列アクセス
・ストローブ（ＣＡＳ*）、書きこみイネーブル（ＷＥ*）、及びクロックイネー
ブル（ＣＫＥ）を含む（これらに限定されない）制御信号に応答するラインを含
むことがある。デバイス１０２はまた、メモリアレイから読取ったデータワード
を受取ることができるレジスタを含むことがある。
らデバイス１０２へ接続するためのライン１１０と、論理回路１０６をアレイ１
０４に結合するライン１１２とを有する。アレイ１０４は、後述するように、偶
数と奇数のワードアドレスによりアドレス可能なメモリセルを有する。メモリセ
ルは、図１には特に図示しないがこの実施例のライン１１０及び／または１１２
の一部であり得るアドレスライン上のアドレス信号に応答して、アクセスされる
。論理回路１０６は、入出力バッファ、制御回路、アドレスデコーダなどのよう
な、当業者であれば理解できる回路を有する。特に、この論理回路は、フルペー
ジ・バースト・モードを設定できるような、即ち、所与のバンクの所与の行（ペ
ージ）のメモリ場所の全部または一部に所与の開始アドレスから逐次アクセスで
きるようにする制御論理回路を有する。この実施例のライン１１０及び１１２は
また、クロック（ＣＬＫ）、行アクセス・ストローブ（ＲＡＳ*），列アクセス
・ストローブ（ＣＡＳ*）、書きこみイネーブル（ＷＥ*）、及びクロックイネー
ブル（ＣＫＥ）を含む（これらに限定されない）制御信号に応答するラインを含
むことがある。デバイス１０２はまた、メモリアレイから読取ったデータワード
を受取ることができるレジスタを含むことがある。
【００１５】 さらに詳細には、アレイ１０４内の各メモリ場所は、２ｎビットを含む。各メ
モリ場所は、バンクアドレス、行アドレス及び列アドレスの組み合わせである固
有アドレスを有する。読取りのアクセスを行うために、２ｎビットの所与のデー
タワードが、読取りラッチ（図１に図示せず）に続く出力マルチプレクサで、２
つのｎビット・データワードに分離される。ｎビットのワードは、一度に１つず
つ、デバイスのデータＩ／Ｏ（ＤＱ）端子へ転送される。転送の順序はラインＣ
Ａ０により決まる。ＣＡ０が論理レベル０の時選択されるワードは偶数ワードと
考えられる（あるいは、ＣＡ０＝０の任意のアドレスは偶数ワードアドレス）Ｃ
Ａ０が論理レベル１の時選択されるワードは、奇数ワードと考えられる（あるい
は、ＣＡ０＝１の任意のアドレスは奇数ワードアドレス）。書込みのアクセスを
行うために、２つのｎビット・ワードはデバイスのＤＱ端子を介して、一度に１
つずつ、入力され、２つの並列入力レジスタに蓄積される。これらのレジスタの
出力は、アレイのメモリ場所に書込まれる単一の２ｎビットワードを形成するた
めに結合される。レジスタへのローディングの順序（偶数の後、奇数または奇数
の後、偶数）はそれぞれ、ＣＡ０＝０またはＣＡ０＝１により決まる。
モリ場所は、バンクアドレス、行アドレス及び列アドレスの組み合わせである固
有アドレスを有する。読取りのアクセスを行うために、２ｎビットの所与のデー
タワードが、読取りラッチ（図１に図示せず）に続く出力マルチプレクサで、２
つのｎビット・データワードに分離される。ｎビットのワードは、一度に１つず
つ、デバイスのデータＩ／Ｏ（ＤＱ）端子へ転送される。転送の順序はラインＣ
Ａ０により決まる。ＣＡ０が論理レベル０の時選択されるワードは偶数ワードと
考えられる（あるいは、ＣＡ０＝０の任意のアドレスは偶数ワードアドレス）Ｃ
Ａ０が論理レベル１の時選択されるワードは、奇数ワードと考えられる（あるい
は、ＣＡ０＝１の任意のアドレスは奇数ワードアドレス）。書込みのアクセスを
行うために、２つのｎビット・ワードはデバイスのＤＱ端子を介して、一度に１
つずつ、入力され、２つの並列入力レジスタに蓄積される。これらのレジスタの
出力は、アレイのメモリ場所に書込まれる単一の２ｎビットワードを形成するた
めに結合される。レジスタへのローディングの順序（偶数の後、奇数または奇数
の後、偶数）はそれぞれ、ＣＡ０＝０またはＣＡ０＝１により決まる。
【００１６】 従って、上述した奇数と偶数のワードアドレス方式は、論理回路（入力レジス
タ及び出力マルチプレクサ）に適用されるものであり、メモリアレイには必ずし
も適用されない。従って、本明細書に用いる用語「ワードアドレス」は、アレイ
の論理アドレスであって、必ずしも物理的アドレスでない、完全なアドレスＣＡ
７―ＣＡ０を定義する。即ち、ＣＡ０を介して選択される２つのワードはアレイ
内において個々に選択可能でない。
タ及び出力マルチプレクサ）に適用されるものであり、メモリアレイには必ずし
も適用されない。従って、本明細書に用いる用語「ワードアドレス」は、アレイ
の論理アドレスであって、必ずしも物理的アドレスでない、完全なアドレスＣＡ
７―ＣＡ０を定義する。即ち、ＣＡ０を介して選択される２つのワードはアレイ
内において個々に選択可能でない。
【００１７】 本発明の実施例の動作を、２つの２ｎビットメモリ場所を示す図２を参照して
さらに詳細に説明する。該図において、それぞれのメモリ場所は、本発明の実施
例を受入れ易い長さｎの２つのデータワードを有する。即ち、２ｎビットの２つ
のメモリ場所１５０、１５２が存在する。メモリ１５０は、ｎビットの２つのワ
ード、即ち偶数ワードアドレスによりアドレス可能と定義された第１のワード１
５４と、奇数ワードアドレスによりアドレス可能と定義された第２のワード１５
６とを有する。メモリ場所１５２も、ｎビットの２つのワードを有し、それらは
偶数ワードアドレスによりアドレス可能と定義された第１のワード１５８と、奇
数ワードアドレスによりアドレス可能と定義された第２のワード１６０とより成
る。この実施例では、ｎ＝３２ビットであるため、各メモリ場所１５０、１５２
は６４ビットを有し、各メモリ場所１５０、１５２は３２ビットの２つのワード
を有する。
さらに詳細に説明する。該図において、それぞれのメモリ場所は、本発明の実施
例を受入れ易い長さｎの２つのデータワードを有する。即ち、２ｎビットの２つ
のメモリ場所１５０、１５２が存在する。メモリ１５０は、ｎビットの２つのワ
ード、即ち偶数ワードアドレスによりアドレス可能と定義された第１のワード１
５４と、奇数ワードアドレスによりアドレス可能と定義された第２のワード１５
６とを有する。メモリ場所１５２も、ｎビットの２つのワードを有し、それらは
偶数ワードアドレスによりアドレス可能と定義された第１のワード１５８と、奇
数ワードアドレスによりアドレス可能と定義された第２のワード１６０とより成
る。この実施例では、ｎ＝３２ビットであるため、各メモリ場所１５０、１５２
は６４ビットを有し、各メモリ場所１５０、１５２は３２ビットの２つのワード
を有する。
【００１８】 従って、第１のデータワード１５４が存在するメモリ場所でスタートする（そ
のため、ワード１５４は、例えばクロックサイクルの立上り端縁部で取り出され
る）フルページ・インクリメント・バースト動作が設定される場合、取り出され
る第２のワードは、第２のデータワード１５６である（例えば、クロックサイク
ルの立下り端縁部で取り出される）。このようにして、ＤＤＲメモリの先取り性
により課される制限が保持される。即ち、メモリ場所１５２へ移動する前に、同
一のメモリ場所１５０のデータワード１５４、１５６が共に取り出される。同様
に、第２のデータワード１６０が存在するメモリ場所においてフルページ・デク
リメント・バースト動作が設定され、そのため、例えば、ワード１６０がクロッ
クサイクルの立上り端縁部で取り出される場合、第２のデータワードとして第１
のデータワード１５８が（例えば、クロックサイクルの立下り端縁部において）
取り出される。このようにして、ＤＤＲメモリの先取り性により課される制限が
依然として保持される。即ち、同一のメモリ場所のデータワード１６０及び１５
８が共に、メモリ場所１５０へ移動する前に取り出される。奇数のワードアドレ
スに対してデクリメント動作を、また偶数のワードアドレスに対してインクリメ
ント動作を行うことにより、本発明の実施例は、ＤＤＲメモリの先取り性の違反
が起こらないようにする。
のため、ワード１５４は、例えばクロックサイクルの立上り端縁部で取り出され
る）フルページ・インクリメント・バースト動作が設定される場合、取り出され
る第２のワードは、第２のデータワード１５６である（例えば、クロックサイク
ルの立下り端縁部で取り出される）。このようにして、ＤＤＲメモリの先取り性
により課される制限が保持される。即ち、メモリ場所１５２へ移動する前に、同
一のメモリ場所１５０のデータワード１５４、１５６が共に取り出される。同様
に、第２のデータワード１６０が存在するメモリ場所においてフルページ・デク
リメント・バースト動作が設定され、そのため、例えば、ワード１６０がクロッ
クサイクルの立上り端縁部で取り出される場合、第２のデータワードとして第１
のデータワード１５８が（例えば、クロックサイクルの立下り端縁部において）
取り出される。このようにして、ＤＤＲメモリの先取り性により課される制限が
依然として保持される。即ち、同一のメモリ場所のデータワード１６０及び１５
８が共に、メモリ場所１５０へ移動する前に取り出される。奇数のワードアドレ
スに対してデクリメント動作を、また偶数のワードアドレスに対してインクリメ
ント動作を行うことにより、本発明の実施例は、ＤＤＲメモリの先取り性の違反
が起こらないようにする。
【００１９】 図７（ａ）及び７（ｂ）は、本発明の一実施例によるＤＤＲ ＳＧＲＡＭを示
す詳細図である。ＤＤＲ ＳＧＲＡＭ３００は、１６，７７７，２１６ビットを
含む１６メガビット（Ｍｂ）の高速相補型金属酸化物半導体（ＣＭＯＳ）ダイナ
ミック・ランダム・アクセス・メモリである。このメモリは、４，１９４，３０
４ビットの各バンク７０２ａ、７０２ｂ、７０２ｃ、７０２ｄが５１２行×２５
６ワード×３２ビットとして構成された４バンクＤＲＡＭの内部構成を有する。
す詳細図である。ＤＤＲ ＳＧＲＡＭ３００は、１６，７７７，２１６ビットを
含む１６メガビット（Ｍｂ）の高速相補型金属酸化物半導体（ＣＭＯＳ）ダイナ
ミック・ランダム・アクセス・メモリである。このメモリは、４，１９４，３０
４ビットの各バンク７０２ａ、７０２ｂ、７０２ｃ、７０２ｄが５１２行×２５
６ワード×３２ビットとして構成された４バンクＤＲＡＭの内部構成を有する。
【００２０】 ＤＤＲ ＳＧＲＡＭ７００は、高速動作を得るための内部パイプラインＤＤＲ
アーキテクチャーを用いている。このＤＤＲアーキテクチャーは、基本的には、
２ｎ先取りアーキテクチャーであり、入出力（Ｉ／Ｏ）ピン７０４においてクロ
ックサイクル毎に２つのデータワードを転送するインターフェイスを備えている
。ＳＧＲＡＭ７００への単一の読取りまたは書込みアクセスは、内部ＤＲＡＭコ
ア７０６における１クロックサイクルで６４ビットのデータ転送と、Ｉ／Ｏピン
３０４における半クロックサイクルで２つの対応する３２ビットのデータ転送と
より成る。
アーキテクチャーを用いている。このＤＤＲアーキテクチャーは、基本的には、
２ｎ先取りアーキテクチャーであり、入出力（Ｉ／Ｏ）ピン７０４においてクロ
ックサイクル毎に２つのデータワードを転送するインターフェイスを備えている
。ＳＧＲＡＭ７００への単一の読取りまたは書込みアクセスは、内部ＤＲＡＭコ
ア７０６における１クロックサイクルで６４ビットのデータ転送と、Ｉ／Ｏピン
３０４における半クロックサイクルで２つの対応する３２ビットのデータ転送と
より成る。
【００２１】 Ｉ／Ｏピン７０４の一部である双方向データストローブ（ＤＱＳ）は、レシー
バにおけるデータ捕捉に用いるために、データと共に外部へ転送される。ＤＱＳ
は、読取り時ＳＧＲＡＭ７００により送信され、書込み時メモリコントローラ（
図３ａまたは３ｂに図示せず）により送信される断続的なストローブ信号である
。ＤＱＳは、読取り時はデータに端縁部が整列し、また書込み時はデータに中心
が整列する。
バにおけるデータ捕捉に用いるために、データと共に外部へ転送される。ＤＱＳ
は、読取り時ＳＧＲＡＭ７００により送信され、書込み時メモリコントローラ（
図３ａまたは３ｂに図示せず）により送信される断続的なストローブ信号である
。ＤＱＳは、読取り時はデータに端縁部が整列し、また書込み時はデータに中心
が整列する。
【００２２】 ＳＧＲＡＭ７００は、差動クロック（ＣＬＫ、ＣＬＫ＃、制御ピン７００の一
部）により動作する（ＨＩＧＨになるＣＬＫと、ＬＯＷになるＣＬＫ＃の交差を
、ＣＬＫの正の端縁部と呼ぶ）。コマンド（制御ピン７０８上のアドレス及び制
御信号）は、ＣＬＫの正の端縁部毎に記憶される。入力データは、ＤＱＳ（Ｉ／
Ｏピン７０４の一部）の両端縁部で記憶され、出力データは、ＤＱＳの両端縁部
だけでなくＣＬＫの両端縁部に対して比較される。
部）により動作する（ＨＩＧＨになるＣＬＫと、ＬＯＷになるＣＬＫ＃の交差を
、ＣＬＫの正の端縁部と呼ぶ）。コマンド（制御ピン７０８上のアドレス及び制
御信号）は、ＣＬＫの正の端縁部毎に記憶される。入力データは、ＤＱＳ（Ｉ／
Ｏピン７０４の一部）の両端縁部で記憶され、出力データは、ＤＱＳの両端縁部
だけでなくＣＬＫの両端縁部に対して比較される。
【００２３】 ＤＤＲ ＳＧＲＡＭ７００への読取り及び書込みアクセスは、バースト方式で
あり、アクセスは選択した場所でスタートし、プログラムされたシーケンスでプ
ログラムされた数の場所につき継続される。アクセスはＡＣＴＩＶＥコマンドの
記憶と共に開始され、その後ＲＥＡＤ、ＷＲＩＴＥまたはＢＬＯＣＫ ＷＲＩＴ
Ｅコマンドが続く。ＡＣＴＩＶＥコマンドと同時に記憶されるアドレスビットを
用いて、バンク及び行論理回路７１２を介して、アクセスすべきバンク及び行が
選択される（バンク及び行ピン７１０において、ＢＡ０、ＢＡ１はバンクを選択
し、Ａ０−Ａ８は行を選択する）。読取りまたは書込みコマンドと同時に記憶さ
れるアドレスビットを用いて、バースト・アクセスのための開始ワード場所が選
択される。
あり、アクセスは選択した場所でスタートし、プログラムされたシーケンスでプ
ログラムされた数の場所につき継続される。アクセスはＡＣＴＩＶＥコマンドの
記憶と共に開始され、その後ＲＥＡＤ、ＷＲＩＴＥまたはＢＬＯＣＫ ＷＲＩＴ
Ｅコマンドが続く。ＡＣＴＩＶＥコマンドと同時に記憶されるアドレスビットを
用いて、バンク及び行論理回路７１２を介して、アクセスすべきバンク及び行が
選択される（バンク及び行ピン７１０において、ＢＡ０、ＢＡ１はバンクを選択
し、Ａ０−Ａ８は行を選択する）。読取りまたは書込みコマンドと同時に記憶さ
れるアドレスビットを用いて、バースト・アクセスのための開始ワード場所が選
択される。
【００２４】 ＳＧＲＡＭ７００は、２、４または８個の場所、またはフルページのプログラ
ム可能な書込みまたは読取りバースト長を与える。バースト・シーケンスの終わ
りに開始される自己調時された行プリチャージを行うために、自動プリチャージ
機能をイネーブルすることができる。
ム可能な書込みまたは読取りバースト長を与える。バースト・シーケンスの終わ
りに開始される自己調時された行プリチャージを行うために、自動プリチャージ
機能をイネーブルすることができる。
【００２５】 標準型ＳＧＲＡＭと同様に、ＳＧＲＡＭ７００は、同時動作を可能にし、それ
により行プリチャージ及びアクチベーション時間を隠すことにより高い実効帯域
幅を与えるパイプライン・マルチバンク・アーキテクチャーを有する。
により行プリチャージ及びアクチベーション時間を隠すことにより高い実効帯域
幅を与えるパイプライン・マルチバンク・アーキテクチャーを有する。
【００２６】 ＤＤＲ ＳＧＲＡＭ７００は、構成上、そして１６列のブロック書込み及びフ
ルページ・バースト能力を有する点で、ＤＤＲ ＳＤＲＡＭと異なる。即ち、４
バンク・パイプライン・アーキテクチャーをその付加的なグラフィックス機能と
組み合わせると、高性能のグラフィックス・アプリケーションまたは他の大きい
帯域幅のアプリケーションによく合ったデバイスが得られる。
ルページ・バースト能力を有する点で、ＤＤＲ ＳＤＲＡＭと異なる。即ち、４
バンク・パイプライン・アーキテクチャーをその付加的なグラフィックス機能と
組み合わせると、高性能のグラフィックス・アプリケーションまたは他の大きい
帯域幅のアプリケーションによく合ったデバイスが得られる。
【００２７】 ＤＤＲ ＳＧＲＡＭ７００は、一実施例において、２．５ボルトの低電力メモ
リシステムとして動作させるよう設計することができる。電力節減用パワーダウ
ン・モードと共に、自動リフレッシュ・モードを設けることが可能である。全て
の入力は、当該技術分野で知られたthe Joint Electronic Device Engineering
Council (JEDECC) Standard for SSTL_2とコンパチブルである。全ての出力も、
当該技術分野で知られているように、SSTL_2とコンパチブルである。
リシステムとして動作させるよう設計することができる。電力節減用パワーダウ
ン・モードと共に、自動リフレッシュ・モードを設けることが可能である。全て
の入力は、当該技術分野で知られたthe Joint Electronic Device Engineering
Council (JEDECC) Standard for SSTL_2とコンパチブルである。全ての出力も、
当該技術分野で知られているように、SSTL_2とコンパチブルである。
【００２８】 図７（ａ）及び７（ｂ）に示すように、ＤＤＲ ＳＧＲＡＭ７００は、アドレ
スカウンタ／ラッチ７５０を有する。このカウンタ／ラッチ７５０を、ここで参
照する図７（ｃ）にさらに詳細に示す。読取りまたは書込みコマンドを加えると
、読取りまたは書込みコマンドと共にライン７５２上へ外部から供給されるアド
レス情報が、カウンタ／ラッチ７５０において（ＬＯＡＤ信号７５４の制御下で
）捕捉される。１ビットのラッチ７５８にはＡ０が捕捉され、また７ビットのカ
ウンタ７５６にはＡ１−Ａ７が保持される。Ａ０はバースト全体についてラッチ
７５８に保持される。Ａ０はさらにカウンタ７５６へ送られて、カウンタがカウ
ントアップ（インクリメント）またはカウントダウン（デクリメント）すべきか
を制御する。Ａ０はまた、Ｉ／０マルチプレクサ制御回路７６０へ送られ、この
回路は制御信号を入力レジスタセレクト及び出力マルチプレクサへ送る。Ａ０が
０の場合、ＣＡ０は０１０１０１のようであり、またＡ０が１の場合、ＣＡ０は
１０１０１０のようである。即ち、ＣＬＫの１つのバージョン、またはＣＬＫの
反転バージョンである。この信号は、半クロック期間毎に変化する（即ち、ＤＤ
Ｒデバイスの特性の一部である２ｘクロックレートで）変化することに注意され
たい。
スカウンタ／ラッチ７５０を有する。このカウンタ／ラッチ７５０を、ここで参
照する図７（ｃ）にさらに詳細に示す。読取りまたは書込みコマンドを加えると
、読取りまたは書込みコマンドと共にライン７５２上へ外部から供給されるアド
レス情報が、カウンタ／ラッチ７５０において（ＬＯＡＤ信号７５４の制御下で
）捕捉される。１ビットのラッチ７５８にはＡ０が捕捉され、また７ビットのカ
ウンタ７５６にはＡ１−Ａ７が保持される。Ａ０はバースト全体についてラッチ
７５８に保持される。Ａ０はさらにカウンタ７５６へ送られて、カウンタがカウ
ントアップ（インクリメント）またはカウントダウン（デクリメント）すべきか
を制御する。Ａ０はまた、Ｉ／０マルチプレクサ制御回路７６０へ送られ、この
回路は制御信号を入力レジスタセレクト及び出力マルチプレクサへ送る。Ａ０が
０の場合、ＣＡ０は０１０１０１のようであり、またＡ０が１の場合、ＣＡ０は
１０１０１０のようである。即ち、ＣＬＫの１つのバージョン、またはＣＬＫの
反転バージョンである。この信号は、半クロック期間毎に変化する（即ち、ＤＤ
Ｒデバイスの特性の一部である２ｘクロックレートで）変化することに注意され
たい。
【００２９】 ７ビット・カウンタ７５６は、ＣＮＴＣＬＫサイクル毎に一度ＣＡ１−ＣＡ７
の変化を出力し、ＣＮＴＣＬＫは、デバイスの主なＣＬＫ信号と同じ周波数を有
するため、列デコーダへの入力は１×クロックレートで変化する。当業者であれ
ばわかるように、他の制御信号を用いて他のバースト長及びシーケンスを制御し
てもよい。
の変化を出力し、ＣＮＴＣＬＫは、デバイスの主なＣＬＫ信号と同じ周波数を有
するため、列デコーダへの入力は１×クロックレートで変化する。当業者であれ
ばわかるように、他の制御信号を用いて他のバースト長及びシーケンスを制御し
てもよい。
【００３０】 次に図３を参照して、該図は、本発明の実施例による方法を示すフローチャー
トである。図３の方法は、図１及び２に関連して説明したＤＤＲ ＳＤＲＡＭ／
ＳＧＲＡＭのような本発明によるＳＤＲＡＭ／ＳＧＲＡＭにより実行可能である
。２００において、フルページ・バースト・モードのようなバースト・モードが
設定される。２０２において、設定した開始ワードアドレスが偶数であるか奇数
であるかが判定され、偶数であれば２０４へ進んで、メモリ動作がインクリメン
ト・バースト・モードへ切り替えられ、また奇数であれば２０６へ進んで、メモ
リ動作がデクリメント・バースト・モードへ切り替えられる。
トである。図３の方法は、図１及び２に関連して説明したＤＤＲ ＳＤＲＡＭ／
ＳＧＲＡＭのような本発明によるＳＤＲＡＭ／ＳＧＲＡＭにより実行可能である
。２００において、フルページ・バースト・モードのようなバースト・モードが
設定される。２０２において、設定した開始ワードアドレスが偶数であるか奇数
であるかが判定され、偶数であれば２０４へ進んで、メモリ動作がインクリメン
ト・バースト・モードへ切り替えられ、また奇数であれば２０６へ進んで、メモ
リ動作がデクリメント・バースト・モードへ切り替えられる。
【００３１】 ２０４のインクリメント・バースト・モードでは、メモリは２ａと書くことが
できる偶数のワードアドレスで、クロックサイクルの立上り端縁部においてアク
セスされる。この実施例において、これは、メモリ場所２ａにおける２ｎビット
・ワードを取り出し、第１のｎビット・ワード２ａを、出力マルチプレクサを介
して、クロックサイクルの立上り端縁部と同時に出力し、その後、第２のｎビッ
ト・ワード２ａ＋１を、２０８において、クロックサイクルの立下り端縁部と同
時に出力することを必要とする。
できる偶数のワードアドレスで、クロックサイクルの立上り端縁部においてアク
セスされる。この実施例において、これは、メモリ場所２ａにおける２ｎビット
・ワードを取り出し、第１のｎビット・ワード２ａを、出力マルチプレクサを介
して、クロックサイクルの立上り端縁部と同時に出力し、その後、第２のｎビッ
ト・ワード２ａ＋１を、２０８において、クロックサイクルの立下り端縁部と同
時に出力することを必要とする。
【００３２】 ２０６のデクリメント・バースト・モードでは、メモリは、２ａ＋１と書くこ
とができる奇数のワードアドレスで、クロックサイクルの立上り端縁部において
アクセスされる。この実施例において、これは、メモリ場所２ａの２ｎビット・
ワードを取り出し、第２のｎビットワード２ａ＋１を、出力マルチプレクサを介
して、クロックサイクルの立上り端縁部と同時に出力し、その後、２１０におい
て、第１のｎビットワード２ａを、クロックサイクルの立下り端縁部と同時に出
力することを要する。
とができる奇数のワードアドレスで、クロックサイクルの立上り端縁部において
アクセスされる。この実施例において、これは、メモリ場所２ａの２ｎビット・
ワードを取り出し、第２のｎビットワード２ａ＋１を、出力マルチプレクサを介
して、クロックサイクルの立上り端縁部と同時に出力し、その後、２１０におい
て、第１のｎビットワード２ａを、クロックサイクルの立下り端縁部と同時に出
力することを要する。
【００３３】 本発明のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、コンピュータのグラフィックス
（またはビデオ）カード（またはコントローラ）及びグラフィックス・サブシス
テムのような種々のデバイスに利用できる。図４を参照して、該図は本発明の一
実施例によるグラフィックス・カードを示す。グラフィックス・カード４００は
、エッジ・コネクタ４０２と、グラフィックス・プロセッサ４０４と、デュアル
・モードＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６と、プロセッサ４０４をＤＤＲ
ＳＤＲＡＭ／ＳＧＲＡＭ４０６に接続するライン４０８とを有する。本発明は
エッジ・コネクタ４０２に限定されず、当業者であれば理解できるように、エッ
ジ・コネクタは、コンピュータの対応スロットにカード４００を差し込むもので
ある。従って、コネクタ４０２は、アドバンスト・グラフィックス・ポート（Ａ
ＧＰ）、周辺機器相互接続方式（ＰＣＩ）、業界規格アーキテクチャー（ＩＳＡ
）などのような種々のコネクタ−スロット規格に従うことができる。
（またはビデオ）カード（またはコントローラ）及びグラフィックス・サブシス
テムのような種々のデバイスに利用できる。図４を参照して、該図は本発明の一
実施例によるグラフィックス・カードを示す。グラフィックス・カード４００は
、エッジ・コネクタ４０２と、グラフィックス・プロセッサ４０４と、デュアル
・モードＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６と、プロセッサ４０４をＤＤＲ
ＳＤＲＡＭ／ＳＧＲＡＭ４０６に接続するライン４０８とを有する。本発明は
エッジ・コネクタ４０２に限定されず、当業者であれば理解できるように、エッ
ジ・コネクタは、コンピュータの対応スロットにカード４００を差し込むもので
ある。従って、コネクタ４０２は、アドバンスト・グラフィックス・ポート（Ａ
ＧＰ）、周辺機器相互接続方式（ＰＣＩ）、業界規格アーキテクチャー（ＩＳＡ
）などのような種々のコネクタ−スロット規格に従うことができる。
【００３４】 同様に、本発明は、プロセッサ４０４にも限定されない。このプロセッサ４０
４は、コネクタ４０２を介して、カードが接続される、またはその一部であるコ
ンピュータまたはグラフィックス・サブシステムからデータ及びコマンドを受信
すると、それに応答してコンピュータ・ディスプレイ上にグラフィックスを表示
する。プロセッサ４０４は、この点で、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６
を用いて、例えば、ビデオ画像の完全フレームを蓄積する（従って、ＤＤＲ Ｓ
ＤＲＡＭ／ＳＧＲＡＭ４０６は、フレーム・バッファとして働く）。
４は、コネクタ４０２を介して、カードが接続される、またはその一部であるコ
ンピュータまたはグラフィックス・サブシステムからデータ及びコマンドを受信
すると、それに応答してコンピュータ・ディスプレイ上にグラフィックスを表示
する。プロセッサ４０４は、この点で、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６
を用いて、例えば、ビデオ画像の完全フレームを蓄積する（従って、ＤＤＲ Ｓ
ＤＲＡＭ／ＳＧＲＡＭ４０６は、フレーム・バッファとして働く）。
【００３５】 図５を参照して、該図は、本発明の実施例を実現できるコンピュータを示す。
コンピュータ６１０は、ディスプレイ装置６１２、ポインティング装置６１４及
びキーボード６１６と作動的に結合されている。コンピュータ６１０は、プロセ
ッサ、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリー・メモリ（Ｒ
ＯＭ）及びハードディスク・ドライブ、フロッピー（登録商標）ディスク・ドラ イブ（フロッピーディスクが挿入できる）、コンパクトディスク・リード・オン リー・メモリ（ＣＤ−ＲＯＭ）プレイヤー（ＣＤ−ＲＯＭが挿入できる）及びテ ープ・カートリッジ・ドライブのような１またはそれ以上の記憶装置を有する。 メモリ、ハードディスク・ドライブ、フロッピーディスクなどは、コンピュータ が読取ることのできるメディアである。コンピュータ上で走るコンピュータ・プ ログラムは、コンピュータが読取り可能なメディアからプロセッサにより実行さ れる。本発明は、いかなるタイプのコンピュータ６１１にも特に限定されない。
コンピュータ６１０は、ディスプレイ装置６１２、ポインティング装置６１４及
びキーボード６１６と作動的に結合されている。コンピュータ６１０は、プロセ
ッサ、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリー・メモリ（Ｒ
ＯＭ）及びハードディスク・ドライブ、フロッピー（登録商標）ディスク・ドラ イブ（フロッピーディスクが挿入できる）、コンパクトディスク・リード・オン リー・メモリ（ＣＤ−ＲＯＭ）プレイヤー（ＣＤ−ＲＯＭが挿入できる）及びテ ープ・カートリッジ・ドライブのような１またはそれ以上の記憶装置を有する。 メモリ、ハードディスク・ドライブ、フロッピーディスクなどは、コンピュータ が読取ることのできるメディアである。コンピュータ上で走るコンピュータ・プ ログラムは、コンピュータが読取り可能なメディアからプロセッサにより実行さ れる。本発明は、いかなるタイプのコンピュータ６１１にも特に限定されない。
【００３６】 ディスプレイ装置６１２は、コンピュータのユーザーが見ることのできるよう
に、情報を表示する。本発明は、いかなる特定タイプのディスプレイ装置６１２
に限定されない。かかるディスプレイ装置には、陰極線管（ＣＲＴ）ディスプレ
イ（モニター）だけでなく、液晶ディスプレイ（ＬＣＤ）のようなフラットパネ
ル・ディスプレイが含まれる。ディスプレイ装置６１２は、コンピュータに結合
されたコンピュータ６１０のグラフィックス・サブシステム（図６に図示せず）
により制御され、サブシステムが、ディスプレイ装置６１２上にグラフィックス
情報を表示する。グラフィックス・サブシステムは、図１に示すような本発明の
ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭを含む。
に、情報を表示する。本発明は、いかなる特定タイプのディスプレイ装置６１２
に限定されない。かかるディスプレイ装置には、陰極線管（ＣＲＴ）ディスプレ
イ（モニター）だけでなく、液晶ディスプレイ（ＬＣＤ）のようなフラットパネ
ル・ディスプレイが含まれる。ディスプレイ装置６１２は、コンピュータに結合
されたコンピュータ６１０のグラフィックス・サブシステム（図６に図示せず）
により制御され、サブシステムが、ディスプレイ装置６１２上にグラフィックス
情報を表示する。グラフィックス・サブシステムは、図１に示すような本発明の
ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭを含む。
【００３７】 ポインティング装置６１４は、グラフィックス・ユーザー・インターフェイス
により提供される、コンピュータ上を走るスクリーンポインタの制御を可能にす
る。本発明は、いかなる特定タイプのポインティング装置６１４にも限定されな
い。かかるポインティング装置には、マウス、タッチパッド、トラックボール、
遠隔制御及びポイントスティックが含まれる。最後に、キーボード６１６は、当
該技術分野において知られるように、コンピュータ６１０へのテキスト情報の入
力を可能にするが、本発明はいかなる特定タイプのキーボードにも限定されない
。
により提供される、コンピュータ上を走るスクリーンポインタの制御を可能にす
る。本発明は、いかなる特定タイプのポインティング装置６１４にも限定されな
い。かかるポインティング装置には、マウス、タッチパッド、トラックボール、
遠隔制御及びポイントスティックが含まれる。最後に、キーボード６１６は、当
該技術分野において知られるように、コンピュータ６１０へのテキスト情報の入
力を可能にするが、本発明はいかなる特定タイプのキーボードにも限定されない
。
【００３８】 最後に、図６を参照して、該図は、本発明の実施例によるシステムを示す。こ
のシステムは、プロセッサ６００とメモリ６０２を含む。プロセッサ６００は、
本発明により制約されない。プロセッサ６００は、メモリ６０２を利用する。メ
モリ６０２は本発明の実施例のものであり、図１に示す１つの実施例のＤＤＲ
ＳＤＲＡＭ／ＳＧＲＡＭでよい。
のシステムは、プロセッサ６００とメモリ６０２を含む。プロセッサ６００は、
本発明により制約されない。プロセッサ６００は、メモリ６０２を利用する。メ
モリ６０２は本発明の実施例のものであり、図１に示す１つの実施例のＤＤＲ
ＳＤＲＡＭ／ＳＧＲＡＭでよい。
【００３９】 本発明は、図６のシステムの機能または意図した目的に限定されない。本願に
おいて説明したように、かかる目的の１つは、コンピュータによるグラフィック
スの処理である。システムの他の機能には、テレビジョン受像機及び高画質テレ
ビジョン（ＨＤＴＶ）受像機のためのセット・トップ・ボックスが含まれる。本
発明はそれらに限定されない。これらの目的だけでなく、他の目的に対して意図
されたシステムでは、プロセッサ６００及びメモリ６０２だけでなく他の構成要
素を含むことがある。かかる他の構成要素は、当該技術分野において知られてい
るように、また当業者であれば理解できるように、用途により異なる。
おいて説明したように、かかる目的の１つは、コンピュータによるグラフィック
スの処理である。システムの他の機能には、テレビジョン受像機及び高画質テレ
ビジョン（ＨＤＴＶ）受像機のためのセット・トップ・ボックスが含まれる。本
発明はそれらに限定されない。これらの目的だけでなく、他の目的に対して意図
されたシステムでは、プロセッサ６００及びメモリ６０２だけでなく他の構成要
素を含むことがある。かかる他の構成要素は、当該技術分野において知られてい
るように、また当業者であれば理解できるように、用途により異なる。
【００４０】 当業者は、本発明の広い用途を容易に理解できるであろう。例えば、また限定
の意図はないが、図６のプロセッサ６００とメモリ６０２を単一チップ上に形成
し、メモリを本発明のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭにすることができる。他
の用途において、本発明のメモリをグラフィックス・コントローラのような広い
範囲の集積回路に埋め込み、これをまた単一チップのコンピュータ集積回路のよ
うな大型回路に埋め込むことも可能である。本発明のメモリを埋め込むのは、こ
の技術が意図した用途であり、当業者は、頭書の特許請求の範囲から逸脱するこ
となく、他の埋め込み方式のオプションが存在することがわかるであろう。さら
に、本発明は、メモリデバイスに見られる他の特徴とコンパチブルであるように
実現可能である。
の意図はないが、図６のプロセッサ６００とメモリ６０２を単一チップ上に形成
し、メモリを本発明のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭにすることができる。他
の用途において、本発明のメモリをグラフィックス・コントローラのような広い
範囲の集積回路に埋め込み、これをまた単一チップのコンピュータ集積回路のよ
うな大型回路に埋め込むことも可能である。本発明のメモリを埋め込むのは、こ
の技術が意図した用途であり、当業者は、頭書の特許請求の範囲から逸脱するこ
となく、他の埋め込み方式のオプションが存在することがわかるであろう。さら
に、本発明は、メモリデバイスに見られる他の特徴とコンパチブルであるように
実現可能である。
【００４１】 ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭについて説明した。特定の実施例を図示説明
したが、当業者は、図示した特定の実施例の代わりに、同一目的を達成するよう
に設計された任意の構成のものを使用できることがわかるであろう。本願は、本
発明の任意の変形例または設計変更を包含するものと意図されている。従って、
本発明は頭書の特許請求の範囲及びその均等物によってのみ限定されることを意
図されている。
したが、当業者は、図示した特定の実施例の代わりに、同一目的を達成するよう
に設計された任意の構成のものを使用できることがわかるであろう。本願は、本
発明の任意の変形例または設計変更を包含するものと意図されている。従って、
本発明は頭書の特許請求の範囲及びその均等物によってのみ限定されることを意
図されている。
【図１】 図１は、本発明の一実施例によるＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭのブロック
図である。
図である。
【図２】 図２は、本発明の実施例の実現に好適であり、各々が長さｎのデータワードよ
り成る２つの２ｎビット・メモリ場所を示す図である。
り成る２つの２ｎビット・メモリ場所を示す図である。
【図３】 図３は、本発明の実施例による方法のフローチャートである。
【図４】 図４は、本発明の実施例によるグラフィックス・カードを示す。
【図５】 図５は、本発明の実施例を実現するコンピュータを示す。
【図６】 図６は、本発明の実施例による別のシステムを示す。
【図７（ａ）】 図７（ａ）は、本発明の実施例による第１の部分を示す図である。
【図７（ｂ）】 図７（ｂ）は、本発明の実施例による第２の部分を示す図である。
【図７（ｃ）】 図７（ｃ）は、本発明の実施例によるアドレス・カウンタ／ラッチをさらに詳
細に示す。
細に示す。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年３月５日（２００１．３．５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】 米国特許第５，８６７，４４６号は、バース・トモードを有する同期ＤＲＡＭ
を開示している。ダブル・データ・レートＳＤＲＡＭは、Cosoroaba, A B, "Dou
ble Data Rate Synchronous DRAMs in High Performance Applications", Wesco
n Conference, US IEEE Ctr. Hoes Lane, no. Ann. Conf. Pro., 4 November 19
97, pages 387-391, XP000846617 ISSN: 1044-6036から知られている。 従って、バースト能力を有するＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭが要望されて
いる。上記及び他の理由により、本発明に対する要望がある。
を開示している。ダブル・データ・レートＳＤＲＡＭは、Cosoroaba, A B, "Dou
ble Data Rate Synchronous DRAMs in High Performance Applications", Wesco
n Conference, US IEEE Ctr. Hoes Lane, no. Ann. Conf. Pro., 4 November 19
97, pages 387-391, XP000846617 ISSN: 1044-6036から知られている。 従って、バースト能力を有するＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭが要望されて
いる。上記及び他の理由により、本発明に対する要望がある。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5B060 AB19 GA09 5M024 AA49 BB07 BB08 BB23 BB35 BB36 DD77 DD83 DD92 DD97 JJ03 JJ20 JJ35 JJ43 JJ50 JJ60 KK24 KK40 PP01 PP10
Claims (51)
- 【請求項１】 デュアル・データ・レート（ＤＤＲ）同期ダイナミック・ラ
ンダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アク
セス・メモリ（ＳＧＲＡＭ）であって、 偶数及び奇数のワードアドレスによりアドレス可能なメモリアレイと、 メモリアレイ結合され、偶数のワードアドレスでスタートしてアレイにアクセ
スするインクリメント・モードと、奇数ワードアドレスでスタートしてアレイに
アクセスするデクリメント・モードとを有する論理回路とより成るＤＤＲ ＳＤ
ＲＡＭ／ＳＧＲＡＭ。 - 【請求項２】 インクリメント・モードはインクリメント・バースト・モー
ドより成る請求項１のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ。 - 【請求項３】 インクリメント・モードはフルページ・インクリメント・バ
ースト・モードより成る請求項２のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ。 - 【請求項４】 デクリメント・モードはデクリメント・バースト・モードよ
り成る請求項１のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ。 - 【請求項５】 デクリメント・モードはフルページ・デクリメント・バース
ト・モードより成る請求項４のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ。 - 【請求項６】 論理回路は、所与のクロックサイクルにおいて２つのｎビッ
ト・データワードを出力する請求項１のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ。 - 【請求項７】 論理回路は、所与のクロックサイクルの立上り端縁部で第１
のｎビット・データワードを、また所与のクロックサイクルの立下り端縁部で第
２のｎビット・データワードを出力する請求項６のＤＤＲ ＳＤＲＡＭ／ＳＧＲ
ＡＭ。 - 【請求項８】 デュアル・データ・レート（ＤＤＲ）同期ダイナミック・ラ
ンダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アク
セス・メモリ（ＳＧＲＡＭ）であって、 偶数及び奇数のワードアドレスによりアドレス可能なメモリアレイと、 メモリアレイ結合され、偶数のワードアドレスでスタートしてアレイにアクセ
スするインクリメント・バースト・モードと、奇数のワードアドレスでスタート
してアレイにアクセスするデクリメント・バースト・モードとを有する論理回路
とより成るＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ。 - 【請求項９】 メモリアレイと、 メモリアレイに結合され、インクリメント・バースト・モードとデクリメント
・バースト・モードを有する論理回路とより成るデュアル・データ・レート（Ｄ
ＤＲ）メモリ。 - 【請求項１０】 メモリアレイは奇数及び偶数のワードアドレスでアドレス
可能であり、メモリアレイにアクセスするインクリメント・バースト・モードは
奇数及び偶数のワードアドレスのうちの一方でスタートし、メモリアレイにアク
セスするデクリメント・バースト・モードは奇数及び偶数のワードアドレスのう
ちの他方でスタートする請求項９のＤＤＲメモリ。 - 【請求項１１】 論理回路は、インクリメント・バースト・モードにおいて
奇数のワードアドレスでスタートしてメモリにアクセスし、デクリメント・バー
スト・モードにおいて偶数のアドレスでスタートしてメモリにアクセスする請求
項１０のＤＤＲメモリ。 - 【請求項１２】 ＤＤＲメモリは、同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（Ｓ
ＧＲＡＭ）より成る請求項９のＤＤＲメモリ。 - 【請求項１３】 偶数及び奇数のワードアドレスによりアドレス可能なメモ
リアレイと、 メモリアレイ結合され、奇数のワードアドレスでスタートしてメモリアレイに
アクセスする第１のバースト・モードと、偶数のワードアドレスでスタートして
メモリアレイにアクセスする第２のバースト・モードとを有する論理回路とより
成るデュアル・データ・レート（ＤＤＲ）メモリ。 - 【請求項１４】 第１のバースト・モードはインクリメント・バースト・モ
ードより成り、第２のバースト・モードはデクリメント・バースト・モードより
成る請求項１３のＤＤＲメモリ。 - 【請求項１５】 ＤＤＲメモリは、同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（Ｓ
ＧＲＡＭ）より成る請求項１３のＤＤＲメモリ。 - 【請求項１６】 プロセッサと、 インクリメント・モードとデクリメント・モードを有するデュアル・データ・
レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ
）／同期グラフィック・ランダム・アクセス・メモリ（ＳＧＲＡＭ）とより成る
グラフィックカード。 - 【請求項１７】 インクリメント・モードはインクリメント・バースト・モ
ードより成り、デクリメント・モードはデクリメント・バースト・モードより成
る請求項１６のグラフィックカード。 - 【請求項１８】 ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは偶数及び奇数のワード
アドレスによりアドレス可能なメモリアレイを有し、インクリメント・バースト
・モードは偶数のワードアドレスでスタートしてメモリにアクセスし、デクリメ
ント・バースト・モードは奇数のワードアドレスでスタートしてメモリにアクセ
スする請求項１６のグラフィックカード。 - 【請求項１９】 プロセッサと、 奇数のワードアドレスでスタートしてメモリアレイにアクセスする第１のバー
スト・モードと、偶数のワードアドレスでスタートしてメモリアレイにアクセス
する第２のバースト・モードとを有する、デュアル・データ・レート（ＤＤＲ）
同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィ
ック・ランダム・アクセス・メモリ（ＳＧＲＡＭ）とより成るグラフィックカー
ド。 - 【請求項２０】 第１のバースト・モードはインクリメント・バースト・モ
ードより成り、第２のバースト・モードはデクリメント・バースト・モードより
成る請求項１９のグラフィックカード。 - 【請求項２１】 プロセッサと、 プロセッサに結合されたメモリと、 プロセッサに結合され、インクリメント・バースト・モードとデクリメント・
バースト・モードを有するデュアル・データ・レート（ＤＤＲ）同期ダイナミッ
ク・ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム
・アクセス・メモリ（ＳＧＲＡＭ）より成るグラフィック・サブシステムとより
成るコンピュータ。 - 【請求項２２】 ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは偶数及び奇数のワード
アドレスによりアドレス可能なメモリアレイを有し、インクリメント・バースト
・モードは偶数のワードアドレスでスタートしてメモリにアクセスし、デクリメ
ント・バースト・モードは奇数のワードアドレスでスタートしてメモリにアクセ
スする請求項２１のコンピュータ。 - 【請求項２３】 プロセッサと、 プロセッサに結合されたメモリと、 プロセッサに結合され、奇数のワードアドレスでスタートしてメモリアレイに
アクセスする第１のバースト・モードと、偶数のワードアドレスでスタートして
メモリアレイにアクセスする第２のバースト・モードとを有する、デュアル・デ
ータ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤ
ＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（ＳＧＲＡＭ）より
成るグラフィック・サブシステムとより成るコンピュータ。 - 【請求項２４】 インクリメント・バースト・モードとデクリメント・バー
スト・モードを有するデュアル・データ・レート（ＤＤＲ）メモリの動作をイン
クリメント・バースト・モードに切り替え、 クロックサイクルの立上り端縁部において偶数のワードアドレス２ａのデータ
ワードを出力し、 クロックサイクルの立下り端縁部において奇数のワードアドレス２ａ＋１のデ
ータワードを出力するステップより成る方法。 - 【請求項２５】 インクリメント・バースト・モードとデクリメント・バー
スト・モードを有するデュアル・データ・レート（ＤＤＲ）メモリの動作をデク
リメント・バースト・モードに切り替え、 クロックサイクルの立上り端縁部において奇数のワードアドレス２ａ＋１のデ
ータワードを出力し、 クロックサイクルの立下り端縁部において偶数のワードアドレス２ａのデータ
ワードを出力するステップより成る方法。 - 【請求項２６】 デュアル・データ・レート（ＤＤＲ）メモリにアクセスす
る方法であって、 ＤＤＲメモリの第１の動作モードにおいて、 クロックサイクルの立上り端縁部において偶数のワードアドレス２ａのデータ
ワードを出力し、 クロックサイクルの立下り端縁部において奇数のワードアドレス２ａ＋１のデ
ータワードを出力し、 ＤＤＲメモリの第２の動作モードにおいて、 クロックサイクルの立上り端縁部において奇数のワードアドレス２ａ＋１のデ
ータワードを出力し、 クロックサイクルの立下り端縁部において偶数のワードアドレス２ａのデータ
ワードを出力するステップより成るＤＤＲメモリへのアクセス方法。 - 【請求項２７】 第１の動作モードはインクリメント・バースト・モードよ
り成り、第２の動作モードはデクリメント・バースト・モードより成る請求項２
６の方法。 - 【請求項２８】 プロセッサと、 プロセッサに結合されたメモリと、 インクリメント・バースト・モードとデクリメント・バースト・モードを有す
るデュアル・データ・レート（ＤＤＲ）メモリとより成るシステム。 - 【請求項２９】 ＤＤＲメモリは、同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（Ｓ
ＧＲＡＭ）より成る請求項２８のシステム。 - 【請求項３０】 偶数及び奇数のワードアドレスによりアドレス可能なメモ
リアレイと、 インクリメント・モードで偶数のワードアドレスでスタートしてアレイにアク
セスするように、またデクリメント・モードで奇数ワードアドレスでスタートし
てアレイにアクセスするようにメモリアレイ結合された論理回路とより成る請求
項２８のシステム。 - 【請求項３１】 論理回路は、所与のクロックサイクルの立上り端縁部と、
所与のクロックサイクルの立下り端縁部とで、データワードを出力する請求項３
０のシステム。 - 【請求項３２】 プロセッサと、 デュアル・データ・レート（ＤＤＲ）メモリとより成り、 デュアル・データ・レート（ＤＤＲ）メモリは、 偶数及び奇数のワードアドレスによりアドレス可能なメモリアレイと、 メモリアレイに結合され、偶数のワードアドレスでスタートしてメモリアレ
イにアクセスするインクリメント・バースト・モードと、奇数のワードアドレス
でスタートしてメモリアレイにアクセスするデクリメント・バースト・モードと
を有する論理回路とを有するシステム。 - 【請求項３３】 ＤＤＲメモリは、同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（Ｓ
ＧＲＡＭ）より成る請求項３３のシステム。 - 【請求項３４】 デュアル・データ・レート（ＤＤＲ）同期ダイナミック・
ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・ア
クセス・メモリ（ＳＧＲＡＭ）を含む半導体チップであって、 このチップは、 偶数及び奇数のワードアドレスによりアドレス可能なメモリアレイと、 メモリアレイに結合され、偶数のワードアドレスでスタートしてメモリアレイ
にアクセスするインクリメント・バースト・モードと、奇数のワードアドレスで
スタートしてメモリアレイにアクセスするデクリメント・バースト・モードとを
有する論理回路とより成る半導体チップ。 - 【請求項３５】 メモリアレイと、 メモリアレイに結合され、インクリメント・バースト・モードと、デクリメン
ト・バースト・モードを有する論理回路とより成る、デュアル・データ・レート
（ＤＤＲ）メモリを備えた半導体チップ。 - 【請求項３６】 メモリアレイは偶数及び奇数のワードアドレスによりアド
レス可能であり、インクリメント・バースト・モードは奇数と偶数のワードアド
レスのうち一方のアドレスでスタートしてメモリにアクセスし、デクリメント・
バースト・モードは奇数と偶数のワードアドレスのうち他方のアドレスでスター
トしてメモリにアクセスする請求項３５のチップ。 - 【請求項３７】 論理回路は、インクリメント・バースト・モードにおいて
奇数のワードアドレスでスタートしてメモリにアクセスし、デクリメント・バー
スト・モードにおいて偶数のアドレスでスタートしてメモリにアクセスする請求
項３６のチップ。 - 【請求項３８】 ＤＤＲメモリは、同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（Ｓ
ＧＲＡＭ）より成る請求項３５のチップ。 - 【請求項３９】 デュアル・データ・レート（ＤＤＲ）メモリ・チップであ
って、 偶数及び奇数のワードアドレスによりアドレス可能なメモリアレイと、 該チップ上に形成され、メモリアレイ結合され、奇数のワードアドレスでスタ
ートしてメモリアレイにアクセスする第１のバースト・モードと、偶数のワード
アドレスでスタートしてメモリアレイにアクセスする第２のバースト・モードと
を有する論理回路とより成るデュアル・データ・レート（ＤＤＲ）メモリ・チッ
プ。 - 【請求項４０】 第１のバースト・モードはインクリメント・バースト・モ
ードより成り、第２のバースト・モードはデクリメント・バースト・モードより
成る請求項３９のメモリ・チップ。 - 【請求項４１】 ＤＤＲメモリは、同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（Ｓ
ＧＲＡＭ）より成る請求項３９のメモリ・チップ。 - 【請求項４２】 プロセッサと、 インクリメント・モードとデクリメント・モードを有するデュアル・データ・
レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ
）／同期グラフィック・ランダム・アクセス・メモリ（ＳＧＲＡＭ）とより成る
、半導体チップ上に形成されたグラフィックス・サブシステム。 - 【請求項４３】 インクリメント・モードはインクリメント・バースト・モ
ードより成り、デクリメント・モードはデクリメント・バースト・モードより成
る請求項４２のグラフィックス・サブシステム。 - 【請求項４４】 ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、奇数及び偶数のワー
ドアドレスでアドレス可能なメモリアレイを有し、インクリメント・バースト・
モードは偶数のワードアドレスでスタートしてメモリアレイにアクセスし、また
デクリメント・バースト・モードは奇数のワードアドレスでスタートしてメモリ
アレイにアクセスする請求項４２のグラフィックス・サブシステム。 - 【請求項４５】 半導体チップ上に形成されたプロセッサと、 該チップ上に形成され、奇数のワードアドレスでスタートしてメモリアレイに
アクセスする第１のバースト・モードと、偶数のワードアドレスでスタートして
メモリアレイにアクセスする第２のバースト・モードとを有する、デュアル・デ
ータ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤ
ＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（ＳＧＲＡＭ）とよ
り成るグラフィックス・サブシステム・チップ。 - 【請求項４６】 第１のバースト・モードはインクリメント・バースト・モ
ードより成り、第２のバースト・モードはデクリメント・バースト・モードより
成る請求項４５のグラフィックス・サブシステム・チップ。 - 【請求項４７】 コンピュータの回路の一部が形成された半導体チップを有
するコンピュータであって、 プロセッサと、 プロセッサに結合されたメモリと、 インクリメント・バースト・モードとデクリメント・バースト・モードを有す
るデュアル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（Ｓ
ＧＲＡＭ）とより成るコンピュータ。 - 【請求項４８】 ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは偶数及び奇数のワード
アドレスによりアドレス可能なメモリアレイを有し、インクリメント・バースト
・モードは偶数のワードアドレスでスタートしてメモリにアクセスし、デクリメ
ント・バースト・モードは奇数のワードアドレスでスタートしてメモリにアクセ
スする請求項４７のコンピュータ。 - 【請求項４９】 半導体チップに埋め込まれたコンピュータであって、 該チップ上に形成されたプロセッサと、 該チップ上に形成され、プロセッサに結合されたメモリと、 該チップ上に形成され、プロセッサに結合され、奇数のワードアドレスでスタ
ートしてメモリにアクセスする第１のバースト・モードと、偶数のワードアドレ
スでスタートしてメモリにアクセス第２のバースト・モードを有するデュアル・
データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（Ｓ
ＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（ＳＧＲＡＭ）と
より成るコンピュータ。 - 【請求項５０】 プロセッサと、 インクリメント・バースト・モードと、デクリメント・バースト・モードを有
するデュアル・データ・レート（ＤＤＲ）メモリとより成る、半導体チップに埋
め込まれたコンピュータ。 - 【請求項５１】 ＤＤＲメモリは、同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（Ｓ
ＧＲＡＭ）より成る請求項５０のチップに埋め込まれたコンピュータ。
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|---|---|
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