JP3779160B2 - Ddrsdram/sgramのフルページ・インクリメント/デクリメント・バースト方式 - Google Patents

Ddrsdram/sgramのフルページ・インクリメント/デクリメント・バースト方式 Download PDF

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Description

【0001】
【発明の分野】
本発明は、一般的に、デュアル・データ・レート(DDR)メモリに関し、さらに詳細には、かかるメモリのフルページ・インクリメント/デクリメント・バースト方式に関する。
【0002】
【発明の背景】
パソコンのようなコンピュータの高グラフィックス性アプリケーションに対する人気が高まっている。かかるアプリケーションには、ハイエンドのコンピュータ支援作図(CAD)アプリケーション、ゲーム、リアルタイム・ビデオ・アプリケーション及び他のアプリケーションが含まれる。これらのアプリケーションが複雑になればなるほど、グラフィックスを高速度で実行することが、それらを使用するコンピュータに必要とされる。加えて、コンピュータのスクリーンの典型的な解像度が640×480ピクセル(水平×垂直)から800×600、1024×768及びそれ以上に増加し、ピクセル毎のカラー情報が2ビットから24ビット、30ビット及びそれ以上に増加するにつれて、グラフィックスを高速度で実行するためにコンピュータに課せられる処理条件がますます厳しくなっている。
【0003】
典型的なコンピュータは、ディスプレイ装置におけるグラフィックの表示を支援するために、グラフィックス・カード(ビデオカード、グラフィック・アクセラレーター・カードまたはディスプレイ・アダプタとしても知られる)を用いている。グラフィックス・カードは通常、グラフィックス実行のために特製された特殊なプロセッサだけでなく、フレームとして知られる1つの完全なスクリーン分のグラフィックス情報をグラフィックス・カードで貯蔵できるように1、2、4、8、16メガバイトまたはそれ以上の大きさのメモリを備えている。従って、このメモリは、一般的に、グラフィックス・カードのフレーム・バッファとして知られている。グラフィックス「カード」は、コンピュータのマザーボード上の単一チップ内に集積化することも可能である。グラフィックス・カードと、恐らく他の部品とが、コンピュータのグラフィックス・サブシステムを構成する。
【0004】
グラフィックス・カードのメモリは、最初は、より一般的な情報を格納するためにコンピュータのプロセッサが用いるタイプのような標準型ダイナミック・ランダム・アクセス・メモリ(DRAM)であった。従って、同期ダイナミック・ランダム・アクセス・メモリ(SDRAM)の導入のように速度を増加させるメモリ性能の改善が進行するにつれて、それらのグラフィックス・カードへの使用が普通になっている。しかしながら、グラフィックスの実行に対する特別な条件により、SDRAMと類似であるが、グラフィックス・カードと共用されるグラフィックス強化特性を備えた、同期グラフィックス・ランダム・アクセス・メモリ(SGRAM)のような、専用メモリが最終的に必要となった。しかしながら、グラフィックス・カード内のさらに高速のメモリに対する必要性は、依然として減少していない。
【0005】
従って、グラフィックス・カードの製造者は、グラフィックス・サブシステムの性能を向上させるために、Rambus, Inc. of Mountain View, CaliforniaのラムバスDRAM(ダイレクトRPRAMとしても知られる)のような新技術に注目している。しかしながら、グラフィックス・カード内でのラムバスDRAMの使用は、それがRambus, Inc.が支配する閉鎖的な規格に基づくものであり、Rambus, Inc.へのロイヤリティーの支払いが必要であるため、限られている。従って、製造者は、オープンな規格の他の技術に目を向けようとしている。
【0006】
かかるメモリの1つのタイプは、ダブル・データ・レート(DDR)DRAMである。DDR DRAMは、その名の通り、1つのクロックサイクル内で2つのデータアクセスを可能にして、即ち、各クロックサイクルの立上り及び立下り端縁部の両方でメモリのデータを読取れるようにして、性能を向上させるものである。DDRメモリの思想がSDRAM、特にSGRAMに採用された結果、DDR SDRAM及びDDR SGRAMが生まれた。かかるメモリは、グラフィックス性能を改善する1つの方法として、グラフィックス・カードの設計者の強い関心を惹いている。
【0007】
しかしながら、従来技術のDDR SDRAM/SGRAMの欠点は、一般的に、フルページ・バースト能力がない点にある(一般的に、メモリのバースト動作は、メモリの連続場所に記憶された所与の数のデータ(例えば、フルページの記憶データ)を取り出す動作として定義され、これにより、最終的に、データが高速度で取り出せるようになるため、「バースト」の用語が使われている。これは、DDRデバイスの先取り性の制限による。即ち、DDRデバイスでは、所与のクロックサイクルの間、ビット長がそれぞれnの2つのデータワードが取り出されるため、次の場所に移動できる前に、論理回路によりアドレスされたメモリの同一場所からこれら2つのワードを取り出す必要がある。これは偶数の開始ワードアドレスでスタートするフルページ・インクリメント・バーストでは受け入れ可能であるが、その理由は、取り出される第2のデータワードもメモリ内の第1のデータワードと同一の場所に依然として存在するからである。しかしながら、開始ワードアドレスが奇数であるフルページ・インクリメント・バーストは、取り出される第2のデータが論理回路によりアドレスされる第1のデータワードと同一の場所に必ずしも存在せず、DDRデバイスの先取り性の制限に反するため、うまくいかない。
【0008】
米国特許第5,867,446号は、バース・トモードを有する同期DRAMを開示している。ダブル・データ・レートSDRAMは、Cosoroaba, A B, "Double Data Rate Synchronous DRAMs in High Performance Applications", Wescon Conference, US IEEE Ctr. Hoes Lane, no. Ann. Conf. Pro., 4 November 1997, pages 387-391, XP000846617 ISSN: 1044-6036から知られている。
従って、バースト能力を有するDDR SDRAM/SGRAMが要望されている。上記及び他の理由により、本発明に対する要望がある。
【0009】
【発明の概要】
上記の欠点及び問題点は、以下の説明を読めば理解できるように、本発明により克服される。本発明は、デュアル・データ・レート(DDR)同期ダイナミック・ランダム・アクセス・メモリ(SDRAM)/同期グラフィック・ランダム・アクセス・メモリ(SGRAM)に関する。1つの実施例において、このDDR SDRAM/SGRAMは、メモリアレイと、それに結合された論理回路とを有する。メモリアレイは、偶数及び奇数のワードアドレスによりアドレス可能である。論理回路は、偶数のワードアドレスでスタートしてアレイにアクセスするバースト・インクリメント・モードと、奇数のワードアドレスでスタートしてアレイにアクセスするバースト・デクリメント・モードとを有する。
【0010】
従って、本発明は、従来技術にない利点を提供する。本発明によるDDR SDRAM/SGRAMは、偶数のワードアドレスでスタートする時バースト・インクリメント・モードで、また、奇数のワードアドレスでスタートする時バースト・デクリメント・モードで動作することができる。従って、DDRデバイスの先取り性により課される制限に反することはない。偶数のワードアドレスでスタートすると、DDR SDRAM/SGRAMはカウントアップ(インクリメント)するため、取り出される第2のデータワードは、論理回路によりアドレスされた第1のデータワードと同じメモリ場所からであり、一方、奇数のワードアドレスでスタートすると、DDR SDRAM/SGRAMはカウントダウン(デクリメント)するため、第2のワードは、論理回路によりアドレスされた第1のデータワードと同じメモリ場所から取り出される。
【0011】
本発明は、DDR SDRAM/SGRAMと、メモリデバイスと、グラフィックス・カードと、種々の範囲のコンピュータ及び方法を包含する。本発明のさらに別の実施例、利点及び局面は、以下の詳細な説明を図面を参照しながら読むと理解されるであろう。
【0012】
【実施例の詳細な説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなく構造的、論理的及び電気的な設計変更を行うことができる。従って、以下の詳細な説明は限定的な意味に解すべきでなく、本発明の範囲は、頭書の特許請求の範囲と、特許請求の範囲が当然受けるべき均等物の全範囲とにより規定される。
【0013】
本発明は、フルページ・インクリメント/デクリメント・バースト・モードを有するデュアル・データ・レート(DDR)同期ダイナミック・ランダム・アクセス・メモリ(SDRAM)/同期グラフィック・ランダム・アクセス・メモリを提供する。まず最初に図1を参照すると、該図は、本発明の一実施例によるデュアル・モードDDR SDRAM/SGRAMのブロック図を示す。DDR SDRAM/SGRAM100はメモリデバイス102を有するが、本発明はそれに限定されない。
【0014】
メモリデバイス102は、メモリアレイ104と、論理回路106と、外部からデバイス102へ接続するためのライン110と、論理回路106をアレイ104に結合するライン112とを有する。アレイ104は、後述するように、偶数と奇数のワードアドレスによりアドレス可能なメモリセルを有する。メモリセルは、図1には特に図示しないがこの実施例のライン110及び/または112の一部であり得るアドレスライン上のアドレス信号に応答して、アクセスされる。論理回路106は、入出力バッファ、制御回路、アドレスデコーダなどのような、当業者であれば理解できる回路を有する。特に、この論理回路は、フルページ・バースト・モードを設定できるような、即ち、所与のバンクの所与の行(ページ)のメモリ場所の全部または一部に所与の開始アドレスから逐次アクセスできるようにする制御論理回路を有する。この実施例のライン110及び112はまた、クロック(CLK)、行アクセス・ストローブ(RAS*),列アクセス・ストローブ(CAS*)、書きこみイネーブル(WE*)、及びクロックイネーブル(CKE)を含む(これらに限定されない)制御信号に応答するラインを含むことがある。デバイス102はまた、メモリアレイから読取ったデータワードを受取ることができるレジスタを含むことがある。
【0015】
さらに詳細には、アレイ104内の各メモリ場所は、2nビットを含む。各メモリ場所は、バンクアドレス、行アドレス及び列アドレスの組み合わせである固有アドレスを有する。読取りのアクセスを行うために、2nビットの所与のデータワードが、読取りラッチ(図1に図示せず)に続く出力マルチプレクサで、2つのnビット・データワードに分離される。nビットのワードは、一度に1つずつ、デバイスのデータI/O(DQ)端子へ転送される。転送の順序はラインCA0により決まる。CA0が論理レベル0の時選択されるワードは偶数ワードと考えられる(あるいは、CA0=0の任意のアドレスは偶数ワードアドレス)CA0が論理レベル1の時選択されるワードは、奇数ワードと考えられる(あるいは、CA0=1の任意のアドレスは奇数ワードアドレス)。書込みのアクセスを行うために、2つのnビット・ワードはデバイスのDQ端子を介して、一度に1つずつ、入力され、2つの並列入力レジスタに蓄積される。これらのレジスタの出力は、アレイのメモリ場所に書込まれる単一の2nビットワードを形成するために結合される。レジスタへのローディングの順序(偶数の後、奇数または奇数の後、偶数)はそれぞれ、CA0=0またはCA0=1により決まる。
【0016】
従って、上述した奇数と偶数のワードアドレス方式は、論理回路(入力レジスタ及び出力マルチプレクサ)に適用されるものであり、メモリアレイには必ずしも適用されない。従って、本明細書に用いる用語「ワードアドレス」は、アレイの論理アドレスであって、必ずしも物理的アドレスでない、完全なアドレスCA7―CA0を定義する。即ち、CA0を介して選択される2つのワードはアレイ内において個々に選択可能でない。
【0017】
本発明の実施例の動作を、2つの2nビットメモリ場所を示す図2を参照してさらに詳細に説明する。該図において、それぞれのメモリ場所は、本発明の実施例を受入れ易い長さnの2つのデータワードを有する。即ち、2nビットの2つのメモリ場所150、152が存在する。メモリ150は、nビットの2つのワード、即ち偶数ワードアドレスによりアドレス可能と定義された第1のワード154と、奇数ワードアドレスによりアドレス可能と定義された第2のワード156とを有する。メモリ場所152も、nビットの2つのワードを有し、それらは偶数ワードアドレスによりアドレス可能と定義された第1のワード158と、奇数ワードアドレスによりアドレス可能と定義された第2のワード160とより成る。この実施例では、n=32ビットであるため、各メモリ場所150、152は64ビットを有し、各メモリ場所150、152は32ビットの2つのワードを有する。
【0018】
従って、第1のデータワード154が存在するメモリ場所でスタートする(そのため、ワード154は、例えばクロックサイクルの立上り端縁部で取り出される)フルページ・インクリメント・バースト動作が設定される場合、取り出される第2のワードは、第2のデータワード156である(例えば、クロックサイクルの立下り端縁部で取り出される)。このようにして、DDRメモリの先取り性により課される制限が保持される。即ち、メモリ場所152へ移動する前に、同一のメモリ場所150のデータワード154、156が共に取り出される。同様に、第2のデータワード160が存在するメモリ場所においてフルページ・デクリメント・バースト動作が設定され、そのため、例えば、ワード160がクロックサイクルの立上り端縁部で取り出される場合、第2のデータワードとして第1のデータワード158が(例えば、クロックサイクルの立下り端縁部において)取り出される。このようにして、DDRメモリの先取り性により課される制限が依然として保持される。即ち、同一のメモリ場所のデータワード160及び158が共に、メモリ場所150へ移動する前に取り出される。奇数のワードアドレスに対してデクリメント動作を、また偶数のワードアドレスに対してインクリメント動作を行うことにより、本発明の実施例は、DDRメモリの先取り性の違反が起こらないようにする。
【0019】
図7(a)及び7(b)は、本発明の一実施例によるDDR SGRAMを示す詳細図である。DDR SGRAM300は、16,777,216ビットを含む16メガビット(Mb)の高速相補型金属酸化物半導体(CMOS)ダイナミック・ランダム・アクセス・メモリである。このメモリは、4,194,304ビットの各バンク702a、702b、702c、702dが512行×256ワード×32ビットとして構成された4バンクDRAMの内部構成を有する。
【0020】
DDR SGRAM700は、高速動作を得るための内部パイプラインDDRアーキテクチャーを用いている。このDDRアーキテクチャーは、基本的には、2n先取りアーキテクチャーであり、入出力(I/O)ピン704においてクロックサイクル毎に2つのデータワードを転送するインターフェイスを備えている。SGRAM700への単一の読取りまたは書込みアクセスは、内部DRAMコア706における1クロックサイクルで64ビットのデータ転送と、I/Oピン704における半クロックサイクルで2つの対応する32ビットのデータ転送とより成る。
【0021】
I/Oピン704の一部である双方向データストローブ(DQS)は、レシーバにおけるデータ捕捉に用いるために、データと共に外部へ転送される。DQSは、読取り時SGRAM700により送信され、書込み時メモリコントローラ(図3aまたは3bに図示せず)により送信される断続的なストローブ信号である。DQSは、読取り時はデータに端縁部が整列し、また書込み時はデータに中心が整列する。
【0022】
SGRAM700は、差動クロック(CLK、CLK#、制御ピン700の一部)により動作する(HIGHになるCLKと、LOWになるCLK#の交差を、CLKの正の端縁部と呼ぶ)。コマンド(制御ピン708上のアドレス及び制御信号)は、CLKの正の端縁部毎に記憶される。入力データは、DQS(I/Oピン704の一部)の両端縁部で記憶され、出力データは、DQSの両端縁部だけでなくCLKの両端縁部に対して比較される。
【0023】
DDR SGRAM700への読取り及び書込みアクセスは、バースト方式であり、アクセスは選択した場所でスタートし、プログラムされたシーケンスでプログラムされた数の場所につき継続される。アクセスはACTIVEコマンドの記憶と共に開始され、その後READ、WRITEまたはBLOCK WRITEコマンドが続く。ACTIVEコマンドと同時に記憶されるアドレスビットを用いて、バンク及び行論理回路712を介して、アクセスすべきバンク及び行が選択される(バンク及び行ピン710において、BA0、BA1はバンクを選択し、A0−A8は行を選択する)。読取りまたは書込みコマンドと同時に記憶されるアドレスビットを用いて、バースト・アクセスのための開始ワード場所が選択される。
【0024】
SGRAM700は、2、4または8個の場所、またはフルページのプログラム可能な書込みまたは読取りバースト長を与える。バースト・シーケンスの終わりに開始される自己調時された行プリチャージを行うために、自動プリチャージ機能をイネーブルすることができる。
【0025】
標準型SGRAMと同様に、SGRAM700は、同時動作を可能にし、それにより行プリチャージ及びアクチベーション時間を隠すことにより高い実効帯域幅を与えるパイプライン・マルチバンク・アーキテクチャーを有する。
【0026】
DDR SGRAM700は、構成上、そして16列のブロック書込み及びフルページ・バースト能力を有する点で、DDR SDRAMと異なる。即ち、4バンク・パイプライン・アーキテクチャーをその付加的なグラフィックス機能と組み合わせると、高性能のグラフィックス・アプリケーションまたは他の大きい帯域幅のアプリケーションによく合ったデバイスが得られる。
【0027】
DDR SGRAM700は、一実施例において、2.5ボルトの低電力メモリシステムとして動作させるよう設計することができる。電力節減用パワーダウン・モードと共に、自動リフレッシュ・モードを設けることが可能である。全ての入力は、当該技術分野で知られたthe Joint Electronic Device Engineering Council (JEDECC) Standard for SSTL_2とコンパチブルである。全ての出力も、当該技術分野で知られているように、SSTL_2とコンパチブルである。
【0028】
図7(a)及び7(b)に示すように、DDR SGRAM700は、アドレスカウンタ/ラッチ750を有する。このカウンタ/ラッチ750を、ここで参照する図7(c)にさらに詳細に示す。読取りまたは書込みコマンドを加えると、読取りまたは書込みコマンドと共にライン752上へ外部から供給されるアドレス情報が、カウンタ/ラッチ750において(LOAD信号754の制御下で)捕捉される。1ビットのラッチ758にはA0が捕捉され、また7ビットのカウンタ756にはA1−A7が保持される。A0はバースト全体についてラッチ758に保持される。A0はさらにカウンタ756へ送られて、カウンタがカウントアップ(インクリメント)またはカウントダウン(デクリメント)すべきかを制御する。A0はまた、I/0マルチプレクサ制御回路760へ送られ、この回路は制御信号を入力レジスタセレクト及び出力マルチプレクサへ送る。A0が0の場合、CA0は010101のようであり、またA0が1の場合、CA0は101010のようである。即ち、CLKの1つのバージョン、またはCLKの反転バージョンである。この信号は、半クロック期間毎に変化する(即ち、DDRデバイスの特性の一部である2xクロックレートで)変化することに注意されたい。
【0029】
7ビット・カウンタ756は、CNTCLKサイクル毎に一度CA1−CA7の変化を出力し、CNTCLKは、デバイスの主なCLK信号と同じ周波数を有するため、列デコーダへの入力は1×クロックレートで変化する。当業者であればわかるように、他の制御信号を用いて他のバースト長及びシーケンスを制御してもよい。
【0030】
次に図3を参照して、該図は、本発明の実施例による方法を示すフローチャートである。図3の方法は、図1及び2に関連して説明したDDR SDRAM/SGRAMのような本発明によるSDRAM/SGRAMにより実行可能である。200において、フルページ・バースト・モードのようなバースト・モードが設定される。202において、設定した開始ワードアドレスが偶数であるか奇数であるかが判定され、偶数であれば204へ進んで、メモリ動作がインクリメント・バースト・モードへ切り替えられ、また奇数であれば206へ進んで、メモリ動作がデクリメント・バースト・モードへ切り替えられる。
【0031】
204のインクリメント・バースト・モードでは、メモリは2aと書くことができる偶数のワードアドレスで、クロックサイクルの立上り端縁部においてアクセスされる。この実施例において、これは、メモリ場所2aにおける2nビット・ワードを取り出し、第1のnビット・ワード2aを、出力マルチプレクサを介して、クロックサイクルの立上り端縁部と同時に出力し、その後、第2のnビット・ワード2a+1を、208において、クロックサイクルの立下り端縁部と同時に出力することを必要とする。
【0032】
206のデクリメント・バースト・モードでは、メモリは、2a+1と書くことができる奇数のワードアドレスで、クロックサイクルの立上り端縁部においてアクセスされる。この実施例において、これは、メモリ場所2aの2nビット・ワードを取り出し、第2のnビットワード2a+1を、出力マルチプレクサを介して、クロックサイクルの立上り端縁部と同時に出力し、その後、210において、第1のnビットワード2aを、クロックサイクルの立下り端縁部と同時に出力することを要する。
【0033】
本発明のDDR SDRAM/SGRAMは、コンピュータのグラフィックス(またはビデオ)カード(またはコントローラ)及びグラフィックス・サブシステムのような種々のデバイスに利用できる。図4を参照して、該図は本発明の一実施例によるグラフィックス・カードを示す。グラフィックス・カード400は、エッジ・コネクタ402と、グラフィックス・プロセッサ404と、デュアル・モードDDR SDRAM/SGRAM406と、プロセッサ404をDDR SDRAM/SGRAM406に接続するライン408とを有する。本発明はエッジ・コネクタ402に限定されず、当業者であれば理解できるように、エッジ・コネクタは、コンピュータの対応スロットにカード400を差し込むものである。従って、コネクタ402は、アドバンスト・グラフィックス・ポート(AGP)、周辺機器相互接続方式(PCI)、業界規格アーキテクチャー(ISA)などのような種々のコネクタ−スロット規格に従うことができる。
【0034】
同様に、本発明は、プロセッサ404にも限定されない。このプロセッサ404は、コネクタ402を介して、カードが接続される、またはその一部であるコンピュータまたはグラフィックス・サブシステムからデータ及びコマンドを受信すると、それに応答してコンピュータ・ディスプレイ上にグラフィックスを表示する。プロセッサ404は、この点で、DDR SDRAM/SGRAM406を用いて、例えば、ビデオ画像の完全フレームを蓄積する(従って、DDR SDRAM/SGRAM406は、フレーム・バッファとして働く)。
【0035】
図5を参照して、該図は、本発明の実施例を実現できるコンピュータを示す。コンピュータ610は、ディスプレイ装置612、ポインティング装置614及びキーボード616と作動的に結合されている。コンピュータ610は、プロセッサ、ランダム・アクセス・メモリ(RAM)、リード・オンリー・メモリ(ROM)及びハードディスク・ドライブ、フロッピーディスク・ドライブ(フロッピーディスクが挿入できる)、コンパクトディスク・リード・オンリー・メモリ(CD−ROM)プレイヤー(CD−ROMが挿入できる)及びテープ・カートリッジ・ドライブのような1またはそれ以上の記憶装置を有する。メモリ、ハードディスク・ドライブ、フロッピーディスクなどは、コンピュータが読取ることのできるメディアである。コンピュータ上で走るコンピュータ・プログラムは、コンピュータが読取り可能なメディアからプロセッサにより実行される。本発明は、いかなるタイプのコンピュータ611にも特に限定されない。
【0036】
ディスプレイ装置612は、コンピュータのユーザーが見ることのできるように、情報を表示する。本発明は、いかなる特定タイプのディスプレイ装置612に限定されない。かかるディスプレイ装置には、陰極線管(CRT)ディスプレイ(モニター)だけでなく、液晶ディスプレイ(LCD)のようなフラットパネル・ディスプレイが含まれる。ディスプレイ装置612は、コンピュータに結合されたコンピュータ610のグラフィックス・サブシステム(図6に図示せず)により制御され、サブシステムが、ディスプレイ装置612上にグラフィックス情報を表示する。グラフィックス・サブシステムは、図1に示すような本発明のDDR SDRAM/SGRAMを含む。
【0037】
ポインティング装置614は、グラフィックス・ユーザー・インターフェイスにより提供される、コンピュータ上を走るスクリーンポインタの制御を可能にする。本発明は、いかなる特定タイプのポインティング装置614にも限定されない。かかるポインティング装置には、マウス、タッチパッド、トラックボール、遠隔制御及びポイントスティックが含まれる。最後に、キーボード616は、当該技術分野において知られるように、コンピュータ610へのテキスト情報の入力を可能にするが、本発明はいかなる特定タイプのキーボードにも限定されない。
【0038】
最後に、図6を参照して、該図は、本発明の実施例によるシステムを示す。このシステムは、プロセッサ600とメモリ602を含む。プロセッサ600は、本発明により制約されない。プロセッサ600は、メモリ602を利用する。メモリ602は本発明の実施例のものであり、図1に示す1つの実施例のDDR SDRAM/SGRAMでよい。
【0039】
本発明は、図6のシステムの機能または意図した目的に限定されない。本願において説明したように、かかる目的の1つは、コンピュータによるグラフィックスの処理である。システムの他の機能には、テレビジョン受像機及び高画質テレビジョン(HDTV)受像機のためのセット・トップ・ボックスが含まれる。本発明はそれらに限定されない。これらの目的だけでなく、他の目的に対して意図されたシステムでは、プロセッサ600及びメモリ602だけでなく他の構成要素を含むことがある。かかる他の構成要素は、当該技術分野において知られているように、また当業者であれば理解できるように、用途により異なる。
【0040】
当業者は、本発明の広い用途を容易に理解できるであろう。例えば、また限定の意図はないが、図6のプロセッサ600とメモリ602を単一チップ上に形成し、メモリを本発明のDDR SDRAM/SGRAMにすることができる。他の用途において、本発明のメモリをグラフィックス・コントローラのような広い範囲の集積回路に埋め込み、これをまた単一チップのコンピュータ集積回路のような大型回路に埋め込むことも可能である。本発明のメモリを埋め込むのは、この技術が意図した用途であり、当業者は、頭書の特許請求の範囲から逸脱することなく、他の埋め込み方式のオプションが存在することがわかるであろう。さらに、本発明は、メモリデバイスに見られる他の特徴とコンパチブルであるように実現可能である。
【0041】
DDR SDRAM/SGRAMについて説明した。特定の実施例を図示説明したが、当業者は、図示した特定の実施例の代わりに、同一目的を達成するように設計された任意の構成のものを使用できることがわかるであろう。本願は、本発明の任意の変形例または設計変更を包含するものと意図されている。従って、本発明は頭書の特許請求の範囲及びその均等物によってのみ限定されることを意図されている。
【図面の簡単な説明】
【図1】 図1は、本発明の一実施例によるDDR SDRAM/SGRAMのブロック図である。
【図2】 図2は、本発明の実施例の実現に好適であり、各々が長さnのデータワードより成る2つの2nビット・メモリ場所を示す図である。
【図3】 図3は、本発明の実施例による方法のフローチャートである。
【図4】 図4は、本発明の実施例によるグラフィックス・カードを示す。
【図5】 図5は、本発明の実施例を実現するコンピュータを示す。
【図6】 図6は、本発明の実施例による別のシステムを示す。
【図7(a)】 図7(a)は、本発明の実施例による第1の部分を示す図である。
【図7(b)】 図7(b)は、本発明の実施例による第2の部分を示す図である。
【図7(c)】 図7(c)は、本発明の実施例によるアドレス・カウンタ/ラッチをさらに詳細に示す。

Claims (8)

  1. デュアル・データ・レート同期ダイナミック・ランダム・アクセス・メモリ/同期グラフィック・ランダム・アクセス・メモリ(DDR SDRAM/SGRAM)を含む半導体チップであって、
    偶数及び奇数のワードアドレスによりアドレス可能なメモリアレイと、
    メモリアレイ結合され、DDRデバイスの先取り性により課される制限に反することがないように、偶数のワードアドレスでスタートしてアレイにアクセスするフルページ・インクリメント・バースト・モードと、奇数ワードアドレスでスタートしてアレイにアクセスするフルページ・デクリメント・バースト・モードとを有する論理回路とより成る半導体チップ
  2. 論理回路は、所与のクロックサイクルにおいて2つのnビット・データワードを出力する請求項1の半導体チップ
  3. 論理回路は、所与のクロックサイクルの立上り端縁部で第1のnビット・データワードを、また所与のクロックサイクルの立下り端縁部で第2のnビット・データワードを出力する請求項1の半導体チップ
  4. DDR SDRAM/SGRAMは、偶数のワードアドレスでスタートしてカウントアップ(インクリメント)するため、取り出される第2のデータワードは、第1のデータワードと同じメモリ場所からとなる請求項1の半導体チップ。
  5. DDR SDRAM/SGRAMは、奇数のワードアドレスでスタートしてカウントダウン(デクリメント)するため、取り出される第2のデータワードは、第1のデータワードと同じメモリ場所からとなる請求項1の半導体チップ。
  6. 半導体チップ上のメモリにフルページ・バースト・アクセスする方法であって、
    バースト・アクセスのための開始メモリアドレスが偶数か奇数かを判定し、
    開始メモリアドレスが偶数であると判定されると、クロックサイクルの第1の端縁部において偶数のメモリアドレス2nに、そして、クロックサイクルの第2の端縁部において奇数のメモリアドレス2n+1にアクセスし、
    開始メモリアドレスが奇数であると判定されると、クロックサイクルの第1の端縁部において奇数のメモリアドレス2n+1に、そして、クロックサイクルの第2の端縁部において偶数のメモリアドレス2nにアクセスし、
    DDRデバイスの先取り性により課される制限に反することがないように、フルページ・バースト・アクセスにおいてプログラム可能な数の場所に順次アクセスするステップより成るフルページ・バースト・アクセス方法。
  7. 偶数のメモリアドレス2nと奇数のメモリアドレス2n+1へのアクセスは、2つのnビットワードを記憶するように構成された1つのメモリ場所における偶数のメモリアドレスと奇数のメモリアドレスへのアクセスを含む請求項6の方法。
  8. 奇数のメモリアドレス2n+1と偶数のメモリアドレス2nへのアクセスは、2つのnビットワードを記憶するように構成された1つのメモリ場所における偶数のメモリアドレスと奇数のメモリアドレスへのアクセスを含む請求項6の方法。
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