JP3779160B2 - Ｄｄｒｓｄｒａｍ／ｓｇｒａｍのフルページ・インクリメント／デクリメント・バースト方式 - Google Patents
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Description
【０００１】
【発明の分野】
本発明は、一般的に、デュアル・データ・レート（ＤＤＲ）メモリに関し、さらに詳細には、かかるメモリのフルページ・インクリメント／デクリメント・バースト方式に関する。
【０００２】
【発明の背景】
パソコンのようなコンピュータの高グラフィックス性アプリケーションに対する人気が高まっている。かかるアプリケーションには、ハイエンドのコンピュータ支援作図（ＣＡＤ）アプリケーション、ゲーム、リアルタイム・ビデオ・アプリケーション及び他のアプリケーションが含まれる。これらのアプリケーションが複雑になればなるほど、グラフィックスを高速度で実行することが、それらを使用するコンピュータに必要とされる。加えて、コンピュータのスクリーンの典型的な解像度が６４０×４８０ピクセル（水平×垂直）から８００×６００、１０２４×７６８及びそれ以上に増加し、ピクセル毎のカラー情報が２ビットから２４ビット、３０ビット及びそれ以上に増加するにつれて、グラフィックスを高速度で実行するためにコンピュータに課せられる処理条件がますます厳しくなっている。
【０００３】
典型的なコンピュータは、ディスプレイ装置におけるグラフィックの表示を支援するために、グラフィックス・カード（ビデオカード、グラフィック・アクセラレーター・カードまたはディスプレイ・アダプタとしても知られる）を用いている。グラフィックス・カードは通常、グラフィックス実行のために特製された特殊なプロセッサだけでなく、フレームとして知られる１つの完全なスクリーン分のグラフィックス情報をグラフィックス・カードで貯蔵できるように１、２、４、８、１６メガバイトまたはそれ以上の大きさのメモリを備えている。従って、このメモリは、一般的に、グラフィックス・カードのフレーム・バッファとして知られている。グラフィックス「カード」は、コンピュータのマザーボード上の単一チップ内に集積化することも可能である。グラフィックス・カードと、恐らく他の部品とが、コンピュータのグラフィックス・サブシステムを構成する。
【０００４】
グラフィックス・カードのメモリは、最初は、より一般的な情報を格納するためにコンピュータのプロセッサが用いるタイプのような標準型ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であった。従って、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）の導入のように速度を増加させるメモリ性能の改善が進行するにつれて、それらのグラフィックス・カードへの使用が普通になっている。しかしながら、グラフィックスの実行に対する特別な条件により、ＳＤＲＡＭと類似であるが、グラフィックス・カードと共用されるグラフィックス強化特性を備えた、同期グラフィックス・ランダム・アクセス・メモリ（ＳＧＲＡＭ）のような、専用メモリが最終的に必要となった。しかしながら、グラフィックス・カード内のさらに高速のメモリに対する必要性は、依然として減少していない。
【０００５】
従って、グラフィックス・カードの製造者は、グラフィックス・サブシステムの性能を向上させるために、Rambus, Inc. of Mountain View, CaliforniaのラムバスＤＲＡＭ（ダイレクトＲＰＲＡＭとしても知られる）のような新技術に注目している。しかしながら、グラフィックス・カード内でのラムバスＤＲＡＭの使用は、それがRambus, Inc.が支配する閉鎖的な規格に基づくものであり、Rambus, Inc.へのロイヤリティーの支払いが必要であるため、限られている。従って、製造者は、オープンな規格の他の技術に目を向けようとしている。
【０００６】
かかるメモリの１つのタイプは、ダブル・データ・レート（ＤＤＲ）ＤＲＡＭである。ＤＤＲ ＤＲＡＭは、その名の通り、１つのクロックサイクル内で２つのデータアクセスを可能にして、即ち、各クロックサイクルの立上り及び立下り端縁部の両方でメモリのデータを読取れるようにして、性能を向上させるものである。ＤＤＲメモリの思想がＳＤＲＡＭ、特にＳＧＲＡＭに採用された結果、ＤＤＲ ＳＤＲＡＭ及びＤＤＲ ＳＧＲＡＭが生まれた。かかるメモリは、グラフィックス性能を改善する１つの方法として、グラフィックス・カードの設計者の強い関心を惹いている。
【０００７】
しかしながら、従来技術のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭの欠点は、一般的に、フルページ・バースト能力がない点にある（一般的に、メモリのバースト動作は、メモリの連続場所に記憶された所与の数のデータ（例えば、フルページの記憶データ）を取り出す動作として定義され、これにより、最終的に、データが高速度で取り出せるようになるため、「バースト」の用語が使われている）。これは、ＤＤＲデバイスの先取り性の制限による。即ち、ＤＤＲデバイスでは、所与のクロックサイクルの間、ビット長がそれぞれｎの２つのデータワードが取り出されるため、次の場所に移動できる前に、論理回路によりアドレスされたメモリの同一場所からこれら２つのワードを取り出す必要がある。これは偶数の開始ワードアドレスでスタートするフルページ・インクリメント・バーストでは受け入れ可能であるが、その理由は、取り出される第２のデータワードもメモリ内の第１のデータワードと同一の場所に依然として存在するからである。しかしながら、開始ワードアドレスが奇数であるフルページ・インクリメント・バーストは、取り出される第２のデータが論理回路によりアドレスされる第１のデータワードと同一の場所に必ずしも存在せず、ＤＤＲデバイスの先取り性の制限に反するため、うまくいかない。
【０００８】
米国特許第５，８６７，４４６号は、バース・トモードを有する同期ＤＲＡＭを開示している。ダブル・データ・レートＳＤＲＡＭは、Cosoroaba, A B, "Double Data Rate Synchronous DRAMs in High Performance Applications", Wescon Conference, US IEEE Ctr. Hoes Lane, no. Ann. Conf. Pro., 4 November 1997, pages 387-391, XP000846617 ISSN: 1044-6036から知られている。
従って、バースト能力を有するＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭが要望されている。上記及び他の理由により、本発明に対する要望がある。
【０００９】
【発明の概要】
上記の欠点及び問題点は、以下の説明を読めば理解できるように、本発明により克服される。本発明は、デュアル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（ＳＧＲＡＭ）に関する。１つの実施例において、このＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、メモリアレイと、それに結合された論理回路とを有する。メモリアレイは、偶数及び奇数のワードアドレスによりアドレス可能である。論理回路は、偶数のワードアドレスでスタートしてアレイにアクセスするバースト・インクリメント・モードと、奇数のワードアドレスでスタートしてアレイにアクセスするバースト・デクリメント・モードとを有する。
【００１０】
従って、本発明は、従来技術にない利点を提供する。本発明によるＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、偶数のワードアドレスでスタートする時バースト・インクリメント・モードで、また、奇数のワードアドレスでスタートする時バースト・デクリメント・モードで動作することができる。従って、ＤＤＲデバイスの先取り性により課される制限に反することはない。偶数のワードアドレスでスタートすると、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭはカウントアップ（インクリメント）するため、取り出される第２のデータワードは、論理回路によりアドレスされた第１のデータワードと同じメモリ場所からであり、一方、奇数のワードアドレスでスタートすると、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭはカウントダウン（デクリメント）するため、第２のワードは、論理回路によりアドレスされた第１のデータワードと同じメモリ場所から取り出される。
【００１１】
本発明は、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭと、メモリデバイスと、グラフィックス・カードと、種々の範囲のコンピュータ及び方法を包含する。本発明のさらに別の実施例、利点及び局面は、以下の詳細な説明を図面を参照しながら読むと理解されるであろう。
【００１２】
【実施例の詳細な説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなく構造的、論理的及び電気的な設計変更を行うことができる。従って、以下の詳細な説明は限定的な意味に解すべきでなく、本発明の範囲は、頭書の特許請求の範囲と、特許請求の範囲が当然受けるべき均等物の全範囲とにより規定される。
【００１３】
本発明は、フルページ・インクリメント／デクリメント・バースト・モードを有するデュアル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリを提供する。まず最初に図１を参照すると、該図は、本発明の一実施例によるデュアル・モードＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭのブロック図を示す。ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ１００はメモリデバイス１０２を有するが、本発明はそれに限定されない。
【００１４】
メモリデバイス１０２は、メモリアレイ１０４と、論理回路１０６と、外部からデバイス１０２へ接続するためのライン１１０と、論理回路１０６をアレイ１０４に結合するライン１１２とを有する。アレイ１０４は、後述するように、偶数と奇数のワードアドレスによりアドレス可能なメモリセルを有する。メモリセルは、図１には特に図示しないがこの実施例のライン１１０及び／または１１２の一部であり得るアドレスライン上のアドレス信号に応答して、アクセスされる。論理回路１０６は、入出力バッファ、制御回路、アドレスデコーダなどのような、当業者であれば理解できる回路を有する。特に、この論理回路は、フルページ・バースト・モードを設定できるような、即ち、所与のバンクの所与の行（ページ）のメモリ場所の全部または一部に所与の開始アドレスから逐次アクセスできるようにする制御論理回路を有する。この実施例のライン１１０及び１１２はまた、クロック（ＣＬＫ）、行アクセス・ストローブ（ＲＡＳ*），列アクセス・ストローブ（ＣＡＳ*）、書きこみイネーブル（ＷＥ*）、及びクロックイネーブル（ＣＫＥ）を含む（これらに限定されない）制御信号に応答するラインを含むことがある。デバイス１０２はまた、メモリアレイから読取ったデータワードを受取ることができるレジスタを含むことがある。
【００１５】
さらに詳細には、アレイ１０４内の各メモリ場所は、２ｎビットを含む。各メモリ場所は、バンクアドレス、行アドレス及び列アドレスの組み合わせである固有アドレスを有する。読取りのアクセスを行うために、２ｎビットの所与のデータワードが、読取りラッチ（図１に図示せず）に続く出力マルチプレクサで、２つのｎビット・データワードに分離される。ｎビットのワードは、一度に１つずつ、デバイスのデータＩ／Ｏ（ＤＱ）端子へ転送される。転送の順序はラインＣＡ０により決まる。ＣＡ０が論理レベル０の時選択されるワードは偶数ワードと考えられる（あるいは、ＣＡ０＝０の任意のアドレスは偶数ワードアドレス）ＣＡ０が論理レベル１の時選択されるワードは、奇数ワードと考えられる（あるいは、ＣＡ０＝１の任意のアドレスは奇数ワードアドレス）。書込みのアクセスを行うために、２つのｎビット・ワードはデバイスのＤＱ端子を介して、一度に１つずつ、入力され、２つの並列入力レジスタに蓄積される。これらのレジスタの出力は、アレイのメモリ場所に書込まれる単一の２ｎビットワードを形成するために結合される。レジスタへのローディングの順序（偶数の後、奇数または奇数の後、偶数）はそれぞれ、ＣＡ０＝０またはＣＡ０＝１により決まる。
【００１６】
従って、上述した奇数と偶数のワードアドレス方式は、論理回路（入力レジスタ及び出力マルチプレクサ）に適用されるものであり、メモリアレイには必ずしも適用されない。従って、本明細書に用いる用語「ワードアドレス」は、アレイの論理アドレスであって、必ずしも物理的アドレスでない、完全なアドレスＣＡ７―ＣＡ０を定義する。即ち、ＣＡ０を介して選択される２つのワードはアレイ内において個々に選択可能でない。
【００１７】
本発明の実施例の動作を、２つの２ｎビットメモリ場所を示す図２を参照してさらに詳細に説明する。該図において、それぞれのメモリ場所は、本発明の実施例を受入れ易い長さｎの２つのデータワードを有する。即ち、２ｎビットの２つのメモリ場所１５０、１５２が存在する。メモリ１５０は、ｎビットの２つのワード、即ち偶数ワードアドレスによりアドレス可能と定義された第１のワード１５４と、奇数ワードアドレスによりアドレス可能と定義された第２のワード１５６とを有する。メモリ場所１５２も、ｎビットの２つのワードを有し、それらは偶数ワードアドレスによりアドレス可能と定義された第１のワード１５８と、奇数ワードアドレスによりアドレス可能と定義された第２のワード１６０とより成る。この実施例では、ｎ＝３２ビットであるため、各メモリ場所１５０、１５２は６４ビットを有し、各メモリ場所１５０、１５２は３２ビットの２つのワードを有する。
【００１８】
従って、第１のデータワード１５４が存在するメモリ場所でスタートする（そのため、ワード１５４は、例えばクロックサイクルの立上り端縁部で取り出される）フルページ・インクリメント・バースト動作が設定される場合、取り出される。第２のワードは、第２のデータワード１５６である（例えば、クロックサイクルの立下り端縁部で取り出される）。このようにして、ＤＤＲメモリの先取り性により課される制限が保持される。即ち、メモリ場所１５２へ移動する前に、同一のメモリ場所１５０のデータワード１５４、１５６が共に取り出される。同様に、第２のデータワード１６０が存在するメモリ場所においてフルページ・デクリメント・バースト動作が設定され、そのため、例えば、ワード１６０がクロックサイクルの立上り端縁部で取り出される場合、第２のデータワードとして第１のデータワード１５８が（例えば、クロックサイクルの立下り端縁部において）取り出される。このようにして、ＤＤＲメモリの先取り性により課される制限が依然として保持される。即ち、同一のメモリ場所のデータワード１６０及び１５８が共に、メモリ場所１５０へ移動する前に取り出される。奇数のワードアドレスに対してデクリメント動作を、また偶数のワードアドレスに対してインクリメント動作を行うことにより、本発明の実施例は、ＤＤＲメモリの先取り性の違反が起こらないようにする。
【００１９】
図７（ａ）及び７（ｂ）は、本発明の一実施例によるＤＤＲ ＳＧＲＡＭを示す詳細図である。ＤＤＲ ＳＧＲＡＭ３００は、１６，７７７，２１６ビットを含む１６メガビット（Ｍｂ）の高速相補型金属酸化物半導体（ＣＭＯＳ）ダイナミック・ランダム・アクセス・メモリである。このメモリは、４，１９４，３０４ビットの各バンク７０２ａ、７０２ｂ、７０２ｃ、７０２ｄが５１２行×２５６ワード×３２ビットとして構成された４バンクＤＲＡＭの内部構成を有する。
【００２０】
ＤＤＲ ＳＧＲＡＭ７００は、高速動作を得るための内部パイプラインＤＤＲアーキテクチャーを用いている。このＤＤＲアーキテクチャーは、基本的には、２ｎ先取りアーキテクチャーであり、入出力（Ｉ／Ｏ）ピン７０４においてクロックサイクル毎に２つのデータワードを転送するインターフェイスを備えている。ＳＧＲＡＭ７００への単一の読取りまたは書込みアクセスは、内部ＤＲＡＭコア７０６における１クロックサイクルで６４ビットのデータ転送と、Ｉ／Ｏピン７０４における半クロックサイクルで２つの対応する３２ビットのデータ転送とより成る。
【００２１】
Ｉ／Ｏピン７０４の一部である双方向データストローブ（ＤＱＳ）は、レシーバにおけるデータ捕捉に用いるために、データと共に外部へ転送される。ＤＱＳは、読取り時ＳＧＲＡＭ７００により送信され、書込み時メモリコントローラ（図３ａまたは３ｂに図示せず）により送信される断続的なストローブ信号である。ＤＱＳは、読取り時はデータに端縁部が整列し、また書込み時はデータに中心が整列する。
【００２２】
ＳＧＲＡＭ７００は、差動クロック（ＣＬＫ、ＣＬＫ＃、制御ピン７００の一部）により動作する（ＨＩＧＨになるＣＬＫと、ＬＯＷになるＣＬＫ＃の交差を、ＣＬＫの正の端縁部と呼ぶ）。コマンド（制御ピン７０８上のアドレス及び制御信号）は、ＣＬＫの正の端縁部毎に記憶される。入力データは、ＤＱＳ（Ｉ／Ｏピン７０４の一部）の両端縁部で記憶され、出力データは、ＤＱＳの両端縁部だけでなくＣＬＫの両端縁部に対して比較される。
【００２３】
ＤＤＲ ＳＧＲＡＭ７００への読取り及び書込みアクセスは、バースト方式であり、アクセスは選択した場所でスタートし、プログラムされたシーケンスでプログラムされた数の場所につき継続される。アクセスはＡＣＴＩＶＥコマンドの記憶と共に開始され、その後ＲＥＡＤ、ＷＲＩＴＥまたはＢＬＯＣＫ ＷＲＩＴＥコマンドが続く。ＡＣＴＩＶＥコマンドと同時に記憶されるアドレスビットを用いて、バンク及び行論理回路７１２を介して、アクセスすべきバンク及び行が選択される（バンク及び行ピン７１０において、ＢＡ０、ＢＡ１はバンクを選択し、Ａ０−Ａ８は行を選択する）。読取りまたは書込みコマンドと同時に記憶されるアドレスビットを用いて、バースト・アクセスのための開始ワード場所が選択される。
【００２４】
ＳＧＲＡＭ７００は、２、４または８個の場所、またはフルページのプログラム可能な書込みまたは読取りバースト長を与える。バースト・シーケンスの終わりに開始される自己調時された行プリチャージを行うために、自動プリチャージ機能をイネーブルすることができる。
【００２５】
標準型ＳＧＲＡＭと同様に、ＳＧＲＡＭ７００は、同時動作を可能にし、それにより行プリチャージ及びアクチベーション時間を隠すことにより高い実効帯域幅を与えるパイプライン・マルチバンク・アーキテクチャーを有する。
【００２６】
ＤＤＲ ＳＧＲＡＭ７００は、構成上、そして１６列のブロック書込み及びフルページ・バースト能力を有する点で、ＤＤＲ ＳＤＲＡＭと異なる。即ち、４バンク・パイプライン・アーキテクチャーをその付加的なグラフィックス機能と組み合わせると、高性能のグラフィックス・アプリケーションまたは他の大きい帯域幅のアプリケーションによく合ったデバイスが得られる。
【００２７】
ＤＤＲ ＳＧＲＡＭ７００は、一実施例において、２．５ボルトの低電力メモリシステムとして動作させるよう設計することができる。電力節減用パワーダウン・モードと共に、自動リフレッシュ・モードを設けることが可能である。全ての入力は、当該技術分野で知られたthe Joint Electronic Device Engineering Council (JEDECC) Standard for SSTL_2とコンパチブルである。全ての出力も、当該技術分野で知られているように、SSTL_2とコンパチブルである。
【００２８】
図７（ａ）及び７（ｂ）に示すように、ＤＤＲ ＳＧＲＡＭ７００は、アドレスカウンタ／ラッチ７５０を有する。このカウンタ／ラッチ７５０を、ここで参照する図７（ｃ）にさらに詳細に示す。読取りまたは書込みコマンドを加えると、読取りまたは書込みコマンドと共にライン７５２上へ外部から供給されるアドレス情報が、カウンタ／ラッチ７５０において（ＬＯＡＤ信号７５４の制御下で）捕捉される。１ビットのラッチ７５８にはＡ０が捕捉され、また７ビットのカウンタ７５６にはＡ１−Ａ７が保持される。Ａ０はバースト全体についてラッチ７５８に保持される。Ａ０はさらにカウンタ７５６へ送られて、カウンタがカウントアップ（インクリメント）またはカウントダウン（デクリメント）すべきかを制御する。Ａ０はまた、Ｉ／０マルチプレクサ制御回路７６０へ送られ、この回路は制御信号を入力レジスタセレクト及び出力マルチプレクサへ送る。Ａ０が０の場合、ＣＡ０は０１０１０１のようであり、またＡ０が１の場合、ＣＡ０は１０１０１０のようである。即ち、ＣＬＫの１つのバージョン、またはＣＬＫの反転バージョンである。この信号は、半クロック期間毎に変化する（即ち、ＤＤＲデバイスの特性の一部である２ｘクロックレートで）変化することに注意されたい。
【００２９】
７ビット・カウンタ７５６は、ＣＮＴＣＬＫサイクル毎に一度ＣＡ１−ＣＡ７の変化を出力し、ＣＮＴＣＬＫは、デバイスの主なＣＬＫ信号と同じ周波数を有するため、列デコーダへの入力は１×クロックレートで変化する。当業者であればわかるように、他の制御信号を用いて他のバースト長及びシーケンスを制御してもよい。
【００３０】
次に図３を参照して、該図は、本発明の実施例による方法を示すフローチャートである。図３の方法は、図１及び２に関連して説明したＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭのような本発明によるＳＤＲＡＭ／ＳＧＲＡＭにより実行可能である。２００において、フルページ・バースト・モードのようなバースト・モードが設定される。２０２において、設定した開始ワードアドレスが偶数であるか奇数であるかが判定され、偶数であれば２０４へ進んで、メモリ動作がインクリメント・バースト・モードへ切り替えられ、また奇数であれば２０６へ進んで、メモリ動作がデクリメント・バースト・モードへ切り替えられる。
【００３１】
２０４のインクリメント・バースト・モードでは、メモリは２ａと書くことができる偶数のワードアドレスで、クロックサイクルの立上り端縁部においてアクセスされる。この実施例において、これは、メモリ場所２ａにおける２ｎビット・ワードを取り出し、第１のｎビット・ワード２ａを、出力マルチプレクサを介して、クロックサイクルの立上り端縁部と同時に出力し、その後、第２のｎビット・ワード２ａ＋１を、２０８において、クロックサイクルの立下り端縁部と同時に出力することを必要とする。
【００３２】
２０６のデクリメント・バースト・モードでは、メモリは、２ａ＋１と書くことができる奇数のワードアドレスで、クロックサイクルの立上り端縁部においてアクセスされる。この実施例において、これは、メモリ場所２ａの２ｎビット・ワードを取り出し、第２のｎビットワード２ａ＋１を、出力マルチプレクサを介して、クロックサイクルの立上り端縁部と同時に出力し、その後、２１０において、第１のｎビットワード２ａを、クロックサイクルの立下り端縁部と同時に出力することを要する。
【００３３】
本発明のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、コンピュータのグラフィックス（またはビデオ）カード（またはコントローラ）及びグラフィックス・サブシステムのような種々のデバイスに利用できる。図４を参照して、該図は本発明の一実施例によるグラフィックス・カードを示す。グラフィックス・カード４００は、エッジ・コネクタ４０２と、グラフィックス・プロセッサ４０４と、デュアル・モードＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６と、プロセッサ４０４をＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６に接続するライン４０８とを有する。本発明はエッジ・コネクタ４０２に限定されず、当業者であれば理解できるように、エッジ・コネクタは、コンピュータの対応スロットにカード４００を差し込むものである。従って、コネクタ４０２は、アドバンスト・グラフィックス・ポート（ＡＧＰ）、周辺機器相互接続方式（ＰＣＩ）、業界規格アーキテクチャー（ＩＳＡ）などのような種々のコネクタ−スロット規格に従うことができる。
【００３４】
同様に、本発明は、プロセッサ４０４にも限定されない。このプロセッサ４０４は、コネクタ４０２を介して、カードが接続される、またはその一部であるコンピュータまたはグラフィックス・サブシステムからデータ及びコマンドを受信すると、それに応答してコンピュータ・ディスプレイ上にグラフィックスを表示する。プロセッサ４０４は、この点で、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６を用いて、例えば、ビデオ画像の完全フレームを蓄積する（従って、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６は、フレーム・バッファとして働く）。
【００３５】
図５を参照して、該図は、本発明の実施例を実現できるコンピュータを示す。コンピュータ６１０は、ディスプレイ装置６１２、ポインティング装置６１４及びキーボード６１６と作動的に結合されている。コンピュータ６１０は、プロセッサ、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリー・メモリ（ＲＯＭ）及びハードディスク・ドライブ、フロッピーディスク・ドライブ（フロッピーディスクが挿入できる）、コンパクトディスク・リード・オンリー・メモリ（ＣＤ−ＲＯＭ）プレイヤー（ＣＤ−ＲＯＭが挿入できる）及びテープ・カートリッジ・ドライブのような１またはそれ以上の記憶装置を有する。メモリ、ハードディスク・ドライブ、フロッピーディスクなどは、コンピュータが読取ることのできるメディアである。コンピュータ上で走るコンピュータ・プログラムは、コンピュータが読取り可能なメディアからプロセッサにより実行される。本発明は、いかなるタイプのコンピュータ６１１にも特に限定されない。
【００３６】
ディスプレイ装置６１２は、コンピュータのユーザーが見ることのできるように、情報を表示する。本発明は、いかなる特定タイプのディスプレイ装置６１２に限定されない。かかるディスプレイ装置には、陰極線管（ＣＲＴ）ディスプレイ（モニター）だけでなく、液晶ディスプレイ（ＬＣＤ）のようなフラットパネル・ディスプレイが含まれる。ディスプレイ装置６１２は、コンピュータに結合されたコンピュータ６１０のグラフィックス・サブシステム（図６に図示せず）により制御され、サブシステムが、ディスプレイ装置６１２上にグラフィックス情報を表示する。グラフィックス・サブシステムは、図１に示すような本発明のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭを含む。
【００３７】
ポインティング装置６１４は、グラフィックス・ユーザー・インターフェイスにより提供される、コンピュータ上を走るスクリーンポインタの制御を可能にする。本発明は、いかなる特定タイプのポインティング装置６１４にも限定されない。かかるポインティング装置には、マウス、タッチパッド、トラックボール、遠隔制御及びポイントスティックが含まれる。最後に、キーボード６１６は、当該技術分野において知られるように、コンピュータ６１０へのテキスト情報の入力を可能にするが、本発明はいかなる特定タイプのキーボードにも限定されない。
【００３８】
最後に、図６を参照して、該図は、本発明の実施例によるシステムを示す。このシステムは、プロセッサ６００とメモリ６０２を含む。プロセッサ６００は、本発明により制約されない。プロセッサ６００は、メモリ６０２を利用する。メモリ６０２は本発明の実施例のものであり、図１に示す１つの実施例のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭでよい。
【００３９】
本発明は、図６のシステムの機能または意図した目的に限定されない。本願において説明したように、かかる目的の１つは、コンピュータによるグラフィックスの処理である。システムの他の機能には、テレビジョン受像機及び高画質テレビジョン（ＨＤＴＶ）受像機のためのセット・トップ・ボックスが含まれる。本発明はそれらに限定されない。これらの目的だけでなく、他の目的に対して意図されたシステムでは、プロセッサ６００及びメモリ６０２だけでなく他の構成要素を含むことがある。かかる他の構成要素は、当該技術分野において知られているように、また当業者であれば理解できるように、用途により異なる。
【００４０】
当業者は、本発明の広い用途を容易に理解できるであろう。例えば、また限定の意図はないが、図６のプロセッサ６００とメモリ６０２を単一チップ上に形成し、メモリを本発明のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭにすることができる。他の用途において、本発明のメモリをグラフィックス・コントローラのような広い範囲の集積回路に埋め込み、これをまた単一チップのコンピュータ集積回路のような大型回路に埋め込むことも可能である。本発明のメモリを埋め込むのは、この技術が意図した用途であり、当業者は、頭書の特許請求の範囲から逸脱することなく、他の埋め込み方式のオプションが存在することがわかるであろう。さらに、本発明は、メモリデバイスに見られる他の特徴とコンパチブルであるように実現可能である。
【００４１】
ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭについて説明した。特定の実施例を図示説明したが、当業者は、図示した特定の実施例の代わりに、同一目的を達成するように設計された任意の構成のものを使用できることがわかるであろう。本願は、本発明の任意の変形例または設計変更を包含するものと意図されている。従って、本発明は頭書の特許請求の範囲及びその均等物によってのみ限定されることを意図されている。
【図面の簡単な説明】
【図１】 図１は、本発明の一実施例によるＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭのブロック図である。
【図２】 図２は、本発明の実施例の実現に好適であり、各々が長さｎのデータワードより成る２つの２ｎビット・メモリ場所を示す図である。
【図３】 図３は、本発明の実施例による方法のフローチャートである。
【図４】 図４は、本発明の実施例によるグラフィックス・カードを示す。
【図５】 図５は、本発明の実施例を実現するコンピュータを示す。
【図６】 図６は、本発明の実施例による別のシステムを示す。
【図７（ａ）】 図７（ａ）は、本発明の実施例による第１の部分を示す図である。
【図７（ｂ）】 図７（ｂ）は、本発明の実施例による第２の部分を示す図である。
【図７（ｃ）】 図７（ｃ）は、本発明の実施例によるアドレス・カウンタ／ラッチをさらに詳細に示す。
【発明の分野】
本発明は、一般的に、デュアル・データ・レート（ＤＤＲ）メモリに関し、さらに詳細には、かかるメモリのフルページ・インクリメント／デクリメント・バースト方式に関する。
【０００２】
【発明の背景】
パソコンのようなコンピュータの高グラフィックス性アプリケーションに対する人気が高まっている。かかるアプリケーションには、ハイエンドのコンピュータ支援作図（ＣＡＤ）アプリケーション、ゲーム、リアルタイム・ビデオ・アプリケーション及び他のアプリケーションが含まれる。これらのアプリケーションが複雑になればなるほど、グラフィックスを高速度で実行することが、それらを使用するコンピュータに必要とされる。加えて、コンピュータのスクリーンの典型的な解像度が６４０×４８０ピクセル（水平×垂直）から８００×６００、１０２４×７６８及びそれ以上に増加し、ピクセル毎のカラー情報が２ビットから２４ビット、３０ビット及びそれ以上に増加するにつれて、グラフィックスを高速度で実行するためにコンピュータに課せられる処理条件がますます厳しくなっている。
【０００３】
典型的なコンピュータは、ディスプレイ装置におけるグラフィックの表示を支援するために、グラフィックス・カード（ビデオカード、グラフィック・アクセラレーター・カードまたはディスプレイ・アダプタとしても知られる）を用いている。グラフィックス・カードは通常、グラフィックス実行のために特製された特殊なプロセッサだけでなく、フレームとして知られる１つの完全なスクリーン分のグラフィックス情報をグラフィックス・カードで貯蔵できるように１、２、４、８、１６メガバイトまたはそれ以上の大きさのメモリを備えている。従って、このメモリは、一般的に、グラフィックス・カードのフレーム・バッファとして知られている。グラフィックス「カード」は、コンピュータのマザーボード上の単一チップ内に集積化することも可能である。グラフィックス・カードと、恐らく他の部品とが、コンピュータのグラフィックス・サブシステムを構成する。
【０００４】
グラフィックス・カードのメモリは、最初は、より一般的な情報を格納するためにコンピュータのプロセッサが用いるタイプのような標準型ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であった。従って、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）の導入のように速度を増加させるメモリ性能の改善が進行するにつれて、それらのグラフィックス・カードへの使用が普通になっている。しかしながら、グラフィックスの実行に対する特別な条件により、ＳＤＲＡＭと類似であるが、グラフィックス・カードと共用されるグラフィックス強化特性を備えた、同期グラフィックス・ランダム・アクセス・メモリ（ＳＧＲＡＭ）のような、専用メモリが最終的に必要となった。しかしながら、グラフィックス・カード内のさらに高速のメモリに対する必要性は、依然として減少していない。
【０００５】
従って、グラフィックス・カードの製造者は、グラフィックス・サブシステムの性能を向上させるために、Rambus, Inc. of Mountain View, CaliforniaのラムバスＤＲＡＭ（ダイレクトＲＰＲＡＭとしても知られる）のような新技術に注目している。しかしながら、グラフィックス・カード内でのラムバスＤＲＡＭの使用は、それがRambus, Inc.が支配する閉鎖的な規格に基づくものであり、Rambus, Inc.へのロイヤリティーの支払いが必要であるため、限られている。従って、製造者は、オープンな規格の他の技術に目を向けようとしている。
【０００６】
かかるメモリの１つのタイプは、ダブル・データ・レート（ＤＤＲ）ＤＲＡＭである。ＤＤＲ ＤＲＡＭは、その名の通り、１つのクロックサイクル内で２つのデータアクセスを可能にして、即ち、各クロックサイクルの立上り及び立下り端縁部の両方でメモリのデータを読取れるようにして、性能を向上させるものである。ＤＤＲメモリの思想がＳＤＲＡＭ、特にＳＧＲＡＭに採用された結果、ＤＤＲ ＳＤＲＡＭ及びＤＤＲ ＳＧＲＡＭが生まれた。かかるメモリは、グラフィックス性能を改善する１つの方法として、グラフィックス・カードの設計者の強い関心を惹いている。
【０００７】
しかしながら、従来技術のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭの欠点は、一般的に、フルページ・バースト能力がない点にある（一般的に、メモリのバースト動作は、メモリの連続場所に記憶された所与の数のデータ（例えば、フルページの記憶データ）を取り出す動作として定義され、これにより、最終的に、データが高速度で取り出せるようになるため、「バースト」の用語が使われている）。これは、ＤＤＲデバイスの先取り性の制限による。即ち、ＤＤＲデバイスでは、所与のクロックサイクルの間、ビット長がそれぞれｎの２つのデータワードが取り出されるため、次の場所に移動できる前に、論理回路によりアドレスされたメモリの同一場所からこれら２つのワードを取り出す必要がある。これは偶数の開始ワードアドレスでスタートするフルページ・インクリメント・バーストでは受け入れ可能であるが、その理由は、取り出される第２のデータワードもメモリ内の第１のデータワードと同一の場所に依然として存在するからである。しかしながら、開始ワードアドレスが奇数であるフルページ・インクリメント・バーストは、取り出される第２のデータが論理回路によりアドレスされる第１のデータワードと同一の場所に必ずしも存在せず、ＤＤＲデバイスの先取り性の制限に反するため、うまくいかない。
【０００８】
米国特許第５，８６７，４４６号は、バース・トモードを有する同期ＤＲＡＭを開示している。ダブル・データ・レートＳＤＲＡＭは、Cosoroaba, A B, "Double Data Rate Synchronous DRAMs in High Performance Applications", Wescon Conference, US IEEE Ctr. Hoes Lane, no. Ann. Conf. Pro., 4 November 1997, pages 387-391, XP000846617 ISSN: 1044-6036から知られている。
従って、バースト能力を有するＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭが要望されている。上記及び他の理由により、本発明に対する要望がある。
【０００９】
【発明の概要】
上記の欠点及び問題点は、以下の説明を読めば理解できるように、本発明により克服される。本発明は、デュアル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリ（ＳＧＲＡＭ）に関する。１つの実施例において、このＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、メモリアレイと、それに結合された論理回路とを有する。メモリアレイは、偶数及び奇数のワードアドレスによりアドレス可能である。論理回路は、偶数のワードアドレスでスタートしてアレイにアクセスするバースト・インクリメント・モードと、奇数のワードアドレスでスタートしてアレイにアクセスするバースト・デクリメント・モードとを有する。
【００１０】
従って、本発明は、従来技術にない利点を提供する。本発明によるＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、偶数のワードアドレスでスタートする時バースト・インクリメント・モードで、また、奇数のワードアドレスでスタートする時バースト・デクリメント・モードで動作することができる。従って、ＤＤＲデバイスの先取り性により課される制限に反することはない。偶数のワードアドレスでスタートすると、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭはカウントアップ（インクリメント）するため、取り出される第２のデータワードは、論理回路によりアドレスされた第１のデータワードと同じメモリ場所からであり、一方、奇数のワードアドレスでスタートすると、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭはカウントダウン（デクリメント）するため、第２のワードは、論理回路によりアドレスされた第１のデータワードと同じメモリ場所から取り出される。
【００１１】
本発明は、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭと、メモリデバイスと、グラフィックス・カードと、種々の範囲のコンピュータ及び方法を包含する。本発明のさらに別の実施例、利点及び局面は、以下の詳細な説明を図面を参照しながら読むと理解されるであろう。
【００１２】
【実施例の詳細な説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなく構造的、論理的及び電気的な設計変更を行うことができる。従って、以下の詳細な説明は限定的な意味に解すべきでなく、本発明の範囲は、頭書の特許請求の範囲と、特許請求の範囲が当然受けるべき均等物の全範囲とにより規定される。
【００１３】
本発明は、フルページ・インクリメント／デクリメント・バースト・モードを有するデュアル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）／同期グラフィック・ランダム・アクセス・メモリを提供する。まず最初に図１を参照すると、該図は、本発明の一実施例によるデュアル・モードＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭのブロック図を示す。ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ１００はメモリデバイス１０２を有するが、本発明はそれに限定されない。
【００１４】
メモリデバイス１０２は、メモリアレイ１０４と、論理回路１０６と、外部からデバイス１０２へ接続するためのライン１１０と、論理回路１０６をアレイ１０４に結合するライン１１２とを有する。アレイ１０４は、後述するように、偶数と奇数のワードアドレスによりアドレス可能なメモリセルを有する。メモリセルは、図１には特に図示しないがこの実施例のライン１１０及び／または１１２の一部であり得るアドレスライン上のアドレス信号に応答して、アクセスされる。論理回路１０６は、入出力バッファ、制御回路、アドレスデコーダなどのような、当業者であれば理解できる回路を有する。特に、この論理回路は、フルページ・バースト・モードを設定できるような、即ち、所与のバンクの所与の行（ページ）のメモリ場所の全部または一部に所与の開始アドレスから逐次アクセスできるようにする制御論理回路を有する。この実施例のライン１１０及び１１２はまた、クロック（ＣＬＫ）、行アクセス・ストローブ（ＲＡＳ*），列アクセス・ストローブ（ＣＡＳ*）、書きこみイネーブル（ＷＥ*）、及びクロックイネーブル（ＣＫＥ）を含む（これらに限定されない）制御信号に応答するラインを含むことがある。デバイス１０２はまた、メモリアレイから読取ったデータワードを受取ることができるレジスタを含むことがある。
【００１５】
さらに詳細には、アレイ１０４内の各メモリ場所は、２ｎビットを含む。各メモリ場所は、バンクアドレス、行アドレス及び列アドレスの組み合わせである固有アドレスを有する。読取りのアクセスを行うために、２ｎビットの所与のデータワードが、読取りラッチ（図１に図示せず）に続く出力マルチプレクサで、２つのｎビット・データワードに分離される。ｎビットのワードは、一度に１つずつ、デバイスのデータＩ／Ｏ（ＤＱ）端子へ転送される。転送の順序はラインＣＡ０により決まる。ＣＡ０が論理レベル０の時選択されるワードは偶数ワードと考えられる（あるいは、ＣＡ０＝０の任意のアドレスは偶数ワードアドレス）ＣＡ０が論理レベル１の時選択されるワードは、奇数ワードと考えられる（あるいは、ＣＡ０＝１の任意のアドレスは奇数ワードアドレス）。書込みのアクセスを行うために、２つのｎビット・ワードはデバイスのＤＱ端子を介して、一度に１つずつ、入力され、２つの並列入力レジスタに蓄積される。これらのレジスタの出力は、アレイのメモリ場所に書込まれる単一の２ｎビットワードを形成するために結合される。レジスタへのローディングの順序（偶数の後、奇数または奇数の後、偶数）はそれぞれ、ＣＡ０＝０またはＣＡ０＝１により決まる。
【００１６】
従って、上述した奇数と偶数のワードアドレス方式は、論理回路（入力レジスタ及び出力マルチプレクサ）に適用されるものであり、メモリアレイには必ずしも適用されない。従って、本明細書に用いる用語「ワードアドレス」は、アレイの論理アドレスであって、必ずしも物理的アドレスでない、完全なアドレスＣＡ７―ＣＡ０を定義する。即ち、ＣＡ０を介して選択される２つのワードはアレイ内において個々に選択可能でない。
【００１７】
本発明の実施例の動作を、２つの２ｎビットメモリ場所を示す図２を参照してさらに詳細に説明する。該図において、それぞれのメモリ場所は、本発明の実施例を受入れ易い長さｎの２つのデータワードを有する。即ち、２ｎビットの２つのメモリ場所１５０、１５２が存在する。メモリ１５０は、ｎビットの２つのワード、即ち偶数ワードアドレスによりアドレス可能と定義された第１のワード１５４と、奇数ワードアドレスによりアドレス可能と定義された第２のワード１５６とを有する。メモリ場所１５２も、ｎビットの２つのワードを有し、それらは偶数ワードアドレスによりアドレス可能と定義された第１のワード１５８と、奇数ワードアドレスによりアドレス可能と定義された第２のワード１６０とより成る。この実施例では、ｎ＝３２ビットであるため、各メモリ場所１５０、１５２は６４ビットを有し、各メモリ場所１５０、１５２は３２ビットの２つのワードを有する。
【００１８】
従って、第１のデータワード１５４が存在するメモリ場所でスタートする（そのため、ワード１５４は、例えばクロックサイクルの立上り端縁部で取り出される）フルページ・インクリメント・バースト動作が設定される場合、取り出される。第２のワードは、第２のデータワード１５６である（例えば、クロックサイクルの立下り端縁部で取り出される）。このようにして、ＤＤＲメモリの先取り性により課される制限が保持される。即ち、メモリ場所１５２へ移動する前に、同一のメモリ場所１５０のデータワード１５４、１５６が共に取り出される。同様に、第２のデータワード１６０が存在するメモリ場所においてフルページ・デクリメント・バースト動作が設定され、そのため、例えば、ワード１６０がクロックサイクルの立上り端縁部で取り出される場合、第２のデータワードとして第１のデータワード１５８が（例えば、クロックサイクルの立下り端縁部において）取り出される。このようにして、ＤＤＲメモリの先取り性により課される制限が依然として保持される。即ち、同一のメモリ場所のデータワード１６０及び１５８が共に、メモリ場所１５０へ移動する前に取り出される。奇数のワードアドレスに対してデクリメント動作を、また偶数のワードアドレスに対してインクリメント動作を行うことにより、本発明の実施例は、ＤＤＲメモリの先取り性の違反が起こらないようにする。
【００１９】
図７（ａ）及び７（ｂ）は、本発明の一実施例によるＤＤＲ ＳＧＲＡＭを示す詳細図である。ＤＤＲ ＳＧＲＡＭ３００は、１６，７７７，２１６ビットを含む１６メガビット（Ｍｂ）の高速相補型金属酸化物半導体（ＣＭＯＳ）ダイナミック・ランダム・アクセス・メモリである。このメモリは、４，１９４，３０４ビットの各バンク７０２ａ、７０２ｂ、７０２ｃ、７０２ｄが５１２行×２５６ワード×３２ビットとして構成された４バンクＤＲＡＭの内部構成を有する。
【００２０】
ＤＤＲ ＳＧＲＡＭ７００は、高速動作を得るための内部パイプラインＤＤＲアーキテクチャーを用いている。このＤＤＲアーキテクチャーは、基本的には、２ｎ先取りアーキテクチャーであり、入出力（Ｉ／Ｏ）ピン７０４においてクロックサイクル毎に２つのデータワードを転送するインターフェイスを備えている。ＳＧＲＡＭ７００への単一の読取りまたは書込みアクセスは、内部ＤＲＡＭコア７０６における１クロックサイクルで６４ビットのデータ転送と、Ｉ／Ｏピン７０４における半クロックサイクルで２つの対応する３２ビットのデータ転送とより成る。
【００２１】
Ｉ／Ｏピン７０４の一部である双方向データストローブ（ＤＱＳ）は、レシーバにおけるデータ捕捉に用いるために、データと共に外部へ転送される。ＤＱＳは、読取り時ＳＧＲＡＭ７００により送信され、書込み時メモリコントローラ（図３ａまたは３ｂに図示せず）により送信される断続的なストローブ信号である。ＤＱＳは、読取り時はデータに端縁部が整列し、また書込み時はデータに中心が整列する。
【００２２】
ＳＧＲＡＭ７００は、差動クロック（ＣＬＫ、ＣＬＫ＃、制御ピン７００の一部）により動作する（ＨＩＧＨになるＣＬＫと、ＬＯＷになるＣＬＫ＃の交差を、ＣＬＫの正の端縁部と呼ぶ）。コマンド（制御ピン７０８上のアドレス及び制御信号）は、ＣＬＫの正の端縁部毎に記憶される。入力データは、ＤＱＳ（Ｉ／Ｏピン７０４の一部）の両端縁部で記憶され、出力データは、ＤＱＳの両端縁部だけでなくＣＬＫの両端縁部に対して比較される。
【００２３】
ＤＤＲ ＳＧＲＡＭ７００への読取り及び書込みアクセスは、バースト方式であり、アクセスは選択した場所でスタートし、プログラムされたシーケンスでプログラムされた数の場所につき継続される。アクセスはＡＣＴＩＶＥコマンドの記憶と共に開始され、その後ＲＥＡＤ、ＷＲＩＴＥまたはＢＬＯＣＫ ＷＲＩＴＥコマンドが続く。ＡＣＴＩＶＥコマンドと同時に記憶されるアドレスビットを用いて、バンク及び行論理回路７１２を介して、アクセスすべきバンク及び行が選択される（バンク及び行ピン７１０において、ＢＡ０、ＢＡ１はバンクを選択し、Ａ０−Ａ８は行を選択する）。読取りまたは書込みコマンドと同時に記憶されるアドレスビットを用いて、バースト・アクセスのための開始ワード場所が選択される。
【００２４】
ＳＧＲＡＭ７００は、２、４または８個の場所、またはフルページのプログラム可能な書込みまたは読取りバースト長を与える。バースト・シーケンスの終わりに開始される自己調時された行プリチャージを行うために、自動プリチャージ機能をイネーブルすることができる。
【００２５】
標準型ＳＧＲＡＭと同様に、ＳＧＲＡＭ７００は、同時動作を可能にし、それにより行プリチャージ及びアクチベーション時間を隠すことにより高い実効帯域幅を与えるパイプライン・マルチバンク・アーキテクチャーを有する。
【００２６】
ＤＤＲ ＳＧＲＡＭ７００は、構成上、そして１６列のブロック書込み及びフルページ・バースト能力を有する点で、ＤＤＲ ＳＤＲＡＭと異なる。即ち、４バンク・パイプライン・アーキテクチャーをその付加的なグラフィックス機能と組み合わせると、高性能のグラフィックス・アプリケーションまたは他の大きい帯域幅のアプリケーションによく合ったデバイスが得られる。
【００２７】
ＤＤＲ ＳＧＲＡＭ７００は、一実施例において、２．５ボルトの低電力メモリシステムとして動作させるよう設計することができる。電力節減用パワーダウン・モードと共に、自動リフレッシュ・モードを設けることが可能である。全ての入力は、当該技術分野で知られたthe Joint Electronic Device Engineering Council (JEDECC) Standard for SSTL_2とコンパチブルである。全ての出力も、当該技術分野で知られているように、SSTL_2とコンパチブルである。
【００２８】
図７（ａ）及び７（ｂ）に示すように、ＤＤＲ ＳＧＲＡＭ７００は、アドレスカウンタ／ラッチ７５０を有する。このカウンタ／ラッチ７５０を、ここで参照する図７（ｃ）にさらに詳細に示す。読取りまたは書込みコマンドを加えると、読取りまたは書込みコマンドと共にライン７５２上へ外部から供給されるアドレス情報が、カウンタ／ラッチ７５０において（ＬＯＡＤ信号７５４の制御下で）捕捉される。１ビットのラッチ７５８にはＡ０が捕捉され、また７ビットのカウンタ７５６にはＡ１−Ａ７が保持される。Ａ０はバースト全体についてラッチ７５８に保持される。Ａ０はさらにカウンタ７５６へ送られて、カウンタがカウントアップ（インクリメント）またはカウントダウン（デクリメント）すべきかを制御する。Ａ０はまた、Ｉ／０マルチプレクサ制御回路７６０へ送られ、この回路は制御信号を入力レジスタセレクト及び出力マルチプレクサへ送る。Ａ０が０の場合、ＣＡ０は０１０１０１のようであり、またＡ０が１の場合、ＣＡ０は１０１０１０のようである。即ち、ＣＬＫの１つのバージョン、またはＣＬＫの反転バージョンである。この信号は、半クロック期間毎に変化する（即ち、ＤＤＲデバイスの特性の一部である２ｘクロックレートで）変化することに注意されたい。
【００２９】
７ビット・カウンタ７５６は、ＣＮＴＣＬＫサイクル毎に一度ＣＡ１−ＣＡ７の変化を出力し、ＣＮＴＣＬＫは、デバイスの主なＣＬＫ信号と同じ周波数を有するため、列デコーダへの入力は１×クロックレートで変化する。当業者であればわかるように、他の制御信号を用いて他のバースト長及びシーケンスを制御してもよい。
【００３０】
次に図３を参照して、該図は、本発明の実施例による方法を示すフローチャートである。図３の方法は、図１及び２に関連して説明したＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭのような本発明によるＳＤＲＡＭ／ＳＧＲＡＭにより実行可能である。２００において、フルページ・バースト・モードのようなバースト・モードが設定される。２０２において、設定した開始ワードアドレスが偶数であるか奇数であるかが判定され、偶数であれば２０４へ進んで、メモリ動作がインクリメント・バースト・モードへ切り替えられ、また奇数であれば２０６へ進んで、メモリ動作がデクリメント・バースト・モードへ切り替えられる。
【００３１】
２０４のインクリメント・バースト・モードでは、メモリは２ａと書くことができる偶数のワードアドレスで、クロックサイクルの立上り端縁部においてアクセスされる。この実施例において、これは、メモリ場所２ａにおける２ｎビット・ワードを取り出し、第１のｎビット・ワード２ａを、出力マルチプレクサを介して、クロックサイクルの立上り端縁部と同時に出力し、その後、第２のｎビット・ワード２ａ＋１を、２０８において、クロックサイクルの立下り端縁部と同時に出力することを必要とする。
【００３２】
２０６のデクリメント・バースト・モードでは、メモリは、２ａ＋１と書くことができる奇数のワードアドレスで、クロックサイクルの立上り端縁部においてアクセスされる。この実施例において、これは、メモリ場所２ａの２ｎビット・ワードを取り出し、第２のｎビットワード２ａ＋１を、出力マルチプレクサを介して、クロックサイクルの立上り端縁部と同時に出力し、その後、２１０において、第１のｎビットワード２ａを、クロックサイクルの立下り端縁部と同時に出力することを要する。
【００３３】
本発明のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、コンピュータのグラフィックス（またはビデオ）カード（またはコントローラ）及びグラフィックス・サブシステムのような種々のデバイスに利用できる。図４を参照して、該図は本発明の一実施例によるグラフィックス・カードを示す。グラフィックス・カード４００は、エッジ・コネクタ４０２と、グラフィックス・プロセッサ４０４と、デュアル・モードＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６と、プロセッサ４０４をＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６に接続するライン４０８とを有する。本発明はエッジ・コネクタ４０２に限定されず、当業者であれば理解できるように、エッジ・コネクタは、コンピュータの対応スロットにカード４００を差し込むものである。従って、コネクタ４０２は、アドバンスト・グラフィックス・ポート（ＡＧＰ）、周辺機器相互接続方式（ＰＣＩ）、業界規格アーキテクチャー（ＩＳＡ）などのような種々のコネクタ−スロット規格に従うことができる。
【００３４】
同様に、本発明は、プロセッサ４０４にも限定されない。このプロセッサ４０４は、コネクタ４０２を介して、カードが接続される、またはその一部であるコンピュータまたはグラフィックス・サブシステムからデータ及びコマンドを受信すると、それに応答してコンピュータ・ディスプレイ上にグラフィックスを表示する。プロセッサ４０４は、この点で、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６を用いて、例えば、ビデオ画像の完全フレームを蓄積する（従って、ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ４０６は、フレーム・バッファとして働く）。
【００３５】
図５を参照して、該図は、本発明の実施例を実現できるコンピュータを示す。コンピュータ６１０は、ディスプレイ装置６１２、ポインティング装置６１４及びキーボード６１６と作動的に結合されている。コンピュータ６１０は、プロセッサ、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリー・メモリ（ＲＯＭ）及びハードディスク・ドライブ、フロッピーディスク・ドライブ（フロッピーディスクが挿入できる）、コンパクトディスク・リード・オンリー・メモリ（ＣＤ−ＲＯＭ）プレイヤー（ＣＤ−ＲＯＭが挿入できる）及びテープ・カートリッジ・ドライブのような１またはそれ以上の記憶装置を有する。メモリ、ハードディスク・ドライブ、フロッピーディスクなどは、コンピュータが読取ることのできるメディアである。コンピュータ上で走るコンピュータ・プログラムは、コンピュータが読取り可能なメディアからプロセッサにより実行される。本発明は、いかなるタイプのコンピュータ６１１にも特に限定されない。
【００３６】
ディスプレイ装置６１２は、コンピュータのユーザーが見ることのできるように、情報を表示する。本発明は、いかなる特定タイプのディスプレイ装置６１２に限定されない。かかるディスプレイ装置には、陰極線管（ＣＲＴ）ディスプレイ（モニター）だけでなく、液晶ディスプレイ（ＬＣＤ）のようなフラットパネル・ディスプレイが含まれる。ディスプレイ装置６１２は、コンピュータに結合されたコンピュータ６１０のグラフィックス・サブシステム（図６に図示せず）により制御され、サブシステムが、ディスプレイ装置６１２上にグラフィックス情報を表示する。グラフィックス・サブシステムは、図１に示すような本発明のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭを含む。
【００３７】
ポインティング装置６１４は、グラフィックス・ユーザー・インターフェイスにより提供される、コンピュータ上を走るスクリーンポインタの制御を可能にする。本発明は、いかなる特定タイプのポインティング装置６１４にも限定されない。かかるポインティング装置には、マウス、タッチパッド、トラックボール、遠隔制御及びポイントスティックが含まれる。最後に、キーボード６１６は、当該技術分野において知られるように、コンピュータ６１０へのテキスト情報の入力を可能にするが、本発明はいかなる特定タイプのキーボードにも限定されない。
【００３８】
最後に、図６を参照して、該図は、本発明の実施例によるシステムを示す。このシステムは、プロセッサ６００とメモリ６０２を含む。プロセッサ６００は、本発明により制約されない。プロセッサ６００は、メモリ６０２を利用する。メモリ６０２は本発明の実施例のものであり、図１に示す１つの実施例のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭでよい。
【００３９】
本発明は、図６のシステムの機能または意図した目的に限定されない。本願において説明したように、かかる目的の１つは、コンピュータによるグラフィックスの処理である。システムの他の機能には、テレビジョン受像機及び高画質テレビジョン（ＨＤＴＶ）受像機のためのセット・トップ・ボックスが含まれる。本発明はそれらに限定されない。これらの目的だけでなく、他の目的に対して意図されたシステムでは、プロセッサ６００及びメモリ６０２だけでなく他の構成要素を含むことがある。かかる他の構成要素は、当該技術分野において知られているように、また当業者であれば理解できるように、用途により異なる。
【００４０】
当業者は、本発明の広い用途を容易に理解できるであろう。例えば、また限定の意図はないが、図６のプロセッサ６００とメモリ６０２を単一チップ上に形成し、メモリを本発明のＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭにすることができる。他の用途において、本発明のメモリをグラフィックス・コントローラのような広い範囲の集積回路に埋め込み、これをまた単一チップのコンピュータ集積回路のような大型回路に埋め込むことも可能である。本発明のメモリを埋め込むのは、この技術が意図した用途であり、当業者は、頭書の特許請求の範囲から逸脱することなく、他の埋め込み方式のオプションが存在することがわかるであろう。さらに、本発明は、メモリデバイスに見られる他の特徴とコンパチブルであるように実現可能である。
【００４１】
ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭについて説明した。特定の実施例を図示説明したが、当業者は、図示した特定の実施例の代わりに、同一目的を達成するように設計された任意の構成のものを使用できることがわかるであろう。本願は、本発明の任意の変形例または設計変更を包含するものと意図されている。従って、本発明は頭書の特許請求の範囲及びその均等物によってのみ限定されることを意図されている。
【図面の簡単な説明】
【図１】 図１は、本発明の一実施例によるＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭのブロック図である。
【図２】 図２は、本発明の実施例の実現に好適であり、各々が長さｎのデータワードより成る２つの２ｎビット・メモリ場所を示す図である。
【図３】 図３は、本発明の実施例による方法のフローチャートである。
【図４】 図４は、本発明の実施例によるグラフィックス・カードを示す。
【図５】 図５は、本発明の実施例を実現するコンピュータを示す。
【図６】 図６は、本発明の実施例による別のシステムを示す。
【図７（ａ）】 図７（ａ）は、本発明の実施例による第１の部分を示す図である。
【図７（ｂ）】 図７（ｂ）は、本発明の実施例による第２の部分を示す図である。
【図７（ｃ）】 図７（ｃ）は、本発明の実施例によるアドレス・カウンタ／ラッチをさらに詳細に示す。
Claims (8)
- デュアル・データ・レート同期ダイナミック・ランダム・アクセス・メモリ／同期グラフィック・ランダム・アクセス・メモリ（ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭ）を含む半導体チップであって、
偶数及び奇数のワードアドレスによりアドレス可能なメモリアレイと、
メモリアレイに結合され、ＤＤＲデバイスの先取り性により課される制限に反することがないように、偶数のワードアドレスでスタートしてアレイにアクセスするフルページ・インクリメント・バースト・モードと、奇数ワードアドレスでスタートしてアレイにアクセスするフルページ・デクリメント・バースト・モードとを有する論理回路とより成る半導体チップ。 - 論理回路は、所与のクロックサイクルにおいて２つのｎビット・データワードを出力する請求項１の半導体チップ。
- 論理回路は、所与のクロックサイクルの立上り端縁部で第１のｎビット・データワードを、また所与のクロックサイクルの立下り端縁部で第２のｎビット・データワードを出力する請求項１の半導体チップ。
- ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、偶数のワードアドレスでスタートしてカウントアップ（インクリメント）するため、取り出される第２のデータワードは、第１のデータワードと同じメモリ場所からとなる請求項１の半導体チップ。
- ＤＤＲ ＳＤＲＡＭ／ＳＧＲＡＭは、奇数のワードアドレスでスタートしてカウントダウン（デクリメント）するため、取り出される第２のデータワードは、第１のデータワードと同じメモリ場所からとなる請求項１の半導体チップ。
- 半導体チップ上のメモリにフルページ・バースト・アクセスする方法であって、
バースト・アクセスのための開始メモリアドレスが偶数か奇数かを判定し、
開始メモリアドレスが偶数であると判定されると、クロックサイクルの第１の端縁部において偶数のメモリアドレス２ｎに、そして、クロックサイクルの第２の端縁部において奇数のメモリアドレス２ｎ＋１にアクセスし、
開始メモリアドレスが奇数であると判定されると、クロックサイクルの第１の端縁部において奇数のメモリアドレス２ｎ＋１に、そして、クロックサイクルの第２の端縁部において偶数のメモリアドレス２ｎにアクセスし、
ＤＤＲデバイスの先取り性により課される制限に反することがないように、フルページ・バースト・アクセスにおいてプログラム可能な数の場所に順次アクセスするステップより成るフルページ・バースト・アクセス方法。 - 偶数のメモリアドレス２ｎと奇数のメモリアドレス２ｎ＋１へのアクセスは、２つのｎビットワードを記憶するように構成された１つのメモリ場所における偶数のメモリアドレスと奇数のメモリアドレスへのアクセスを含む請求項６の方法。
- 奇数のメモリアドレス２ｎ＋１と偶数のメモリアドレス２ｎへのアクセスは、２つのｎビットワードを記憶するように構成された１つのメモリ場所における偶数のメモリアドレスと奇数のメモリアドレスへのアクセスを含む請求項６の方法。
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