JPH11265315A - 様々なｄｒａｍバンクサイズと複数のインターリービング機構とをサポートする高速でコンパクトなアドレスビット経路指定機構 - Google Patents

Abstract

(57)【要約】 【課題】 様々なメモリサイス゛及びインターリーヒ゛ンク゛機構をサホ゜ー
ト可能なアト゛レス経路指定機構を提供すること。 【解決手段】 一実施例では、フ゜ロセッサから提供されるアト
゛レスヒ゛ットを任意のハ゛ンク、行、又は列ヒ゛ットへ経路指定可能
であり、任意のランクヒ゛ットを生成するために利用可能であ
る。該実施例は、任意のタイフ゜のインターリーヒ゛ンク゛機構並びに
多種多様なDRAMチッフ゜から構成されたメモリモシ゛ュールをサホ゜ートす
る。別の実施態様は、縮小された経路指定機能を用いて
ランクヒ゛ットを生成し、アト゛レスヒ゛ットをハ゛ンク、行、又は列ヒ゛ットの
サフ゛セットへ経路指定して経路指定機能のエンコート゛に4ヒ゛ット以
上を必要としないようにする。第2の実施態様は、マルチキャ
ッシュラインインターリーヒ゛ンク゛、キャッシュ効果インターリーヒ゛ンク゛、及びDRAMヘ
゜ーシ゛インターリーヒ゛ンク゛をサホ゜ートするものとなる。第2実施例は
広範囲にわたるDRAM構成をサホ゜ートする。該実施態様では2
ヒ゛ット程度の小さなDRAMチッフ゜と1キ゛カ゛ヒ゛ット程度の大きなSDR
AMとから構成されるメモリモシ゛ュールがサホ゜ートされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータメモ
リシステムに関し、特に、コンピュータシステム中のメ
モリバンクに対するアドレス信号の経路指定に関する。

【０００２】

【従来の技術】計算技術分野においては、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）にプログラム命令
及びデータを記憶するのが一般的である。最も一般的な
タイプのＤＲＡＭメモリセルは、小型のコンデンサに結
合された単一のトランジスタである。該メモリセルで
は、前記コンデンサにおける電荷の有無によって１デー
タビットが表現される。かかる複数のセルが行と列から
成るアレイに編成される。

【０００３】図１は、2,048行及び2,048列を有する４メ
ガビットメモリアレイ12をベースにした典型的な先行技
術によるメモリチップ10を示すブロック図である。該メ
モリチップ10は、４ビット幅のデータ入出力経路を備え
ている。行デマルチプレクサ15は、11ビット行アドレス
を受信して、メモリアレイ12に供給される行選択信号を
生成する。ページバッファ14は、アレイ12からのデータ
行のための一時記憶バッファの働きをする。列マルチプ
レクサ16は、９ビット列アドレスを受信し、４ビットデ
ータ入出力経路をバッファ14の選択された部分に対して
多重化する。

【０００４】行と列の区別は、メモリアクセスが実施さ
れる方法のため重要なものとなる。ページバッファ14
は、単一のセル行から形成される。該セルは、読み出し
と書き込みの両方のための一時記憶領域として機能す
る。典型的なＤＲＡＭアクセスは、１つの行アクセスサ
イクル、１つ又は２つ以上の列アクセスサイクル、及び
１つの事前充電サイクルから構成される。該事前充電サ
イクルについては、以下で詳述することとする。

【０００５】行アクセスサイクル（ページオープニング
とも呼ばれる）は、行アドレスビットを行デマルチプレ
クサ15に提示して行を選択することにより実施される。
次いで、その行の全内容がページバッファ14に転送され
る。この転送は、並列に実施され、その行の全てのメモ
リセルの内容を空にする。この転送は、各行コンデンサ
にいかなる電荷が存在しようとも、バッファ14へのロー
ドを行う１組の増幅器へと送出することにより実施され
る。該操作はまた、アクセスされた行のコンデンサの内
容を消去する。典型的な先行技術によるＤＲＡＭの場
合、この操作には約30nsを要する。

【０００６】次いで、列アドレスビットを提示して特定
の一列又は一組の列を選択することにより列アクセスサ
イクルが実施され、ページバッファ14との間でのデータ
の読み書きが行われる。該列アクセスサイクル中に、ペ
ージバッファ14は、小さなＲＡＭの働きをする。この操
作に関する典型的なアクセス遅延は、最初の４ビットデ
ータを受信するのに約30nsであり、後続の４ビットデー
タチャンク(chunk)を受信するのに10nsである。当該ペ
ージに対し数回にわたり連続したアクセスを行って異な
る列にアクセスすることにより、行全体の読み書きを極
めて迅速に行うことが可能になる。図１に示すような典
型的な４ビット幅のＤＲＡＭの場合、512回のアクセス
（即ち5.14μs）で2,048ヒ゛ット（即ち256バイト）から成
る１ページ分の読み出しを行うことが可能である。従っ
て、ＤＲＡＭチップ10の帯域幅は、49.8Mbyte／secであ
る。並列をなす少数のＤＲＡＭチップが極めて高い帯域
幅を得る態様は、容易に理解することができるものであ
る。

【０００７】メモリアクセスの最終サイクルは、事前充
電サイクルであり、これは、当業界でページクロージン
グとしても知られるものである。上述のように、行アク
セスサイクルでは、バッファ14に読み込まれた行のコン
デンサの内容が破壊された。バッファ14に別の行を読み
込むことができるようになる前に、該ページバッファ14
の内容を転送してメモリアレイ12に戻さなければならな
い。このプロセスが、事前充電サイクルと呼ばれる。ほ
とんどの先行技術によるＤＲＡＭチップは、アドレスを
必要としない。これは、オープン行の内容がバッファ14
に転送される際に該オープン行のアドレスがラッチさ
れ、該ページがオープンしている限りそのアドレスが保
持されるからである。典型的には、事前充電サイクルは
約40ns持続する。

【０００８】大部分のＤＲＡＭは、通常の読み出し及び
書き込みアクセスサイクルに加えてリフレッシュサイク
ルも必要とする。各メモリセルを構成する小さなコンデ
ンサは、漏洩という難点を有し、短時間で電荷が排出さ
れることになる。データの損失を防止するために、所定
の最小限の割合で各行を事前充電（オープン及びクロー
ズ）しなければならない。許容されるコンデンサ及び漏
洩の大きさは、必要とされるリフレッシュ回数がＤＲＡ
Ｍの全帯域幅のうちの僅かな部分になるように、アレイ
の大きさと平衡するようにする。典型的には、ＤＲＡＭ
は、60マイクロ秒に1回の割合で行をリフレッシュすれ
ばデータ維持に十分であるように特別の設計が施され
る。従って、ページバッファ14に対するデータの書き込
み及び読み出しは連続して何回も行うことが可能である
が、該バッファ14を無制限にオープン状態にしておくこ
とはできない。これは、他の行のリフレッシュを可能に
するために該バッファ14を周期的にクローズしなければ
ならないからである。

【０００９】当業界で既知の主たるタイプのＤＲＡＭが
２つ存在する。それは、非同期ＤＲＡＭと同期ＤＲＡＭ
である。非同期ＤＲＡＭにはクロック入力がない。それ
どころか、該ＤＲＡＭが適正に動作するためには、様々
な信号及びアドレス間における複雑なタイミング上の制
約条件を満たさなければならない。非同期ＤＲＡＭの２
つの主制御ピンは、「行アドレスストローブ」（RAS）
と、「列アドレスストローブ」（CAS）である。行をオ
ープンするためにRAS（典型的には低レベル信号）が表
明される。また、行をクローズするためにRASの表明が
解除される。また、列にアクセスするためにCASが表明
され、別の列にアクセスするためには、CASの表明を解
除してから再表明しなければならない。RASが表明され
ている間に、CASの表明及び表明解除を多数回にわたっ
て行うことが可能である、という点に留意されたい。

【００１０】非同期ＤＲＡＭとは対称的に、同期ＤＲＡ
Ｍ（SＤＲＡＭ）は、クロック入力を受け入れ、ほぼ全
てのタイミング遅延が該クロックに対して特定される。
更に、SＤＲＡＭは、通常は、別個に動作可能な２〜８
つの異なる論理メモリアレイ（又はバンク）を備えてい
る。各バンク毎に別個のRAS及びCASを利用するのではな
く、一連のコマンドがＤＲＡＭに送られて、ページオー
プニング機能、列アクセス機能、及びページクロージン
グ機能が同期して実施される。バンクの選択には追加の
アドレスビットが用いられる。SＤＲＡＭにより得られ
る主たる利点の１つはパイプライン処理である。あるバ
ンクにアクセスしている最中にバックグラウンドで別の
バンクのリフレッシュ又は事前充電を行うことが可能で
ある。

【００１１】こうした相違にもかかわらず、SＤＲＡＭ
の構成は、非同期ＤＲＡＭの構成と極めてよく似てい
る。実際、多くの非同期ＤＲＡＭ用のメモリコントロー
ラは、複数のバンク及びバックグラウンドリフレッシュ
操作及び事前充電操作をサポートするものである。

【００１２】先行技術において、用語「バンク」とは、
並列にアクセスされる非同期ＤＲＡＭチップグループを
表すものである。従って、バンクへのアクセスは、上述
のように、適合する行及び列アドレスと共にバンク選択
信号を生成することにより行われた。しかし、単一のＳ
ＤＲＡＭチップは複数のバンクを備えている。従って、
並列にアクセスされるＳＤＲＡＭチップのグループを表
すために用語「ランク」が用いられ、該ＳＤＲＡＭラン
クに対して追加のバンクビットが経路指定される。ＳＤ
ＲＡＭと非同期ＤＲＡＭのいずれかをサポート可能なシ
ステムの場合、典型的には、非同期ＤＲＡＭへのアクセ
ス時に用いられる上位バンクビットが、ＳＤＲＡＭへの
アクセス時のランクビットとして用いられ、非同期ＤＲ
ＡＭへのアクセス時に用いられる下位バンクビットがＳ
ＤＲＡＭへと経路指定される。留意すべきは、ＳＤＲＡ
Ｍランク内の各バンクが、それ自体のページバッファセ
ットを備えているという点である。

【００１３】ＤＲＡＭチップは、様々な方法でメインメ
モリシステムを形成するように構成することが可能であ
る。典型的には、システムバスの幅及び速度は、メイン
メモリシステムバスの幅及び速度と同期させられる。こ
れは、メインメモリシステムバスにシステムバスと同じ
帯域幅を付与することにより行われる。通常は、システ
ムバスは、個々のＤＲＡＭチップにより提供されるデー
タI／Oインターフェイスよりも高速で幅が広いので、シ
ステムバスの帯域幅に一致するように複数のＤＲＡＭチ
ップが並列に配列される。特定のコンピュータシステム
が、66MHzで動作する16バイト幅のデータバスを備えて
いる場合、33MHZで動作し４ビット幅のＤＲＡＭチップ
で構成されたコンピュータシステムのメインメモリサブ
システムは、典型的には64のＤＲＡＭチップが各バンク
に配列され、これにより、各バンクに約１ギガバイト／
秒の帯域幅が提供され、これはシステムデータバスの帯
域幅と一致するものである。該帯域幅が一致しない場合
には、小さなＦＩＦＯを利用してメモリアクセスにバッ
ファリングを行い、該ＦＩＦＯが一杯になった際にメモ
リアクセスを阻止する、といった別の技法を用いること
も可能である。

【００１４】単一のバンクを形成するＤＲＡＭチップの
ページバッファについて考察する。全ての個々のページ
バッファに並列にアクセスを行うと、その組み合わせに
より一層大きな「論理」ページバッファが形成される。
図１に示すように、各ＤＲＡＭチップ10は、2,048ビッ
ト即ち256バイトのページバッファ14を備えている。32
のチップを並列に配列すると、論理ページバッファは、
8,192バイト幅になる。下位アドレスビットを用いて列
の索引付けを行う場合には、論理メモリアドレスの下位
13ビットだけが異なるアドレスを有する２つの記憶位置
は、同一行内にあり、このため、論理ページバッファに
おいて同時に利用することが可能となる。

【００１５】ＤＲＡＭチップの各バンクは、それ自体の
ページバッファセットを備えている。従って、コンピュ
ータシステムに設けられた各メモリバンク毎に１つの論
理ページバッファが存在する。上位アドレスビットを用
いてバンクの選択を行う場合、物理メモリの最初の16メ
ガバイトについて８キロバイトの論理ページバッファが
存在し、物理メモリの次の16メガバイトについてもう１
つの８キロバイトの論理ページバッファが存在する（以
下同様）、といった具合である。

【００１６】上述のシステムが、バンク選択ビットを有
するＳＤＲＡＭを用いた場合には、該ＳＤＲＡＭの内部
バンクは、比較的独立したＤＲＡＭバンクの集合体とみ
なすことができる。この場合、上位バンクビットがラン
ク選択ビットとして用いられ、下位バンクビットがＳＤ
ＲＡＭへ経路指定される、従って、以下における本発明
の例示のため、別個にアドレス指定されるチップの集合
体から得られるメモリバンクとＳＤＲＡＭチップ内のメ
モリバンクとの間にはほとんど違いがないものとする
（但し、後者の場合には、バンクビットの一部がＳＤＲ
ＡＭチップへ経路指定される）。

【００１７】上述のシステムにおいて読み出される典型
的なキャッシュラインについて考察する。最初に、適当
なバンクが選択され、次いで、１つの行が論理ページバ
ッファに転送される。これには約30nsを要する。次い
で、４つの16バイトチャンクが該論理ページバッファか
ら読み出され、これに約60ns（最初の16バイトチャンク
に30ns、次の３つの16バイトチャンクの各々につき10n
s）を要し、完全なキャッシュラインが得られる。最後
に、論理ページバッファがクローズされ、これに40nsを
要する。総時間は130nsである。最初のワードが読み出
される前の時間は、60nsであった（ページオープン＋最
初の列アクセス）。多くのシステムは、利用可能な最初
のワードがＣＰＵの必要とする最初のワードになるよう
に構成される。この最初のワードの取り出しに必要な時
間は、「クリティカルワード待ち時間」として知られる
ものである。

【００１８】メモリコントローラは、同じメモリバンク
に対する順次参照によって同じ行（又はページ）にアク
セスすることに賭ける、というのが当業界で一般的であ
る。かかるメモリコントローラは、ページモードメモリ
コントローラとして知られるものである。ページヒット
は、メモリコントローラが、メモリアクセス要求の処理
を行い、アクセスを必要とする行が論理ページバッファ
内に既に存在することを見いだしたときに生じる。ペー
ジモードメモリコントローラの場合、アクセス後にペー
ジがクローズされることはない。ページがクローズされ
るのは、当該バンクへのアクセスが異なるページを必要
する場合、又はリフレッシュサイクルが生じる場合だけ
である。

【００１９】後続のメモリアクセスが、実際に同じペー
ジに対するものである場合には、クリティカルワード待
ち時間は、60nsから僅か10nsにまで短縮され、大幅な時
間が節約される。また、後続のメモリアクセスが同じペ
ージに対するものでない場合には、不利益を被る。新ペ
ージのオープンが可能になる前に論理ページバッファに
記憶されている旧ページに事前充電サイクルを施さなけ
ればならないので、クリティカルワード待ち時間は、40
ns（事前充電）＋30ns（行アクセス）＋30ns（最初のワ
ードが利用可能になる）、即ち100nsになり、各アクセ
ス後に論理ページバッファが事前充電される際に得られ
る60nsという先行値よりもかなり長くなってしまう。

【００２０】次のアクセスが同じページに対して行われ
る確率をｐとすると、平均クリティカルワード待ち時間
は、30ns×ｐ＋100ns×（１−ｐ）（即ち100ns−70ns×
ｐ）になる。クリティカルワード待ち時間がｐの増大に
つれて短くなる点に留意されたい。賭けが引き合うポイ
ントは、平均クリティカルワード待ち時間が60nsになる
時である（上述のように、該60nsという時間は、各メモ
リアクセスの後に論理ページバッファがクローズされる
場合に得られるクリティカルワード待ち時間である）。
従って、各アクセス後に論理ページバッファをオープン
状態に保つのが引き合うポイントは、逐次メモリアクセ
スで同じページを参照する確率が0.571を超える場合に
生じる。

【００２１】ここで、ページモードコントローラを備え
たコンピュータシステムにおいて、要求が、その処理を
行うのと同程度の速さでメモリコントローラに送られる
ものと仮定する。バンク内のページに始めてアクセスす
る毎に、旧ページをクローズする事前充電サイクルと、
新ページをオープンする行アクセスサイクルとが必要に
なり、これらは合計で70nsを要する。上述のように、オ
ープンページからの各キャッシュラインアクセス毎に60
nsが必要になる。従って、平均キャッシュラインアクセ
スには、60ns＋70ns（１−ｐ）が必要になる。これに対
し、上述のように、非ページモードメモリコントローラ
は、90nsを必要とする。

【００２２】先行技術において、多くのページモードメ
モリコントローラは、単に、列ビットをアドレスの最下
位ビットにマッピングし、行ビットを列ビットのすぐ後
のアドレスビットにマッピングし、更に、バンク選択ビ
ットをアドレスの最上位ビットにマッピングするだけで
ある。この構成において、ページ境界にまたがる連続し
た大きなメモリブロックにアクセスしなければならない
ものと仮定する。単一のページバッファからメモリがア
クセスされている限り、事前充電サイクルは不要であ
る。しかし、ページの終わりに達して次のページが必要
になると、旧ページを格納するために事前充電サイクル
が必要になり、新ページにアクセスするために行アクセ
スサイクルが必要になる。行ビットが上述のように配列
されているため、必要となる次の行は（メモリブロック
がバンク境界にまたがっていない限り）前の行と同じバ
ンク内にあることになる。

【００２３】Fung等の「Page Interleaved Memory Acce
ss」と題する米国特許第5,051,889号は、ページ境界に
またがる連続メモリにアクセスする場合の改善策を提供
する。基本的に、Fung等は、第１のバンク選択ビットと
第１の行選択ビットとをスワップすることにより、偶数
メモリページを第１のバンクに格納し、奇数メモリペー
ジを第２のバンクに格納する。従って、メモリの連続す
るセグメントに対する一連の順次メモリアクセスがペー
ジ境界を越える場合に、メモリアクセスがバンク境界を
越え、これにより、第１のバンクの事前充電サイクルと
第２のバンクの行アクセスサイクルとをオーバラップさ
せることが可能になる。Fung等により開示されたシステ
ムは、２つの連続したページを一度にオープンすること
を可能にするものであり、これにより、２つの連続した
ページにまたがるアクティブ「ホットスポット」を有す
るプログラムが高いページヒット率を達成することが可
能になる。

【００２４】これと類似した技術が、1996年2月25〜28
日に開催された 41^th IEEE ComputerSociety Internati
onal Conference の Digest of Papersにおいて発表さ
れた「Pentium■ Pro Workstation/Server PCI Chipse
t」と題する論文において Mike Bell 及び Tom Holman
により提案されている。Bell 及び Holmanにより提案さ
れた該技術は、アドレスビット置換(address bit permu
ting)と呼ばれ、Fung等により開示された同様の記憶機
構のようにバンクビットと行ビットとのスワッピングを
必要とするものである。

【００２５】

【発明が解決しようとする課題】ページヒット率を高め
ることは望ましいが、マルチプロセッサシステムの場合
には、異なるバンク間にメモリアクセスを分散させるこ
とも望ましい。これを行う最も簡単な方法の１つは、各
プロセッサが、そのアクセスを異なるバンク間に分散さ
せることを保証することである。この機能をもたらす当
業界で既知の方法は、「キャッシュラインインターリー
ビング」と呼ばれる。基本的に、キャッシュラインイン
ターリービングは、１つ又は２つ以上のバンクビットを
キャッシュラインのすぐ上位のアドレスビットへと経路
指定する。従って、１つのキャッシュラインが第１のバ
ンクに記憶され、次のキャッシュラインが第２のバンク
に記憶される（以下同様）といった具合となる。非ペー
ジモードコントローラの場合、これは、連続するキャッ
シュラインのアクセス時に行アクセスサイクルと事前充
電サイクルとをオーバラップさせることを可能にするも
のとなる。これはまた、各プロセッサのメモリアクセス
がメモリバンク間で均等に分散されることを保証するも
のとなり、これにより、複数のプロセッサが同じバンク
について連続して競合することがないことが保証され
る。もちろん、キャッシュラインインターリービング
は、多数のバンク間に複数のアクセスを分散させようと
するが、ページモードコントローラは、複数のアクセス
を同一バンクに経路指定しようとするので、これらの技
術は矛盾したものである。

【００２６】典型的なコンピュータシステムでは、メモ
リは、通常は、シングルインラインメモリモジュール
（ＳＩＭＭ）及び／又はデュアルインラインメモリモジ
ュール（ＤＩＭＭ）により形成される。ＤＩＭＭ及びＳ
ＩＭＭは、典型的には、非同期ＤＲＡＭチップ又はＳＤ
ＲＡＭチップを用いて構成される。通常は、コンピュー
タシステムは、メモリモジュールを受容するための一連
のＳＩＭＭ及び／又はＤＩＭＭソケットを備えている。
ＳＩＭＭ及びＤＩＭＭは、様々な構成をとり、異なるタ
イプのチップから構成され、全てのソケットに接続する
必要はないので、コンピュータシステムのメモリコント
ローラは、様々なランク、バンク、行、及び列ビットに
対してアドレスビットを経路指定する能力を備えていな
ければならない。ページインターリービングを行うこと
により、この経路指定は大幅に複雑なものとなる。

【００２７】

【課題を解決するための手段】本発明は、様々なメモリ
サイズ及びインターリービング機構をサポートすること
が可能なアドレス経路指定機構を提供する。本発明によ
るコンピュータシステムは、一連のアドレスビットを生
成するプロセッサと、バンクビット、行ビット、列ビッ
ト、及びおそらくはランクビットによりアクセスされる
メインメモリ装置と、バンクビット、行ビット、列ビッ
ト、及びランクビットをアドレスビットから生成するメ
モリコントローラとを備えている。一実施態様では、プ
ロセッサから提供されるアドレスビットを、任意のバン
ク、行、又は列ビットへ経路指定することが可能であ
り、また任意のランクビットを生成するために利用する
ことが可能である。該実施態様は、いかなるタイプのイ
ンターリービング機構をもサポートし、また多種多様な
ＤＲＡＭチップから構成されたメモリモジュールをサポ
ートするものとなる。

【００２８】もう１つの実施態様では、縮小された経路
指定機能を用いて、ランクビットを生成し、及び、アド
レスビットをバンク、行、又は列ビットのサブセットへ
経路指定して、経路指定機能のエンコードに４ビット以
上を必要としないようにする。第２の実施態様は、マル
チキャッシュラインインターリービング、キャッシュ効
果インターリービング、及びＤＲＡＭページインターリ
ービングをサポートするものとなる。

【００２９】マルチキャッシュラインインターリービン
グは、本発明の一部を構成するものであり、連続する小
さなブロックに含まれるキャッシュラインを１つのＤＲ
ＡＭページ内に収容すると共に、隣接し連続する小さな
ブロックを別個のＤＲＡＭページ内に収容する。キャッ
シュ効果インターリービングは、索引は同じであるがタ
グが異なるキャッシュラインが異なるバンクに格納され
る確率を大幅に高くする。該キャッシュ効果インターリ
ービングは、キャッシュメモリ索引フィールドのすぐ上
位のビットに対応する１つ又は２つ以上のアドレスビッ
トをバンクビット又はランクビットに経路指定すること
により実施される。最後に、ＤＲＡＭページインターリ
ービング（連続ページインターリービングとしても知ら
れる）は、連続する（又は近接する）ＤＲＡＭページを
別個のバンクに記憶させる。該ＤＲＡＭページインター
リービングは、列境界のすぐ上位のビットに対応する１
つ又は２つ以上のアドレスビットをバンクビット又はラ
ンクビットに経路指定することにより実施される。

【００３０】本発明の第２の実施態様は、広範囲にわた
るＤＲＡＭ構成をサポートするものとなる。該実施態様
では、２ビット程度の小さなＤＲＡＭチップと１ギガビ
ット程度の大きなＳＤＲＡＭとから構成されるメモリモ
ジュールがサポートされる。

【００３１】

【発明の実施の形態】本発明は、ランク、バンク、行、
及び列ビットへのアドレスビットの経路指定に大きなフ
レキシビリティを与えるアドレスビット経路指定機構を
提供するものである。図２は、本発明のビット経路指定
機構を実施したコンピュータシステム18を示している。
該コンピュータシステム18は、中央演算処理装置（ＣＰ
Ｕ）20（レベル１（Ｌ１）キャッシュを含む）、レベル
2（Ｌ２）キャッシュ装置22、本発明によるフレキシブ
ルなビット経路指定を行うメモリコントローラ24、及び
一連のメモリソケット26を備えている。

【００３２】ＣＰＵ20は、一連のアドレス、データ、及
び制御信号を介してＬ２キャッシュメモリ装置22に接続
される。データ及び制御信号は、本発明の理解に不可欠
なものではないので、包括的に示されている。Ｌ２キャ
ッシュメモリ装置22はまた、一連のアドレス、データ、
及び制御信号を介してメモリコントローラ24に接続され
る。

【００３３】該メモリコントローラ24は、アドレス信号
を受信し、該アドレス信号の処理を行って、ランク、バ
ンク、行、及び列ビットを形成する。更に、コントロー
ラ24は、ＲＡＳ及びＣＡＳ信号、クロック信号、読み出
し／書き込み信号その他の必要とされる任意の制御信号
を生成して、メモリソケット26へと経路指定する。該コ
ントローラ24はまた、メモリソケット26へのデータ信号
の経路指定も行う。

【００３４】図３は、メモリソケット26を一層詳細に示
したものである。N個のソケットが設けられている。各
ソケットは、別個のランクビットを受信し、ランクビッ
トが表明された際に、該ランクビットに関連するソケッ
トが、アクティブになって、バンク、行、及び列ビット
により包括的に伝送されたメモリアクセス要求、及び、
制御及びデータ信号を処理しなければならない。行及び
列ビットは、同一バス上に多重化され、バンクビットと
制御及びデータ信号とはソケットに対して並列に供給さ
れ、ランクビットにより選択されていないソケットは、
入力を無視し、高インピーダンス状態の出力を有するこ
とに留意されたい。

【００３５】従来の技術の欄で説明したように、ＳＤＲ
ＡＭはバンクビットを受信するが、非同期ＤＲＡＭはバ
ンクビットを受信しない。従って、バンクビットは、Ｓ
ＤＲＡＭを含むソケットにしか供給されない。以下で明
らかになるように、本発明は、非同期ＤＲＡＭとＳＤＲ
ＡＭとの両方に適用可能なものである。

【００３６】図４は、ランク、バンク、行、及び列ビッ
トへのアドレスビットの経路指定の責務を果たすメモリ
コントローラ24の一部を示している。アドレスはＭビッ
ト幅を有するものである。該コントローラ24は、各ソケ
ット毎にランクコントローラを備えている。従って、図
３にはＮ個のソケットが示されており、コントローラ24
はＮ個のランクコントローラを備えている。全てのラン
クコントローラにアドレスが並列に与えられ、該アドレ
スに基づいて選択が行われたか否かを判定するのは各ラ
ンクコントローラの責務である。あるランクコントロー
ラが選択された場合、そのランクコントローラが、その
ランク選択ビットを表明し、他のランクコントローラか
らの他のランク選択ビットは非表明状態のままとなる。
あるランクコントローラが選択された場合、そのランク
コントローラは、バンク、行、及び列ビットへとアドレ
スビットのマッピングを行う。ブロック28で、各ランク
コントローラからの対応するバンクビットセットを互い
に組み合わせて、メモリソケットに供給されるバンクビ
ットを形成する。選択されていないランクコントローラ
が全てのバンクビットを低レベルに駆動するものと仮定
すると、ブロック24で、対応する各バンクビットセット
に論理ＯＲ関数を適用して、メモリソケットに供給され
る各バンクビットを形成することが可能である。もちろ
ん、選択されていないランクコントローラが全てのバン
クビットを高レベルに駆動する場合には、ＡＮＤ関数を
用いることが可能である。

【００３７】同様に、ブロック30で行ビットが形成さ
れ、ブロック32で列ビットが形成され、次いでそれらの
ビットがマルチプレクサ31に供給される。該マルチプレ
クサ31は、メモリソケットに行ビットと列ビットのいず
れを供給すべきかを決定する選択信号を受信する。例え
ば、非同期ＤＲＡＭから構成されたモジュールにアクセ
スする場合には、ＲＡＳ信号が表明された際に行ビット
が供給され、ＣＡＳ信号が表明された際に列ビットが供
給される。

【００３８】図５及び図６は、本発明によるランクコン
トローラの実施例を示すものであり、この場合、アドレ
スビットの任意の組み合わせを利用してランクを選択す
ることができ、及び任意のバンク、行、又は列ビットへ
と任意のアドレスビットを経路指定することが可能であ
る。図５は、ランク選択ビット生成回路33を示すもので
あり、これはランク選択ビットを生成する本発明の実施
例の一部である。同図にはランクビット0の生成しか示
されていない。従って、一例としての回路33は各ランク
コントローラ毎に必要となる。

【００３９】図５において、ランク設置(populated)ビ
ット44は、ランクが設置されている場合に「1」にセッ
トされ、ランクが設置されていない場合に「0」にセッ
トされる。アドレス-ランク選択レジスタ34は、ランク
選択ビットの生成にどのアドレスビットを用いるかを示
すベクトルを格納している。アドレスビット1,M-2,M-1
に基づいてランク0が選択されると、これらのアドレス
ビットに対応するレジスタ40内のビット位置が「1」に
セットされる。アドレス-ランク値レジスタ36は、ラン
クの選択に必要な選択アドレスビットの値を示す。例え
ば、アドレスビット1,M-2,M-1が選択され、ビット1が
「0」、ビットM−2が「1」、ビットM−1が「1」でなけ
ればならない場合、これらに対応するレジスタ36中のビ
ット位置は、それぞれ、「0」、「1」、及び「1」にセ
ットされなければならない。ランク設置ビット44及びレ
ジスタ34,36並びに本明細書に記載の他の全ての構成ビ
ット及びレジスタは、典型的にはコンピュータシステム
18の初期化時にロードされることになる、という点に留
意されたい。明瞭化のため、かかるレジスタへのロード
に必要なデータ経路は示されていない。当業者には明ら
かなように、かかるレジスタへのロードは、直列初期化
経路といった当業界で一般的である様々な方法を用いて
実施することが可能である。

【００４０】各アドレスビットに関連して排他的ＯＲ
(ＸＯＲ)ゲート及びＡＮＤゲートが存在するが、これは
ビット1,M-1についてしか示していない。ここで、アド
レスビット位置1は、選択されるランク0について「0」
でなければならないものと仮定する。従って、アドレス
ビット1を選択するためにはアドレス-ランク選択レジス
タ34のビット位置1を「1」にセットし、必要な値を示す
ためにはアドレス-ランク値レジスタ36のビット位置1を
「0」にセットしなければならない。レジスタ36のビッ
ト位置1及びアドレスビット1（図５におけるA[1]）は、
ＸＯＲゲート38へと経路指定される。アドレスビット及
びレジスタ36からのビットが同一の値を有する場合、Ｘ
ＯＲゲート38は「0」を生成し、それらが異なる場合に
はＸＯＲゲート38は「1」を生成する。ＡＮＤゲート40
は、ゲート38の出力をレジスタ34のビット位置1と比較
する。ビット位置1が選択されている場合には、ゲート3
8の出力はＭ入力ＮＯＲゲート42へと伝搬する。もちろ
ん、アドレスビット1がバンク選択の一部として用いら
れていない場合には、レジスタ34のビット位置1を「0」
にセットしなければならず、ＡＮＤゲート40の出力は
「0」となる。従って、ＡＮＤゲート40の出力が「1」に
なるのは、対応するアドレスビットが選択されて該アド
レスビットの値が必要とされる値と一致しない場合に限
られる。

【００４１】選択されたアドレスビットが必要とされる
値と一致する場合には、Ｍ入力ＮＯＲゲート42の全ての
入力が「0」になり、該ゲート42の出力が「1」になっ
て、ランクが選択されたことを示す。単一の選択された
アドレスビットがその必要とされる値と一致しない場合
には、「1」がゲート42へと伝搬し、その出力が「0」に
なる。最後に、ランクが設置されておらず、アドレスビ
ットが選択されていない場合には、ゲート42の出力は
「1」になる。従って、ランク設置ビット44がゲート42
の出力と共にＡＮＤゲート46に供給される。ランクが設
置されていない場合には、ビット44がゲート46の出力を
「0」にする。ランクが設置されている場合には、ビッ
ト44が「1」になり、ゲート42の出力がゲート46の出力
へと伝搬する。ランクビット0がゲート46の出力に生成
され、ソケット0に供給されて、該ソケット内のメモリ
モジュールが選択される。該ランクビット0は、図６に
示すマルチプレクサ52といったアドレスビット経路指定
マルチプレクサにも供給される。

【００４２】図６は、任意のアドレスビットを任意のバ
ンク、行、又は列ビットに経路指定することが可能なア
ドレスビット経路指定回路48を示している。該回路48
は、Ｊバンクビット、Ｋ行ビット、及びＬ列ビットをサ
ポートする。経路指定レジスタ50は、考え得る各々の経
路指定をエンコードするのに十分なだけのビットを有し
ており、少なくとも、Ｊ＋Ｋ＋Ｌの考え得る経路指定が
存在する。使用されないアドレスビットに関するヌル(n
ull)経路指定といった更なる経路指定を指定することが
望ましい場合もある。例えば、最大で３バンクビット、
14行ビット、及び11列ビットを必要とするメモリモジュ
ールを受け入れることが可能なコンピュータシステム
は、少なくとも28の考え得る経路指定を有することにな
り、従って、各経路指定の符号化に少なくとも５ビット
を必要とする。レジスタ50は、上述のようにコンピュー
タシステムの初期化時に構成される。

【００４３】レジスタ50の内容はマルチプレクサ52の選
択入力に供給される。図６には、アドレスビット0（図
６中のA[0]）の経路指定に必要なレジスタ50の一例及び
マルチプレクサ52の一例が示されている。従って、各ラ
ンクコントローラは、Ｍアドレスビットの各アドレス毎
にレジスタ50及びマルチプレクサ52を必要とする。図５
において生成されるランクビット0は、マルチプレクサ5
2のイネーブル入力にも供給される。ランクビット0が
「0」（ランクが選択されないことを示す）の場合に
は、マルチプレクサ52の全ての出力が「0」になる。ア
ドレスビット0は、マルチプレクサ52のデータ入力に供
給される。ランクビット0が「1」の場合、レジスタ50に
格納されている経路指定により示されるマルチプレクサ
52の出力にアドレスビット0が経路指定される。マルチ
プレクサ52は、単一のマルチプレクサとして図示されて
いるが、該マルチプレクサ52をマルチレベル直列の多段
マルチプレクサとして実施するほうがより実際的である
ことが当業者には理解されよう。

【００４４】マルチプレクサ52は、考え得る各々のバン
ク、行、及び列ビット毎に１つずつ出力を備えている。
マルチプレクサ52の各出力は、Ｍ入力ＯＲゲート54又は
Ｍ入力ＯＲゲート56といったＭ入力ＯＲゲートに経路指
定される。各Ｍ入力ＯＲゲートは、各アドレスに関連す
る各マルチプレクサの対応する出力からの入力を受信す
る。例えば、ＯＲゲート54は、Ｍアドレスビットのそれ
ぞれに関連する各マルチプレクサ52のバンクビット1出
力を受信する。同様に、ＯＲゲート56は、Ｍアドレスビ
ットのそれぞれに関連する各マルチプレクサ52の列ビッ
トＬ-２出力を受信する。各バンク、行、及び列ビット
は、Ｍ入力ＯＲゲートの出力に生成される。例えば、バ
ンクビット1は、ゲート54の出力に生成され、列ビット
Ｌ-２は、ゲート56の出力に生成される。次いで、各ラ
ンクコントローラからの各バンク、行、及び列ビット
に、図４に示す他のランクコントローラからの対応する
ビットとのＯＲ演算を施すことにより、図３に示すメモ
リソケットに経路指定されるバンク、行、及び列ビット
が形成される。

【００４５】図５及び図６に示す本発明によるランクコ
ントローラの実施例は、最大限のフレキシビリティを提
供するものとなる。任意のアドレスビットを任意のバン
ク、行、及び列ビットに経路指定することが可能であ
る。更に、アドレスビットの任意の組み合わせを使用し
てランク選択ビットを生成することが可能である。従っ
て、この実施例は、任意のＤＲＡＭ構成及び任意のタイ
プのページインターリービング方式をサポートすること
が可能である。しかし、この実施例は極めて複雑なもの
であり、従って、その実施にはかなりの量の論理回路が
必要になる。更に、この実施例の実施に必要なマルチプ
レクサ及びＭ入力ＯＲゲートは、多数の論理レベルを必
要とする可能性があり、従って、かなりのゲート遅延を
招くことになる可能性がある。

【００４６】サポートすべき最大数のバンク、行、及び
列と共に、サポートすべきインターリービング方式のタ
イプを規定することにより、大幅に縮小された経路指定
機能で本発明を実施することが可能になる。上述の第１
の実施例において、11列ビット、14行ビット、及び３バ
ンクビットをサポートしたい場合には、レジスタ50に５
ビットが必要になり、マルチプレクサ52は少なくとも28
の出力を備えていなければならない。一方、後述の第２
の実施例は、11列ビット、14行ビット、３バンクビッ
ト、及び少なくとも32ランクビットをサポートするが、
経路指定機能は、僅か３ビットに縮小された。従って、
各経路指定レジスタは３ビットしか必要とせず、また各
マルチプレクサは８つの出力しか必要とせず、その結
果、経路指定機能の実施に必要な論理回路の量が大幅に
減少する。

【００４７】第２の実施例について論述する前に、まず
該第２の実施例の設計でサポートすることになるＤＲＡ
Ｍのタイプ及びインターリービングのタイプについて述
べておくことが重要である。後述の第２の実施例は、８
〜11の列ビット、11〜14の行ビット、0〜3のバンクビッ
ト、及び、1〜（少なくとも）６のランクビットをサポ
ートするものである。８列ビット及び11行ビットを備え
た４ビット幅の非同期ＤＲＡＭについて考察する。かか
る非同期ＤＲＡＭは2メガビットの容量を有するものと
なる。これに対し、11列ビット、14行ビット、及び３バ
ンクビットを備えた４ビット幅のＳＤＲＡＭについて考
察する。かかるＳＤＲＡＭは、1ギガビットの容量を有
するものとなる。従って、第２の実施例は、2メガビッ
ト〜1ギガビットというとてつもない範囲のＤＲＡＭチ
ップサイズで構成されたメモリモジュールをサポートす
ることが可能となる。

【００４８】また、第２の実施例は、3タイプのインタ
ーリービング、即ち、ＤＲＡＭページインターリービン
グ、キャッシュ効果インターリービング、及びマルチキ
ャッシュラインインターリービングをサポートするもの
となる。ＤＲＡＭページインターリービング（連続ペー
ジインターリービングとしても知られる）は、当業界で
既知のものであり、連続する（又は近接する）ＤＲＡＭ
ページを別個のバンクに格納する。該ＤＲＡＭページイ
ンターリービングは、列境界のすぐ上位のビットに対応
するアドレスビットのうちの１つまたは２つ以上をバン
クビット又はランクビットに経路指定することにより実
施される。第２の実施例は、ＤＲＡＭページインターリ
ービングに対する８バンクビット又は８ランクビットま
での割り当てをサポートする。

【００４９】キャッシュ効果インターリービングについ
ては、Tomas G.Rokickiによる「A Main Memory Bank In
dexing Scheme That Optimizes Consecutive Page Hits
byLinking Main Memory Bank Address Organaization
to Cache Memory Address Organization」と題する同時
係属中の米国特許出願に開示されている。キャッシュ効
果インターリービングは、索引は同じであるがタグの異
なるキャッシュラインが異なるバンクに格納される確率
を大幅に高くするものである。キャッシュ効果インター
リービングは、キャッシュメモリ索引フィールドのすぐ
上位のビットに対応するアドレスビットのうちの１つま
たは２つ以上をバンクビット又はランクビットに経路指
定することにより実施される。第２の実施例は、キャッ
シュ効果インターリービングに対する５バンクビット又
は５ランクビットまでの割り当てをサポートする。

【００５０】最後に、マルチキャッシュラインインター
リービングは、本発明の一部をなす新しいタイプのイン
ターリービングである。従来の技術の欄で上述したよう
に、キャッシュラインインターリービングは、ＤＲＡＭ
ページインターリービングと矛盾するものである。一方
では、ＤＲＡＭページインターリービングにより提供さ
れるように、連続メモリアクセスを同じバンクに向けて
ページヒット率を高めることが望ましい。他方では、マ
イクロプロセッサシステムの場合に、２つまたは３つ以
上のプロセッサが同じバンクにスラッシングを行わない
ことが望ましい。先行技術におけるキャッシュラインイ
ンターリービングは、隣接するキャッシュラインを異な
るバンクにアクセスさせることにより該問題に対処す
る。各プロセッサのメモリアクセスは、複数のバンクに
わたって分散されるので、２つのプロセッサが同じバン
クにスラッシングを行うことはない。マルチキャッシュ
ラインインターリービングは、連続する同一の小さなブ
ロックに格納されたキャッシュラインを１つのＤＲＡＭ
ページに格納する一方、連続する小さな連続ブロック
は、別個のＤＲＡＭページに格納する。例えば、８つの
連続するキャッシュラインからなる第１のブロックは第
１のＤＲＡＭページに記憶され、８つの連続するキャッ
シュラインからなる第２のブロックは第２のＤＲＡＭペ
ージに格納される（以下同様）、といった具合である。
マルチキャッシュインターリービングは、所定数（８又
は16等）のキャッシュラインアクセスを同一のバンクに
向かわせると共に、キャッシュラインの小さな連続する
ブロックを別個のバンクに向かわせることを保証する、
という要求の平衡をとるものである。隣接するキャッシ
ュラインを別個のバンクに格納するキャッシュラインイ
ンターリービングと比較して、マルチキャッシュライン
インターリービングは、ページヒット率を大幅に高くす
ると共に、プロセッサによりアクセスされているプログ
ラムのホットスポットが複数のバンクにわたって分散さ
れる確率を高く維持するものとなる。マルチキャッシュ
ラインインターリービングは、キャッシュラインの小さ
な連続するブロックのすぐ上位のビットに対応するアド
レスビットの１つまたは２つ以上をバンクビット又はラ
ンクビットに経路指定することにより実施される。第２
の実施例は、マルチキャッシュラインインターリービン
グに対する２アドレスビットまでの割り当てをサポート
する。

【００５１】図７ないし図９は、第２の実施例の設計に
用いたコンピュータシステムアーキテクチャを示してい
る。該アーキテクチャは、64ビット幅のアドレス及びデ
ータバスを提供するものである。しかし、物理メモリは
38ビットの論理アドレスしか使用せず、このため、256
ギガバイトまでの物理メモリが提供される。図７は、コ
ンピュータシステムの64ビット幅アドレスを示す論理ア
ドレスマップ58である。データバスも64ビットであり、
及び８バイト単位でデータにアクセスするため、最初の
３つのアドレスビットA[0]〜A[2]がプロセッサにより外
部から供給されることはない。

【００５２】図８は、キャッシュメモリ編成60を示すも
のであり、第２の実施例の設計に用いたコンピュータシ
ステムのキャッシュを例示したものである。キャッシュ
は、４メガバイトの容量と、64バイトのキャッシュライ
ンと、14ビットの索引とを備えている。最初の６ビット
A[0]〜A[5]はキャッシュラインを表している。次の14ビ
ットA[6]〜A[19]は索引を形成し、16,384セット（各セ
ット毎に４つのキャッシュライン項目を含む）のうちの
１つを参照している。次の18ビットA[20]〜A[37]はタグ
を形成する。タグ項目は、キャッシュ内の各キャッシュ
ライン項目に１つずつ関連付けされている。

【００５３】図８に示すように、キャッシュ効果インタ
ーリービングビットは、タグの５つの最下位ビット（即
ちビットA[20]〜A[24]）に対応するアドレスビットにお
いて利用可能である。マルチキャッシュラインインター
リービングビットA[9]〜A[10]は、キャッシュライン境
界の４ビット上から始めて利用可能であり、これによ
り、２つのバンク又はランク間における16キャッシュラ
インブロックのインターリービング、又は４つのバンク
又はランク間における８キャッシュラインブロックのイ
ンターリービングが可能になる。キャッシュ効果インタ
ーリービングビット及びマルチキャッシュインターリー
ビングビットの位置決めがキャッシュ構成によって決ま
る点に留意されたい。特に、マルチキャッシュラインイ
ンターリービングビットはキャッシュラインサイズによ
って決まり、キャッシュ効果インターリービングビット
は索引とタグとの間の境界によって決まる。

【００５４】図９は、物理的メモリ構成マップ62を示す
ものである。もちろん、物理メモリの構成は、システム
にインストールされるメモリモジュールの数及びタイプ
に基づいて変動する。物理メモリは、32バイト幅のメモ
リバスを提供するように構成され、キャッシュラインの
読み出し又は書き込みのために２つのメモリアクセスが
必要になる。

【００５５】最初の５ビットA[0]〜A[4]は、メモリバス
の幅により固有に表現される。該バスの幅は、単に列ビ
ットの開始境界を決めるだけであるという点に留意され
たい。32バイト幅のメモリバスの場合、最初の列ビット
はA[5]である。また、ビットA[3]及びA[4]は、プロセッ
サにより供給されるが、メモリバスが32バイト幅である
ため、列ビットとしては用いられないという点にも留意
されたい。しかし、これらのビットを使用して、４つの
64ビットワードを32バイト幅のメモリアクセスへとパッ
ケージ化する順序を決めることが可能である。メモリバ
スが16バイト幅の場合には、最初の列ビットはA[4]であ
り、ビットA[3]を使用して、２つの64ビットワードを16
バイト幅のメモリアクセスへとパッケージ化する順序を
決めることが可能である。

【００５６】上述のように、メモリバスが32バイト幅の
場合、最初の列ビットはビットA[5]である。次の8〜11
ビットは列ビットであり、該列ビットの数は、メモリモ
ジュールに存在するＤＲＡＭチップのサイズによって決
まる。列、行、及びバンクビットの数はランク毎に異な
る可能性がある点に留意されたい。

【００５７】列ビットのすぐ上位には、ＤＲＡＭページ
インターリービングに対応するビットが存在する。ＤＲ
ＡＭページインターリービングには最大８ビットを割り
当てることが可能であり、ＤＲＡＭページインターリー
ビングを受け持つビット範囲は、列ビット数に基づいて
変動する。

【００５８】列ビットのすぐ上位には行ビットも存在す
る。第２の実施例は、11〜14行ビットをサポートする。
バンクビットは行ビットのすぐ上位に位置する。第２の
実施例は、０〜３バンクビットをサポートする。最後
に、ランクビットはバンクビットの上位にある。各ラン
クビットはメモリソケットに対応する。11列ビット、14
行ビット、及び３バンクビットを有するＳＤＲＡＭが設
置されたメモリモジュールを備えたシステムでは、６ラ
ンクビットが利用可能である。もちろん、更に小さなＤ
ＲＡＭ又はＳＤＲＡＭチップが用いられる場合には、よ
り多くのランクビットが利用可能になる。

【００５９】本発明によれば、各アドレスビットに関連
する経路指定機能をコンパクトにすることが可能である
と同時に、上述のＤＲＡＭサイズ及びインターリービン
グ戦略をサポートする能力を提供することが可能であ
る。いくつかの要因が経路指定機能の縮小を可能にす
る。第１に、マルチキャッシュラインインターリービン
グに１つ又は２つのランクビット又はバンクビットが割
り当てられる場合に、適当な列ビットのシフトにマルチ
プレクサ機能が使用されるものと仮定すると、列ビット
を下位のアドレスビットへとマッピングすることが可能
である。第２に、バンク内に、ある行ビットに関する固
有のものがなく、従って全ての行ビットが交換可能であ
り、特定の行ビットが性能上の利点又は欠点をもたらす
ことはない。最後に、上述の全てのインターリービング
戦略に適応させるために全てのアドレスビットを全ての
バンクビットに経路指定することが可能である必要がな
い。経路指定機能は、これらの要因に従って縮小するこ
とが可能であるが、いかなる経路指定機能であれ、所望
の全てのインターリービング方式及び対象となる全ての
ＤＲＡＭサイズをサポートすることができなければなら
ない。更に、経路指定機能は、論理アドレスビットをラ
ンク、バンク、行、及び列ビットに割り当てて、単一ブ
ロックをなす連続する論理アドレスが物理メモリに対し
て一意にマッピングされ、及び物理メモリの未使用部分
がなくなるようにしなければならない。

【００６０】図１０ないし図１２に示すアドレスビット
経路指定は、上述のＤＲＡＭサイズ及びインターリービ
ング戦略をサポートし、物理メモリに対する単一ブロッ
クをなす連続する論理アドレスの一意のマッピングを可
能にして、物理メモリの未使用部分をなくし、考え得る
経路指定を１アドレスビットにつき多くとも８つしか必
要としないようにするものである。従って、各アドレス
ビット経路指定を３ビットで格納することが可能にな
る。上記要件を満たす他の経路指定も可能である。更
に、本明細書の教示を用いて様々なメモリ構成について
上記に匹敵する縮小された経路指定を開発する態様が当
業者には理解されよう。

【００６１】図１０ないし図１２を参照する。アドレス
ビットA[0]〜A[2]はＣＰＵによっては供給されず、アド
レスビットA[3]及びA[4]はワードの順序を規定するため
に用いられる。16バイト幅のメモリデータバスを用いる
場合には、A[3]だけがワードの順序の規定に用いられ、
アドレスマッピングが１ビット位置だけシフトダウンす
る点に留意されたい。

【００６２】アドレスビットA[5],A[6],A[7],A[8]は、
それぞれ列ビット0,1,2,3へとマッピングされるので、
これらのビットのマッピングは単純である。アドレスビ
ットA[9],A[10]は、マルチキャッシュラインインターリ
ービングビットとして用いることが可能であり、従っ
て、これらのビットは、ランクビットの生成を助けるよ
うに構成することもできるし、またはバンクビットに経
路指定することも可能である。もちろん、これらのビッ
トは、列ビットとしてマッピングすることも可能であ
る。

【００６３】アドレスビットA[9]又はA[10]は、別個に
又は一緒にランクビット又はバンクビットへとマッピン
グすることが可能である。経路指定機能を単純化するた
めに、マルチプレクサを使用して、アドレスA[10]から
始めて１ビット位置分、又はアドレスA[11]から始めて
１又は２ビット位置分だけ、適当な列ビットをシフトア
ップさせる。このため、ビットA[14]等のアドレスビッ
トを３つの異なる列ビットへとマッピングすることが可
能な場合であっても、該３つの列ビットの全てが単一の
エンコーディングにより表される。これについては、図
１５に関連して以下で更に詳細に示す。図１０ないし図
１２では、マルチプレクサを通過する列経路指定は、斜
線付きボックスとして示され、１つの列のみに向かう列
経路指定を含む他の全ての経路指定は、黒いボックスと
して示されている。

【００６４】図４に示すように、バンクビット又はラン
クビットは、ビットA[11]又はビットA[12]に経路指定す
る必要のないものである。従って、これらのビットは、
列ビットにのみ経路指定される。メモリモジュールが８
列ビットを有するＤＲＡＭチップを使用したものである
と仮定すると、ＤＲＡＭページインターリービングを提
供するためにバンクビット又はランクビットに割り当て
ることが可能な第１のアドレスビットは、ビットA[13]
である。図１０ないし図１２の最も右の列には、経路指
定機能値の数が示されているが、この数は、どの経路指
定についても８以下であり、このため経路指定を３ビッ
トで格納することが可能となっている、という点に留意
されたい。

【００６５】図１３は、ランクビット生成回路64を示し
ている。ランクビット生成回路64は、ランクビット0を
生成し、従って、該回路64は、各ランクコントローラ毎
に設けなければならない。該回路64は、アドレスビット
A[9],A[10],A[13]〜A[37]についてランク選択経路指定
を評価しなければならない。明瞭化のため、図１３に
は、他のビットの評価を代表するものとしてアドレスビ
ットA[15],A[21]の評価が示されている。他のアドレス
ビットの評価は実質的に同じである。

【００６６】図１３において、経路指定レジスタ66は、
アドレスビットA[15]に関するアドレスマッピングを保
持し、経路指定レジスタ68は、ビットA[21]に関するア
ドレスマッピングを保持する。ビットA[9],A[10],A[13]
〜A[37]のマッピング機能は、エンコーディング「000」
を使用して、アドレスビットがランク選択ビットとして
用いられ該アドレスビットの値が選択すべきランクに関
して「０」でなければならないことを示し、また、エン
コーディング「111」を使用して、アドレスビットがラ
ンク選択ビットとして用いられ該アドレスビットの値が
「1」でなければならないことを示す。

【００６７】アドレスビットA[15]に関し、レジスタ66
が「111」を収容している場合、ＡＮＤゲート70の出力
が「１」になる。レジスタ66が「000」を収容している
場合には、ＮＯＲゲート74の出力が１になる。ゲート70
とゲート74とのいずれかの出力が「１」である場合に
は、ＯＲゲート71の出力が「１」になる。従って、ゲー
ト71の出力は、アドレスビットをランク選択ビットとし
て用いるべきか否かを示す。上述のエンコーディングを
仮定した場合、レジスタ66の３ビットのうち任意の１つ
をＸＯＲゲート78の入力に経路指定することが可能であ
る。ＸＯＲゲート78のもう１つ入力は、アドレスビット
A[15]に接続される。ビットA[15]がレジスタ66からのビ
ットと同じ値を有していない場合、ＸＯＲゲート78の出
力は「１」となり、それらの値が一致する場合には、Ｘ
ＯＲゲート78の出力は「０」となる。ＡＮＤゲート82は
ゲート71,78の出力を受信する。ビットA[15]がランク選
択ビットでない場合、ゲート82の出力は「0」になり、
ビットA[15]がランク選択ビットである場合には、ビッ
トA[15]の値がレジスタ66内にエンコードされている値
と一致しない場合に限り、ゲート82の出力が「1」にな
る。ゲート82の出力は、27入力ＮＯＲゲート88に供給さ
れる。

【００６８】ビットA[21]のランク選択ビット評価は同
一であり、この場合、ゲート72,73,76は、ビットA[21]
がランク選択ビットであるか否かを検出し、ゲート80
は、ビットA[21]の値とレジスタ68内にエンコードされ
ている値とを比較し、ゲート84は、ビットA[21]がラン
ク選択ビットである場合に該比較結果をＮＯＲゲート88
に供給する。ＮＯＲゲート88は、ランク選択ビットとな
るように構成することが可能な他の全てのアドレスビッ
トから同様の入力を受信する。ランク選択ビットになる
ように構成された１つ又は２つ以上のアドレスビット
が、該アドレスビットの経路指定レジスタ中にエンコー
ドされている値と異なる値を有する場合には、ゲート88
の出力が「０」になり、それ以外の場合には「１」にな
る。

【００６９】関連するソケットにメモリモジュールが収
容されている場合、ランク設置ビット86が「1」にセッ
トされ、ソケットに設置されていない場合には「０」に
セットされる。ＡＮＤゲート90は、ビット86及びゲート
88の出力を受信する。ソケットに設置されていない場
合、ランクビットは「０」になり、ソケットに設置され
ており、及びランクが選択されている場合には、ランク
ビットは「１」になる。

【００７０】図１４は、アドレスビットA[16]の経路指
定機能を実施する回路92を示すものである。ビットA[1
6]は、本発明の縮小された経路指定機能を例証するため
の良い選択対象である。その理由は、該ビットA[16]
を、ランク選択ビット、２列ビットの１、２行ビットの
１、又は３バンクビットの１になるように構成すること
ができるからである。更に、ビットA[16]は、３ビット
の縮小された経路指定機能により提供される８つのエン
コーディングの全てを使用する。

【００７１】ビットA[16]の経路指定機能は次のように
エンコードされるものと仮定する。

【００７２】

【表１】

【００７３】回路92は、アドレスビットA[16]に関する
経路指定レジスタ94、マルチプレクサ96、及びＯＲゲー
ト98,100,102,104,106を備えている。レジスタ94は、ア
ドレスビットA[16]に関する経路指定機能を示す３ビッ
ト量を保持する。考え得るエンコーディングは上記のと
おりである。該３ビット量はマルチプレクサ96の選択入
力に供給される。該３ビット量に基づき、アドレスビッ
トが８出力の１つに経路指定される。図１３に関して上
述したように、エンコーディング「000」,「111」はランク
選択ビットのために予約されるので、出力０,７は使用
されない。

【００７４】出力1は、図１５の列経路指定マルチプレ
クサ114に供給されるが、これについては後に詳述する
こととする。それ以外の出力は、上記のエンコーディン
グに従って経路指定される。例えば、出力2は、行ビッ
ト0に関するエンコーディングに対応し、ＯＲゲート98
に対して経路指定される。行ビット0に関してエンコー
ディングされた出力を有する他の経路指定マルチプレク
サからの同様の出力もまたゲート98に供給される。図１
３及び１４に示すように、アドレスビットA[14],A[18],
A[29],A[31],A[33]の全ては、行ビット0にマッピングす
ることが可能なものであり、従って、その全ては、ゲー
ト98に接続されたマルチプレクサ出力ラインを有してい
る。同様に、出力3は、行ビット2の生成を助けるために
ＯＲゲート100に経路指定され、出力4は、バンクビット
0の生成を助けるためにＯＲゲート102に経路指定され、
出力5は、バンクビット1の生成を助けるためにＯＲゲー
ト104に経路指定され、出力6は、バンクビット2の生成
を助けるためにＯＲゲート106に経路指定される。用語R
0、R2、B0、B1、及びB2は、それぞれ、行ビット0,２、
バンクビット0,１,２の略語として用いられている点に
留意されたい。図１４において生成される行ビット及び
バンクビットは、各ランクコントローラ毎に生成され、
図４に示すように個々のランクコントローラからの対応
するビットが組み合わされなければならない、という点
にも留意されたい。

【００７５】上述のように、アドレスビットA[9]及び／
又はA[10]がランクビット又はバンクビットにマッピン
グされる場合に、列ビットの一部をマルチプレクサによ
りシフトさせることが可能である。ビットA[9]に関する
経路指定機能が下記のようにエンコーディングされるも
のと仮定する。

【００７６】

【表２】

【００７７】更に、

【００７８】

【表３】

【００７９】１つの列ビットについて各ビットが同じエ
ンコーディングを有している点、及び、各ビットが列ビ
ット及びバンクビットにしかなり得ないもの又はランク
ビットを生成するために使用可能なものである点に留意
されたい。

【００８０】図１５は、ビットA[9]及び／又はA[10]が
列ビットであるか否かに基づいて列ビットの経路指定を
行う回路108を示している。経路指定レジスタ110は、ア
ドレスビットA[9]に関するエンコーディングを保持し、
経路指定レジスタ112は、アドレスビットA[10]に関する
エンコーディングを保持する。インバータ116及びＮＯ
Ｒゲート111は、ビットA[9]に関する列マッピングにつ
いて検査を行い、インバータ118及びＮＯＲゲート113
は、ビットA[10]に関する列マッピングについて検査を
行う。レジスタ110が、「001」である列ビットに関する
エンコーディングを収容しているものと仮定する。ゲー
ト111の出力は「１」になる。ビットA[9]が、バンクビ
ットにマッピングされ、又はランクビットの生成に使用
される場合には、ゲート111の出力は「０」になる。ビ
ットA[10]に関する列経路指定の存在は、同様の態様で
ゲート113の出力で検出される。

【００８１】ゲート111,113の出力はマルチプレクサ114
の選択入力に経路指定される。ゲート111の出力は最下
位ビットであり、ゲート113の出力は最上位ビットであ
る。列ビット4〜10は、マルチプレクサ114の出力から送
り出される。選択ビットに基づき、考え得る４つのマッ
ピングのうちの１つが列ビットに提供される。列ビット
0〜3は、それぞれ、アドレスビットA[5]〜A[8]に直接マ
ッピングされる、という点に留意されたい。

【００８２】ビットA[9]及びA[10]は両方とも列ビット
にマッピングされるものと仮定する。マルチプレクサ11
4の選択入力は両方とも「1」になり、マルチプレクサ11
4の入力3は列ビットに経路指定される。従って、アドレ
スビットA[9]〜A[15]は、列ビット4〜10に順次マッピン
グされることになる。

【００８３】アドレスビットA[10]は、列ビットに経路
指定されるが、アドレスビットA[9]は、バンクビットに
マッピングされ、又はランクビットの生成を助けるため
に使用される、という点に留意されたい。この経路指定
により、８つの連続キャッシュラインをそれぞれ含む２
ページのキャッシュブロック間でのマルチキャッシュラ
インインターリービングが提供される。マルチプレクサ
114の入力2が選択されると、これにより、全ての列マッ
ピングが、入力3において得られるマッピングから１ア
ドレスビット位置分だけシフトアップされる。従って、
ビットA[9]は、バンクビット又はランクビットとして用
いるために使用可能である。

【００８４】アドレスビットA[9]が列ビットに経路指定
されるが、アドレスビットA[10]がバンクビットにマッ
ピングされ、又はランクビットの生成を助けるために用
いられる場合には、16の連続キャッシュラインをそれぞ
れ含む２ページのキャッシュブロック間でのマルチキャ
ッシュラインインターリービングが提供される。マルチ
プレクサ114の入力1が選択されると、これにより、アド
レスビットA[9]が列ビット4にマッピングされ、アドレ
スビットA[11]〜A[16]が列ビット5〜10にそれぞれマッ
ピングされる。

【００８５】最後に、ビットA[9]及びA[10]が、バンク
ビットにマッピングされ、又はランクビットの生成を助
けるために使用される場合には、８つの連続キャッシュ
ラインをそれぞれ含む４ページのキャッシュブロック間
でのマルチキャッシュラインインターリービングが提供
される。マルチプレクサ114の入力0が選択される。ビッ
トA[9],A[10]が両方とも列への経路指定に使用すること
が不可能な場合には、全ての列マッピングが２ビット位
置だけシフトアップされる。従って、アドレスビットA
[11]〜A[17]は、列ビット4〜10に順次マッピングされ
る。

【００８６】図１４の場合にはマルチプレクサ96の出力
1がマルチプレクサ114に経路指定される点に留意された
い。マルチプレクサ96の出力1は、マルチプレクサ114の
入力3には接続されない。マルチプレクサ114の入力1又
は2が選択される場合には、マルチプレクサ96の出力1が
列ビット10に接続される。最後に、マルチプレクサ114
の入力0が選択される場合には、マルチプレクサ96の出
力1が列ビット9に接続される。他のマルチプレクサの出
力の接続は、図１０ないし図１２に示すビットマッピン
グ、及びマルチプレクサ114の入力及び出力に示すマッ
ピングに従って、論理的に行われる。

【００８７】本発明は、先行技術によるアドレスビット
経路指定方式に比べて数多くの利点を提供するものとな
る。例えば、本発明は、異なるタイプ及び構成のメモリ
モジュールに適応する上で大きなフレキシビリティを提
供する。各ランクは、個別に構成することができ、これ
により、多種多様なメモリモジュール構成を本発明によ
るコンピュータシステムに同時に設置することが可能に
なる。

【００８８】更に、本発明は、本発明によるコンピュー
タシステムのソケットに設置可能な任意のタイプのメモ
リモジュールについて、キャッシュ効果インターリービ
ング、ＤＲＡＭページインターリービング、及びマルチ
キャッシュラインインターリービングを提供することを
可能にする。列及び行ビット数が異なるメモリモジュー
ルがメモリソケットに挿入される場合であっても、本発
明により、様々なインターリービング方式をサポートす
るよう各ランクを最適な構成にすることが可能になる。

【００８９】一実施例では、本発明により提供される経
路指定機構は極めてコンパクトなものとなる。これによ
り、アドレスビットの経路指定に必要な論理回路の量が
削減されるだけでなく、各アドレスビット経路の決定を
並行して計算することにより処理速度が速くなり、これ
により複数の論理レベルをなくすことが可能になる。

【００９０】本発明を好適実施例に関連して説明してき
たが、当業者には明らかなように、本発明の思想及び範
囲から逸脱することなくその形態及び細部に変更を加え
ることが可能である。

【００９１】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施例を示す。

【００９２】１．マルチキャッシュラインインターリー
ビングを実施するコンピュータシステムであって、メモ
リアクセスを容易にするようMビットアドレスを生成す
るプロセッサであって、該Mビットアドレスのアドレス
ビットが、最下位の0ビットアドレスから最上位のM-1ア
ドレスビットまで昇順に配列されたものである、プロセ
ッサと、Hデータビット幅を有しており、バンクビッ
ト、行ビット、及びL列ビットを介してアドレス指定さ
れる、メインメモリ装置と、前記プロセッサに接続さ
れ、及びメインメモリ装置の内容のサブセットを保持す
る、キャッシュメモリであって、一連のキャッシュライ
ンに構成されており、その各キャッシュラインがQの最
下位アドレスビットにより表される、キャッシュメモリ
と、前記メインメモリ装置と前記キャッシュメモリとの
間に接続されたメモリコントローラであって、該メイン
メモリ装置により必要とされるバンク、行、及び列ビッ
トをアドレスから生成し、H-1アドレスビットよりも上
位でQ＋1アドレスビットよりも下位の各アドレスビット
が列ビットにマッピングされ、Qアドレスビットよりも
上位でH＋L-1アドレスビットより下位の１つまたは２つ
以上のアドレスビットを用いて１つ又は２つ以上のバン
クビットからなる第１のバンクビットセットが生成さ
れ、Qアドレスビットよりも上位でH＋Lアドレスビット
よりも下位の１つ又は２つ以上のアドレスビットが列ビ
ットにマッピングされるようにする、メモリコントロー
ラとを備えていることを特徴とする、コンピュータシス
テム。

【００９３】２．バンクビットの一部がランクビットと
して用いられる、前項１に記載のコンピュータシステ
ム。

【００９４】３．前記メモリコントローラが、H＋L-1ア
ドレスビットのすぐ上位のアドレスビットから１つ又は
２つ以上のバンクビットからなる第２のバンクビットセ
ットを生成し、これによりページインターリービングを
実施する、前項１に記載のコンピュータシステム。

【００９５】４．バンクビットの一部がランクビットと
して用いられる、前項３に記載のコンピュータシステ
ム。

【００９６】５．前記キャッシュメモリのキャッシュラ
インが、アドレスの索引部分によりアドレス指定される
キャッシュラインからなるキャッシュラインセットに構
成されており、アドレスのタグ部分が各キャッシュライ
ンと関連付けされ、前記メモリコントローラが、アドレ
スのタグ部分からの１つ又は２つ以上のビットから１つ
又は２つ以上のバンクビットからなる第３のバンクビッ
トセットを生成し、これによりキャッシュ効果インター
リービングを実施する、前項３に記載のコンピュータシ
ステム。

【００９７】６．バンクビットの一部がランクビットと
して用いられる、前項５に記載のコンピュータシステ
ム。

【００９８】７．１つ又は２つ以上のバンクビットから
なる第３のバンクビットセットの生成に用いられるアド
レスのタグ部分からの１つ又は２つ以上のビットが、該
タグ部分の最下位ビットである、前項５に記載のコンピ
ュータシステム。

【００９９】８．前記キャッシュメモリのキャッシュラ
インが、アドレスの索引部分によりアドレス指定される
キャッシュラインセットに構成され、アドレスのタグ部
分が各キャッシュラインと関連付けされ、前記メモリコ
ントローラが、アドレスのタグ部分からの１つ又は２つ
以上のビットから１つ又は２つ以上のバンクビットから
なる第２のバンクビットセットを生成し、これによりキ
ャッシュ効果インターリービングを実施する、前項１に
記載のコンピュータシステム。

【０１００】９．バンクビットの一部がランクビットと
して用いられる、前項８に記載のコンピュータシステ
ム。

【０１０１】10．１つ又は２つ以上のバンクビットから
なる第３のバンクビットセットの生成に用いられるアド
レスのタグ部分からの１つ又は２つ以上のビットが、該
タグ部分の最下位ビットである、前項５に記載のコンピ
ュータシステム。

【０１０２】11．コンピュータシステム中のプロセッサ
により生成されるMビットアドレスを、Hデータビット幅
を有するコンピュータシステムのメインメモリシステム
にアクセスするために用いられるバンクビット、行ビッ
ト、及び、L列ビットへと変換することにより、マルチ
キャッシュインターリービングを実施する方法であっ
て、前記Mビットアドレスが、最下位の0アドレスビット
から最上位のM−1アドレスビットまで昇順に配列された
ものであり、該コンピュータシステムが、前記メインメ
モリシステムの内容のサブセットを保持するキャッシュ
メモリを備えており、該キャッシュメモリが一連のキャ
ッシュラインに構成され、該キャッシュラインの各々が
qの下位アドレスビットにより表される、前記方法であ
って、qアドレスビットよりも上位でh＋L-1アドレスビ
ットよりも下位の１つ又は２つ以上のアドレスビットに
基づいて１つ又は２つ以上のバンクビットからなる第１
のバンクビットセットを生成し、h−1アドレスビットよ
りも上位でq＋1アドレスビットよりも下位の各アドレス
ビットへ列ビットをマッピングし、qアドレスビットよ
りも上位でh＋lアドレスビットよりも下位のアドレスビ
ットへ１つ又は２つ以上の列ビットをマッピングし、行
ビットをアドレスビットへマッピングする、という各ス
テップを有することを特徴とする、前記方法。

【０１０３】12．バンクビットの一部がランクビットと
して用いられる、前項11に記載の方法。

【０１０４】13．h＋L-1アドレスビットのすぐ上位のア
ドレスビットから１つ又は２つ以上のバンクビットから
なる第２のバンクビットセットを生成し、これによりペ
ージインターリービングを実施する、というステップを
更に有する、前項11に記載の方法。

【０１０５】14．バンクビットの一部がランクビットと
して用いられる、前項13に記載の方法。

【０１０６】15．前記キャッシュメモリのキャッシュラ
インが、アドレスの索引部分によりアドレス指定される
キャッシュラインセットに構成され、アドレスのタグ部
分が各キャッシュラインと関連付けされ、１つ又は２つ
以上のバンクビットからなる第３のバンクビットセット
を、アドレスのタグ部分の１つ又は２つ以上のビットか
ら生成し、これによりキャッシュ効果インターリービン
グを実施する、というステップを更に有する、前項13に
記載の方法。

【０１０７】16．バンクビットの一部がランクビットと
して用いられる、前項15に記載の方法。

【０１０８】17．前記第３のバンクビットセットの生成
に用いられるアドレスのタグ部分からの１つ又は２つ以
上のビットが該タグ部分の最下位ビットである、前項15
に記載の方法。

【０１０９】18．前記キャッシュメモリのキャッシュラ
インが、アドレスの索引部分によりアドレス指定される
キャッシュラインセットに構成され、アドレスのタグ部
分が各キャッシュラインと関連付けされ、１つ又は２つ
以上のバンクビットからなる第３のバンクビットセット
をアドレスのタグ部分の１つ又は２つ以上のビットから
生成し、これによりキャッシュ効果インターリービング
を実施する、前項11に記載の方法。

【０１１０】19．バンクビットの一部がランクビットと
して用いられる、前項18に記載の方法。

【０１１１】20．前記第３のバンクビットセットの生成
に用いられるアドレスのタグ部分からの１つ又は２つ以
上のビットが該タグ部分の最下位ビットである、前項18
に記載の方法。

【０１１２】21．メモリアクセスを容易にするようアド
レスを生成し、該アドレスのnのアドレスビットを外部
に供給する、プロセッサと、バンクビット、行ビット、
及び列ビットによりアドレス指定されるメインメモリ装
置と、該メインメモリ装置と前記プロセッサとの間に接
続され、nのアドレスビットの各々に接続された経路指
定ブロックを有する、メモリコントローラであって、該
経路指定ブロックの各々が、経路指定エンコーディング
を格納することが可能な経路指定レジスタと、該経路指
定レジスタに格納されている経路指定エンコーディング
に基づいて、該経路指定ブロックに接続されたアドレス
ビットを、バンクビット、行ビット、又は列ビットのう
ちの任意のものに経路指定することが可能な、マルチプ
レクサブロックとを備えている、メモリコントローラと
を備えていることを特徴とする、コンピュータシステ
ム。

【０１１３】22．前記メインメモリ装置が、ランクビッ
トによってもアドレス指定され、前記メモリコントロー
ラが、各ランクビットに関連するランクビット生成装置
であって、該ランクビット生成装置の各々が、nのアド
レスビットの任意の組み合わせを選択することが可能な
アドレス-ランク選択レジスタと、表明されるべきラン
クビット生成装置に関連するランクビットについて、選
択されたビットにおいて発見されることを必要とする値
を示すことが可能な、アドレス-ランク値レジスタとを
備えており、各アドレスビットが、アドレス-ランク値
レジスタ中のビットに関連する値を有している場合に、
ランクビットが表明される、ランクビット生成装置を更
に備えている、前項21に記載のコンピュータシステム。

【０１１４】23．プロセッサにより提供されたnのアド
レスビットを、メインメモリ装置にアクセスするために
必要なバンク、行、及び列ビットへとマッピングする方
法であって、nのアドレスビットの各々について経路指
定レジスタにアクセスして経路指定エンコーディングを
取り出し、該経路指定エンコーディングに基づいて、各
アドレスビットをバンクビット、行ビット、又は列ビッ
トへと経路指定する、という各ステップを有することを
特徴とする、前記方法。

【０１１５】24．前記メインメモリ装置がランクビット
によってもアドレス指定され、生成されるべき各ランク
ビット毎にアドレス-ランク選択レジスタにアクセス
し、該アドレス-ランク選択レジスタが、アドレス-ラン
ク選択レジスタに関連するランクビットを生成する際
に、考慮すべきアドレスビットを識別し、生成されるべ
き各ランクビット毎にアドレス-ランク値レジスタにア
クセスし、該アドレス-ランク値レジスタが、アドレス-
ランク選択レジスタ及びアドレス-ランク値レジスタに
関連するランクビットを生成する際に、考慮するよう選
択されたアドレスビットにおいて発見されることを必要
とする値を示し、ランクビットに関連するアドレス-ラ
ンク選択レジスタにより選択されたアドレスビットの値
が、ランクビットに関連するアドレス-ランク値レジス
タに格納されている対応する値と一致する場合に、各ラ
ンクビットを表明する、という各ステップを更に有す
る、前項23に記載の方法。

【０１１６】25．メモリアクセスを容易にするようアド
レスビットを生成するプロセッサと、バンクビット、行
ビット、及び列ビットによりアドレス指定されるメイン
メモリ装置と、前記メインメモリ装置と前記プロセッサ
との間に接続されたメモリコントローラであって、バン
クビット、行ビット、及び列ビットをアドレスビットか
ら生成して、マルチキャッシュラインインターリービン
グ、ページインターリービング、及びキャッシュ効果イ
ンターリービングから成るセットのうちの少なくとも２
つのインターリービング方式を実施する、メモリコント
ローラとを備えていることを特徴とする、コンピュータ
システム。

【０１１７】26．前記メモリ装置がランクビットによっ
てもアクセスされ、前記メモリコントローラがアドレス
ビットからランクビットも生成する、前項25に記載のコ
ンピュータシステム。

【０１１８】27．バンクビット、行ビット、及び列ビッ
トによりアドレス指定されるメインメモリ装置に対する
メモリアクセスを容易にするようプロセッサにより生成
されるアドレスビットの経路指定を行う方法であって、
アドレスビットからバンクビット、行ビット、及び列ビ
ットを生成して、マルチキャッシュラインインターリー
ビング、ページインターリービング、及びキャッシュ効
果インターリービングから成るセットのうちの少なくと
も２つのインターリービング方式を実施するステップを
有することを特徴とする、前記方法。

【０１１９】28．前記メモリ装置が、ランクビットによ
ってもアクセスされ、バンクビット、行ビット、及び列
ビットをアドレスビットから生成して、マルチキャッシ
ュラインインターリービング、ページインターリービン
グ、及びキャッシュ効果インターリービングから成るセ
ットのうちの少なくとも２つのインターリービング方式
を実施するステップが、アドレスビットからランクビッ
トを生成するステップを有している、前項27に記載のコ
ンピュータシステム。

【０１２０】29．メモリアクセスを容易にするようMビ
ットアドレスを生成するプロセッサであって、該Mビッ
トアドレスのアドレスビットが、最下位の0ビットアド
レスから最上位のM−1アドレスビットまで昇順に配列さ
れたものである、プロセッサと、Hデータビット幅を有
するメインメモリ装置であって、Jバンクビット、K行ビ
ット、及び少なくともLであってP（P＞L＋1）以下であ
る列ビットを介してアドレス指定されるメモリモジュー
ルをサポートすることが可能なメモリソケットを備えて
いる、メインメモリ装置と、前記メインメモリ装置と前
記プロセッサとの間に接続されたメモリコントローラで
あって、L＋Hビットよりも上位でP＋Hビットよりも下位
のアドレスビットを、少なくとも1であってJ未満のバン
クビットと少なくとも1でJ未満の行ビットと少なくとも
1でP未満の列ビットとから成る縮小されたセットのうち
の１つに経路指定することが可能な、縮小された経路指
定機能を備えている、メモリコントローラとを備えてい
ることを特徴とする、コンピュータシステム。

【０１２１】30．メモリアクセスを容易にするようMビ
ットアドレスを生成するプロセッサであって、該Mビッ
トアドレスのアドレスビットが、最下位の0ビットアド
レスから最上位のM−1アドレスビットまで昇順に配列さ
れたものである、プロセッサと、該プロセッサに接続さ
れたキャッシュメモリであって、メインメモリ装置の内
容のサブセットを保持し、アドレスの索引部分によりア
ドレス指定されるキャッシュラインセットに構成されて
おり、アドレスのタグ部分が各キャッシュラインに関連
している、キャッシュメモリと、hデータビット幅を有
し、Jバンクビット、K行ビット、及び、列ビットを介し
てアドレス指定される、メインメモリ装置と、前記メイ
ンメモリ装置と前記キャッシュメモリとの間に接続され
たメモリコントローラであって、少なくとも１でJ未満
のバンクビットと少なくとも1でJ未満のバンクビットと
を有する縮小されたセットのうちの１つに対してアドレ
スのタグ部分からのアドレスビットを経路指定すること
が可能な縮小された経路指定機能を備えた、メモリコン
トローラとを備えていることを特徴とする、コンピュー
タシステム。

【０１２２】31．メモリアクセスを容易にするよう少な
くとも32ビット幅のアドレスを生成するプロセッサと、
該プロセッサに接続されたキャッシュメモリであって、
メインメモリ装置の内容のサブセットを保持し、アドレ
スの索引部分によりアドレス指定されるキャッシュライ
ンセットに構成されており、アドレスのタグ部分が各キ
ャッシュラインに関連している、キャッシュメモリと、
Hデータビット幅を有し、３つまでのバンクビット、K〜
K＋3の行ビット、及びL〜L＋3の列ビットを介してアド
レス指定されるメモリモジュールをサポートすることが
可能なメモリソケットを備えている、メインメモリ装置
と、前記メインメモリ装置と前記キャッシュメモリとの
間に接続されたメモリコントローラであって、対応する
複数のアドレスビットの経路指定を行うことが可能な複
数の縮小された経路指定機能を有しており該縮小経路指
定機能に関するエンコーディングに４ビット以上を必要
としないようになっており、マルチキャッシュインター
リービング、キャッシュ効果インターリービング、及び
ページインターリービングからなるセットのうちの少な
くとも２つのインターリービング戦略を実施する、メモ
リコントローラとを備えていることを特徴とする、コン
ピュータシステム。

【０１２３】32．複数の縮小された経路指定機能の各々
は、該縮小経路指定に関連するアドレスビットがランク
ビットの生成に関与するか否かを示すこと、及び該縮小
された経路指定機能に関連するアドレスビットが表明さ
れるべきランクビットに関してとらなければならない値
を示すことも可能である、前項31に記載のコンピュータ
システム。

【図面の簡単な説明】

【図１】2,048行及び2,048列を有する４メガビットメモ
リアレイをベースとした典型的な先行技術によるメモリ
チップを示すブロック図である。

【図２】本発明によるビット経路指定機構を有するコン
ピュータシステムを示す説明図である。

【図３】図２のコンピュータシステムのメモリソケット
を一層詳細に示す説明図である。

【図４】ランク、バンク、行、及び列ビットへのアドレ
スビットの経路指定を受け持つ図２のコンピュータシス
テムのメモリコントローラの一部を示す説明図である。

【図５】ランク選択ビット生成回路を示す説明図であ
る。

【図６】任意のバンク、行、又は列ビットへのアドレス
ビットの経路指定に必要なアドレスビット経路指定回路
を示す説明図である。

【図７】64ビット幅のアドレスを有するコンピュータシ
ステムの論理アドレスマップを示す説明図である。

【図８】コンピュータシステム中のキャッシュメモリの
構成を示す説明図である。

【図９】コンピュータシステム中の物理メモリの構成を
示す説明図である。

【図１０】本発明による縮小された経路指定機能を有す
るアドレスビット経路指定を示す説明図である（1/
3）。

【図１１】本発明による縮小された経路指定機能を有す
るアドレスビット経路指定を示す説明図である（2/
3）。

【図１２】本発明による縮小された経路指定機能を有す
るアドレスビット経路指定を示す説明図である（3/
3）。

【図１３】図１０ないし図１２に示すアドレスビット経
路指定によるランクビットの生成に必要な回路を示す回
路図である。

【図１４】図１０ないし図１２に示すアドレスビット経
路指定のうちの１つを実施するために必要な回路を示す
回路図である。

【図１５】図１０ないし図１２に示すアドレスビット経
路指定による列ビットの経路指定に必要な回路を示す回
路図である。

【符号の説明】

18 コンピュータシステム 20 ＣＰＵ 22 レベル2キャッシュメモリ装置 24 メモリコントローラ 26 メモリソケット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・ピケスリー アメリカ合衆国コロラド州80525，フォー ト・コリンズ，ストニー・クリーク・ドラ イヴ・4418

Claims (1)

【特許請求の範囲】
1. 【請求項１】マルチキャッシュラインインターリービン
   グを実施するコンピュータシステムであって、 メモリアクセスを容易にするようMビットアドレスを生
   成するプロセッサであって、該Mビットアドレスのアド
   レスビットが、最下位の0ビットアドレスから最上位のM
   -1アドレスビットまで昇順に配列されたものである、プ
   ロセッサと、 Hデータビット幅を有しており、バンクビット、行ビッ
   ト、及びL列ビットを介してアドレス指定される、メイ
   ンメモリ装置と、 前記プロセッサに接続され、及びメインメモリ装置の内
   容のサブセットを保持する、キャッシュメモリであっ
   て、一連のキャッシュラインに構成されており、その各
   キャッシュラインがQの最下位アドレスビットにより表
   される、キャッシュメモリと、 前記メインメモリ装置と前記キャッシュメモリとの間に
   接続されたメモリコントローラであって、該メインメモ
   リ装置により必要とされるバンク、行、及び列ビットを
   アドレスから生成し、H-1アドレスビットよりも上位でQ
   ＋1アドレスビットよりも下位の各アドレスビットが列
   ビットにマッピングされ、Qアドレスビットよりも上位
   でH＋L-1アドレスビットより下位の１つまたは２つ以上
   のアドレスビットを用いて１つ又は２つ以上のバンクビ
   ットからなる第１のバンクビットセットが生成され、Q
   アドレスビットよりも上位でH＋Lアドレスビットよりも
   下位の１つ又は２つ以上のアドレスビットが列ビットに
   マッピングされるようにする、メモリコントローラとを
   備えていることを特徴とする、コンピュータシステム。