JPH0493998A - ディストーション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、例えばシンセサイザ、電子ピアノ、電子オル
ガン、シングルキーホード等の電子楽器に用いられるデ
ィストーション装置に関し、特に入力された楽音に歪み
を加えることによって豊かな楽音に変換するディストー
ション装置に関する。

（従来の技術） 従来、電子楽器等には、発生する楽音に種々の効果を加
えるために、ディストーション回路が組み込まれている
。

第８図は、このような従来のディストーション回路の一
例を示すものである。このディストーション回路は、入
力波形（楽音信号５ＩＧ）を所定のレベルでクリップす
ることにより楽音信号に歪みを加えて出力するものであ
る。

図において、レジスタ７０は、例えば図示しないＣＰＵ
から送られてくるパラメータＫを保持するものである。

このパラメータには、入力波形のクリップレベルを指定
するものである。このレジスタ７０の出力は比較器７１
及びセレクタ７２に供給されるようになっている。

比較器７１は、楽音信号ＳＩＧとパラメータにとを比較
するものである。この比較器７１の一方の入力端子Ａに
は楽音信号ＳＩＧか供給され、他方の入力端子Ｂには上
記レジスタ７０の出力か供給されるようになっている。

そして、比較器７１て比較された結果は、選択信号ＳＥ
Ｌとしてセレクタ７２のセレクト端子Ｓに供給されるよ
うになっている。

セレクタ７２は、選択信号ＳＥＬに応じて楽音信号ＳＩ
Ｇ又はパラメータにの何れかを選択して出力するもので
あり、上述したように、一方の入力端千人には楽音信号
ＳＩＧが、他方の入力端子Ｂにはレジスタ７０の出力信
号、つまりパラメータＫか供給されるようになっている
。

この第８図に示すディストーション回路は次のように動
作する。

先ず、図示しないＣＰＵからクリップレベルを指示する
パラメータＫかレジスタ７０にセットされる。

次いて、例えば第９図に示すような正弦波形の楽音信号
ＳＩＧか供給されるものとする。

すると、比較器７１において、楽音信号ＳＩＧの絶対値
とレジスタ７０にセットされているパラメータにとか比
較され、その結果か選択信号ＳＥＬとして出力される。

即ち、楽音信号ＳＩＧの絶対値かパラメータにより小さ
い間は、比較器７１はセレクタ７２のＡ側を選択するよ
うな選択信号ＳＥＬを出力する。したかつて、この条件
か成立している間は、第１０図のＯａに示すように、入
力された楽音信号ＳＩＧかそのまま出力される。

一方、楽音信号ＳＩＧの絶対値がパラメータにより太き
（なると、その間は、比較器７１はセレクタ７２のＢ側
を選択するような選択信号ＳＥＬを出力する。したかっ
て、この条件か成立している間は、第１０図のａｂに示
すように、セレクタ７２からはパラメータにの値かその
まま出力される。

以下同様に、第１０図のｂｃ区間は楽音信号ＳＩＧが、
区間ｃｄではパラメータにの値が、区間ｄｅでは楽音信
号ＳＩＧが、それぞれ出力される。

このように、従来のディストーション回路では、一定の
クリップレベルを設け、入力された楽音信号を上記クリ
ップレベルで単純にクリップして楽音に効果を加えると
いう処理を行っている。

第１１図は、上述したディストーション回路で得られた
第１０図に示す波形を、高速フーリエ変換（ＦＦＴ）で
スペクトル分析した結果を示すものである。

図示するように、奇数次の高調波のみか多く含まれるこ
とがわかる。これは、クリップレベルＫか一定であるこ
とに原因するものである。したがって、この波形の楽音
信号を発音すると音の豊かさに欠けるという感じが受け
られる。

第１２図は、従来のディストーション回路の他の例を示
すものである。

図において、アドレスジェネレータ８０は、楽音信号Ｓ
ＩＧの整数部の値に応じて非線形テーブル８１を参照す
るアドレスを生成するものであり、このアドレスジェネ
レータ８０の出力は非線形テーブル８１に供給されるよ
うになっている。

非線形テーブル８１は、順次入力されるアドレスに対応
して非線形波形となるデータを出力するテーブルである
。この非線形テーブル８１の出力は補間回路８２に供給
されるようになっている。

補間回路８２は、楽音信号ＳＩＧが有意な小数部を有す
る場合に、該楽音信号ＳＩＧの前後の整数アドレスに応
じて非線形テーブル８１から出力される２つのデータに
基づき、楽音信号ＳＩＧの小数部を変位として補間処理
を行って変換された楽音信号を出力するものである。

しかしなから、このように構成されるディストーション
回路であっても、出力される楽音信号の大多数は奇数次
の高調波で構成されている。

このように、従来のディストーション回路では奇数次の
倍音を多数含み、偶数次の倍音か少ないので、発音され
る楽音が単純なものとなり豊かな楽音が得られないとい
欠点かあった。また、プラス成分のクリップとマイナス
成分のクリップを異なる値によるものとして偶数次高調
波を得ることもてきるが、この場合、楽音信号に直流成
分か生じるという問題かあった。

（発明が解決しようとする課題） この発明は、上記事情に鑑みてなされたもので、直流成
分を生じさせずに奇数次及び偶数次の倍音を多数含んだ
豊かな楽音を発生することのできるディストーション装
置を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） この発明のディストーション装置は、上記目的を達成す
るために、楽音信号のクリップレベルを保持する第１の
保持手段と、この第１の保持手段に保持されたクリップ
レベルの所定時間あたりの変化量を保持する第２の保持
手段と、この第２の保持手段に保持された変化量に基づ
き時間の経過に応して前記第１の保持手段に保持された
クリップレベルを更新する更新手段と、入力された楽音
信号と前記第１の保持手段に保持されているクリップレ
ベルとを比較する比較手段と、この比較手段により前記
楽音信号が前記第１の保持手段に保持されているクリッ
プレベル以下であると判断されている間は該楽音信号を
出力し、前記楽音信号か前記第１の保持手段に保持され
ているクリップレベルより大きくなったことか判断され
ている間は、前記更新手段により時間の経過に応して変
化するクリップレベルを出力する出力手段とを具備した
ことを特徴とする。

（作用） 本発明は、入力された楽音信号が第１の保持手段に保持
されているクリップレベルに到達するまでは入力された
楽音信号をそのまま出力し、上記クリップレベルに到達
した後は、上記第１の保持手段に保持されるクリップレ
ベルを、第２の保持手段に保持される変化量に基づいて
時間の経過に応じて所定の割合で変化させるとともに、
この変化するクリップレベルと入力された楽音信号とを
比較し、楽音信号がクリップレベルより大きい間は、上
記変化するクリップレベルを出力するようにしている。

これにより、例えば第６図に示すように、所定の割合で
時間的に変化するクリップレベルで入力された楽音信号
をクリップすることになるので、第７図に示すような奇
数及び偶数次の高調波を多数含む楽音信号か得られ、豊
かな楽音を発生することができるものとなっている。ま
た、楽音信号のクリップはプラス及びマイナスの両成分
につき行っているので、楽音信号に直流成分が生じるこ
ともない。

（実施例） 第１図は、本発明に係るディストーション装置の構成を
示す概略ブロック図である。

図において、１０は中央処理装置（ＣＰＵ）であり、続
出し専用記憶装置（ＲＯＭ）］　１のプログラムメモリ
部に記憶されているプログラムに従って当該ディストー
ション装置の各部を制御するものである。特に、後述す
るパネルスイッチ１３から与えられるパラメータＫ、Δ
Ｋを歪回路１７に送出して歪回路】７を制御することに
より、入力された楽音信号に所定の効果を加えるもので
ある。

上記ＲＯＭＩＩは、上述したＣＰＵｌ０を動作させるプ
ログラムの他、各部の制御に必要な種々の固定データを
含んでいる。

】２はＲＡＭであり、ＣＰＵｌ０の動作に必要なワーク
エリアの他、本ディストーション装置を動作させるだめ
の種々の状態情報が記憶されるようになっている。

１３はパネルスイッチであり、電源スィッチ、モード指
定スイッチ等の他、本発明に直接関係する効果選択スイ
ッチ（図示しない）が含まれている。これら各スイッチ
の状態は、内蔵されるパネルスキャン回路によって検知
されるようになっている。また、パネルスイッチ１３に
は、上記スイッチ類の他、装置の各種状態を表示するた
めの表示器が含まれている。

】４は入出力インタフェースであり、上記パネルスイッ
チ１３の状態に応じたパネルスイッチデータをＣＰＵｌ
０に出力するとともに、ＣＰＵｌ０からのデータを受は
取って表示器に表示するものである。

】６はＡ／Ｄ変換器であり、入力されたアナログ楽音信
号を、例えば１６ビツトのデジタル楽音信号に変換する
ものである。入力される楽音信号は、別の電子楽器、例
えば電気ギター、キーボード、電子オルガン、或いはシ
ンセサイザー等か出力するアナログ楽音信号である。こ
のＡ／Ｄ変換器１６か出力する１６ビツトのデジタル楽
音信号は歪回路１７に供給されるようになっている。

１７は本発明のディストーション装置に係る歪回路てあ
り、ＣＰＵｌ０の制御の下に動作するようになっている
。この歪回路１７の出力はＤ／Ａ変換器】８に供給され
るようになっている。歪回路１７の詳細については後述
する。

１８はＤ／Ａ変換器てあり、歪回路１７か出力する１６
ビツトのデジタル楽音信号をアナログ楽音信号に変換し
て出力するものである。このＤ／Ａ変換器１８の出力が
、例えばスピーカ等の放音手段に供給され、放音が行わ
れるようになっている。

上記ＣＰＵＩ　ＯＳＲＯＭＩ　１、ＲＡＭ１２、入出力
インクフェニス１４及び歪回路１７は、システムバス１
５を介して相互に接続されるようになっている。

第２図は、上記歪回路１７の第１の実施例を詳細に示す
ブロック図である。

ＣＰＵｌ０から送られてくる制御信号としては、歪みの
度合いを指定するパラメータＫ、ΔＫ及び書込信号ＷＲ
Ｔかある。

パラメータには、歪を開始させる楽音信号のレベルを指
定するものである。パラメータΔには、歪を変化させる
際の変化分を指定するものである。

また、書込信号ＷＲＴは、ＣＰＵｌ０が上記パラメータ
Ｋ、ΔＫを歪回路１７に書き込む際のストローブ信号で
ある。

また、サンプリングクロックＭＣＬＫは、ディストーシ
ョン装置に内蔵されるクロック発生回路（図示しない）
で発生されるもので、このクロックＭＣＬＫに同期して
Ａ／Ｄ変換器１６がら楽音信号を受は取り、装置内回路
が動作し、さらにＤ／Ａ変換器１８に楽音信号を出力す
るようになっている。

第２図において、２０はセレクタであり、制御信号ＣＩ
、つまり書込み信号ＷＲＴに応じて、ＣＰＵｌ０が出力
するパラメータＫ又はラッチ２８が出力するデータのい
ずれかを選択するものである。このセレクタ２０の選択
出力はラッチ２】に供給されるようになっている。

２１はラッチであり、制御信号Ｃ３をイネーブル信号と
してセレクタ２０の出力をラッチするものであ−る。こ
のラッチ２１の出力は加算器２３の入力端子Ｙ、加算器
２４の入力端子Ｙ及び加算器２７の入力端子Ｘに供給さ
れるようになっている。

２２はラッチであり制御信号Ｃ２、っまり書込信号Ｗ、
ＲＴに応じて、ＣＰＵｌ０が出力するパラメータΔＫを
ラッチするものである。このラッチ２２の出力は加算器
２７の入力端子Ｙに供給されるようになっている。

２３は加算器であり、Ａ／Ｄ変換器１６か出力する１６
ビツトのデジタル楽音信号５ＩＧＩを入力端子Ｘに入力
し、ラッチ２１の出力信号を入力端子Ｙに入力し、さら
に制御信号Ｃ４をキャリー入力端子ＣＩに入力して演算
を行うものである。

この加算器２３の出力Ｚは使用されず、キャリー出力端
子ＣＯから出力されるキャリーＢ２のみを用いて後述す
る比較機能を実現している。

上記制御信号Ｃ４は、楽音信号５ＩＧＴの最上位ビット
（ＭＳＢ）である符号Ｂ１をインバータ３１で反転した
信号である。この加算器２３が出力するキャリーＢ２は
、排他的論理和ゲート３２の一方の入力端子に供給され
るようになっている。

２４は加算器であり、ゼロを入力端子Ｘに入力し、ラッ
チ２１の出力を入力端子Ｙに入力し、さらに制御信号Ｃ
５をキャリー入力端子ＣＩに入力して加算を行うもので
ある。制御信号Ｃ５は符号Ｂ１そのものである。したが
って、この加算器２４は、楽音信号５ＩＧＩが正の場合
はそのまま、負の場合は２の補数をとって出力するもの
である。

即ち、加算器２４は、楽音信号５ＩＧＩの正負に応じて
ラッチ２１の内容をそのまま、又は正負反転して出力す
るものである。この加算器２４の出力はセレクタ２５の
入力端子Ｈに供給されるようになっている。

２５はセレクタであり、制御信号Ｃ７に応して楽音信号
５ＩＧＩそのもの、又は加算器２４の出力の何れかを選
択して出力するものである。制御信号Ｃ７としては、符
号Ｂ１とキャリーＢ２とを排他的論理和ゲート３２て排
他的論理和をとった信号が用いられる。このセレクタ２
５の出力はラッチ２６に供給されるようになっている。

２６はラッチであり、制御信号Ｃ９、つまりサンプリン
グクロックＭＣＬＫをインバータ２９て反転した信号に
応じて、セレクタ２５か出力するデータをラッチするも
のである。したがって、ラッチはサンプリングクロック
ＭＣＬＫの後半で行われることになる。このラッチ２６
の出力は歪か加えられた楽音信号となり、Ｄ／Ａ変換器
１８に供給されるようになっている。

２７は加算器であり、ラッチ２１の出力を入力端子Ｘに
入力し、ラッチ２２の出力を入力端子Ｙに入力し、さら
に制御信号Ｃ６をキャリー入力端子ＣＩに入力して演算
を行うものである。制御信号Ｃ６としては符号Ｂ１を反
転した信号を用いている。

したかって、この加算器２７は、楽音信号５ＩＧｌが正
の場合はラッチ２１の内容からパラメータΔＫを減算し
、負の場合はラッチ２１の内容にパラメータΔＫを加算
して出力するものである。

この加算器２７の出力はラッチ２８に供給されるように
なっている。

２８はラッチであり、制御信号Ｃ８、つまりサンプリン
グクロックＭＣＬＫに応じて、加算器２７が出力するデ
ータをラッチするものである。したがって、このラッチ
はサンプリングクロックの前半で行われるこ、とになる
。このラッチ２８の出力は、セレクタ２０に供給され、
次のデータの算出に使用される。

第３図は、上記加算器２３．２４．２７の構成を詳細に
示すものである（何れも同一の構成である）。図におい
て、３２０〜３２３は加算素子であり、それぞれ、入力
端子Ａ　Ｏ−Ａ　３に供給されたデータと入力端子ＢＯ
−Ｂ３に供給されたデータとを、キャリー入力端子ＣＯ
に供給されたキャリーを加味して加算を行い、加算結果
のデータ出力端子ＺＯ−２３に出力し、キャリーをキャ
リー出力端子Ｃ４に出力するものである。

これら加算素子３２０〜３２３は、図示するように接続
され、加算器２３．２４．２７を構成している。

即ち、各加算器の一方の入力端子Ｘ（１６ビツト）は、
各加算素子３２０〜３２３のそれぞれの入力端子ＡＯ−
Ａ３に接続されている。一方、各加算器の他方の入力端
子Ｙ（１６ビツト）は、各排他的論理和ゲート３００〜
３１５の一方の入力端子に接続され、この排他的論理和
ゲート３００〜３１５の出力が各加算素子３２０〜３２
３の入力端子ＢＯ−Ｂ３に接続されている。そして、各
加算素子３２０〜３２３のデータ出力端子ＺＯ−２３の
出力が加算器の出力端子Ｚ（１６ビツト）として外部に
出力されるようになっている。

また、上記排他的論理和ゲート３００〜３】５の他方の
入力端子には、加算器としてのキャリー入力端子ＣＩか
らの信号か共通に接続されている。

これにより反転入力を可能ならしめ、これにより減算を
可能にしている。

また、各加算素子３２０〜３２３の出力端子Ｃ４はキャ
リー出力端子であり、図示するように、順次上位の加算
素子のキャリー入力端子ＣＯに接続され、リップルキャ
リーによる１６ビツトの加算器を構成している。

なお、最下位の加算素子３２０へのキャリー入力端子Ｃ
Ｏには、加算器としてのキャリー入力端子ＣＩからキャ
リーが入力されるようになっており、最上位の加算素子
３２３のキャリー出力端子Ｃ４からは、加算器としての
キャリーが出力端子ＣＯから出力されるようになってい
る。

上記構成により加減算可能な１６ビツトの加算器が構成
されている。

次に、上記第２図及び第３図の構成において第４図のフ
ローチャートを参照しなから動作を説明する。

先ず、電源が投入されると、初期化処理を行う（ステッ
プＳｌ）。この初期化処理は、装置内部のハードウェア
、ＲＡＭ１２の内容等を初期状態に設定する処理である
。

次いて、パネルイベントか有るか否かを調べる（ステッ
プＳ２）。即ち、パネルスイッチ１３から入出力インタ
フェースを介して送られてきたデータ中に、従前のデー
タから変化したものかあるか否かを調べる。そして、パ
ネルイベントがなけレバステップＳ２を繰り返し実行す
ることにより待機状態に入る。この待機状態でパネルイ
ベントが発生したことを検出すると、該イベントかパラ
メータＫを変更する旨のイベントであるか否かを調べる
（ステップＳ３）。そして、パラメータＫを変更する旨
のイベントであることが判断されると、Ｋ処理を行う（
ステップＳ４）。

二〇に処理は、パラメータＫをラッチ２Ｉにセットする
処理であり、次のように行われる。

即ち、ＣＰＵｌ０は、パネルスイッチ１３で設定された
所定の効果を加える旨の指令を入出力インタフェース１
４を介して受は取ると、該指令に対応したパラメータＫ
を生成し、システムバス１５を介して歪回路】７に送出
する。この際、同時に書込信号ＷＲＴをも送出する。こ
の書込信号ＷＲＴは、制御信号Ｃ１としてセレクタ２０
に供給され、これによりパラメータＫが選択されてセレ
クタ２０から出力される。

また、書込信号ＷＲＴはＯＲゲート３３を介し、制御信
号Ｃ３としてラッチ２１のイネーブル端子Ｇに供給され
る。これにより、セレクタ２０から出力されたパラメー
タＫがラッチ２１にラッチされることになる。以上のに
処理が完了するとステップＳ２に戻り、次のイベントが
発生するのを待つ待機状態に入る。

一方、上記ステップＳ３でパラメータＫを変更する旨の
イベントでないことが判断されると、上記イベントがパ
ラメータΔＫを変更する旨のイベントであることを認識
し、Δに処理を行う（ステップＳ５）。

このΔに処理は、パラメータΔＫをラッチ２２にセット
する処理であり、次のように行われる。

即ち、ＣＰＵｌ０は、パネルスイッチ１３で設定された
所定の効果を加える旨の指令を入出力インタフェース１
４を介して受は取ると、該指令に対応したパラメータΔ
Ｋを生成し、システムバス１５を介して歪回路１７に送
出する。この際、同時に書込信号ＷＲＴをも送出する。

この書込信号ＷＲＴは、制御信号Ｃ２としてラッチ２２
のイネーブル端子Ｇに供給される。これにより、パラメ
ータΔＫかラッチ２２にラッチされることになる。

以上のΔに処理が完了するとステップＳ２に戻り、次の
イベントが発生するのを待つ待機状態に入る。

このようにしてパラメータＫ及びΔにのセットが完了す
ると、図示しない発振器によりサンプリングクロックＭ
ＣＬＫの出力か開始されるとともに、該クロックＭＣＬ
Ｋに同期して楽音信号５ＩＧＩがＡ／Ｄ変換器１６から
供給される。ここで、供給される楽音信号５ＩＧＩは、
第９図に示すような正弦波信号であるものとして以下説
明する。

外部から供給される楽音信号５ＩＧＩは、最初は正の数
値である。したかって、そのＭＳＢ、つまり、符号Ｂ１
は「０」であり、制御信号Ｃ５は「０」、制御信号Ｃ４
及びＣ６は「１」となる。

この状態て楽音信号５ＩＧＩが供給されると、加算器２
３ては制御信号Ｃ４が「１」であることがら、減算（ｒ
Ｘ−ＹＪ）が行われる。ここで、「Ｘ≧Ｙ」であれば、
つまり［１楽音信号ＳＩＧＩＩ≧パラメータに」てあれ
ばキャリーが出力されてＢ２がＮＪとなるが、「１楽音
化号５ＩＧｌ！〈パラメータＫ」であればキャリーが出
力されずＢ２が「０」となる。

通常、パラメータには所定の値を有するように設定され
るので、正弦波の場合、最初は「１楽音化号５ＩＧＩＩ
＜パラメータＫ」てあり、キャリーＢ２は「０」となる
。したがって、制御信号Ｃ７は「０」となり、セレクタ
２５はＬ側が選択され、楽音信号５ＩＧＩがそのまま出
力される。この出力は、サンプリングクロックＭＣＬＫ
をインバータ２９で反転させた制御信号Ｃ９によりラッ
チ２６にラッチされる。そして、このラッチ２６の出力
が楽音信号５ＩＧＯとしてＤ／Ａ変換器１８に供給され
る。

この際、加算器２４は所定の動作を行うが、その出力は
使用されないので特別の機能は発揮しない。

一方、加算器２７は制御信号Ｃ６かｒｌＪであることが
ら減算（ｒＸ−ＹＪ）が行われ、その結果はサンプリン
グクロックＭＣＬＫ　（制御信号Ｃ８）によりラッチ２
８にラッチされるが、上記したように排他的論理和ゲー
ト３２の出力か「０」であることがらＡＮＤゲート３０
の出力も０」となり、制御信号Ｃ３も「ＯＪのままであ
る。したがって、ラッチ２１に供給されるクロックは変
化せず、その内容は更新されない。

このような状態は「ｌ楽音信号５ＩＧＩＩ≧パラメータ
Ｋ」になるまで継続する。つまり、第６図に示すＯａの
区間が上記状態の区間である。

次いて、「１楽音化号５ＩＧＩＩ≧パラメータＫ」にな
ると、加算器２３が出力するキャリーＢ２は「１」にな
る。したかって、排他的論理和ゲート３２の出力、つま
り制御信号Ｃ７は’ＩＪになり、セレクタ２５はＨ側が
選択される。これにより、加算器２４の出力かセレクタ
２５から出力され、ラッチ２６にラッチされることにな
る。

ここで、加算器２４は、制御信号Ｃ５か７０」であるこ
とがらゼロとラッチ２１の出力とを加算して出力する。

換言すれば、ラッチ２１にセットされているパラメータ
Ｋかセレクタ２５を介してそのままラッチ２６にセット
される。

一方、加算器２７では制御信号Ｃ６が「１」であること
がら、減算（ｒＸ−ＹＪ）、つまり「パラメータに一パ
ラメータΔＫ」が行われ、その結果はサンプリングクロ
ックＭＣＬＫ　（制御信号Ｃ８）によりラッチ２８にラ
ッチされる。この際、排他的論理和ゲート３２の出力が
「１」であることがらインバータ２９により反転された
サンプリングクロックＭＣＬＫはＡＮＤゲート３０を通
過し、さらにＯＲゲート３３を通って制御信号Ｃ３とし
てラッチ２１のイネーブル端子Ｇに供給される。これに
よりラッチ２８にラッチされているデータはラッチ２１
にラッチされ、ラッチ２１の内容は「Ｋ−Δに」の値に
更新される。

このような状態は変化する楽音信号５ＩＧＩと減少され
るラッチ２１の内容との関係か、「ｌ楽音信号５ＩＧＴ
Ｉ＜ラッチ２１の内容」になるまて継続する。つまり、
第６図に示すａｂの区間が上記状態の区間である。

次に、「１楽音化号５ＩＧＩＩ＜ラッチ２１の内容」に
なると、上述したＯａ区間と同様の動作でｂｅ区間は入
力された楽音信号がそのまま出力される。

以上により、正弦波の前半の処理が完了する。

次いて、後半の処理に移る。即ち、供給される楽音信号
５ＩＧＩは、負の数値となり、そのＭＳＢ、つまり符号
Ｂ１は「１」　となる。したがって、制御信号Ｃ５は「
１」、制御信号Ｃ４及びＣ６は′０」となる。

この状態では、加算器２３では制御信号Ｃ４か「０」で
あることがら加算（ｒＸ＋Ｙ」）が行われる。ここで、
楽音信号５ＩＧＩは負の数値となるが、ラッチ２１の内
容は正の数を維持する。これは、符号Ｂ】が負になるこ
とにより制御信号Ｃ６が「０」になって加算器２７ては
加算か行われるからであり、以降はラッチ２１の内容は
増加することになる。したがって、加算器２３ては実質
的には減算（ｒ−Ｘ十ＹＪ）が行われることになる。

したかって、ｒ　ｌ　Ｘ　ｌ　＞ＹＪであれば、つまり
７１楽音信号５ＩＧＩＩ＞ラッチ２１の内容」てあれば
キャリーか出力されずＢ２が「０」となり、「；楽音信
号５ＩＧＩ　ｌ≦クラッチ】の内容」てあればキャリー
が出力されＢ２がＮＪ　となる。

楽音信号が負の数になった直後は、［Ｉ楽音信号５ＩＧ
ＩＩ≦ラッチ２１の内容」となるので、Ｂ２は「１」と
なる。したかって、制御信号Ｃ７は「０」となり、セレ
クタ２５はＬ側が選択され、楽音信号５ＩＧＩがそのま
ま出力される。この出力は、サンプリングクロックＭＣ
ＬＫの反転信号Ｃ９によりラッチ２６にラッチされ、さ
らに楽音信号５ＩＧＯとしてＤ／Ａ変換器１８に供給さ
れる。

この際、加算器２４は所定の動作を行うが、その出力は
使用されないので特別の機能は発揮しない〇 一方、加算器２７は制御信号Ｃ６かｒＯＪであることが
ら加算（ｒＸ＋Ｙ」）か行われ、その結果はサンプリン
グクロックＭＣＬＫ（制御信号Ｃ８）によりラッチ２８
にラッチされる。

しかしなから、排他的論理和ゲート３２の出力か［ＯＪ
であることがらＡＮＤゲート３０の出力も「０」となり
、制御信号Ｃ３も「０」のままである。したがって、ラ
ッチ２１に供給されるクロックは変化せず、その内容は
更新されない。

このような状態は「１楽音信号５ＩＧＩＩ＞ラッチ２１
の内容」になるまで継続される。つまり、第６図に示す
Ｐｃの区間が上記状態の区間である。

次に、「１楽音信号５ＩＧＩＩ＞ラッチ２１の内容」に
なると、加算器２３が出力するキャリーＢ２は「１」に
なる。したがって、排他的論理和ゲート３２の出力、つ
まり制御信号Ｃ７は「ＩＪになり、セレクタ２５はＨ側
か選択される。これにより、加算器２４の出力かセレク
タ２５から出力され、ラッチ２６にラッチされることに
なる。

ここで、加算器２４は、制御信号Ｃ５か「］Ｊであるこ
とがら減算を行って出力する。換言すれば、ラッチ２１
にセットされている内容か２の補数を取られ、その後セ
レクタ２５を介してラッチ２６にセットされる。

一方、加算器２７ては制御信号Ｃ６が「０」であること
がら加算（ｒＸ＋ＹＪ　）　、つまり「ラッチ２１の内
容子パラメータΔＫ」が行われ、その結果はサンプリン
グクロックＭＣＬＫ　（制御信号Ｃ８）によりラッチ２
８にラッチされる。この際、排他的論理和ゲート３２の
出力が「１」であることがらインバータ２９により反転
されたサンプリングクロックＭＣＬＫはＡＮＤゲート３
０を通過し、さらにＯＲゲート３３を通って制御信号Ｃ
３としてラッチ２１のイネーブル端子に供給される。

これによりラッチ２８にラッチされているデータはラッ
チ２１にラッチされ、ラッチ２１の内容は「Ｋ十ΔＫＪ
Ｏ値に更新される。

このような状態は「１楽音信号５ＩＧ）　ｌ≦クラッチ
】の内容」になるまて継続する。つまり、第６図に示す
ｃｄの区間か上記状態の区間である。

次に、「１楽音信号５ＩＧＩＩ≦ラッチ２１の内容」に
なると、上述したＰｃ区間と同様の動作てｄｅ区間は入
力された楽音信号かそのまま出力される。

以上により、正弦波の１周期分の処理か完了する。

つまり、第９図に示す正弦波の楽音信号か歪回路に入力
されると、第６図に示すように変換された波形の楽音信
号が出力されることになる。

この第６図に示した波形を、高速フーリエ変換（ＦＦＴ
）でスペクトル分析した結果を第７図に示す。図示する
ように、奇数次の高調波の他、偶数次の高調波も多数台
まれることがわかる。これは、クリップレベルＫが一定
ではなく、時間の経過とともに次第に増減するようにし
たことによるものである。

次に、第２の実施例を第５図を参照しなから説明する。

先に示した実施例では加算器を３個使用して回路を構成
しているため使用するハードウェアの量が多（なる。そ
こで、４タイムスロツト（スロット０〜３）の時分割で
加算器を共用することによりハードウェア量を減少させ
たものが本実施例てある。

本実施例は、上述した第１の実施例と対比しながら説明
する。

図において、ラッチ５０９及びセレクタ５１２は第１の
実施例（第２図参照）におけるセレクタ２０及びラッチ
２１の機能を実現するものである。

ラッチ５０６は第１の実施例のラッチ２２に相当し、セ
レクタ５１３及びラッチ５１０は、第１の実施例のセレ
クタ２５及びラッチ２６に相当するものである。これら
については、上記第１の実施例と同等の構成であり、ま
た、同等の作用をするので説明は省略する。

ラッチ５０５は、パラメータＫを保持するものであり、
時分割制御を行うために特別に設けられたものである。

５０１〜５０３は４つの入力から１つを選択して出力す
るセレクタである。これらセレクタ５０１〜５０３の選
択信号（２ビツト）は、２ビツトのカウンタ６０によっ
て生成される。

即ち、ＣＰＵｌ０から送出されるリセット信号Ｒ３Ｔに
より初期化されたカウンタ６０は、該リセット信号Ｒ３
Ｔか解除されてサンプリングクロックＭＣＬＫの供給が
開始されることによりカウントアツプを開始する。この
第２の実施例で用いるサンプリングクロックＭＣＬＫと
しては、第１の実施例と同一の性能を発揮させるために
、第１のサンプリングクロックの４倍の周波数のクロッ
クを用いる。

そして、二〇カウンタ６０で生成された２ビツトの信号
ｃｓ、、ｃｓ、が、セレクタ５０１〜５０３の選択信号
となる。

セレクタ５０】は加算器５０４のキャリー入力端子ＣＩ
に与える信号を選択するものであり、スロット０ては楽
音信号５ＩＧＩのＭＳＢ、つまり符号か選択され、スロ
ット１ては常時「１」か選択され、スロット２ては上記
と同様に符号か選択され、スロット３ては符号をインバ
ータ５００て反転した信号が選択されるようになってい
る。

セレクタ５０２は加算器５０４の入力端子Ｘに与えるデ
ータを選択するものてあり、スロットＯてはゼロか選択
され、スロット１てはラッチ５０７の出力か選択され、
スロット２ではゼロか選択され、スロット３てはセレク
タ５１２の出力か選択されるようになっている。

セレクタ５０３は加算器５０４の入力端子Ｙに与えるデ
ータを選択するものであり、スロット０では楽音信号５
ＩＧＩが選択され、スロット１及び２ではセレクタ５１
２の出力が選択され、スロット３てはラッチ５０６の出
力が選択されるようになっている。

加算器５０４は第３図に示したものと同じものであり、
その出力端子Ｚからの出力データは、スロットに対応し
てそれぞれラッチ５０７、ラッチ５０８、ラッチ５０９
に供給され、各スロットに対応して生成される制御信号
ＣＩ、Ｃ２，Ｃ３によりラッチされるようになっている
。また、加算器５０４のキャリー出力端子ＣＯからのキ
ャリー信号は、１ビツトのラッチ５１１にラッチされる
ようになっている。

また、制御信号は次のように生成される。即ち、カウン
タ６０の出力はデコーダ６１でデコードされ、各スロッ
トを示す信号Ｃ１，Ｃ４，Ｃ２，Ｃ６として出力される
ようになっている。

また、パラメータＫ、Δにの書き込みのための構成は次
のようになっている。即ち、ＣＰＵｌ０からの書込信号
ＷＲＴは、インバータ６５を介してフリップフロップ６
２のクロック入力端子ＣＫに供給される。したがって、
書込信号ＷＲＴによりフリップフロップ６２はセットさ
れる。このフリップフロップ６２の出力は、フリップフ
ロップ６３に与えられる。フリップフロップ６３のクロ
ック入力端子ＣＫには、カウンタ６０の「１」端子側の
出力信号をインバータ６６で反転した信号が供給される
ようになっている。したがって、スロット３の終りのタ
イミングで該フリップフロップ６３はセットされる。こ
のフリップフロップ６３は、パラメータ書込の次の１サ
イクル（タイムスロットＯ〜３）の間、「１」になる信
号である。

このフリップフロップ６３の出力か、セレクタ５１２の
選択信号Ｃ７として該セレクタ５１２に供給されるよう
になっている。

また、フリップフロップ６３の出力は、次のサンプリン
グクロックＭＣＬＫでフリップフロップ６４にセットさ
れる。上記フリップフロップ６３及び６４の出力はＮＡ
ＮＤゲート６７に供給されることにより、所謂、デジタ
ル微分回路を構成し、このＮＡＮＤゲート６７が出力す
るパルスによりフリップフロップ６２がリセットされる
ようになっている。

また、上記ラッチ５０９のイネーブル信号となる制御信
号Ｃ３は、上記フリップフロップ６３の出力とＡＮＤゲ
ート６８の出力とかＯＲゲート６９で論理和かとられた
ものであり、上記ＡＮＤゲート６８は、キャリーのラッ
チ５１１の出力とデコーダ６１の出力端子３の出力とか
論理積をとられたものである。

即ち、ラッチ５０９は、書込信号ＷＲＴが送出されたサ
イクルの次のサイクルという条件でイネーブルにされる
他、加算器５０４からキャリーが出力され（楽音信号で
はなくクリップレベルが送出されている状！り、かつタ
イムスロット３であるという条件でイネーブルにされる
ようになっている。

次に、上記構成において動作を説明する。

パラメータには、書込信号ＷＲＴによりラッチ５０５に
ラッチされ、次のサイクルで加算器５０４を介してラッ
チ５０９にラッチされる。

パラメータΔには、第１の実施例の場合と同様の動作で
ラッチ５０９にラッチされる。

以上のパラメータセットが完了すると、タイムスロット
Ｏから動作を開始する。このタイムスロットＯては、加
算器５０４のキャリー入力端子ＣＩには楽音信号５ＩＧ
ＩのＭＳＢ、つまり符号が供給され、入力端子Ｘにはゼ
ロ、入力端子Ｙには楽音信号か供給される。そして、演
算結果はラッチ５０７にセットされる。これにより、ラ
ッチ５０７には楽音信号の絶対値がセットされる。

次に、タイムスロット１ては、加算器５０４のキャリー
入力端子ＣＩには「１」か供給され、入力端子Ｘには先
にラッチ５０７にラッチした楽音信号の絶対値が、入力
端子Ｙにはセレクタ５１２を介してラッチ５０９の内容
、つまりパラメータＫが供給される。これにより、減算
が行われ、キャリーがラッチ５１１にセットされる。即
ち、このタイムスロット１では加算器５０４は第１の実
施例の加算器２３の機能を果たし、比較機能を実現して
いる。

次に、タイムスロット２では、加算器５０４のキャリー
入力端子ＣＩには楽音信号５ＩＧＩの符号が供給され、
入力端子Ｘにはゼロが、入力端子Ｙにはセレクタ５１２
の内容が供給される。これにより、符号に応じて加算又
は減算が行われ、結果がラッチ５０８にセットされる。

即ち、このタイムスロット２では加算器５０４は第１の
実施例の加算器２４の機能を果たしている。

次に、タイムスロット３では、加算器５０４のキャリー
入力端子ＣＩには楽音信号５ＩＧＩの符号を反転した信
号か供給され、入力端子Ｘにはセレクタ５１２の出力が
、入力端子Ｙにはラッチ５０６の内容が供給される。こ
れにより、符号に応じてパラメータΔにの加算又は減算
が行われ、結果がラッチ５０９にセットされる。

即ち、このタイムスロット３ては加算器５０４は第１の
実施例の加算器２７の機能を果たしている。また、この
タイムスロット３てはセレクタ５１３により選択された
データがラッチ５１０にセットされ、歪が加えられた楽
音信号５ＩＧＯとしてＤ／Ａ変換器１８（第１図参照）
に出力される。

以上の構成及び動作により、上述した第１の実施例と同
等の機能を実現している。

この第２の実施例によれば、加算器の数を減らすことか
できるので、ハードウェアの量を削減でき、ひいては、
安価なディストーション装置を構成することができる。

なお、上記実施例では１６ビツトの楽音信号を扱う場合
の構成について説明したが、これに限定されるものでな
く、１６ビツト以下又は１６ビツト以上のディストーシ
ョン回路にも同様に適用できるものであり、上記と同様
の作用・効果を奏する。

［発明の効果］ 以上詳述したように、この発明によれば直流成分を生じ
させずに奇数次及び偶数次の倍音を多数含んだ豊かな楽
音を発生することのできるディストーション装置を提供
することができる。

【図面の簡単な説明】

第１図は本発明のディストーション装置の構成を示す概
略ブロック図、 第２図は本発明の歪回路の第１の実施例の構成を示すブ
ロック図、 第３図は本発明の実施例に用いる加算器の構成を示すブ
ロック図、 第４図は本発明の実施例の動作を示すフローチャート図
、 第５図は本発明の歪回路の第２の実施例の構成を示すブ
ロック図、 第６図は本発明の実施例により得られる歪を加えた楽音
波形の一例を示す図、 第７図は第６図の楽音波形をスペクトル分析した結果を
示す図、 第８図は従来のディストーション回路の一例の構成を示
すブロック図、 第９図は本発明及び従来のディストーション回路に供給
される楽音波形の一例を示す図、第１０図は従来のディ
ストーション回路により得られる歪を加えた楽音波形の
一例を示す図、第１１図は第１０図の楽音波形をスペク
トル分析した結果を示す図、 第１２図は従来のディストーション回路の他の例の構成
を示す図である。 ２０・・・セレクタ（更新手段）、２１・・・ラッチ（
第１の保持手段）、２２・・・ラッチ（第２の保持手段
）、２３・・・加算器（比較手段）、２４・・・加算器
（出力手段）、２５・・・セレクタ（出力手段）、２６
・・・ラッチ（出力手段）、２７・・・加算器（更新手
段）６２８・・・ラッチ（更新手段）。 出願人　株式会社　河合楽器製作所

Claims (1)

1. 【特許請求の範囲】 楽音信号のクリップレベルを保持する第１の保持手段と
   、 この第１の保持手段に保持されたクリップレベルの所定
   時間あたりの変化量を保持する第２の保持手段と、 この第２の保持手段に保持された変化量に基づき時間の
   経過に応じて前記第１の保持手段に保持されたクリップ
   レベルを更新する更新手段と、入力された楽音信号と前
   記第１の保持手段に保持されているクリップレベルとを
   比較する比較手段と、 この比較手段により前記楽音信号が前記第１の保持手段
   に保持されているクリップレベル以下であることが判断
   されている間は該楽音信号を出力し、前記楽音信号が前
   記第１の保持手段に保持されているクリップレベルより
   大きくなったことが判断されている間は、前記更新手段
   により時間の経過に応じて変化するクリップレベルを出
   力する出力手段と を具備したことを特徴とするディストーション装置。