CN102098509A - 基于Farrow结构的可重构插值滤波器 - Google Patents

Abstract

本发明公开了一种基于Farrow结构的可重构插值滤波器，本发明是图像插值核函数的硬件实现，可重构为分段抛物线法或三次插值法进行一维的4点插值计算。当作为分段抛物线法的硬件实现时，滤波器使用部分内部器件进行5级流水操作，通过5个时钟周期的延迟完成一次分段抛物线法的插值计算；当作为三次插值法的硬件实现时，滤波器使用全部内部器件进行7级流水操作，通过7个时钟周期的延迟完成一次三次插值计算；前者使用器件较少，功耗低，计算需时少，但插值效果略差；后者使用的加法器，乘法器较多，资源消耗大，功耗大，且计算需要比前者多用2个时钟周期，但插值效果好，所以本发明可作为一种通用插值滤波器应用于各类图像缩放引擎。

Description

基于Farrow结构的可重构插值滤波器

技术领域

本发明涉及图像后处理技术，尤其涉及一种基于Farrow结构的可重构插值滤波器。

背景技术

图像缩放也叫图像分辨率转换、图像重采样，是数字视频处理中的关键技术之一。目前，图像缩放算法大致可划分为两类：线性插值方法和非线性插值方法。常用的线性插值方法有：最邻近插值、双线性插值、双三次卷积、双三次样条、多项式抛物线等。

插值算法可以表述为：

$y\left(k{T}_i\right)=y\left[(m_k+{\mathrm{\μ}}_k)T_s\right]=\underset{I_1}{\overset{I_2}{\mathrm{\Σ}}}x\left[(m_k-i)T_s\right]h_I\left[(i+{\mathrm{\μ}}_k)T_s\right]$

其中，x(m)为采样周期T_s的视频序列；T_i为插值后的采样周期；m_k为插值基点；u_k为内插分数偏移量；h_I(t)为插值核函数。

由上式可知，插值算法的核心是插值核函数h_I(t)。理想的插值核函数是抽样函数，基于软、硬件实现的插值核函数往往都是对理想插值核函数的逼近。多项式历来被认为是较好的逼近工具之一，而且适当地提高插值多项式的次数，可以提高计算结果的准确程度。

插值算法的选取直接影响插值滤波器甚至整个图像缩放引擎对图像的处理效果。用最邻近插值算法和双线性插值算法实现的插值滤波器只需要4(2×2)个参考点，这类滤波器一般只有3个输入，即一个内插偏移量输入和两个参考点输入。滤波器内部只需要少数的加法器和一个乘法器。整个运算过程一般只需要3个时钟周期，需要的寄存器数量少，各自需要的位宽也小。所以这类插值滤波器较为节省资源，在早期的硬件实现中较常见。不过，这类插值滤波器处理的图像在大比例缩小放大中会产生明显的锯齿和伪轮廓，图像的PSNR和主观效果都比较差。采用双三次插值算法的滤波器，在图像的PSNR和主观效果上要明显好于前者，尤其是在图像大比例缩小放大时，优势尤为明显。但是，由于双三次插值算法的公式较为复杂，而且需要16(4×4)个参考点，所以硬件实现复杂，成本较高，一般只用于高端视频处理芯片，难以普及。而分段抛物线法作为最简单的一种多项式抛物线插值算法，就其性能和资源消耗而言，无疑是双线性算法和双三次算法之间的一种折中选择，适用于低端市场，用较少的资源达到近似于双三次插值算法的效果。

在硬件设计中，Farrow结构是近年来比较新颖的多项式逼近滤波器。基于Farrow结构的插值滤波器，可以采用包括双线性插值算法，双三次插值算法以及多项式抛物线等一系列的插值核函数。Farrow结构为有效降低硬件复杂度，实现可重构算法提供了可能。

发明内容

本发明的目的是针对现有技术的不足，提供一种基于Farrow结构的可重构插值滤波器，它可以作为一种通用插值滤波器应用于各种不同需求的图像缩放引擎。

本发明的目的是通过以下技术方案来实现的：一种基于Farrow结构的可重构插值滤波器，是基于Farrow结构的可选择使用分段抛物线法或者三次插值法两种方法之一进行一维插值计算的一种插值核函数的硬件实现。

该可重构插值滤波器的外部接口包括六个输入端和一个输出端，所述六个输入端为一个内插偏移量d、四个参考点像素数据Data_in0、Data_in1、Data_in2、Data_in3和一个模式选择信号mode；一个输出端为插值点像素数据Data_out。

该可重构插值滤波器的内部结构包括：11个加法器、3个乘法器、5个多路选择器、3个右移位器、1个左移位器和24个寄存器。其中，所述的输入端Data_in0分别与第一加法器和第一多路选择器相连；输入端Data_in1分别与第一寄存器、第二多路选择器、第二加法器、第三加法器和第四加法器相连；输入端Data_in2分别与第一加法器、第一多路选择器和第三加法器相连；输入端Data_in3分别与第二加法器和第四加法器相连；第一加法器与第一右移位器相连；第一右移位器分别与第二多路选择器、第三多路选择器、第四多路选择器和第五加法器相连；第二加法器、第二右移位器和第六加法器依次相连；第三加法器与左移位器相连；左移位器分别与第三多路选择器和第五加法器相连；第四加法器、第三右移位器和第七加法器依次相连；第一多路选择器与第八加法器相连；第二多路选择器与第二寄存器相连；第三多路选择器、第八加法器、第六加法器和第三寄存器依次相连；第五加法器、第四多路选择器、第七加法器和第四寄存器依次相连；输入端d与第五寄存器相连；第五寄存器分别与第一乘法器和第六寄存器相连；第四寄存器、第一乘法器、第七寄存器和第九加法器依次相连；第六寄存器与第八寄存器相连；第八寄存器分别与第二乘法器、第九寄存器相连；第三寄存器、第十寄存器、第九加法器、第十一寄存器、第二乘法器、第十二寄存器和第十加法器依次相连；第九寄存器、第十三寄存器和第三乘法器依次相连；第二寄存器、第十四寄存器、第十五寄存器、第十六寄存器、第十加法器和第十七寄存器依次相连；第十七寄存器分别与第五多路选择器和第三乘法器相连；第三乘法器、第十八寄存器和第十一加法器依次相连；第一寄存器、第十九寄存器、第二十寄存器、第二十一寄存器、第二十二寄存器、第二十三寄存器、第十一加法器、第二十四寄存器和第五多路选择器依次相连。

本发明的有益效果是：插值算法可重构，可根据视频后处理芯片的不同定位、需求采用分段抛物线或者双三次插值算法中的一种。为高、低端视频后处理芯片提供一种通用的插值滤波器。在芯片设计的算法复杂度、硬件资源消耗以及电路功耗三方面的均衡考虑中，提供更多的设计上的选择。

附图说明

图1为Farrow结构的插值滤波器的通用模型图；

图2为16(4×4)点的图像插值模型图；

图3为本发明的外部接口图；

图4为本发明的内部连接图；

图5为本发明选择分段抛物线法时的数据流图；

图6为本发明选择三次插值法时的数据流图；

图中，第一加法器1、第一多路选择器2、第一寄存器3、第二多路选择器4、第二加法器5、第三加法器6、第四加法器7、第一右移位器8、第三多路选择器9、第四多路选择器10、第五加法器11、第二右移位器12、第六加法器13、左移位器14、第三右移位器15、第七加法器16、第八加法器17、第二寄存器18、第三寄存器19、第四寄存器20、第五寄存器21、第一乘法器22、第六寄存器23、第七寄存器24、第九加法器25、第八寄存器26、第二乘法器27、第九寄存器28、第十寄存器29、第十一寄存器30、第十二寄存器31、第十加法器32、第十三寄存器33、第三乘法器34、第十四寄存器35、第十五寄存器36、第十六寄存器37、第十七寄存器38、第五多路选择器39、第十八寄存器40、第十一加法器41、第十九寄存器42、第二十寄存器43、第二十一寄存器44、第二十二寄存器45、第二十三寄存器46、第二十四寄存器47。

具体实施方式

本发明提供了一种基于Farrow结构的可重构插值滤波器。

在硬件设计中，Farrow结构是近年来比较新颖的多项式逼近滤波器。Farrow结构通常采用FIR滤波器来构建插值核函数，如图1所示的是Farrow结构的一般通用模型。图中的C_N(Z)给出了具体的特定的某一列FIR滤波器的内部结构，每一列FIR滤波器都由固定的加法器和寄存器构成，具有固定的权重系数。基于Farrow结构的滤波器对于不同次数的多项式，选择的FIR滤波器的个数不同。

图2所示的是16(4×4)点的图像插值模型。在视频后处理中，水平方向称为行方向，垂直方向称为场方向。16(4×4)点的图像插值缩放就是为了得到插值点上的像素值，用其周围4×4个参考点去进行插值计算的过程。因为图像插值是2维插值过程，所以当2维插值核函数行、场方向相互独立时，可以分解为行、场分离的5次1维的插值过程。图2所示的详细过程是，先在行方向进行4次一维的插值，假设行内插偏移量为d_x，则四次插值运算分别是：1，通过A_i-1，j-1、A_i-1，j、A_i-1，j+1和A_i-1，j+2得到B_i-1，j；2，通过A_i，j-1、A_i，j、A_i，j+1和A_i，j+2得到B_i，j；3，通过A_i+1，j-1、A_i+1，j、A_i+1，j+1和A_i+1，j+2得到B_i+1，j；4，通过A_i+2，j-1、A_i+2，j、A_i+2，j+1和A_i+2，j+2得到B_i+2，j。然后利用场内插偏移量d_y，以及前面四次插值计算得到的四个中间结果B_i-1，j、B_i，j、B_i+1，j和B_i+2，j再进行一次场方向上的一维插值计算，得到最终结果C_i，j。这是一个先进行行方向插值，再进行场方向插值的过程。当然由于行、场方向相互独立，如果先进行4次场方向插值，再进行1次行方向插值可以得到一样的结果。行、场方向的插值先后次序与插值结果无关。本发明涉及的插值滤波器的设计就是一种一维插值核函数的硬件实现方式。

本发明的外部接口如图3所示，包括：六个输入端，一个内插偏移量d、四个参考点像素数据Data_in0、Data_in1、Data_in2、Data_in3和一个模式选择信号mode；一个输出端为插值点像素数据Data_out。内插偏移量d和参考点像素数据Data_in0、Data_in1、Data_in2、Data_in3提供插值核函数所需要的自变量。而选择使用分段抛物线法或者是三次插值法进行插值滤波操作则由模式选择信号mode决定。通过内部电路的重构，实现分段抛物线插值和三次插值这两种不同的插值核函数中的一种。

分段抛物线法用5个时钟周期完成一次插值计算。分段抛物线法插值核函数表示为：

$\mathrm{Data}\_\mathrm{out}=[(\frac{1}{2}\mathrm{Data}\_\mathrm{in}0-\frac{1}{2}\mathrm{Data}\_\mathrm{in}1-\frac{1}{2}\mathrm{Data}\_\mathrm{in}2+\frac{1}{2}\mathrm{Data}\_\mathrm{in}3)\×d$ (1)

$+(-\frac{1}{2}\mathrm{Data}\_\mathrm{in}0-\frac{1}{2}\mathrm{Data}\_\mathrm{in}1+\frac{3}{2}\mathrm{Data}\_\mathrm{in}2-\frac{1}{2}\mathrm{Data}\_\mathrm{in}3)]\×d+\mathrm{Data}\_\mathrm{in}1$

其中，各变量定义见外部接口。由上式可知，分段抛物线法对于内插偏移量d是一个二次函数，在设计滤波器时至少需要2个乘法器。所以，根据流水线时钟周期的分配原则，分段抛物线法的插值滤波器需要5个时钟周期完成一次插值操作。

根据上式，分段抛物线法基于Farrow结构的各列FIR滤波器系数表示为：

Data_in	l＝0	l＝1	l＝2
				0	0	-1/2	1/2
1	1	-1/2	-1/2
				2	0	3/2	-1/2
3	0	-1/2	1/2

表1分段抛物线法的Farrow结构的硬件实现

其中，横轴方向的l＝0，1，2分别代表3列FIR滤波器，而纵轴方向Data_in＝0，1，2，3分别代表参考点像素Data_in0，Data_in1，Data_in2，Data_in3与在对应FIR滤波器中需要配置的固定的权重系数。

双三次插值核函数如下所示：

$\mathrm{Data}\_\mathrm{out}=\left\{\right[(-\frac{1}{2}\mathrm{Data}\_\mathrm{in}0+\frac{3}{2}\mathrm{Data}\_\mathrm{in}1-\frac{3}{2}\mathrm{Data}\_\mathrm{in}2+\frac{1}{2}\mathrm{Data}\_\mathrm{in}3)\×d$

$+(\mathrm{Data}\_\mathrm{in}0-\frac{5}{2}\mathrm{Data}\_\mathrm{in}1+2\×\mathrm{Data}\_\mathrm{in}2-\frac{1}{2}\mathrm{Data}\_\mathrm{in}3)]\×d---\left(2\right)$

$(-\frac{1}{2}\mathrm{Data}\_\mathrm{in}0+\frac{1}{2}\mathrm{Data}\_\mathrm{in}2)\}\×d+\mathrm{Data}\_\mathrm{in}1$

其中，各变量定义见外部接口。由上式可知，三次插值法对于内插偏移量d是一个三次函数，在设计滤波器时至少需要3个乘法器。所以，根据流水线时钟周期的分配原则，三次插值法的插值滤波器需要7个时钟周期完成一次插值操作。

基于Farrow结构，则需要4列FIR滤波器来产生内插偏移量d需要的系数，如下表所示：

Data_in	l＝0	l＝1	l＝2	l＝3
					0	0	-1/2	1	-1/2

1	1	0	-5/2	3/2
					2	0	1/2	2	-3/2
3	0	0	-1/2	1/2

表2三次插值法的Farrow结构的硬件实现

其中，横轴方向的l＝0，1，2，3分别代表4列FIR滤波器，而纵轴方向Data_in＝0，1，2，3分别代表参考点像素Data_in0，Data_in1，Data_in2，Data_in3与在对应FIR滤波器中需要配置的固定的权重系数。

如图4所示的，是本发明设计的基于Farrow结构的可重构插值滤波器内部结构图。本发明包括11个加法器，3个乘法器，5个多路选择器，3个右移位器，1个左移位器，以及24个寄存器，用于实现可重构分段抛物线法或三次插值法的插值滤波器。其中，内部数据均采用有符号二进制数；加法器在标明做加数还是做减数之后，完成对应的加法或者减法操作；乘法器做两输入的乘法操作；多路选择器根据输入的mode信号控制数据通路；右移位器做除以二操作；左移位器做乘以二操作；寄存器由D触发器构成，同步各级流水线操作。当输入端mode选择分段抛物线法时(即mode信号置0)，滤波器通过多路选择器控制数据通路，配置其中的8个加法器，2个乘法器，3个右移位器，以及14个寄存器进行5级流水操作，实现用5个时钟周期完成分段抛物线法的一维插值计算；当输入端mode选择三次插值法时(即mode信号置1)，滤波器通过多路选择器控制数据通路，配置所有的11个加法器，3个乘法器，5个多路选择器，3个右移位器，1个左移位器，以及24个寄存器进行7级流水操作，实现用7个时钟周期完成三次插值法的一维插值计算。

具体连接关系如下：输入端Data_in0分别与第一加法器1(做减数端)和第一多路选择器2相连；Data_in1分别与第一寄存器3、第二多路选择器4、第二加法器5(做加数)、第三加法器6(做减数)和第四加法器7(做减数)相连；Data_in2分别与第一加法器1(做加数)、第一多路选择器2和第三加法器6(做加数)相连；Data_in3分别与第二加法器5(做加数)和第四加法器7(做加数)相连；第一加法器1与第一右移位器8相连；第一右移位器8分别与第二多路选择器4、第三多路选择器9、第四多路选择器10和第五加法器11(做减数)相连；第二加法器5、第二右移位器12和第六加法器13(做减数)依次相连；第三加法器6与左移位器14相连；左移位器14分别与第三多路选择器9和第五加法器11(做加数)相连；第四加法器7、第三右移位器15和第七加法器16(做加数)依次相连；第一多路选择器2与第八加法器17(做加数)相连；第二多路选择器4与第二寄存器18相连；第三多路选择器9、第八加法器17(做加数)、第六加法器13(做加数)和第三寄存器19依次相连；第五加法器11、第四多路选择器10、第七加法器16(做减数)和第四寄存器20依次相连；输入端d与第五寄存器21相连；第五寄存器21分别与第一乘法器22和第六寄存器23相连；第四寄存器20、第一乘法器22、第七寄存器24和第九加法器25(做加数)依次相连；第六寄存器23与第八寄存器26相连；第八寄存器26分别与第二乘法器27、第九寄存器28相连；第三寄存器19、第十寄存器29、第九加法器25(做加数)、第十一寄存器30、第二乘法器27、第十二寄存器31和第十加法器32(做加数)依次相连；第九寄存器28、第十三寄存器33和第三乘法器34依次相连；第二寄存器18、第十四寄存器35、第十五寄存器36、第十六寄存器37、第十加法器32和第十七寄存器38依次相连；第十七寄存器38分别与第五多路选择器39和第三乘法器34相连；第三乘法器34、第十八寄存器40和第十一加法器41(做加数)依次相连；第一寄存器3、第十九寄存器42、第二十寄存器43、第二十一寄存器44、第二十二寄存器45、第二十三寄存器46、第十一加法器41(做加数)、第二十四寄存器47和第五多路选择器39依次相连。如图4所示的对于分段抛物线法和双三次法的实现过程见图5和图6。

如图5所示的是当mode信号置0，插值滤波器被选择使用分段抛物线法进行插值计算时重构后有效器件连接图。多路选择器根据mode信号选择对应通路，同时不参加计算的器件使能端置0即停止工作。因此为了方便观察，图中除去了各多路选择器、不参与分段抛物线法计算的无效器件以及按照三次插值算法配置的一些连线。当选择分段抛物线法时，本发明设计的插值滤波器，仅需要8个加法器，2个乘法器，3个右移位器，以及14个寄存器进行操作，通过重构使插值滤波器中的另外3个加法器、1个乘法器、1个左移位器和10个寄存器停止工作。相比于三次插值算法，需要使用的器件数大大降低，无效器件不工作，可降低滤波器的功耗，同时可降低插值计算所需的延迟时钟周期。但是，主观图像的PSNR值以及主观感受均不如三次插值算法。由于设计采用的是5级流水操作，乘法器单独占用1级流水操作，多个加法器同时占用1级流水操作，同时通过寄存器同步每一级的操作使数据并行发射。所以输入端可并行输入数据，通过5个时钟周期的延迟得到输出。如图虚线所示为5级流水操作的时钟周期的划分。在各输入端到第二寄存器18、第三寄存器19、第四寄存器20、第五寄存器21之间的操作运算完成的是第一级的操作，其运算结果对应的存储在第二寄存器18、第三寄存器19、第四寄存器20、第五寄存器21内；在第二寄存器18、第三寄存器19、第四寄存器20、第五寄存器21和第六寄存器23、第七寄存器24、第十寄存器29、第十四寄存器35之间的操作运算完成的是第二级的操作，其运算结果对应的存储在第六寄存器23、第七寄存器24、第十寄存器29、第十四寄存器35内；在第六寄存器23、第七寄存器24、第十寄存器29、第十四寄存器35和第八寄存器26、第十一寄存器30、第十五寄存器36之间的操作运算完成的是第三级的操作，其运算结果对应的存储在第八寄存器26、第十一寄存器30、第十五寄存器36内；在第八寄存器26、第十一寄存器30、第十五寄存器36和第十二寄存器31、第十六寄存器37之间的操作运算完成的是第四级的操作，其运算结果对应的存储在第十二寄存器31、第十六寄存器37内；在第十二寄存器31、第十六寄存器37和第十七寄存器38之间的操作运算完成的是第五级的操作，其运算结果对应的存储在第十七寄存器38内，并在下一个时钟周期作为整个插值滤波器的计算结果输出。参照表1，由第二寄存器18、第十四寄存器35、第十五寄存器36、第十六寄存器37构成l＝0的FIR滤波器；由第一加法器1、第二加法器5、第六加法器13、第八加法器17、第一右移位器8、第二右移位器12、第三寄存器19、第十寄存器29构成l＝1的FIR滤波器；由第一加法器1、第四加法器7、第七加法器16、第一右移位器8、第三右移位器15、第四寄存器20构成l＝2的FIR滤波器。当本发明重构为分段抛物线法时，第一加法器1、第一右移位器8被l＝1和l＝2的FIR滤波器复用，从而节省了硬件资源。

如图6所示的是当mode信号置1，插值滤波器被选择使用三次插值法进行插值计算时重构后有效器件连接图。多路选择器根据mode信号选择对应通路，全部器件均参与计算，且按照三次插值算法的Farrow结构连接。为了方便观察，图中除去了各多路选择器以及按照分段抛物线法配置的某些连线。当选择三次插值法时，相比于分段抛物线法，需要的使用器件更多、资源消耗大功耗大，且需要的时钟周期比分段抛物线法要多2个，但是三次插值算法的图像PSNR值以及主观感受略优于分段抛物线。由于设计采用的是7级流水操作，乘法器单独占用1级流水操作，多个加法器同时占用1级流水操作，同时通过寄存器同步每一级的操作使数据并行发射。所以输入端可并行输入数据，通过7个时钟周期的延迟得到输出。如图虚线所示为7级流水操作的时钟周期的划分。在各输入端到第一寄存器3、第二寄存器18、第三寄存器19、第四寄存器20、第五寄存器21之间的操作运算完成的是第一级的操作，其运算结果对应的存储在第一寄存器3、第二寄存器18、第三寄存器19、第四寄存器20、第五寄存器21内；在第一寄存器3、第二寄存器18、第三寄存器19、第四寄存器20、第五寄存器21和第六寄存器23、第七寄存器24、第十寄存器29、第十四寄存器35、第十九寄存器42之间的操作运算完成的是第二级的操作，其运算结果对应的存储在第六寄存器23、第七寄存器24、第十寄存器29、第十四寄存器35、第十九寄存器42内；在第六寄存器23、第七寄存器24、第十寄存器29、第十四寄存器35、第十九寄存器42和第八寄存器26、第十一寄存器30、第十五寄存器36、第二十寄存器43之间的操作运算完成的是第三级的操作，其运算结果对应的存储在第八寄存器26、第十一寄存器30、第十五寄存器36、第二十寄存器43内；在第八寄存器26、第十一寄存器30、第十五寄存器36、第二十寄存器43和第九寄存器28、第十二寄存器31、第十六寄存器37、第二十一寄存器44之间的操作运算完成的是第四级的操作，其运算结果对应的存储在第九寄存器28、第十二寄存器31、第十六寄存器37、第二十一寄存器44内；在第九寄存器28、第十二寄存器31、第十六寄存器37、第二十一寄存器44和第十三寄存器33、第十七寄存器38、第二十二寄存器45之间的操作运算完成的是第五级的操作，其运算结果对应的存储在第十三寄存器33、第十七寄存器38、第二十二寄存器45内；在第十三寄存器33、第十七寄存器38、第二十二寄存器45和第十八寄存器40、第二十三寄存器46之间的操作运算完成的是第六级的操作，其运算结果对应的存储在第十八寄存器40、第二十三寄存器46内；在第十八寄存器40、第二十三寄存器46和第二十四寄存器47之间的操作运算完成的是第七级的操作，其运算结果对应的存储在第二十四寄存器47内，并在下一个时钟周期作为整个插值滤波器的计算结果输出。参照表2，由第一寄存器3、第十九寄存器42、第二十寄存器43、第二十一寄存器44、第二十二寄存器45、第二十三寄存器46构成l＝0的FIR滤波器；由第一加法器1、第一右移位器8、第二寄存器18、第十四寄存器35、第十五寄存器36、第十六寄存器37构成l＝1的FIR滤波器；由第二加法器5、第三加法器6、第六加法器13、第八加法器17、第二右移位器12、左移位器14、第三寄存器19、第十寄存器29构成l＝2的FIR滤波器；由第一加法器1、第三加法器6、第四加法器7、第五加法器11、第七加法器16、第一右移位器8、第三右移位器15、第四寄存器20构成l＝3的FIR滤波器。当本发明重构为三次插值法时，第一加法器1、第一右移位器8被l＝1和l＝3的FIR滤波器复用，第三加法器6、左移位器14被l＝2和l＝3的FIR滤波器复用，从而节省了硬件资源。

Claims (3)

1.一种基于Farrow结构的可重构插值滤波器，其特征在于：是基于Farrow结构的可选择使用分段抛物线法或者三次插值法两种方法之一进行一维插值计算的一种插值核函数的硬件实现。

2.根据权利要求1所述的基于Farrow结构的可重构插值滤波器，其特征在于：该可重构插值滤波器的外部接口包括六个输入端和一个输出端，所述六个输入端为一个内插偏移量d、四个参考点像素数据Data_in0、Data_in1、Data_in2、Data_in3和一个模式选择信号mode；一个输出端为插值点像素数据Data_out。

3.根据权利要求1所述的基于Farrow结构的可重构插值滤波器，其特征在于，该可重构插值滤波器的内部结构包括：11个加法器、3个乘法器、5个多路选择器、3个右移位器、1个左移位器和24个寄存器。其中，所述的输入端Data_in0分别与第一加法器(1)和第一多路选择器(2)相连；输入端Data_in1分别与第一寄存器(3)、第二多路选择器(4)、第二加法器(5)、第三加法器(6)和第四加法器(7)相连；输入端Data_in2分别与第一加法器(1)、第一多路选择器(2)和第三加法器(6)相连；输入端Data_in3分别与第二加法器(5)和第四加法器(7)相连；第一加法器(1)与第一右移位器(8)相连；第一右移位器(8)分别与第二多路选择器(4)、第三多路选择器(9)、第四多路选择器(10)和第五加法器(11)相连；第二加法器(5)、第二右移位器(12)和第六加法器(13)依次相连；第三加法器(6)与左移位器(14)相连；左移位器(14)分别与第三多路选择器(9)和第五加法器(11)相连；第四加法器(7)、第三右移位器(15)和第七加法器(16)依次相连；第一多路选择器(2)与第八加法器(17)相连；第二多路选择器(4)与第二寄存器(18)相连；第三多路选择器(9)、第八加法器(17)、第六加法器(13)和第三寄存器(19)依次相连；第五加法器(11)、第四多路选择器(10)、第七加法器(16)和第四寄存器(20)依次相连；输入端d与第五寄存器(21)相连；第五寄存器(21)分别与第一乘法器(22)和第六寄存器(23)相连；第四寄存器(20)、第一乘法器(22)、第七寄存器(24)和第九加法器(25)依次相连；第六寄存器(23)与第八寄存器(26)相连；第八寄存器(26)分别与第二乘法器(27)、第九寄存器(28)相连；第三寄存器(19)、第十寄存器(29)、第九加法器(25)、第十一寄存器(30)、第二乘法器(27)、第十二寄存器(31)和第十加法器(32)依次相连；第九寄存器(28)、第十三寄存器(33)和第三乘法器(34)依次相连；第二寄存器(18)、第十四寄存器(35)、第十五寄存器(36)、第十六寄存器(37)、第十加法器(32)和第十七寄存器(38)依次相连；第十七寄存器(38)分别与第五多路选择器(39)和第三乘法器(34)相连；第三乘法器(34)、第十八寄存器(40)和第十一加法器(41)依次相连；第一寄存器(3)、第十九寄存器(42)、第二十寄存器(43)、第二十一寄存器(44)、第二十二寄存器(45)、第二十三寄存器(46)、第十一加法器(41)、第二十四寄存器(47)和第五多路选择器(39)依次相连。

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