CN114063926B - 基于fpga硬件实现数据间插值处理的方法、装置、处理器及其计算机可读存储介质 - Google Patents

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Abstract

本发明涉及一种基于FPGA硬件实现数据间插值处理的方法，包括以下步骤：接收串行数据组，储存到多个存储器中并进行缓存移位；进行farrow滤波运算；存储多组串行数据，并进行排列组合；组合每个存储器的对应位序的数据，对数据进行等间隔输出。本发明还涉及一种用于实现基于FPGA硬件的数据间插值处理的装置、处理器及其计算机可读存储介质。采用了本发明的基于FPGA硬件实现数据间插值处理的方法、装置、处理器及其计算机可读存储介质，主要包括移位，farrow滤波运算，数据排列组合与等间隔输出，相比主要集中于farrow滤波运算部分的现有技术，本发明通过移位步骤对数据进行灵活的串并行变化以节省时间资源，将运算过后的结果数据缓冲再组合以形成新的完整数据。

Description

基于FPGA硬件实现数据间插值处理的方法、装置、处理器及其 计算机可读存储介质
技术领域
本发明涉及FPGA硬件领域，尤其涉及数字信号处理领域，具体是指一种基于FPGA硬件实现数据间插值处理的方法、装置、处理器及其计算机可读存储介质。
背景技术
本发明以farrow滤波器的理论为基础，理想的滤波器分为上下两个部分，上半部分系数固定，下半部分输入可变的延时系数△k，得到输出的信号的小数延时为(1-△k)*Tclk.△k取值在0.0～1.0之间。如图1所示，farrow滤波器的上半部分为五个fir滤波器，五个相邻周期的数据分别与一个系数相乘并累加，得到五个新的数据送入farrow滤波器的下半部分，与△k进行乘加运算。
滤波器的阶数越高，滤波效果越好，同时在fpga中实现所占用的芯片资源越大。现有技术主要为理论方面或在matlab对数据模型进行处理，当前在运用fpga来实现数据间的插值时，多主要集中于将理论的过程实现出来，而没有对数据在进入插值部分时以及数据从插值部分输出时进行串并联相互转化的处理，这将导致大量的时间资源或者芯片资源被浪费，从而限制了数据的传输速率与传输量。
发明内容
本发明的目的是克服了上述现有技术的缺点，提供了一种满足灵活性好、资源节约、适用范围较为广泛的基于FPGA硬件实现数据间插值处理的方法、装置、处理器及其计算机可读存储介质。
为了实现上述目的，本发明的基于FPGA硬件实现数据间插值处理的方法、装置、处理器及其计算机可读存储介质如下：
该基于FPGA硬件实现数据间插值处理的方法，其主要特点是，所述的方法包括以下步骤：
(1)接收串行数据组，储存到多个存储器中并进行缓存移位；
(2)进行farrow滤波运算；
(3)存储多组串行数据，并进行排列组合；
(4)组合每个存储器的对应位序的数据，对数据进行等间隔输出。
较佳地，所述的步骤(1)具体包括以下步骤：
(1.1)若串行数据组中包含多个串行数据，则将串行数据组拆分成多组并行数据；
(1.2)将拆分后的多组并行数据等间隔输出；
(1.3)通过多个存储器接收并存储串行数据组；
(1.4)对串行数据组进行缓存移位，以及并行输出。
较佳地，所述的步骤(2)具体包括以下步骤：
(2.1)对数据进行多组平行的farrow滤波运算；
(2.2)通过状态机控制滤波器进行多组串行的运算。
较佳地，所述的步骤(3)具体包括以下步骤：
(3.1)通过状态机切换多组串行数据；
(3.2)在存储进多个存储器的过程中，对多组数据进行排列组合。
该用于实现基于FPGA硬件的数据间插值处理的装置，其主要特点是，所述的装置包括：
处理器，被配置成执行计算机可执行指令；
存储器，存储一个或多个计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现上述的基于FPGA硬件实现数据间插值处理的方法的各个步骤。
该用于实现基于FPGA硬件的数据间插值处理的处理器，其主要特点是，所述的处理器被配置成执行计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现上述的基于FPGA硬件实现数据间插值处理的方法的各个步骤。
该计算机可读存储介质，其主要特点是，其上存储有计算机程序，所述的计算机程序可被处理器执行以实现上述的基于FPGA硬件实现数据间插值处理的方法的各个步骤。
采用了本发明的基于FPGA硬件实现数据间插值处理的方法、装置、处理器及其计算机可读存储介质，主要包括移位，farrow滤波运算，数据排列组合与等间隔输出，相比主要集中于farrow滤波运算部分的现有技术，本发明通过移位步骤对数据进行灵活的串并行变化以节省时间资源，将运算过后的结果数据缓冲再组合以形成新的完整数据。
附图说明
图1为本发明的基于FPGA硬件实现数据间插值处理的方法的流程图。
图2为本发明的基于FPGA硬件实现数据间插值处理的方法的数据移位示意图。
图3为本发明的基于FPGA硬件实现数据间插值处理的方法的Fpga移位仿真示意图。
图4为本发明的基于FPGA硬件实现数据间插值处理的方法的数据串行转并行示意图。
图5为本发明的基于FPGA硬件实现数据间插值处理的方法的farrow滤波器下半部分系数对应图。
图6为本发明的基于FPGA硬件实现数据间插值处理的方法的一块bram中的数据存储示意图。
图7为本发明的基于FPGA硬件实现数据间插值处理的方法的整体bram构成示意图。
图8为本发明的基于FPGA硬件实现数据间插值处理的方法的数据输出示意图。
图9为本发明的基于FPGA硬件实现数据间插值处理的方法的数据等间隔输出示意图。
图10为现有技术的4阶farrow滤波器的结构示意图。
具体实施方式
为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。
本发明的该基于FPGA硬件实现数据间插值处理的方法，其中包括以下步骤：
(1)接收串行数据组，储存到多个存储器中并进行缓存移位；
(2)进行farrow滤波运算；
(3)存储多组串行数据，并进行排列组合；
(4)组合每个存储器的对应位序的数据，对数据进行等间隔输出。
作为本发明的优选实施方式，所述的步骤(1)具体包括以下步骤：
(1.1)若串行数据组中包含多个串行数据，则将串行数据组拆分成多组并行数据；
(1.2)将拆分后的多组并行数据等间隔输出；
(1.3)通过多个存储器接收并存储串行数据组；
(1.4)对串行数据组进行缓存移位，以及并行输出。
作为本发明的优选实施方式，所述的步骤(2)具体包括以下步骤：
(2.1)对数据进行多组平行的farrow滤波运算；
(2.2)通过状态机控制滤波器进行多组串行的运算。
作为本发明的优选实施方式，所述的步骤(3)具体包括以下步骤：
(3.1)通过状态机切换多组串行数据；
(3.2)在存储进多个存储器的过程中，对多组数据进行排列组合。
本发明的该用于实现基于FPGA硬件的数据间插值处理的装置，其中所述的装置包括：
处理器，被配置成执行计算机可执行指令；
存储器，存储一个或多个计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现上述的基于FPGA硬件实现数据间插值处理的方法的各个步骤。
本发明的该用于实现基于FPGA硬件的数据间插值处理的处理器，其中所述的处理器被配置成执行计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现上述的基于FPGA硬件实现数据间插值处理的方法的各个步骤。
本发明的该计算机可读存储介质，其上存储有计算机程序，所述的计算机程序可被处理器执行以实现上述的基于FPGA硬件实现数据间插值处理的方法的各个步骤。
本发明的具体实施方式中，通过FPGA硬件来实现在两组串行且更新时间不等间隔的数据之间进行插值。此实现方式通过利用存储器作为数据缓冲带，以此达到在两组数据更新时间内完成等间隔插值的目的，涉及数字信号处理领域。
本发明所要解决的技术问题是在两组串行输入的数据之间进行多位插值，将插值后的数据进行重新的排列组合，并使其等间隔的输出，通过存储器的缓冲实现数据之间的串并行转化，减少数据传输与运算之间造成的时间浪费，提高数据经过插值滤波时的速率，同时节省下的时间使得farrow运算部分时间充裕，因此可例化多组，串行处理，以减少芯片上的资源浪费。
本发明为解决上述技术问题采用以下解决方案：
1、在接收串行数据组并进行移位的过程中用多个存储器进行存储，在输出数据的时候多个存储器进行并行的输出，这样就可以在两组数据的更新时间段内为之后进行farrow滤波运算以及数据的排列组合节省大量的时间；
2、在数据进行的多组平行的farrow滤波运算时，将滤波器的下半部分例化为多组串行的运算，使用状态机来控制，以达到节省芯片内资源的目的；
3、经过farrow滤波运算的数据再次存储到多个存储器中，存储完毕后，将每个存储器的相对应位序的数据组合起来进行输出，即完成整个过程。
在本发明的具体实施例中，具有以下步骤：
1、接收发送的串行数据组，将其储存到存储器中对其进行缓存移位，以4阶farrow滤波器为例，farrow上半部分需进行4次移位，如图2和图3所示。
在示例工程中，每一组串行数据中包含有1024个串行数据，将其拆分为8组并行的数据，由此可以节省很大一部分的时间资源，为之后的数据操作提供方便，如图4所示。
这8组数据在输出时，等间隔的输出四次，这将为下一步进行farrow滤波运算节省FPGA芯片资源，同时因为在之前数据移位过程中工程已节省大量时间资源，这一步并不会造成时序上的不良影响。
2、经过4次移位后的串行数据加上原始串行数据5组作一列进行4阶farrow滤波器的运算，在FPGA工程中，将farrow滤波器的运算分为上下两部分实现，以在其中完成32插值为例，将farrow滤波器的下半部分例化8次，一次作一组，有串行的四组，其中△k的值分别赋予{0,0.03125,0.0625…0.21875},{0.25…0.46875}…{0.75…0.96875}。如图五所示。
3.在数据完成了所有的运算后，进入排列组合部分，经过了farrow滤波器下半部分运算的数据分别存进8个bram存储器中，如图6和图7所示。
其中四组串行存储的结果通过状态机来切换，存完第一组后，切换存储第二组，在存储第二组的同时，对第一组8个并行存储的bram存储器进行读操作，竖向的进行读取就可以得到重新排列后的数据，如图8所示。
4.完成排列组合的数据经过一层fifo存储器缓存输出，使所有数据能够完成等间隔输出，如图9所示。
本实施例的具体实现方案可以参见上述实施例中的相关说明，此处不再赘述。
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是指至少两个。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行装置执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，相应的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
采用了本发明的基于FPGA硬件实现数据间插值处理的方法、装置、处理器及其计算机可读存储介质，主要包括移位，farrow滤波运算，数据排列组合与等间隔输出，相比主要集中于farrow滤波运算部分的现有技术，本发明通过移位步骤对数据进行灵活的串并行变化以节省时间资源，将运算过后的结果数据缓冲再组合以形成新的完整数据。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (4)

1.一种基于FPGA硬件实现数据间插值处理的方法，其特征在于，所述的方法包括以下步骤：
(1)接收串行数据组，储存到多个存储器中并进行缓存移位；
(2)进行farrow滤波运算；
(3)存储多组串行数据，并进行排列组合；
(4)组合每个存储器的对应位序的数据，对数据进行等间隔输出；
所述的步骤(1)具体包括以下步骤：
(1.1)若串行数据组中包含多个串行数据，则将串行数据组拆分成多组并行数据；
(1.2)将拆分后的多组并行数据等间隔输出；
(1.3)通过多个存储器接收并存储串行数据组；
(1.4)对串行数据组进行缓存移位，以及并行输出；
所述的步骤(2)具体包括以下步骤：
(2.1)对数据进行多组平行的farrow滤波运算；
(2.2)通过状态机控制滤波器进行多组串行的运算；
所述的步骤(3)具体包括以下步骤：
(3.1)通过状态机切换多组串行数据；
(3.2)在存储进多个存储器的过程中，对多组数据进行排列组合。
2.一种用于实现基于FPGA硬件的数据间插值处理的装置，其特征在于，所述的装置包括：
处理器，被配置成执行计算机可执行指令；
存储器，存储一个或多个计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现权利要求1所述的基于FPGA硬件实现数据间插值处理的方法的各个步骤。
3.一种用于实现基于FPGA硬件的数据间插值处理的处理器，其特征在于，所述的处理器被配置成执行计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现权利要求1所述的基于FPGA硬件实现数据间插值处理的方法的各个步骤。
4.一种计算机可读存储介质，其特征在于，其上存储有计算机程序，所述的计算机程序可被处理器执行以实现权利要求1所述的基于FPGA硬件实现数据间插值处理的方法的各个步骤。
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