CN103733192B - 自适应均衡器 - Google Patents

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Abstract

本发明的自适应均衡器能够抑制电路规模的增大和工作时钟频率的增加。自适应均衡器(100)是在频率进行针对时域的信号的自适应均衡处理的自适应均衡器。信号变换单元(200)具有：可以对多个样本的量的信号进行读写的第一宽位存储器(201)；由能够访问这些第一宽位存储器(201)的多个寄存器构成的第一寄存器群(202)；由多个蝶形运算单元构成的蝶形运算单元群(204)；以及对多个寄存器和多个蝶形运算单元之间的连接状态进行切换的第一连接切换单元(203)。

Description

自适应均衡器
技术领域
本发明涉及在频域进行针对时域信号的自适应均衡处理的自适应均衡器。
背景技术
在无线传播路径中，由于反射物等而产生基波以外的多路径波。因此，无线信号的接收装置需要消除其影响。北美地域或韩国等使用ATSC(AdvancedTelevisionSystemsCommittee，高级电视系统委员会)方式作为数字电视广播方式。ATSC方式采用单载波调制。因此，与采用了多载波调制的OFDM(OrthogonalFrequencyDivisionMultiplexing，正交频分复用)系统等其他广播标准不同，ATSC方式的接收装置以自适应均衡器的应用为前提。
一般，单载波调制进行在时域的自适应均衡处理。然而，在时域的自适应均衡处理中，需要在滤波处理及系数更新处理中进行卷积运算，并且电路规模伴随抽头数增大而变大。
因此，存在不是在时域而是在频域进行对时域信号的自适应均衡处理的技术(例如，参照专利文献1、专利文献2及非专利文献1)。专利文献1、专利文献2及非专利文献1中记载的技术(以下称为“以往技术”)，通过快速傅里叶变换将时域信号变换为频域信号后进行自适应均衡处理。而且，以往技术中，通过快速傅里叶逆变换将自适应均衡处理后的频域信号变换为时域信号。在使用了这样的以往技术的单载波调制信号的接收装置中，能够在抑制电路规模增大的同时，提高接收性能。
在先技术文献
专利文献
专利文献1：日本特表2004-503180号公报
专利文献2：日本特表2004-530365号公报
非专利文献
非专利文献1：JohnJ.Shynk，″Frequency-DomainandMultirateAdaptiveFiltering″，IEEESPMAGAZINE，January1992，p.14-37
发明内容
发明要解决的问题
但是，以往技术中，在所需要的抽头数多的情况下，或者需要高速地进行接收处理的情况下，存在自适应均衡器中需要的工作时钟频率变高的问题。以往技术中，若工作时钟频率增加，则产生自适应均衡器的功耗增大、或者在向FPGA(FieldProgrammableGateArray，现场可编程逻辑门阵列)封装的情况下出现故障等问题。因此，希望在频域进行对时域信号的自适应均衡处理的自适应均衡器中能够尽量抑制电路规模的增大及工作时钟频率的增加。
本发明的目的是提供在频域进行针对时域信号的自适应均衡处理的自适应均衡器中能够抑制电路规模的增大及工作时钟频率的增加的自适应均衡器。
解决问题的方案
本发明的自适应均衡器在频域进行对时域信号的自适应均衡处理，该自适应均衡器具有进行快速傅里叶变换和快速傅里叶逆变换中的至少一个变换的信号变换单元，所述信号变换单元具有：存储器，其能够对2M(M为自然数)样本量的信号进行读写；能够访问所述存储器的2M个寄存器；M个蝶形运算单元；以及切换控制单元，其对所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换，所述信号变换单元具有两组由所述存储器和所述2M个寄存器组成的组，所述切换控制单元以按快速傅里叶变换/快速傅里叶逆变换的每个阶段，使所述存储器的任务在输出用存储器和输入用存储器之间切换的方式，对一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态、和另一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换。
本发明的另一自适应均衡器是在频域进行对时域信号的自适应均衡处理的自适应均衡器，具有进行快速傅里叶变换和快速傅里叶逆变换中的至少一个变换的信号变换单元，所述信号变换单元具有：存储器，其能够对2M(M为自然数)样本量的信号进行读写；能够访问所述存储器的2M个寄存器；M个蝶形运算单元；以及切换控制单元，其对所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换，该自适应均衡器具有：输入所述时域信号，并依次存储规定的块大小的量的存储单元；将上次存储的块和最新的块连结的块间连结单元；作为对所述块间连结单元的输出进行快速傅里叶变换的所述信号变换单元的第一快速傅里叶变换单元；将所述第一快速傅里叶变换单元的输出与变换为频域的自适应均衡器系数相乘的第一乘法器；作为对所述第一乘法器的输出进行快速傅里叶逆变换的所述信号变换单元的第一快速傅里叶逆变换单元；从所述第一快速傅里叶逆变换单元的输出提取最新的信号序列块的块提取单元；从所述第一快速傅里叶逆变换单元的输出提取与理想信号点之间的误差的误差提取单元；使提取出的所述误差的序列中的、所希望的抽头系数以外的部分为零的第一零插入单元；作为对所述第一零插入单元的输出进行快速傅里叶变换的所述信号变换单元的第二快速傅里叶变换单元；将所述第一快速傅里叶变换单元的输出的复共轭与所述第二快速傅里叶变换单元的输出相乘的第二乘法器；作为对所述第二乘法器的乘法计算结果进行快速傅里叶逆变换的所述信号处理单元的第二快速傅里叶逆变换单元；使所述第二快速傅里叶逆变换单元的输出中的、所希望的抽头系数以外的部分为零的第二零插入单元；作为对所述第二零插入单元的输出进行快速傅里叶变换的所述信号处理单元的第三快速傅里叶变换单元；将所述第三快速傅里叶变换单元的输出与规定的系数相乘的第三乘法器；以及对所述第三乘法器的输出进行累积的累积单元。
发明效果
根据本发明，在频域进行针对时域信号的自适应均衡处理的自适应均衡器中，能够抑制电路规模的增大及工作时钟频率的增加。
附图说明
图1是表示本发明实施方式1的自适应均衡器的结构的方框图。
图2是表示本发明实施方式1中的各信号变换单元的处理定时的一例的图表。
图3是表示本发明实施方式1的信号变换单元的结构的第一例的方框图。
图4是表示本发明实施方式1的信号变换单元的结构的第二例的方框图。
图5是表示本发明实施方式1的信号变换单元的结构的第三例的方框图。
图6是表示本发明实施方式2的自适应均衡器的结构的第一例的方框图。
图7是表示本发明实施方式2中的时域滤波器的结构的一例的方框图。
图8是表示本发明实施方式2中的蝶形运算单元的外围的结构的一例的方框图。
图9是表示本发明实施方式2中的寄存器外围的结构的第一例的方框图。
图10是表示本发明实施方式2中的寄存器外围的结构的第二例的方框图。
图11是表示本发明实施方式2中的寄存器外围的结构的第三例的方框图。
图12是表示本发明实施方式2的自适应均衡器的结构的第二例的方框图。
图13是表示本发明实施方式3的自适应均衡器中的存储器外围的结构的第一例的方框图。
图14是表示本发明实施方式3的自适应均衡器中的存储器外围的结构的第二例的方框图。
图15是表示本发明实施方式4的自适应均衡器的结构的方框图。
图16是表示本发明实施方式4中的信号变换单元的结构的方框图。
图17是表示使用单端口存储器的自适应均衡器的电路结构的主要部分的方框图。
图18是表示本发明实施方式4的自适应均衡器的电路结构的主要部分的方框图。
图19是表示本发明实施方式4的自适应均衡器的电路结构的变形例的主要部分的方框图。
图20是表示使用单端口存储器的情况下的自适应均衡器的存储器外围的结构的方框图。
图21是表示本发明实施方式4的自适应均衡器的存储器外围的结构的方框图。
图22是表示本发明实施方式4的自适应均衡器的电路结构的进一步的变形例的主要部分的方框图。
标号说明
100、100a自适应均衡器
101存储单元
102块间连结单元
103第一FFT单元
104复共轭单元
105第一乘法器
106第一IFFT单元
107块提取单元
108判定单元
109误差提取单元
110第一零插入单元
111第二FFT单元
112第二乘法器
113第二IFFT单元
114第二零插入单元
115第三FFT单元
116第三乘法器
117第一加法器
118第一延迟单元
120、120a第一系数更新单元
131a时域滤波器
132a第二加法器
141a第四FFT单元
142a第四乘法器
143a第三IFFT单元
144a第五乘法器
145a第三加法器
146a第二延迟单元
200信号变换单元
201第一宽位存储器
201a、201b、207a、207b宽位存储器
202第一寄存器群
202a、202b、206a、206b寄存器群
203第一连接切换单元
204蝶形运算单元群
205第二连接切换单元
206第二寄存器群
207第二宽位存储器
208旋转因子用宽位存储器
209旋转因子用寄存器群
310a滤波器运算单元
311a、321a、413a乘法器
312a、521a寄存器
313a、323a、411a、412a加法器
320a第二系数更新单元
322a步长系数乘法器
324a寄存器
410a蝶形运算单元
414a第一切换单元
420a旋转因子寄存器
430a第二切换单元
440a第三切换单元
450a、540a、550a、560a控制单元
500a寄存器群配置单元
510a寄存器输入侧切换单元群
511a寄存器输入侧切换单元
520a寄存器群
530a寄存器输出侧切换单元群
531a寄存器输出侧切换单元
610b宽位存储器
620b地址变换单元
630b串行/并行变换单元
640b并行/串行变换单元
650bATSC/OFDM切换单元
660bM计数器
具体实施方式
下面，参照附图详细地说明本发明的各实施方式。
(实施方式1)
图1是表示本发明实施方式1的自适应均衡器的结构的方框图。
在图1中，自适应均衡器100具有存储单元101、块间连结单元102、第一快速傅里叶变换单元(以下标记为“FFT单元”)103、复共轭单元104及第一乘法器105。另外，自适应均衡器100具有第一快速傅里叶逆变换单元(以下标记为“IFFT单元”)106、块提取单元107、判定单元108、误差提取单元109、第一零插入单元110及第二FFT单元111。另外，自适应均衡器100具有第二乘法器112、第二IFFT单元113、第二零插入单元114、第三FFT单元115、第三乘法器116、第一加法器117及第一延迟单元118。
存储单元101输入时域信号，依次存储规定的块大小的量。
块间连结单元102将存储单元101存储的块和最新的块连结并输出。
第一FFT单元103对块间连结单元102的输出进行快速傅里叶变换并输出得到的信号。
复共轭单元104输出第一FFT单元103的复共轭。
第一乘法器105将第一FFT单元103的输出与后述的第一延迟单元118的输出(变换为频域的自适应均衡器系数)相乘，并输出得到的信号。
第一IFFT单元106对第一乘法器105的输出进行快速傅里叶逆变换并输出得到的信号。
块提取单元107从第一IFFT单元106的输出提取最新的信号序列块并输出。
判定单元108输出对块提取单元107的输出的判定结果。
误差提取单元109根据判定单元108的输出，从块提取单元107的输出(也就是第一IFFT106的输出)提取与理想信号点之间的误差，并输出提取的误差。
第一零插入单元110输入由误差提取单元109提取的误差，使误差的序列中的、所希望的抽头系数以外的部分为零，并输出得到的信号。
第二FFT单元111对第一零插入单元110的输出进行快速傅里叶变换并输出得到的信号。
第二乘法器112将复共轭单元104的输出(也就是第一FFT单元103的输出的复共轭)与第二FFT单元111的输出相乘，并输出得到的信号。
第二IFFT单元113对第二乘法器112的乘法运算结果进行快速傅里叶逆变换，并输出得到的信号。
第二零插入单元114使第二IFFT单元113的输出中的、所希望的抽头系数以外的部分为零，并输出得到的信号。
第三FFT单元115对第二零插入单元114的输出进行快速傅里叶变换，并输出得到的信号。
此外，自适应均衡器100将第二IFFT单元113、第二零插入单元114、第三FFT单元115配置在第二乘法器112的后级。由此，本实施方式的自适应均衡器100能够消除由于对非连续信号进行傅里叶变换而产生的影响。也就是说，这些部分具有如下功能，即，将误差序列与输入信号在频域上的乘法运算结果，故意返回到时域，在使作为抽头系数而无效的部分为零之后，再变换到频域的功能。由此，能够得到与时域中的块更新完全相同的运算结果，能够维持高的接收性能。
第三乘法器116将第三FFT单元115的输出与规定的系数μ相乘，并输出得到的信号。
第一加法器117将第三乘法器116的输出与后级的第一延迟单元118的输出相加，并输出得到的信号。
第一延迟单元118使第一加法器117的输出延迟，并作为变换到频域的自适应均衡器系数输出到第一乘法器105。
即，第一加法器117及第一延迟单元118作为对第三乘法器116的输出进行累积的累积单元而发挥功能。
另外，从复共轭单元104及判定单元108到第一延迟单元118的部分作为自适应均衡器100中的第一系数更新单元120而发挥功能。
根据图1所示的结构，自适应均衡器100能够不在时域而是在频域进行对时域信号的自适应均衡处理。
然而，在接收信号为电视广播的信号的情况下，为了不中断广播而连续地收看，必须实时以内处理对接收信号的处理。即，需要在块大小的时间内完成自适应均衡器100中执行的全部运算。
自适应均衡器100中，在第一FFT单元103、第二FFT单元111、第三FFT单元115、第一IFFT单元106及第二IFFT单元113的五个部分进行快速傅里叶变换/快速傅里叶逆变换。对于这些快速傅里叶变换/快速傅里叶逆变换，通过将其运算处理的一部分多个并行地执行，能够减少需要的运算次数，缩短自适应均衡器100的运算处理所需要的时间。因此，自适应均衡器100也可以并行执行可并行执行的快速傅里叶变换/快速傅里叶逆变换的运算。
以下的说明中，将从块间连结单元102经过复共轭单元104到第一乘法器105的系统称为A系统。另外，将从第一乘法器105经过判定单元108到A系统的第二乘法器112的系统称为B系统。另外，如图1所示，将第一FFT单元103的运算处理表示为处理A-1，将第二IFFT单元113的运算处理表示为处理A-2，将第三FFT单元115的运算处理表示为处理A-3，将第一IFFT单元106的运算处理表示为处理A-4。而且，将第二FFT单元111的运算处理表示为处理B-1。另外，将第一FFT单元103、第二FFT单元111、第三FFT单元115、第一IFFT单元106及第二IFFT单元113，适当地总称为“信号变换单元”。
图2是表示自适应均衡器100的各信号变换单元的处理定时的一例的图表。
处理A-1与处理B-1相互没有依赖性。因此，自适应均衡器100将进行快速傅里叶变换/快速傅里叶逆变换的运算处理的系统设置为两个系统，例如，如图2所示，并行执行处理A-1与处理B-1。由此，自适应均衡器100能够缩短一次的量的快速傅里叶变换/快速傅里叶逆变换的运算处理的时间。
然而，处理A-2依赖于处理B-1的处理数据，必须在其开始定时之前完成处理B-1。因此，如图2所示，自适应均衡器100对于A系统需要使处理A-1～A-4在块大小内完成。
即，自适应均衡器100即使由于信号处理数据的依赖性的限制，而将电路增加至三个系统以上，也无法将每个块大小所需要的快速傅里叶变换/快速傅里叶逆变换的运算时间减少至小于四次的量的时间。
在将在频域成批处理的接收码元数(块大小)设为ATSC标准规定的一个段(segment)的一半即416个码元的情况下，块大小的运算时间约为38.65μsec。因此，ATSC标准中，在约38.65μsec之间，必须将1024点的快速傅里叶变换/快速傅里叶逆变换总共实施5次(在上述的例子中是4次)。即使忽略快速傅里叶变换/快速傅里叶逆变换以外的处理时间，也必须在7.73μsec(在上述的例子中是9.66μsec)以内完成1次的快速傅里叶变换/快速傅里叶逆变换的运算处理。
假如，如果不需要以最新的均衡器输出为基础进行系数更新，则即使使自适应均衡器流水线式地进行处理而将处理延迟延长，也不特别地产生问题。然而，在实际的自适应均衡器中，如果不以最新的均衡器输出为基础进行系数更新，则特性明显劣化，由于无线信道的动态变动而使系数不收敛，不能进行接收。
另外，以往，快速傅里叶变换/快速傅里叶逆变换运算的处理循环数与电路规模呈相反关系。
更详细地说明，对于广播公司而言，通常，为了抑制基础设施成本，希望尽可能扩大广播范围，以大功率发送信号。因此，由于远方的反射物引起的延迟波，延迟数百码元以上才到来，所以自适应均衡器中必须对应的抽头数也达到数百抽头以上。
即，假定的适用对方的系统中，必须与40μsec以上的长延迟多路径对应，需要至少500抽头以上的抽头数。快速傅里叶变换/快速傅里叶逆变换中，需要计算与块大小416和抽头数500的卷积运算相同的结果。因此，根据512＜(416+500)＜1024的关系，至少需要1024点。即，需要以416/5＝83.2码元一次的比例，完成1024点的快速傅里叶变换/快速傅里叶逆变换的运算。
此外，在是OFDM系统的情况下，例如，若假定8192点、保护间隔1/8，则在9216样本间一次完成8192点快速傅里叶变换就足够，处理循环数的限制不严。
在是1024点快速傅里叶变换的的情况下，复数的相乘次数为5120次。因此，若以单端口存储器和单一的蝶形运算电路进行封装，则信号变换单元必须以5120/83.2＝61.5倍的过采样频率来动作。
另外，对于自适应均衡器，也可以考虑通过并列地构成多个蝶形运算电路，与多端口存储器组合，来减少循环数。然而，电路规模伴随端口数的增大而增大，而且，与超过10个端口那样的端口数对应的存储器，一般很少使用，存在使用上的制约。并且，也可以考虑将存储器置换为寄存器，但是电路规模仍然增大。
因此，本实施方式的自适应均衡器100利用对同时访问没有限制的寄存器构成电路，实现单端口存储器的有效利用。一般，作为保持相同容量的数字数据的部件的存储器与寄存器相比能够以几分之一以下的面积来实现。即，本实施方式的自适应均衡器100中，通过对各信号变换单元使用能够读写多个信号样本的存储器、和能够对其进行访问的多个寄存器，能够抑制电路规模的增大。
图3是表示本实施方式的信号变换单元的结构的第一例的方框图。此外，如上所述，信号变换单元是图1所示的第一FFT单元103、第二FFT单元111、第三FFT单元115、第一IFFT单元106及第二IFFT单元113。快速傅里叶变换/快速傅里叶逆变换中进行的各运算阶段，以下，简称为“阶段”。
信号变换单元200具有第一宽位存储器201、第一寄存器群202、第一连接切换单元203、蝶形运算单元群204、第二连接切换单元205、第二寄存器群206及第二宽位存储器207。
第一宽位存储器201及第二宽位存储器207是能够读写M样本的量(两次为2M样本的量)的信号(数据)并且字长较大的存储器。在第一宽位存储器201及第二宽位存储器207中保持的数据的顺序，与通常的快速傅里叶变换/快速傅里叶逆变换运算中读出的数据的顺序相同。但是，第一宽位存储器201及第二宽位存储器207将M样本的量的数据集中存储在一个地址。
第一寄存器群202由分别能够对第一宽位存储器201进行访问的2M个寄存器构成。第一寄存器群202通过对第一宽位存储器201访问两次，来进行实际上使2M个样本并行的同时访问。
第一连接切换单元203对第一寄存器群202与蝶形运算单元群204之间的连接状态(以下称为“第一寄存器群202侧的连接状态”)进行切换。
蝶形运算单元群204由M个蝶形运算单元构成，分别进行蝶形运算。
第二连接切换单元205对蝶形运算单元群204与第二寄存器群206之间的连接状态(以下称为“第二寄存器群206侧的连接状态”)进行切换。
第二寄存器群206由分别能够对第二宽位存储器207进行访问的2M个寄存器构成。第二寄存器群206通过对第二宽位存储器207访问两次，来进行实际上使2M个样本并行的同时访问。
此外，第一寄存器群202及第二寄存器群206的存储器访问所需要的工作时钟频率是蝶形运算单元群204的工作时钟频率的2倍。第一寄存器群202及第二寄存器群206为了完成1个阶段需要进行2×(1024/M)次的存储器访问。而且，第一连接切换单元203及第二连接切换单元205必须每两次的存储器访问，适当地对各寄存器与各蝶形运算单元之间的连接状态的切换进行控制。
第一连接切换单元203及第二连接切换单元205在每个阶段使第一宽位存储器201及第二宽位存储器207各自的任务在输出用存储器与输入用存储器之间进行切换。即，第一连接切换单元203及第二连接切换单元205在每个阶段将第一寄存器群202侧的连接状态及第二寄存器群206侧的连接状态切换至适当的状态。适当的状态是指，经由适当的寄存器向各蝶形运算单元输入信号，经由适当的寄存器从各蝶形运算单元输出信号的状态。
而且，蝶形运算单元群204按照连接状态的切换，依次实施各阶段的运算。
即，图3中，信号的行进方向按每个阶段向左右切换。即，在需要10阶段的运算的情况下，例如，在第1阶段，信号向图3的右方向前进，在接下来的第2阶段，信号向图3的左方向前进。这样，信号处理单元200(FFT单元/IFFT单元)按每个阶段切换信号的前进方向而反复地使用电路，从而能够防止电路规模的增大。
另外，信号变换单元(FFT单元/IFFT单元)200能够在避免使用电路规模增大的多端口的同时，以较低的工作时钟频率实现实时内的接收处理。
此外，信号变换单元200也可以使用2分块的宽位存储器。
图4是表示信号变换单元200的结构的第二例的方框图。
如图4所示，例如，信号变换单元200具有宽位存储器201a、201b及寄存器群202a、202b，代替图3的第一宽位存储器201及第一寄存器群202。另外，信号变换单元200具有宽位存储器207a、207b及寄存器群206a、206b，代替图3的第二宽位存储器207及第二寄存器群206。
宽位存储器201a、201b、207a、207b分别将M样本的量的数据存储于一个地址，地址空间为1024/2M。
寄存器群202a、202b、206a、206b分别按顺序访问宽位存储器201a、201b、207a、207b。
这样，信号变换单元200通过构成2分块的宽位存储器，从而能够减少存储器访问次数。即，在1分块结构(参照图3)的情况下需要2×(1024/M)次的存储器访问次数减少至一半。因此，能够使寄存器群的工作时钟频率与蝶形运算单元相同，为图3所示的结构的一半。即，存储器访问的动作中，在1分块结构的情况下，需要蝶形运算单元的2倍的时钟频率，与此相对，若设为2分块结构则保持1倍的时钟频率不变即可。
此外，信号变换单元200即使是1分块结构，只要采用能够同时访问任意2个地址的双端口，就能够与2分块结构同样地保持1倍的时钟频率不变。然而，双端口结构的电路规模伴随多端口化而增大。另一方面，2分块结构是不能访问跨越分块间的地址的结构，相对于1分块结构的电路规模的增大，是能够忽略的程度。
即，通过将信号变换单元200设为图4所示的2分块结构，能够在避免使用电路规模增大的多端口的同时，以更低的工作时钟频率实现实时内的接收处理。
此外，各蝶形运算单元中，也需要对蝶形运算中需要的旋转因子，按每个阶段取适当的值。在图3及图4中，以各蝶形运算单元存储有旋转因子为前提，但是，也可以在蝶形运算单元的外部配置存储了各阶段的旋转因子的旋转因子存储器。
图5是表示信号变换单元200的结构的第三例的方框图。
如图5所示，信号变换单元200除了图3的结构以外，还具有旋转因子用宽位存储器208及旋转因子用寄存器群209。此外，图5所示的蝶形运算单元群204未保持旋转因子。
旋转因子用宽位存储器208是能够读写M旋转因子的量的信号(数据)的字长较大的存储器。而且，旋转因子用宽位存储器208具有按每个阶段分配的地址，预先存储了各阶段的旋转因子。
旋转因子用寄存器群209由能够分别访问旋转因子用宽位存储器208的M个寄存器构成。即，旋转因子用寄存器群209对旋转因子用宽位存储器208，进行使M个旋转因子并行的同时访问。而且，旋转因子用寄存器群209在每个阶段从旋转因子用宽位存储器208读出对应的M个旋转因子，交给蝶形运算单元群204的适当的蝶形运算单元。
通过这样的结构，信号变换单元200不需要按每个蝶形运算单元设置旋转因子保持用的存储器，能够进一步缩小电路规模。
如以上那样，本实施方式的自适应均衡器100具备信号变换单元200，该信号变换单元200使用字长较大的存储器和对其进行访问的多个寄存器。由此，自适应均衡器100能够抑制电路规模的增大及工作时钟频率的增加。
另外，由于不用准备超过需要的高速工作时钟频率而能够实时进行处理，所以也能够实现低功耗化。
此外，在通常的快速傅里叶变换中，需要将信号重排为位反转的关系。作为该重排的方法，除了在最初进行的方法和在最后进行的方法，还已知有在蝶形运算中途巧妙地进行的方法等。
在本实施方式的信号变换单元200的结构中，为了重排为位反转的关系，不仅需要在集中读出的样本内的闭环的处理，还需要进行与从其他地址读出的数据之间的重排。即，为了位反转关系的重排，必须追加仅用于重排的临时保持用的寄存器，由于存储器访问增加，所以循环数也增大了。
另一方面，本实施方式的自适应均衡器100整体中，如下条件成立，即，对暂时进行了快速傅里叶变换的信号一定要进行快速傅里叶逆变换。
因此，本实施方式的自适应均衡器100的各信号变换单元200优选设为故意不进行位反转的结构。
此外，自适应均衡器100也可以是将每个阶段具备的蝶形运算单元群204串联连接的结构。该的情况下，不需要第一连接切换单元203及第二连接切换单元205，但是与图3的结构相比，电路规模会增大。
(实施方式2)
本发明的实施方式2是配置基于时域处理的决策反馈型的反馈滤波器(以下称为“时域滤波器”)，将信号变换单元的乘法器及寄存器与时域滤波器的乘法器及寄存器共用的例子。
图6是表示本实施方式的自适应均衡器的结构的第一例的方框图，与实施方式1的图1对应。关于与图1的相同部分，标以相同标号，省略其说明。
图6中，自适应均衡器100a的第一系数更新单元120a除了图1所示的结构以外，还具有时域滤波器131a及第二加法器132a。
时域滤波器131a是横向滤波器(transversalfilter)，输入判定单元108的输出及误差提取单元109的输出，并输出时域的反馈信号。
第二加法器132a将块提取单元107的输出与时域滤波器131a的输出即反馈信号相加，输出得到的信号。此外，判定单元108及误差提取单元109输入第二加法器132a的输出，而不是块提取单元107的输出。
图7是表示时域滤波器131a的结构的一例的方框图。
图7中，时域滤波器131a具有滤波器运算单元310a及第二系数更新单元320a。
滤波器运算单元310a具有N抽头的系数，具有N个乘法器311a、N个寄存器312a及加法器313a等。滤波器运算单元310a中的抽头系数(wb0，wb1，wb2，wb3，…，WbN-1)是由第二系数更新单元320a求出的系数。
第二系数更新单元320a具有N个乘法器321a、N个步长系数(μ)乘法器322a、N个加法器323a、N个寄存器324a等。第二系数更新单元320a作为自适应滤波器而工作，求出滤波器运算单元310a中的抽头系数(wb0，wb1，wb2，wb3，…，WbN-1)。
具有以上结构的自适应均衡器100a即使在时域中也能够进行自适应均衡处理，能够进一步提高接收性能。
可是，在时域滤波器131a中，以块大小为单位集中输入信号。即，在前级的频域下的自适应均衡处理完成之前，由于不存在输入信号，所以不能进行运算。反过来说，能够同时并行地执行频域下的自适应均衡处理与时域下的自适应均衡处理。
因此，本实施方式的自适应均衡器100a利用该特征，能够共用频域下的自适应均衡处理中使用的电路的一部分，和时域下的自适应均衡处理中使用的电路的一部分。
例如，自适应均衡器100a能够共用信号变换单元200(参照图3)的各蝶形运算单元的乘法器(未在图3中图示)与时域滤波器131a的乘法器311a、乘法器321a。另外，自适应均衡器100a能够共用信号变换单元200(参照图3)的第一寄存器群202、第二寄存器群206、以及时域滤波器131a的寄存器312a、324a。
但是，为了这样实现电路的共有，需要用于对电路的输入输出进行切换的结构。
接着，对用于实现信号变换单元200的各蝶形运算单元的乘法器和时域滤波器131a的乘法器311a、321a之间的共用的结构进行说明。
图8是表示蝶形运算单元的外围的结构的一例的方框图。
图8所示的蝶形运算单元410a与在实施方式1中说明过的信号变换单元200的蝶形运算单元群204(参照图3)的各个蝶形运算单元对应。
在图8中，蝶形运算单元410a具有2个加法器411a、412a、和配置于一个加法器412a的输出侧的用于与旋转因子相乘的乘法器413a。而且，蝶形运算单元410a中，还在加法器412a和乘法器413a之间配置了第一切换单元414a。
另外，信号变换单元(未图示)中，在保持有旋转因子的旋转因子寄存器420a和乘法器413a之间，配置有第二切换单元430a，在乘法器413a的输出侧配置有第三切换单元440a。而且，信号变换单元具有对第一切换单元414a、第二切换单元430a、第三切换单元440a的连接状态的切换进行控制的控制单元450a。
第一切换单元414a构成为，将乘法器413a的一个输入在加法器412a的输出和信号变换单元以外的运算单元(以下称作“其他运算单元”)的输出之间进行切换。
第二切换单元430a构成为，将乘法器413a的另一个输入在旋转因子寄存器420a的输出和其他运算单元的输出之间切换。
第三切换单元440a构成为，将乘法器413a的输出目的地在信号变换单元的连接切换单元和其他运算单元之间进行切换。
在实施快速傅里叶变换/快速傅里叶逆变换的运算处理的情况下，控制单元450a以成为蝶形运算单元410a的通常的连接的方式控制第一切换单元414a、第二切换单元430a、第三切换单元440a。也就是说，控制单元450a使得将蝶形运算单元410a的乘法器413a用于快速傅里叶变换/快速傅里叶逆变换的运算处理。
另一方面，在不实施快速傅里叶变换/快速傅里叶逆变换的运算处理的情况下，控制单元450a以成为与上述通常的连接相反的连接的方式控制第一切换单元414a、第二切换单元430a、第三切换单元440a。也就是说，控制单元450a控制第一切换单元414a、第二切换单元430a、第三切换单元440a，使得蝶形运算单元410a的乘法器413a例如作为时域滤波器131a的乘法器311a、321a(参照图7)发挥功能。
以上，结束关于用于实现信号变换单元的各蝶形运算单元的乘法器与时域滤波器131a的乘法器311a、321a之间的共用的结构的说明。
接着，对用于实现信号变换单元的第一寄存器群202、第二寄存器群206与时域滤波器131a的滤波器运算单元310a的寄存器312a之间的共用的结构进行说明。
图9是表示寄存器外围的结构的第一例的方框图。
在图9中，寄存器群配置单元500a具有寄存器输入侧切换单元群510a、寄存器群520a、寄存器输出侧切换单元群530a及控制单元540a。寄存器群520a与在实施方式1中说明过的信号变换单元200的第一寄存器群202及第二寄存器群206(参照图3)相对应。
在图9中，寄存器输入侧切换单元群510a具有在寄存器群520a的2M个寄存器521a的输入侧1对1配置的2M个寄存器输入侧切换单元511a。寄存器输出侧切换单元群530a具有在寄存器群520a的各个寄存器521a的输出侧1对1配置的、2M个寄存器输出侧切换单元531a。
寄存器输入侧切换单元511a的一个构成为，将相对应的寄存器521a的输入在信号变换单元200(参照图3)和判定单元108(参照图6)之间切换。而且，其他寄存器输入侧切换单元511a将相对应的寄存器521a的输入在信号变换单元200(参照图3)和相对应的寄存器521a的相邻寄存器521a的输出之间切换。
寄存器输出侧切换单元531a将相对应的寄存器521a的输出目的地在信号变换单元200(参照图3)和相对应的寄存器521a的相邻寄存器521a的输入侧(寄存器输入侧切换单元511a的输入侧)之间切换。
在实施快速傅里叶变换/快速傅里叶逆变换的运算处理的情况下，控制单元540a以成为寄存器群520a的通常的连接的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。即，控制单元540a将寄存器群520a用于快速傅里叶变换/快速傅里叶逆变换的运算处理。
另一方面，在实施时域滤波器131a的运算处理的情况下，控制单元540a以成为与上述通常的连接相反的连接的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。具体而言，控制单元540a使得相邻的寄存器521a之间连接，寄存器群520a整体作为移位寄存器而发挥作用。控制单元540a以使寄存器群520a作为时域滤波器131a的滤波器运算单元310a的寄存器312a(参照图7)而发挥作用的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。
以上，结束对用于实现信号变换单元的第一寄存器群202、第二寄存器群206与时域滤波器131a的滤波器运算单元310a的寄存器312a之间的共用的结构的说明。
接着，对用于实现信号变换单元的第一寄存器群202、第二寄存器群206与时域滤波器131a的第二系数更新单元320a的寄存器324a之间的共用的结构进行说明。
图10是表示寄存器外围的结构的第二例的方框图，与图9相对应。对于与图9相同的部分标以相同的标号，并省略其说明。
在图10中，各寄存器输入侧切换单元511a将相对应的寄存器521a的输入在信号变换单元200(参照图3)和时域滤波器131a的第二系数更新单元320a的加法器323a(参照图7)之间切换。
寄存器输出侧切换单元531a将相对应的寄存器521a的输出目的地在信号变换单元200(参照图3)和第二系数更新单元320a的加法器323a及滤波器运算单元310a的乘法器311a(参照图7)之间切换。
在实施快速傅里叶变换/快速傅里叶逆变换的运算处理的情况下，控制单元550a以成为上述的通常的连接的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。
另一方面，在实施时域滤波器131a的运算处理的情况下，控制单元550a以成为与上述通常的连接相反的连接的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。控制单元550a以使寄存器群520a作为时域滤波器131a的第二系数更新单元320a的寄存器324a(参照图7)而发挥作用的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。
以上，结束对用于实现信号变换单元的第一寄存器群202、第二寄存器群206与时域滤波器131a的第二系数更新单元320a的寄存器324a之间的共用的结构的说明。
此外，第二系数更新单元320a的寄存器324a需要预先保持过去的系数值。因此，如本实施方式那样，在使信号变换单元的寄存器与第二系数更新单元320a的寄存器324a共用的情况下，需要在切换前将寄存器的数据预先存储在存储器，在切换后再次从存储器读出数据。
在这种情况下，如图11所示，寄存器输入侧切换单元511a将相对应的寄存器521a的输入侧，再切换连接到保持过去的系数值的系数值存储器的存储器读出单元(都未图示)的输出侧。另外，寄存器输出侧切换单元531a将相对应的寄存器521a的输出侧再切换连接到系数值存储器的存储器写入单元(未图示)。而且，控制单元560a进行与上述的控制单元550a同样的控制。而且，控制单元560a在时域滤波器131a的运算处理中，以对系数值存储器进行系数值的读出及写入的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。
根据以上说明的结构，自适应均衡器100a能够在抑制了电路规模的增大的状态下实现接收性能的提高。
此外，也可以将时域下的反馈频度(时域滤波器131a的系数更新频度)设为每个块大小一次的比例。其与频域下的反馈频度(图6的第一系数更新单元120a的系数更新频度)相同。在这种情况下，不需要时域滤波器131a的第二系数更新单元320a。
图12是表示自适应均衡器100a的结构的第二例的方框图，与图6对应。对于与图6相同的部分，标以相同的标号，省略其说明。
图12所示的自适应均衡器100a在时域滤波器131a中不具有在图7中说明过的第二系数更新单元320a。而且，图12所示的自适应均衡器100a具有第四FFT单元141a、第四乘法器142a、第三IFFT单元143a、第五乘法器144a、第三加法器145a及第二延迟单元146a，代替第二系数更新单元320a。
第四FFT单元141a对判定单元108的输出(判定后的反馈信号)进行快速傅里叶变换(向频域的变换)，并输出得到的信号。
第四乘法器142a将第二FFT单元111的输出与第四FFT单元141a的输出相乘，并输出得到的信号。
第三IFFT单元143a对第四乘法器142a的输出(与判定值之间的误差成分)进行快速傅里叶逆变换(向时域的变换)，并输出得到的信号。
第五乘法器144a将第三IFFT单元143a的输出与系数更新的步长(μ)相乘，并输出得到的信号。
第三加法器145a将第五乘法器144a的输出与后级的第二延迟单元146a的输出相加，并输出得到的信号。
第二延迟单元146a使第三加法器145a的输出延迟，并将其输出到时域滤波器131a，作为变换到时域的自适应均衡器系数。
即，第三加法器145a及第二延迟单元146a作为对第五乘法器144a的输出进行累积的累积单元而发挥功能。
通过这样的结构，即使在必须在反馈单元中保持多个系数的情况下，自适应均衡器100a也能够削减横向滤波器中需要的乘法器和寄存器的数量，能够减少电路规模。
(实施方式3)
本发明实施方式3是使信号变换单元的宽位存储器与其他装置单元的存储器共用的例子。
在是上述的OFDM系统解调单元(多载波方式解调单元)的情况下，解调的基本处理所需要的快速傅里叶变换运算处理的次数仅为1次，而且，不存在需要进行自适应处理的反馈系统。因此，OFDM系统解调单元中，能够流水线式地同时利用多个电路进行运算处理，即使不使用本发明的信号变换单元的结构，也能够进行实时处理。
另一方面，OFDM系统解调单元中，在信道估计等中，需要进行利用有规律地配置的离散导频信号等的比较复杂的存储器访问。即，字长较大的存储器是OFDM系统解调单元中必须的存储器。
另外，OFDM系统解调单元的接收处理与ATSC系统解调单元的接收处理不一定需要同时进行。
因此，可以考虑，在具备OFDM系统解调单元的存储器的接收装置中，通过使OFDM系统解调单元中必须的存储器与自适应均衡器100的存储器共用，抑制由于追加自适应均衡器100而引起的装置整体的电路规模的增大。
OFDM系统解调单元是利用快速傅里叶变换将时域信号变换到频域信号，基于信道估计值来进行均衡的方式。因此，OFDM系统解调单元的结构与自适应均衡器大不相同，它们间共同的部分很少。因此，在实现能够与ATSC系统和OFDM系统这两个方式对应的电路时，以往，需要较大的面积，不能避免成本的增大。
对于这一点，采用本实施方式的自适应均衡器100的接收装置通过共用存储器，从而可以使能够与ATSC系统和OFDM系统这两个方式对应的电路的电路规模更小。
但是，为了实现这样的存储器共用，需要在ATSC用时集中访问宽位存储器的多个样本，在OFDM用时按每一个样本进行访问。因此，对能够进行这样的访问方式的切换的结构进行说明。
图13是表示本实施方式的存储器外围的结构的第一例的方框图。
如图13所示，本实施方式的自适应均衡器(未图示)具有地址变换单元620b、串行/并行变换单元630b、并行/串行变换单元640b及ATSC/OFDM切换单元650b。这些是宽位存储器610b的数据输入输出单元。
宽位存储器610b与在实施方式1中说明过的第一宽位存储器201及第二宽位存储器207(参照图3)对应。若输入了指定读出模式/写入模式的信号、地址信号及数据信号，则宽位存储器610b根据这些进行数据的读出/写入。
在进行ATSC用的动作的ATSC模式时，地址变换单元620b不将地址信号变换而直接将其输入到宽位存储器610b。
另外，在进行OFDM用的动作的OFDM模式时，地址变换单元620b将地址信号向右移位Log2(M)位，仅将高位输入到宽位存储器610b。而且，地址变换单元620b将通过右移而截掉的位输入到串行/并行变换单元630b及并行/串行变换单元640b。即，串行/并行变换单元630b及并行/串行变换单元640b被指定与集中保持了M样本的量的数据的哪个位置相当。
在ATSC模式时，串行/并行变换单元630b不将输入数据变换而直接将其输入到宽位存储器610b。
另外，在OFDM模式时，串行/并行变换单元630b利用输入数据仅对宽位存储器610b中的、由地址变换单元620b指定的位置的数据进行重写。此时，需要将其他没被指定的位置的数据按原样写回。因此，串行/并行变换单元630b暂时预先读出被指定的地址的数据，利用输入数据仅对读出的M样本的量的数据中的被指定的位置的数据进行重写而写回。
在ATSC模式时，并行/串行变换单元640b将从宽位存储器610b输出的M样本的量的数据不变换而直接作为输出数据。
另外，在OFDM模式时，并行/串行变换单元640b仅提取从宽位存储器610b输出的M样本的量的数据中的、由地址变换单元620b指定的位置的数据，作为输出数据。
ATSC/OFDM切换单元650b对地址变换单元620b、串行/并行变换单元630b及并行/串行变换单元640b进行ATSC模式/OFDM模式的切换。
通过这样的结构，自适应均衡器能够在ATSC系统与OFDM系统中共用宽位存储器。即，本实施方式的自适应均衡器通过在ATSC那样的单载波系统的解调中也有效利用OFDM系统解调单元的存储器，从而能够实现与多路模式对应的小型的解调单元。
此外，图13所示的结构是不管针对宽位存储器610b的访问方法是随机的还是连续的，都能够对应的结构。
另一方面，在将针对存储器的访问方法限定为连续的情况下，如图14所示，能够构成为可以减少串行/并行变换的频度。
如图14所示，本实施方式的自适应均衡器(未图示)还具有M计数器660b作为宽位存储器610b的数据输入输出单元。
在该结构中，地址变换单元620b将通过上述的右移而被截掉的位输出到M计数器660b。
M计数器660b在输入的位(被截掉的位)为零的定时开始计数。而且，每当计数值到M时，M计数器660b将表示该定时的信号输入到串行/并行变换单元630b及并行/串行变换单元640b。
串行/并行变换单元630b将连续的输入数据并行化，根据来自M计数器660b的信号输入定时(也就是，每M样本1次)，将并行化的数据写入宽位存储器610b。
同样地，并行/串行变换单元640b，根据来自M计数器660b的信号输入定时(也就是，每M样本1次)，访问宽位存储器610b并读出数据。而且，并行/串行变换单元640b将读出的数据1个样本1个样本地连续输出，作为输出数据。
根据这样的结构，能够抑制针对宽位存储器610b的访问次数，能够有助于功耗的减少。
此外，自适应均衡器也可以具有将图13所示的结构与图14所示的结构组合后的结构。而且，自适应均衡器还可以具有根据针对宽位存储器610b的访问方法是随机的还是连续的对数据输入输出单元的结构进行切换的控制单元。
(实施方式4)
本发明实施方式4是抑制将存储器-逻辑之间以及存储器-存储器之间连接的布线的总条数的增大的例。
如上述所述，实施方式1中，通过分离为多个系统进行并行运算，能够减少必须按每个块进行的FFT及IFFT的运算次数(参照图2)。其结果，实施方式1缓和了对FFT及IFFT所允许的处理时间的条件。
另一方面，为了实现并行运算，不只是逻辑电路，还需要按多个系统等分地准备存储器，电路规模增大。这时，存储器-逻辑之间以及存储器-存储器之间的布线复杂化，布线所需的区域增大。特别地，如果是图12所示那样的结构，则布线的复杂化明显。因此，如果是图12所示那样的结构，除了面积增大以外，有时还难以得到所希望的工作速度。另外，例如，如果是FPGA，则布线的绝对数被限制，有时不能进行布线。
本实施方式尽可能地减少布线的复杂化。图15是表示本实施方式的自适应均衡器1500的结构的方框图。
与图1的自适应均衡器100相比，图15中，自适应均衡器1500增加了第二延迟单元1501。此外，图15中，对与图1相同的结构部分标以相同的标号，并省略其说明。
第二延迟单元1501将从第一FFT单元103输入的信号延迟一个块大小的量后输出到第一乘法器105。
在图15所示的自适应均衡器1500的结构中，第一FFT单元103的输出被输入到第一乘法器105及复共轭单元104。复共轭单元104的输出被输入到第二乘法器112。在第一乘法器105的运算中，将接收信号和滤波器系数相乘。第一乘法器105的运算在所谓的均衡处理的主线系统中进行，相对于此，第二乘法器112的运算中，将接收信号和误差相乘，导出滤波器系数的更新成分。
在此，为了导出滤波器系数的更新成分，需要将产生了误差的定时的接收信号和误差相乘。因此，若考虑系数更新时的第一延迟单元118中的延迟(需要一个块的量)，则如图15所示，需要在第一FFT单元103的后级设置第二延迟单元1501，预先使输入信号延迟一个块的量。
图16是表示本实施方式中的信号变换单元1600的结构的方框图。
与图3的信号变换单元200相比，图16的信号变换单元1600中，代替第一宽位存储器201及第二宽位存储器207而具有地址空间为2倍的宽位简单双端口存储器(widebitsimpledualportmemory)1601。此外，图16中，对与图3相同的构成部分标以相同的标号并省略其说明。
宽位简单双端口存储器1601能够对不同的地址同时对2M样本量的信号进行读(Read)和写(Write)。一般的完全双端口存储器也能够对不同的地址同时进行读(Read)和读(Read)、或写(Write)和写(Write)。相对于此，简单双端口存储器只能同时进行读(Read)和写(Write)。但是，以比一般的完全双端口存储器小的面积实现简单双端口存储器。
图17是表示使用单端口存储器的自适应均衡器1700的电路结构的主要部分的方框图。图17表示在如图2所示那样利用两个系统的FFT及IFFT并行地进行处理的情况下使用单端口存储器的情况。
使用单端口存储器的情况下的自适应均衡器1700主要具有判定单元108、误差提取单元109、第一加法器117、第一存储器1701、第二存储器1702、第三存储器1703、第四存储器1704、第五存储器1705、第一选择单元1706、第一数据变换单元1707、FFT/IFFT运算单元1708、第二数据变换单元1709、切换单元1710、第二选择单元1711、第六存储器1712、第七存储器1713、以及FFT运算单元1714。此外，图17中，对与图15相同的构成部分标以相同的标号并省略其说明。
第一存储器1701保存FFT或IFFT中的各阶段的运算结果和最终运算结果。
第二存储器1702保存FFT或IFFT中的各阶段的运算结果和最终运算结果。
第三存储器1703保存FFT结果、IFFT结果或乘法运算结果。
第四存储器1704保存滤波器系数。
第五存储器1705保存滤波器系数。
第一选择单元1706选择第一存储器1701、第三存储器1703、或第五存储器1705，并进行数据的读出或写入。
第一数据变换单元1707进行FFT结果和时间常数之间的乘法运算处理、或进行复共轭等。
FFT/IFFT运算单元1708进行FFT运算、IFFT运算或乘法运算。
第二数据变换单元1709进行FFT结果和时间常数之间的乘法运算处理、或进行复共轭等。
切换单元1710对从第一加法器117输入的加法运算结果的向第一选择单元1706输出和向第二选择单元1711输出，进行切换。
第二选择单元1711选择第二存储器1702或第四存储器1704，并进行数据的读出或写入。
第六存储器1712保存FFT结果或IFFT结果。
第七存储器1713保存FFT结果或IFFT结果。
FFT运算单元1714进行FFT运算。
通过对图17中的第一存储器1701写入输入信号，并将其在所希望的定时读出，来实现与块间连结单元102(参照图15)中进行的处理对应的处理。在FFT/IFFT运算单元1708中对块间连结的信号进行FFT。FFT/IFFT运算单元1708的运算与在第一FFT单元103中进行的运算对应。例如，在进行1024点的FFT的情况下，数据在第一存储器1701和第二存储器1702之间进行5个往返。而且，将进行了FFT后的结果保存到第一存储器1701。在第六存储器1712或第七存储器1713中保存在FFT运算单元1714中实施FFT得到的结果。FFT运算单元1714的运算与在第二FFT单元111中进行的运算对应。第二乘法器112(参照图15)中进行的运算与以下的运算对应，即：将保存在第六存储器1712或第七存储器1713中的FFT结果和对保存在第一存储器1701中的FFT结果求复共轭而得到的结果进行乘法运算的运算。在FFT/IFFT运算单元1708中实施与第二乘法器112中进行的乘法运算对应的乘法运算。将该乘法运算结果保存在第三存储器1703中。这里，FFT/IFFT运算单元1708构成为，在FFT及IFFT以外的乘法运算中，能够将蝶形运算单元的乘法器共用。图17中，对于复共轭，在表示运算处理功能的关系的图15中由复共轭单元104进行，在表示运算电路结构的图17中由数据变换单元1707进行。此外，对于保存于第一存储器1701的数据，为了在后述的处理中使用，需要按原样保持不变。
在第二数据变换单元1709中实施与第二零插入单元114中进行的处理对应的处理。FFT/IFFT运算单元1708实施保存于第三存储器1703的乘法运算结果的FFT。保存于第三存储器1703的乘法运算结果与第三FFT单元115中的乘法运算结果对应。伴随于第三FFT单元115中的FFT的实施，数据在第三存储器1703和第一存储器1701之间进行5个往返。而且，将进行FFT而得到的结果重写保存于第三存储器1703。
在第二数据变换单元1709中，将保存于第三存储器1703的FFT结果乘以更新后的时间常数μ。在此，为了削减电路规模，通过位移等简单的处理进行乘以时间常数μ的运算就足够。因此，在第二数据变换单元1709中实施乘以时间常数μ的运算。将乘以时间常数μ而得到的数据与过去的滤波器系数相加。这里，例如，将过去的滤波器系数保存于第四存储器1704。在第一加法器117中，将乘以时间常数μ而得到的数据与保存于第四存储器1704的滤波器系数相加。该加法运算结果通过切换单元1710按每个块被切换，而作为滤波器系数保存于与第四存储器1704相反一侧的第五存储器1705。将保存于第五存储器1705的滤波器系数乘以保存于第一存储器1701的运算结果(已经实施的FFT/IFFT运算单元1708中的运算结果)。而且，将该乘法运算结果重写保存于第三存储器1703。
将保存于第三存储器1703的乘法运算结果进行IFFT。该IFFT运算与在第一IFFT单元106(参照图15)中进行的运算对应。另外，通过在FFT/IFFT运算单元1708将FFT运算的设定变换为IFFT运算的设定来实施该IFFT运算。为了将FFT运算单元作为IFFT运算单元而有效利用，将存储器访问的地址控制顺序设为与FFT相反即可。伴随于该IFFT，数据在第三存储器1703和第二存储器1702之间进行5个往返。将第一IFFT103中的运算结果重写保存于第三存储器1703，并作为进行均衡而得到的结果输出。另外，为了实施判定单元108中的判定及误差提取单元109中的误差提取，以码元为单元从第三存储器1703输出第一IFFT103中的运算结果。将提取的误差保存在FFT运算单元1714的系统的第六存储器1712。FFT运算单元1714使数据在第六存储器1712和第七存储器1713之间进行往返而实施运算。FFT运算单元1714的运算与在第二FFT单元111中进行的运算对应。将该运算结果保存在第六存储器1712或第七存储器1713。如图2所示那样，能够在与FFT/IFFT运算单元1708中的运算(与第一FFT103中进行的运算对应的运算)相同的定时并行地进行FFT运算单元1714中的上述的运算。
图18是表示本实施方式的自适应均衡器1500的电路结构的主要部分的方框图。图18表示使用图16所示的宽位简单双端口存储器1601的情况。此外，图18用于说明实现本实施方式的自适应均衡器1500的电路结构(存储器及运算电路等的连接关系)。
图18所示的自适应均衡器1500主要具有判定单元108、误差提取单元109、第一加法器117、第一存储器1801、数据变换单元1802、第一选择单元1803、FFT/IFFT运算单元1804、第二选择单元1805、S/P单元1806、第二存储器1807、以及FFT运算单元1808。此外，图18中，对与图15相同的构成部分标以相同的标号，并省略其说明。
第一存储器1801保存FFT运算结果、IFFT运算结果或滤波器系数。
数据变换单元1802进行FFT运算结果和时间常数之间的乘法运算处理、或进行复共轭等。
第一选择单元1803选择从数据变换单元1802输入的数据和从第二存储器1807读出的数据中的任意一者，并输出到FFT/IFFT运算单元1804。
FFT/IFFT运算单元1804进行FFT运算、IFFT运算或乘法运算。
第二选择单元1805选择从FFT/IFFT运算单元1804输入的FFT运算结果、或从第一加法器117输入的加法运算结果，并输出到第一存储器1801。
S/P单元1806将从第一选择单元1803输入的数据从串行数据形式变换为并行数据形式并输出到第一加法器117。
第二存储器1807保存FFT结果或IFFT结果。
FFT运算单元1808进行FFT运算或IFFT运算。
若将图17和图18进行比较，与图17的结构相比，图18的结构中存储器的个数被削减(每一个存储器的地址空间增大)，布线的集中被缓和。
具体而言，图17所示的自适应均衡器1700中，如果以将对于对接收信号进行FFT而得到的结果和对滤波器系数进行FFT而得到的结果保存于各不相同的存储器组的方式分配了地址，则能够同时读出两者。但是，自适应均衡器1700中，由于将对接收信号进行FFT而得到的结果和对滤波器系数进行FFT而得到的结果存储于各不相同的存储器组，而产生以下的问题。即，自适应均衡器1700中，对旋转因子用存储器的扩展地址空间复制对滤波器系数进行FFT而得到的结果、或者将保存对滤波器系数进行FFT而得到的结果的存储器组的输出与乘法器413a连接。这时，存储器组的输出通过选择单元430a与乘法运算单元413a连接。这样，图17所示的自适应均衡器1700中，若将存储器-存储器之间或存储器-逻辑之间进行连接，则布线区域增大。
另一方面，本实施方式中，扩大宽位简单双端口存储器1601(参照图16)的地址空间。而且，在本实施方式中，在与宽位简单双端口存储器1601中的FFT运算用、以及IFFT运算用的地址空间不同的地址空间保存对滤波器系数进行FFT而得到的更新结果。由此，本实施方式只是与同一存储器组之间的连接，能够防止布线区域增大。
另外，本实施方式中，将用于使第一FFT单元103中的运算的结果延迟一个块的量的信号保存在将宽位简单双端口存储器1601的地址空间扩大了2倍以上的地址空间。
并且，本实施方式中，假定使FFT及IFFT中的蝶形运算中使用的乘法器和第一乘法器105共用，使用宽位简单双端口存储器1601。
图19是表示本实施方式的自适应均衡器1500的电路结构的变形例的主要部分的方框图。图19中，使用宽位简单双端口存储器1601a、1601b，将存储器访问次数设为一半。
图19的结构中，追加了旋转因子用宽位存储器1902及旋转因子用寄存器群1903。另外，图19的结构中，与图5相比，代替第一宽位存储器201及第二宽位存储器207而具有地址空间为2倍的宽位简单双端口存储器1601a、1601b。
此外，图19中，对于结构与图5相同的部分标以相同的标号，并省略其说明。另外，旋转因子用宽位存储器1902是与旋转因子用宽位存储器208相同的结构，旋转因子用寄存器群1903是与旋转因子用寄存器群209相同的结构，因此省略其说明。另外，宽位简单双端口存储器1601a、1601b是与宽位简单双端口存储器1601相同的结构，因此省略其说明。
对于用于保存对滤波器系数进行FFT而得到的数据、以及对一个块之前的接收信号进行FFT而得到的数据等的存储器结构，优选将宽位简单双端口存储器1601a、1601b的地址空间扩展2倍以上。
图20是表示使用单端口存储器的情况下的自适应均衡器的存储器外围的结构的方框图。
根据图20，使用单端口存储器的自适应均衡器主要由第三乘法器116、第一加法器117、存储FFT结果的FFT结果单端口存储器2001、第一切换单元2002、滤波器系数存储用的第一单端口存储器2003、滤波器系数存储用的第二单端口存储器2004、以及第二切换单元2005构成。此外，图20中，对于结构与图15相同的部分标以相同的标号，并省略其说明。
FFT结果单端口存储器2001例如与图3的第二宽位存储器207等对应。FFT结果单端口存储器2001保存所输入的FFT结果。
第一切换单元2002将从第一加法器117输入的加法运算结果输出到第一单端口存储器2003、或者输出到第二单端口存储器2004。
第一单端口存储器2003保存从第一切换单元2002输入的FFT结果。
第二单端口存储器2004保存从第一切换单元2002输入的FFT结果。
第二切换单元2005对保存于第一单端口存储器2003的FFT结果和保存于第二单端口存储器2004的FFT结果进行选择，并输出到第一加法器117。
FFT结果单端口存储器2001例如与图3的第二宽位存储器207等对应。FFT结果单端口存储器2001中存储滤波器系数更新部分的FFT结果。存储于FFT结果单端口存储器2001中的FFT结果在系数更新时被读出。第三乘法器116中，将存储于FFT结果单端口存储器2001中FFT结果乘以被更新的时间常数μ。而且，第一加法器117中，将来自存储了过去的滤波器系数的FFT结果的第一单端口存储器2003或第二单端口存储器2004的输出与第三乘法器116中的乘法运算结果相加。将该加法运算结果写入第一单端口存储器2003和第二单端口存储器2004中的、与读出了的单端口存储器组相反一侧的存储器组。
以块为单位进行第一切换单元2002及第二切换单元2005中的对第一单端口存储器2003和第二单端口存储器2004的切换。单端口存储器由于无法同时进行读出和写入，所以在进行了读出的时钟周期之后，必须等待写入的时钟周期，这期间，无法进行下一个地址的读出。因此，在是单端口存储器的情况下，如果只是一个存储器组，则周期数需要2倍。因此，在处理周期数的限制严格的情况下，必须构成第一单端口存储器2003和第二单端口存储器2004这两个存储器组。即，在利用单端口存储器构成自适应均衡器的情况下，为了节约滤波器系数的更新周期数，需要准备第一单端口存储器2003及第二单端口存储器2004这多个存储器。
图21是表示本实施方式的自适应均衡器1500的存储器的外围的结构的方框图。
在图21中，自适应均衡器1500主要具有第三乘法器116、第一加法器117、存储FFT结果的FFT结果单端口存储器2101、以及滤波器系数存储用的宽位简单双端口存储器2102。此外，图21中，对于结构与图15相同的部分标以相同的标号，并省略其说明。
FFT结果单端口存储器2101保存所输入的FFT结果。
宽位简单双端口存储器2102保存从第一加法器117输入的加法运算结果。
如本实施方式那样，在使用宽位简单双端口存储器1601的情况下，只是宽位简单双端口存储器2102那样的一个存储器组即可。但是，对于宽位简单双端口存储器2102，地址空间需要为2倍。另外，对于宽位简单双端口存储器2102，按每个块对从高位地址读出并写入低位地址的情况、和从低位地址读出并写入高位地址的情况进行切换。
宽位简单双端口存储器2102中保存第一加法器117中的加法运算结果即滤波器系数更新部分的FFT结果。在滤波器系数更新时读出宽位简单双端口存储器2102中保存的FFT结果。第三乘法器116中，将保存于FFT结果单端口存储器2101的FFT结果乘以被更新的时间常数μ。而且，在第一加法器117中，将来自保存有过去的滤波器系数的FFT结果的宽位简单双端口存储器2102的输出、和第三乘法器116中的乘法运算结果相加。将该加法运算结果写入宽位简单双端口存储器2102。
本实施方式中，将宽位简单双端口存储器1601的地址空间、或宽位简单双端口存储器1601a、1601b的地址空间扩展。由此，本实施方式能够实现图21所示的结构，因此，不需要利用单端口存储器构成的情况那样的新的布线。另外，在是图19的情况下，在宽位简单双端口存储器1601a侧存储滤波器系数更新部分的FFT结果，在宽位简单双端口存储器1601b侧能够存储过去的滤波器系数的FFT结果。其结果，本实施方式能够同时读出所存储的FFT结果和滤波器系数更新部分，并在进行加算运算等后，写入宽位简单双端口存储器1601b。并且，本实施方式中，能够同时从宽位简单双端口存储器1601a和1601b两者进行下一个地址的读出，所以不会使周期数增大。
在此，本实施方式中，并不是将滤波器系数更新部分的FFT结果及过去的滤波器系数的FFT结果的全部存储在一个宽位简单双端口存储器。本实施方式中，将滤波器系数更新部分的FFT结果及过去的滤波器系数的FFT结果分开存储在两个宽位简单双端口存储器中各一半。为了保存FFT结果的总数，需要(1024/M)×2个的量的地址空间。因此，实际上，滤波器系数更新部分的FFT结果及过去的滤波器系数的FFT结果被分开保存在两个宽位简单双端口存储器1601a、1601b。
另外，本实施方式中，以将宽位简单双端口存储器1601a和宽位简单双端口存储器1601b中的高位侧地址和低位侧地址反转的方式进行配置。由此，本实施方式能够同时进行滤波器系数更新数据和过去的滤波器系数数据的读出。
例如，对于过去的滤波器系数的FFT结果，将与高位侧地址对应的数据保存在宽位简单双端口存储器1601a。另外，将过去的滤波器系数的FFT结果的与低位侧地址对应的数据保存在宽位简单双端口存储器1601b。另一方面，将滤波器系数更新单元的FFT结果的与低位地址侧对应的数据保存在宽位简单双端口存储器1601a。另外，将滤波器系数更新单元的FFT结果的与高位侧地址对应的数据保存在宽位简单双端口存储器1601b。由此，对于低位地址侧的滤波器系数的更新，能够从宽位简单双端口存储器1601a读出被更新的滤波器系数。同时，能够从宽位简单双端口存储器1601b读出过去的滤波器系数。对于高位地址侧，同样能够从宽位简单双端口存储器1601b读出被更新的滤波器系数。同时，能够从宽位简单双端口存储器1601a读出过去的滤波器系数。
图22是表示本实施方式的自适应均衡器1500的电路结构的进一步的变形例的主要部分的方框图。此外，图22中，对于结构与图18相同的部分标以相同的标号，并省略其说明。
另外，图22中，存储器1801a、1801b除了存储器组数为2倍以外，具有与第一存储器1801相同的结构。数据变换单元1802a、1802b具有与数据变换单元1802相同的结构。选择单元1803a、1803b具有与第一选择单元1803相同的结构。选择单元1805a、1805b具有与第二选择单元1805相同的结构。存储器1807a、1807b除了存储器组数为2倍以外，具有与第二存储器1807相同的结构。根据上述，省略这些结构的说明。
切换单元2201对将第一加法器117中的加法运算结果的向选择单元1805a输出和向选择单元1805b输出，进行切换。
选择单元2202选择保存于存储器1801a的数据和保存于存储器1801b的数据中的任何一方，输出到判定单元108，并且输出到外部。
图22中，使用简单双端口存储器将存储器访问次数降低到一半。若将图18和图22进行比较，则，存储器组数为2倍，但是存储器访问的时钟速度与FFT运算的蝶形运算中需要的时钟速度相同即可，能够期待低功耗化。
这样，本实施方式中，只设置一个能够同时对不同的地址进行2M样本量的信号的读出和写入的宽位简单双端口存储器。由此，本实施方式能够抑制将存储器-逻辑之间及存储器-存储器之间连接的布线的总条数的增大。
另外，信号变换单元的电路的共用的方式并不限定于以上说明的各实施方式的例子。例如，自适应均衡器也可以是使第一乘法器、第二乘法器、第三乘法器与时域滤波器的乘法器共用的结构。
本发明的自适应均衡器是在频域进行针对时域信号的自适应均衡处理的自适应均衡器，具有进行快速傅里叶变换和快速傅里叶逆变换中的至少一个变换的信号变换单元，所述信号变换单元具有：能够对2M(M为自然数)样本量的信号进行读写的存储器；能够访问所述存储器的2M个寄存器；M个蝶形运算单元；以及对所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换的切换控制单元。
本发明的自适应均衡器在上述结构的基础上，所述信号变换单元具有两组由所述存储器和所述2M个寄存器组成的组，所述切换控制单元以按快速傅里叶变换/快速傅里叶逆变换的每个阶段，使所述存储器的任务在输出用存储器和输入用存储器之间切换的方式，对一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态、和另一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换。
本发明的自适应均衡器在上述结构的基础上，具有：作为进行快速傅里叶变换的所述信号变换单元的第一信号变换单元；以及作为对由所述第一信号变换单元进行了快速傅里叶变换后的信号进行快速傅里叶逆变换的所述信号变换单元的第二信号变换单元，所述第一信号变换单元不实施快速傅里叶变换中的位反转的重排，所述第二信号变换单元不实施快速傅里叶逆变换中的位反转的重排。
本发明的自适应均衡器在上述结构的基础上，所述信号变换单元还具有：旋转因子用存储器，其存储快速傅里叶变换/快速傅里叶逆变换的各阶段中的旋转因子，并能够对M样本量的信号进行读写；以及M个旋转因子用寄存器，其能够访问所述旋转因子用存储器，获得所述旋转因子并交给所述M个蝶形运算单元。
本发明的自适应均衡器在上述结构的基础上，具有：输入所述时域信号，并依次存储规定的块大小的量的存储单元；将上次存储的块和最新的块连结的块间连结单元；作为对所述块间连结单元的输出进行快速傅里叶变换的所述信号变换单元的第一快速傅里叶变换单元；将所述第一快速傅里叶变换单元的输出与变换为频域的自适应均衡器系数相乘的第一乘法器；作为对所述第一乘法器的输出进行快速傅里叶逆变换的所述信号变换单元的第一快速傅里叶逆变换单元；从所述第一快速傅里叶逆变换单元的输出提取最新的信号序列块的块提取单元；从所述第一快速傅里叶逆变换单元的输出提取与理想信号点之间的误差的误差提取单元；使提取出的所述误差的序列中的、所希望的抽头系数以外的部分为零的第一零插入单元；作为对所述第二零插入单元的输出进行快速傅里叶变换的所述信号变换单元的第二快速傅里叶变换单元；将所述第一快速傅里叶变换单元的输出的复共轭与所述第二快速傅里叶变换单元的输出相乘的第二乘法器；作为对所述第二乘法器的乘法计算结果进行快速傅里叶逆变换的所述信号处理单元的第二快速傅里叶逆变换单元；使所述第二快速傅里叶逆变换单元的输出中的、所希望的抽头系数以外的部分为零的零插入单元；作为对所述第二零插入单元的输出进行快速傅里叶变换的所述信号处理单元的第三快速傅里叶变换单元；将所述第三快速傅里叶变换单元的输出与规定的系数相乘的第三乘法器；以及对所述第三乘法器的输出进行累积的累积单元。
本发明的自适应均衡器在上述结构的基础上，还具有对所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理的时域滤波单元，所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的所述蝶形运算器中使用的乘法器的至少一个与所述时域滤波单元的卷积运算用乘法器共用。
本发明的自适应均衡器在上述结构的基础上，所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的所述蝶形运算器中使用的乘法器的至少一个与所述第一乘法器、所述第二乘法器、所述第三乘法器的至少一个共用。
本发明的自适应均衡器在上述结构的基础上，还具有对所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理的时域滤波单元，所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的所述寄存器的至少一个与所述时域滤波单元的寄存器共用。
本发明的自适应均衡器在上述结构的基础上，该自适应均衡器设置于具备多载波方式解调单元的接收装置中，所述存储器与所述多载波方式解调单元的存储器共用。
本发明的自适应均衡器在上述结构的基础上，还具有：输入输出单元，其包括地址变换单元、串行/并行变换单元以及并行/串行变换单元，并对所述存储器的信号的输入输出进行控制；以及控制单元，其根据针对所述存储器的访问方法是随机的还是连续的，对所述输入输出单元的结构进行切换。
本发明的自适应均衡器在上述结构的基础上，在针对所述存储器的访问方法是随机的情况下的写入模式中，所述输入输出单元在进行写入之前从所述存储器读出2M样本量的数据，只对所述存储器的规定的位置进行数据的重写。
本发明的自适应均衡器在上述结构的基础上，所述信号变换单元具有能够同时对各个不同的地址进行所述2M样本量的信号的读出和写入的一个所述存储器。
在2011年10月17日提出的日本专利申请特愿2011-227922号中包含的说明书、附图及摘要的公开内容全部引用于本申请。
工业实用性
本发明作为在频域进行针对时域信号的自适应均衡处理的自适应均衡器中能够抑制电路规模的增大及工作时钟频率的增加的自适应均衡器是有用的。特别地，本发明对于ATSC等中采用的、与多值VSB(VestigialSidebandVestigialSideband：残留边带)调制对应的接收装置的自适应均衡器是适宜的。另外，本发明在无线传输的自适应均衡器以外，对于需要多个抽头数的语音回波抵消器、噪声消除器等各种数字自适应均衡器是适宜的。

Claims (6)

1.自适应均衡器，其在频域进行对时域信号的自适应均衡处理，
该自适应均衡器具有进行快速傅里叶变换和快速傅里叶逆变换中的至少一个变换的信号变换单元，
所述信号变换单元具有：
存储器，其能够对2M样本量的信号进行读写，其中M为自然数；
能够访问所述存储器的2M个寄存器；
M个蝶形运算单元；以及
切换控制单元，其对所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换，
所述信号变换单元具有两组由所述存储器和所述2M个寄存器组成的组，
所述切换控制单元以按快速傅里叶变换/快速傅里叶逆变换的每个阶段，使所述存储器的任务在输出用存储器和输入用存储器之间切换的方式，对一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态、和另一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换。
2.如权利要求1所述的自适应均衡器，
具有：作为进行快速傅里叶变换的所述信号变换单元的第一信号变换单元；以及作为对由所述第一信号变换单元进行了快速傅里叶变换后的信号进行快速傅里叶逆变换的所述信号变换单元的第二信号变换单元，
所述第一信号变换单元不实施快速傅里叶变换中的位反转的重排，
所述第二信号变换单元不实施快速傅里叶逆变换中的位反转的重排。
3.自适应均衡器，其在频域进行对时域信号的自适应均衡处理，
该自适应均衡器具有进行快速傅里叶变换和快速傅里叶逆变换中的至少一个变换的信号变换单元，
所述信号变换单元具有：
存储器，其能够对2M样本量的信号进行读写，其中M为自然数；
能够访问所述存储器的2M个寄存器；
M个蝶形运算单元；以及
切换控制单元，其对所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换，
该自适应均衡器具有：
输入所述时域信号，并依次存储规定的块大小的量的存储单元；
将上次存储的块和最新的块连结的块间连结单元；
作为对所述块间连结单元的输出进行快速傅里叶变换的所述信号变换单元的第一快速傅里叶变换单元；
将所述第一快速傅里叶变换单元的输出与变换为频域的自适应均衡器系数相乘的第一乘法器；
作为对所述第一乘法器的输出进行快速傅里叶逆变换的所述信号变换单元的第一快速傅里叶逆变换单元；
从所述第一快速傅里叶逆变换单元的输出提取最新的信号序列块的块提取单元；
从所述第一快速傅里叶逆变换单元的输出提取与理想信号点之间的误差的误差提取单元；
使提取出的所述误差的序列中的、所希望的抽头系数以外的部分为零的第一零插入单元；
作为对所述第一零插入单元的输出进行快速傅里叶变换的所述信号变换单元的第二快速傅里叶变换单元；
将所述第一快速傅里叶变换单元的输出的复共轭与所述第二快速傅里叶变换单元的输出相乘的第二乘法器；
作为对所述第二乘法器的乘法计算结果进行快速傅里叶逆变换的所述信号处理单元的第二快速傅里叶逆变换单元；
使所述第二快速傅里叶逆变换单元的输出中的、所希望的抽头系数以外的部分为零的第二零插入单元；
作为对所述第二零插入单元的输出进行快速傅里叶变换的所述信号处理单元的第三快速傅里叶变换单元；
将所述第三快速傅里叶变换单元的输出与规定的系数相乘的第三乘法器；以及
对所述第三乘法器的输出进行累积的累积单元。
4.如权利要求3所述的自适应均衡器，
还具有对所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理的时域滤波单元，
所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的蝶形运算器中使用的乘法器的至少一个与所述时域滤波单元的卷积运算用乘法器共用。
5.如权利要求3所述的自适应均衡器，
所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的蝶形运算器中使用的乘法器的至少一个与所述第一乘法器、所述第二乘法器、所述第三乘法器的至少一个共用。
6.如权利要求3所述的自适应均衡器，
还具有对所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理的时域滤波单元，
所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的寄存器的至少一个与所述时域滤波单元的寄存器共用。
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