CN111245447A - 一种基于fpga的天线数据交织和解交织方法 - Google Patents

一种基于fpga的天线数据交织和解交织方法 Download PDF

Info

Publication number
CN111245447A
CN111245447A CN202010130073.8A CN202010130073A CN111245447A CN 111245447 A CN111245447 A CN 111245447A CN 202010130073 A CN202010130073 A CN 202010130073A CN 111245447 A CN111245447 A CN 111245447A
Authority
CN
China
Prior art keywords
address
dpram
ofdm symbol
symbol period
antenna
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010130073.8A
Other languages
English (en)
Other versions
CN111245447B (zh
Inventor
苏岚
魏恒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Hongxin Technology Development Co Ltd
Original Assignee
Wuhan Hongxin Telecommunication Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Hongxin Telecommunication Technologies Co Ltd filed Critical Wuhan Hongxin Telecommunication Technologies Co Ltd
Priority to CN202010130073.8A priority Critical patent/CN111245447B/zh
Publication of CN111245447A publication Critical patent/CN111245447A/zh
Application granted granted Critical
Publication of CN111245447B publication Critical patent/CN111245447B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/781—On-chip cache; Off-chip memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Probability & Statistics with Applications (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Error Detection And Correction (AREA)

Abstract

本发明实施例提供一种基于FPGA的天线数据交织和解交织方法，方法包括：在外部写地址和DPRAM的写地址之间设置写地址交换单元，在DPRAM的读地址和外部读地址之间设置读地址交换单元，所述DPRAM位于FPGA中；通过写地址交换单元对DPARM的写地址进行移位操作，所述读地址交换单元对DPARM的读地址进行移位操作，使得当前OFDM符号期间的DPRAM的写地址与上一个OFDM符号期间的DPRAM的读地址相同。本发明实施例通过地址交换单元控制DPRAM读写地址的变换，只需要与天线数据量相同的RAM资源就可以完成天线交织与解交织的功能，节约了RAM资源。

Description

一种基于FPGA的天线数据交织和解交织方法
技术领域
本发明属于通信技术领域，尤其涉及一种基于FPGA的天线数据交织和解交织方法。
背景技术
在4G/5G无线通信系统中，采用了OFDM(Orthogonal FrequencyDivisionMultiplexing，正交频分复用技术)，它的调制和解调是分别基于傅里叶逆变换IFFT和傅里叶变换FFT来实现的。4G/5G无线通信中的FFT/IFFT是基于一个OFDM符号进行转换的。
通信系统的中频侧传输给基带侧的数据格式通常为按天线交织的，例如4天线的交织数据为天线0数据1/天线1数据1/天线2数据1/天线3数据1～天线0数据N/天线1数据N/天线2数据N/天线3数据N。因此需要在FFT之前完成天线交织数据的解交织或IFFT之后完成天线解交织后的数据的交织。如4天线交织数据解交织为天线0数据1～天线0数据N，天线1数据1～天线1数据N，天线2数据1～天线2数据N，天线3数据1～天线3数据N的数据格式。
在4G/5G无线通信系统，数字中频侧会持续不断地给基带侧传输天线数据。基带侧则需要在满足无线通信时延时间内的对天线数据进行处理。通常情况下采用乒乓缓存可以完成数据的交织和解交织。具体操作过程如下：
在第二个OFDM符号期间，用RAM0缓存天线交织/解交织数据，同时RAM1对第一个OFDM符号期间的天线数据进行交织/解交织操作。
在第三个OFDM符号期间，对第一个OFDM符号期间的RAM0中的天线数据进行交织/解交织操作，同时RAM1缓存第三个OFDM符号期间的天线数据。
以此类推，在一个OFDM符号期间，一个RAM进行缓存操作，另一个RAM则进行交织解交织操作。在下一个OFDM符号期间，两个RAM的功能交换：即缓存的RAM做交织解交织，交织解交织的RAM做缓存。
从以上描述中，容易推算出完成整个天线数据的解交织过程需要的RAM资源＝2*天线数目*每天线数据量。
乒乓缓存的缺点在于，需要使用的RAM资源是天线数据量的两倍。随着天线数目增加，OFDM符号长度增加，乒乓缓存将导致FPGA消耗大量的RAM资源用于缓存数据。FPGA中连续的大片RAM资源不利于FPGA实现时序收敛，或是需要增加硬件成本，更换拥有更多资源的FPGA芯片才能完成功能的实现。
发明内容
为克服上述现有问题或者至少部分地解决上述问题，本发明实施例提供一种基于FPGA的天线数据交织和解交织方法。
本发明实施例提供一种基于FPGA的天线数据交织和解交织方法，包括：
在外部写地址和DPRAM的写地址之间设置写地址交换单元，在DPRAM的读地址和外部读地址之间设置读地址交换单元，所述DPRAM位于FPGA中；
通过所述写地址交换单元对DPARM的写地址进行移位操作，所述读地址交换单元对DPARM的读地址进行移位操作，使得当前OFDM符号期间的DPRAM的写地址与上一个OFDM符号期间的DPRAM的读地址相同；
其中，根据DPARM的写地址将天线交织数据写入DPRAM，根据DPARM的读地址将天线交织数据从DPRAM中读出，得到天线解交织数据；或者，
根据DPARM的写地址将天线解交织数据写入DPRAM，根据DPARM的读地址将天线解交织数据从DPRAM中读出，得到天线交织数据。
在上述技术方案的基础上，本发明实施例还可以作出如下改进。
可选的，当对天线交织数据进行解交织时，所述写地址交换单元对DPARM的写地址进行移位操作包括：
在第一个OFDM符号期间，所述写地址交换单元获取DPRAM的初始写地址，对DPRAM进行写操作；
在当前OFDM符号期间，所述写地址交换单元对前一个OFDM符号期间的DPRAM的写地址按第一预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的写地址。
可选的，所述读地址交换单元对DPARM的读地址进行移位操作包括：
在第一个OFDM符号期间，所述读地址交换单元对DPRAM的初始读地址按第一预设方向循环移动预设数量的比特位，得到第一个OFDM符号期间的DPRAM的读地址，对DPRAM进行读操作；
在当前OFDM符号期间，所述读地址交换单元对前一个OFDM符号期间的DPRAM的读地址按第一预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的读地址。
可选的，当对天线解交织数据进行交织时，所述写地址交换单元对DPARM的写地址进行移位操作包括：
在第一个OFDM符号期间，所述写地址交换单元获取DPRAM的初始写地址，对DPRAM进行写操作；
在当前OFDM符号期间，所述写地址交换单元对前一个OFDM符号期间的DPRAM的写地址按第二预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的写地址；
其中，所述第二预设方向与所述第一预设方向相反。
可选的，所述读地址交换单元对DPARM的读地址进行移位操作包括：
在第一个OFDM符号期间，所述读地址交换单元对DPRAM的初始读地址按第二预设方向循环移动预设数量的比特位，得到第一个OFDM符号期间的DPRAM的读地址，对DPRAM进行读操作；
在当前OFDM符号期间，所述读地址交换单元对前一个OFDM符号期间的DPRAM的读地址按第二预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的读地址。
可选的，所述DPRAM的地址位宽为：
ADDR＝log2(x×y)；
其中，x为天线数，y为每根天线的数据量。
可选的，所述第一预设方向为左移或右移，第二预设方向为左移或右移，所述预设数量为k，其中，
K＝log2(x)。
可选的，所述写地址交换单元对DPARM的写地址进行移位操作，所述读地址交换单元对DPARM的读地址进行移位操作，使得当前OFDM符号期间的DPRAM的写地址与上一个OFDM符号期间的DPRAM的读地址相同还包括：
每M个OFDM符号期间作为写地址交换单元或读地址交换单元的循环周期，其中，第M个OFDM符号期间的DPRAM的写地址与第一个OFDM符号期间的DPRAM的写地址相同，第M个OFDM符号期间的DPRAM的写读地址与第一个OFDM符号期间的DPRAM的读地址相同。
本发明实施例提供一种基于FPGA的天线数据交织和解交织方法，该方法通过地址交换单元控制DPRAM读写地址的变换，只需要与天线数据量相同的RAM资源就可以完成天线交织与解交织的功能，节约了RAM资源。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例的DPRAM读写地址与地址交换单元连接示意图；
图2为本发明实施例第一个OFDM符号期间写地址交换单元和读地址交换单元示意图；
图3为本发明实施例第一个OFDM符号期间DPRAM中天线数据写入和读出示意图；
图4为本发明实施例第二个OFDM符号期间写地址交换单元和读地址交换单元示意图；
图5为本发明实施例第三个OFDM符号期间写地址交换单元和读地址交换单元示意图；
图6为本发明实施例第一个OFDM符号期间天线数据写入和读出示意图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
在本发明的一个实施例中提供一种基于FPGA的天线数据交织和解交织方法，该方法包括：
在外部写地址和DPRAM的写地址之间设置写地址交换单元，在DPRAM的读地址和外部读地址之间设置读地址交换单元，所述DPRAM位于FPGA中；
通过所述写地址交换单元对DPARM的写地址进行移位操作，所述读地址交换单元对DPARM的读地址进行移位操作，使得当前OFDM符号期间的DPRAM的写地址与上一个OFDM符号期间的DPRAM的读地址相同；
其中，根据DPARM的写地址将天线交织数据写入DPRAM，根据DPARM的读地址将天线交织数据从DPRAM中读出，得到天线解交织数据；或者，
根据DPARM的写地址将天线解交织数据写入DPRAM，根据DPARM的读地址将天线解交织数据从DPRAM中读出，得到天线交织数据。
可以理解的是，在通信系统中，中频侧传输给基带侧的数据格式常为按天线交织的，比例，4天线的交织数据为天线0数据1/天线1数据1/天线2数据1～天线0/数据N/天线1数据N/天线2/数据N，其中，N为每根天线的数据量。在对天线数据进行FFT之前，需要对天线的交织数据进行解交织，以及对天线数据进行TFFT之后完成解交织后的天线数据的交织。比如，将以上的天线交织数据解交织为天线0数据1～天线0数据N，天线1数据1～天线1数据N，天线2数据1～天线2数据N，天线3数据1～天线3数据N。
在背景技术中已经介绍了传统采用乒乓缓存完成天线数据的交织和解交织的操作过程，需要的RAM资源比较大，针对该问题，本发明实施例提出了一种天线数据解交织和交织的方法，可参见图1，在外部写地址ADDRA0～ADDRA5和DPRAM的写地址A0～A5之间增加写地址交换单元，在DPRAM的读地址ADDRB0～ADDRB5和DPRAM的读地址B0～B5之间设置读地址交换单元。
在对天线数据进行交织或解交织的过程中，中频侧连续不断地向基带侧下发天线交织数据，在基带侧完成天数数据的解交织；同样的，基带侧连续不断地向中频侧上传，在中频侧完成天线数据的交织。在天线数据的解交织和交织是采用OFDM符号来完成的，当在一个OFDM符号期间，需要利用一个RAM来写入天线数据，需要另外一个RAM来读出交织或解交织后的天线数据。
在本发明实施例中，通过写地址交换单元对DPARM的写地址进行移位操作，读地址交换单元对DPARM的读地址进行移位操作，使得当前OFDM符号期间的DPRAM的写地址与上一个OFDM符号期间的DPRAM的读地址相同，这样RAM能够重复使用。
在每一个OFDM符号期间，根据DPARM的写地址将天线交织数据写入DPRAM，根据DPARM的读地址将天线交织数据从DPRAM中读出，得到天线解交织数据；或者，根据DPARM的写地址将天线解交织数据写入DPRAM，根据DPARM的读地址将天线解交织数据从DPRAM中读出，得到天线交织数据。
本发明实施例通过地址交换单元控制DPRAM读写地址的变换，只需要与天线数据量相同的RAM资源就可以完成天线交织与解交织的功能，节约了RAM资源。
作为一个可选的实施例，当在对天线交织数据进行解交织的过程中，写地址交换单元对DPRAM的写地址进行移位的具体操作为，在第一个OFDM符号期间，写地址交换单元获取DPRAM的初始写地址，对DPRAM进行写操作；对于第一个OFDM符号后面的OFDM符号，在当前OFDM符号期间，写地址交换单元对前一个OFDM符号期间的DPRAM的写地址按第一预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的写地址。
作为一个可选的实施例，当在对天线交织数据进行解交织的过程中，读地址交换单元对DPARM的读地址进行移位操作具体为，在第一个OFDM符号期间，读地址交换单元对DPRAM的初始读地址按第一预设方向循环移动预设数量的比特位，得到第一个OFDM符号期间的DPRAM的读地址，对DPRAM进行读操作；对于第一个OFDM符号后面的OFDM符号，在当前OFDM符号期间，所述读地址交换单元对前一个OFDM符号期间的DPRAM的读地址按第一预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的读地址。
其中，第一预设方向为左移或右移，第二预设方向为左移或右移，当第一预设方向为左移时，第二预设方向则为右移；同样的，当第一预设方向为右移时，则第二预设方向为左移。至于每次移动的比特位的位数为k，其中，K＝log2(x)，x为天线数量。
作为一个可选的实施例，当对天线解交织数据进行交织时，写地址交换单元对DPARM的写地址进行移位操作包括：
在第一个OFDM符号期间，写地址交换单元获取DPRAM的初始写地址，对DPRAM进行写操作；
在当前OFDM符号期间，写地址交换单元对前一个OFDM符号期间的DPRAM的写地址按第二预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的写地址；其中，第二预设方向与第一预设方向相反。
作为一个可选的实施例，读地址交换单元对DPARM的读地址进行移位操作包括：
在第一个OFDM符号期间，所述读地址交换单元对DPRAM的初始读地址按第二预设方向循环移动预设数量的比特位，得到第一个OFDM符号期间的DPRAM的读地址，对DPRAM进行读操作；
在当前OFDM符号期间，所述读地址交换单元对前一个OFDM符号期间的DPRAM的读地址按第二预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的读地址。
可以理解的是，在天线数据交织过程中，地址交换单元(包括写地址交换单元和读地址交换单元)对DPRAM的写地址和读地址的移位操作与在天线解交织过程中，地址交换单元对DPRAM的写地址和读地址的移位操作相同，只是移位的方向相反而已。
作为一个可选的实施例，本发明实施例中的DPRAM的地址位宽随着天线数和每根天线的数据量会有不同，DPRAM的地址位宽为：
ADDR＝log2(x×y)；
其中，x为天线数，y为每根天线的数据量。
作为一个可选的实施例，写地址交换单元对DPARM的写地址进行移位操作，读地址交换单元对DPARM的读地址进行移位操作，使得当前OFDM符号期间的DPRAM的写地址与上一个OFDM符号期间的DPRAM的读地址相同还包括：
每M个OFDM符号期间作为写地址交换单元或读地址交换单元的循环周期，其中，第M个OFDM符号期间的DPRAM的写地址与第一个OFDM符号期间的DPRAM的写地址相同，第M个OFDM符号期间的DPRAM的写读地址与第一个OFDM符号期间的DPRAM的读地址相同。
可以理解的是，当通过地址交换单元对DPRAM的写地址和读地址进行循环移位时，当循环几次移位后，会出现经过M次循环移位的写地址与初始写地址相同或者经过M次循环移位的读地址与初始读地址相同。其中，通过如下公式可计算M：
Figure BDA0002395558350000091
下面以具体的例子对本发明实施例提供的通信中天线数据解交织和交织方法进行详细说明。
如图1所示，在外部写地址ADDRA0～ADDRA5和DPRAM(简单双端口RAM)的写地址A0～A5以及外部读地址ADDRB0～ADDRB5和DPRAM的读地址B0～B5之间增加2个相同的地址交换单元。在本发明实施例中，外部写地址ADDRA0～ADDRA5和DPRAM的写地址A0～A5之间的地址交换单元称为写地址交换单元，外部读地址ADDRB0～ADDRB5和DPRAM的读地址B0～B5之间的地址交换单元称为读地址交换单元。地址交换单元可以控制外部读写地址和DPRAM内部读写地址的连接关系。
通过地址交换单元对DPRAM的写地址和读地址的交换来完成天线数据的解交织和交织。当前OFDM符号期间的写操作与前一个OFDM符号期间的读操作几乎同时进行，当前OFDM符号期间的写操作只需要略之后于前一个OFDM符号期间的读操作几个时钟周期即可。
天线数据的解交织时，地址交换单元对DPRAM的写地址和读地址的移位操作具体包括以下步骤：
步骤一：第一个OFDM符号期间数据写入，地址交换单元连接关系如图2所示，写入侧地址(写地址)不交换即按初始写地址“A5A4A3A2A1A0”；读出侧地址(读地址)交换为初始读地址(B5B4B3B2 B1B0)进行2比特循环移位得到“B1B0B5B4B3B2”。
天线交织数据写入时在RAM中存储格式如图3，其中，AiDj表示天线i的第j个数据，4天线交织数据依次写入RAM中，RAM的写地址是依次递增的。读出时按初始顺序读出，由于地址交换的原因，读地址0～15对应到DPRAM的读地址依次为0，4，8，12，……，60，取出天线0的16个数据，其中，将读地址0～15转换为8位的二进制数，右移2个比特位，得到的二进制数转换为十进制即为0，4，8，12，……，60。同样的，读地址16～31对应到DPRAM的地址依次为1，5，9，13，…...，61，取出天线1的16个数据，后面以此类推。完成4天线，每根天线16个数据的读出。
步骤二：如图4所示，第二个OFDM符号期间数据写入时，写地址交换单元对第一个OFDM符号期间的写地址右移2个比特位，即“A1A0A5A4A3A2”；读地址交换单元对第一个OFDM符号期间的读地址再做2比特循环移位得到“B3B2B1B0B5B4”。
第二个OFDM符号期间的数据写入的地址刚好为第一个OFDM符号期间的读出数据后空出来的地址，即第二个OFDM符号的A0D0/A1D0/A2D0/A3D0写入地址0/4/8/12，A0D1/A1D1/A2D1/A3D1写入地址16/20/24/28，后面依次类推。读地址按第一个OFDM符号期间读出的地址再做2比特循环移，得到的DPRAM读地址依次为0，16，32，48，1，17，33，49，2，18，34，50，3，19，35，51取出天线0的16个数据；同理可以得到其他根天线的读地址，读出每根天线的16个数据。
步骤三：第三个OFDM符号期间的数据写入读出的地址交换如图5，写地址交换单元对第二个OFDM符号期间的写地址右移2个比特位，即“A3A2A1A0A5A4”；读地址交换单元对第二个OFDM符号期间的读地址再做2比特循环移位得到“B5B4B3B2B1B0”。
第三个OFDM符号期间的数据写入的地址刚好为第二个OFDM符号期间读出数据后空出来的地址，即第三个OFDM符号期间的A0D0/A1D0/A2D0/A3D0写入地址0/16/32/48，A0D1/A1D1/A2D1/A3D1写入地址1/17/33/49，后面依次类推。读地址按第二个OFDM符号期间读出的地址再做2比特循环移，得到的DPRAM读地址依次为0，1，2，3，4，5，6，7，8，9，10，11，12，13，14，15取出天线0的16个数据。同理可以得到其他根天线的读地址，读出每根天线的16个数据。
由于后一个OFDM符号期间的写地址同当前OFDM符号期间的读地址相同，第四个OFDM符号期间的写入读出地址和第一个OFDM符号期间的写入读出地址重复，后面依次类推，在本发明实施例中，读写地址按3个OFDM符号为周期进行循环。
若对16天线、每根天线2048个数据解交织，DPRAM的地址总共有15位，读写地址按4比特做循环移位，15个OFDM符号以后回到初始状态。
以上规律推广到5G NR基带处理中，4天线、每根天线4096个数据进行解交织，DPRAM的地址总共有14位，读写地址按2比特做循环移位，则每7个OFDM符号循环一次。
上述过程为天线数据的解交织过程，交织和解交织实现基本类似，差别只在于地址循环移位的方向恰好相反。同样以4天线、每根天线16个数据来分析交织过程。
第一个OFDM符号期间，写地址不交换，读地址进行2比特循环移位，但是移位的方向和解交织过程相反，循环移位后的读地址为“B3B2B1B0B5B4”。如图6所示，读地址ADDRB为0～3时，对应DPRAM的实际地址0，16，32和48，分别对应4根天线的第一个数据；读地址ADDRB为4～7时，对应DPRAM实际地址1，17，33和49，分别对应4根天线的第二个数据；后面依次类推，正好完成4天线数据的交织。
由于后一个OFDM符号期间的写地址与当前OFDM符号期间的读地址相同，第四个OFDM符号期间的写入读出地址和第一个OFDM符号重复。后面依次类推，在本发明实施例中，交织过程读写地址同样按3个OFDM符号为周期进行循环。
本发明实施例提供一种基于FPGA的天线数据交织和解交织方法，该方法通过地址交换单元控制DPRAM读写地址的变换，只需要与天线数据量相同的RAM资源就可以完成天线交织与解交织的功能，节约了RAM资源。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种基于FPGA的天线数据交织与解交织方法，其特征在于，包括：
在外部写地址和DPRAM的写地址之间设置写地址交换单元，在DPRAM的读地址和外部读地址之间设置读地址交换单元，所述DPRAM位于FPGA中；
通过所述写地址交换单元对DPARM的写地址进行移位操作，所述读地址交换单元对DPARM的读地址进行移位操作，使得当前OFDM符号期间的DPRAM的写地址与上一个OFDM符号期间的DPRAM的读地址相同；
其中，根据DPARM的写地址将天线交织数据写入DPRAM，根据DPARM的读地址将天线交织数据从DPRAM中读出，得到天线解交织数据；或者，
根据DPARM的写地址将天线解交织数据写入DPRAM，根据DPARM的读地址将天线解交织数据从DPRAM中读出，得到天线交织数据。
2.根据权利要求1所述的交织与解交织方法，其特征在于，当对天线交织数据进行解交织时，所述写地址交换单元对DPARM的写地址进行移位操作包括：
在第一个OFDM符号期间，所述写地址交换单元获取DPRAM的初始写地址，对DPRAM进行写操作；
在当前OFDM符号期间，所述写地址交换单元对前一个OFDM符号期间的DPRAM的写地址按第一预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的写地址。
3.根据权利要求2所述的交织与解交织方法，其特征在于，所述读地址交换单元对DPARM的读地址进行移位操作包括：
在第一个OFDM符号期间，所述读地址交换单元对DPRAM的初始读地址按第一预设方向循环移动预设数量的比特位，得到第一个OFDM符号期间的DPRAM的读地址，对DPRAM进行读操作；
在当前OFDM符号期间，所述读地址交换单元对前一个OFDM符号期间的DPRAM的读地址按第一预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的读地址。
4.根据权利要求2所述的交织与解交织方法，其特征在于，当对天线解交织数据进行交织时，所述写地址交换单元对DPARM的写地址进行移位操作包括：
在第一个OFDM符号期间，所述写地址交换单元获取DPRAM的初始写地址，对DPRAM进行写操作；
在当前OFDM符号期间，所述写地址交换单元对前一个OFDM符号期间的DPRAM的写地址按第二预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的写地址；
其中，所述第二预设方向与所述第一预设方向相反。
5.根据权利要求4所述的交织与解交织方法，其特征在于，所述读地址交换单元对DPARM的读地址进行移位操作包括：
在第一个OFDM符号期间，所述读地址交换单元对DPRAM的初始读地址按第二预设方向循环移动预设数量的比特位，得到第一个OFDM符号期间的DPRAM的读地址，对DPRAM进行读操作；
在当前OFDM符号期间，所述读地址交换单元对前一个OFDM符号期间的DPRAM的读地址按第二预设方向循环移动预设数量的比特位，得到当前OFDM符号期间的读地址。
6.根据权利要求1-5任一项所述的交织与解交织方法，其特征在于，所述DPRAM的地址位宽为：
ADDR＝log2(x×y)；
其中，x为天线数，y为每根天线的数据量。
7.根据权利要求2或3所述的交织与解交织方法，其特征在于，所述第一预设方向为左移或右移，第二预设方向为左移或右移，所述预设数量为k，其中，
K＝log2(x)。
8.根据权利要求1所述的交织与解交织方法，其特征在于，所述写地址交换单元对DPARM的写地址进行移位操作，所述读地址交换单元对DPARM的读地址进行移位操作，使得当前OFDM符号期间的DPRAM的写地址与上一个OFDM符号期间的DPRAM的读地址相同还包括：
每M个OFDM符号期间作为写地址交换单元或读地址交换单元的循环周期，其中，第M个OFDM符号期间的DPRAM的写地址与第一个OFDM符号期间的DPRAM的写地址相同，第M个OFDM符号期间的DPRAM的写读地址与第一个OFDM符号期间的DPRAM的读地址相同。
CN202010130073.8A 2020-02-28 2020-02-28 一种基于fpga的天线数据交织和解交织方法 Active CN111245447B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010130073.8A CN111245447B (zh) 2020-02-28 2020-02-28 一种基于fpga的天线数据交织和解交织方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010130073.8A CN111245447B (zh) 2020-02-28 2020-02-28 一种基于fpga的天线数据交织和解交织方法

Publications (2)

Publication Number Publication Date
CN111245447A true CN111245447A (zh) 2020-06-05
CN111245447B CN111245447B (zh) 2023-07-25

Family

ID=70875123

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010130073.8A Active CN111245447B (zh) 2020-02-28 2020-02-28 一种基于fpga的天线数据交织和解交织方法

Country Status (1)

Country Link
CN (1) CN111245447B (zh)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990079190A (ko) * 1998-04-02 1999-11-05 구자홍 디지털 방송 시스템의 심볼 디-인터리빙장치 및 방법
US20020062464A1 (en) * 2000-10-11 2002-05-23 Hyung-Il Park Apparatus and method for processing interleaving /deinterleaving with address generator and channel encoding system using the same
US20030097621A1 (en) * 2001-11-12 2003-05-22 Weizhuang Xin Efficient address generation for interleaver and de-interleaver
JP2004214735A (ja) * 2002-12-26 2004-07-29 Sony Corp データ配列変更装置とその方法、ならびに、受信装置および送信装置
US20040258170A1 (en) * 2003-06-20 2004-12-23 Chun-Yu Lin Apparatus and method for de-interleaving the interleaved data in a coded orthogonal frequency division multiplexing receiver
CN1983825A (zh) * 2006-04-11 2007-06-20 华为技术有限公司 交织编解码的装置和方法
CN101257313A (zh) * 2007-04-10 2008-09-03 深圳市同洲电子股份有限公司 一种基于fpga实现的解卷积交织器及解卷积交织方法
CN101404555A (zh) * 2008-08-07 2009-04-08 北京九方中实电子科技有限责任公司 数字传输中的一种卷积交织解交织的方法
CN101697491A (zh) * 2009-10-15 2010-04-21 浙江大学 一种使用sdram实现时域卷积交织和解交织的方法
US20120250777A1 (en) * 2003-03-25 2012-10-04 Sony Europe Limited Data processing apparatus and method
US20170212682A1 (en) * 2016-01-26 2017-07-27 Mstar Semiconductor, Inc. Time de-interleaving circuit and method thereof
US20180234727A1 (en) * 2017-02-15 2018-08-16 Mstar Semiconductor, Inc. Data processing circuit of digital television and method thereof

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990079190A (ko) * 1998-04-02 1999-11-05 구자홍 디지털 방송 시스템의 심볼 디-인터리빙장치 및 방법
US20020062464A1 (en) * 2000-10-11 2002-05-23 Hyung-Il Park Apparatus and method for processing interleaving /deinterleaving with address generator and channel encoding system using the same
US20030097621A1 (en) * 2001-11-12 2003-05-22 Weizhuang Xin Efficient address generation for interleaver and de-interleaver
JP2004214735A (ja) * 2002-12-26 2004-07-29 Sony Corp データ配列変更装置とその方法、ならびに、受信装置および送信装置
US20120250777A1 (en) * 2003-03-25 2012-10-04 Sony Europe Limited Data processing apparatus and method
US20040258170A1 (en) * 2003-06-20 2004-12-23 Chun-Yu Lin Apparatus and method for de-interleaving the interleaved data in a coded orthogonal frequency division multiplexing receiver
CN1983825A (zh) * 2006-04-11 2007-06-20 华为技术有限公司 交织编解码的装置和方法
CN101257313A (zh) * 2007-04-10 2008-09-03 深圳市同洲电子股份有限公司 一种基于fpga实现的解卷积交织器及解卷积交织方法
CN101404555A (zh) * 2008-08-07 2009-04-08 北京九方中实电子科技有限责任公司 数字传输中的一种卷积交织解交织的方法
CN101697491A (zh) * 2009-10-15 2010-04-21 浙江大学 一种使用sdram实现时域卷积交织和解交织的方法
US20170212682A1 (en) * 2016-01-26 2017-07-27 Mstar Semiconductor, Inc. Time de-interleaving circuit and method thereof
US20180234727A1 (en) * 2017-02-15 2018-08-16 Mstar Semiconductor, Inc. Data processing circuit of digital television and method thereof

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
单宝堂;王廷豪;崔玉红;: "高速率多模式RS编解码系统的设计与实现" *

Also Published As

Publication number Publication date
CN111245447B (zh) 2023-07-25

Similar Documents

Publication Publication Date Title
CN101800619B (zh) 一种基于块交织的交织或解交织方法及其装置
US7752249B2 (en) Memory-based fast fourier transform device
CN101909181B (zh) 数字视频信号解调装置及其方法
CN103733192B (zh) 自适应均衡器
CN100499380C (zh) 交织编解码的装置和方法
CN111737638A (zh) 基于傅里叶变换的数据处理方法及相关装置
WO2010108371A1 (zh) 一种实现fft/ifft变换的电路及方法
TWI569587B (zh) 解迴旋交錯器
CN103677655A (zh) 一种二维数组数据流在存储器上的读写方法及装置
CN111245447A (zh) 一种基于fpga的天线数据交织和解交织方法
CN105376008A (zh) Ldpc码字的交织映射方法及解交织解映射方法
CN101887406B (zh) 一种fft/ifft处理方法及一种fft/ifft处理器
CN103186476B (zh) 一种用于多流的数据缓存方法和装置
CN113541707B (zh) 一种滤波方法、通信装置、芯片及其模组设备
WO2021077874A1 (zh) 解交织方法及装置
CN104391676A (zh) 一种低成本高带宽的微处理器取指方法及其取指结构
CN109728826B (zh) 一种数据交织与解交织方法和装置
Su et al. Network-on-chip router design with buffer-stealing
CN104918259A (zh) 缓存数据的调度方法及装置
CN113740851A (zh) 一种分时复用单ddr的sar成像数据处理系统
CN102104773B (zh) 用于实现可变数据个数的fft/ifft处理器的基4模块
CN103389949B (zh) 一种数据重排方法及装置
CN101184079B (zh) 一种频域载波信道估计方法及装置
CN116150046B (zh) 一种高速缓存电路
TWI617139B (zh) 解迴旋交錯器與解迴旋交錯方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20201027

Address after: 430205 Hubei city of Wuhan province Jiangxia Hidden Dragon Island Tan lake two Road No. 1

Applicant after: Wuhan Hongxin Technology Development Co.,Ltd.

Address before: 430073 Hubei province Wuhan Dongxin East Lake high tech Development Zone, Road No. 5

Applicant before: Wuhan Hongxin Telecommunication Technologies Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant