JP2004214735A - データ配列変更装置とその方法、ならびに、受信装置および送信装置 - Google Patents
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Abstract
【課題】構成、手順をより簡易化することができるデータ配列変更装置、受信装置、送信装置、およびデータ配列変更方法を提供する。
【解決手段】図4は、ISDB−T方式の受信装置における時間デインターリーバ13の構成を示す。96個のキャリアデータで構成されたシンボルデータがキャリア番号順に入力され、リングバッファとしての記憶部131に1データづつ書き込まれる。また、書き込まれたデータと同一キャリア番号のデータが記憶部131から1データづつ読み出される。計数部1321は、入力されるキャリアデータDinのキャリア番号をアドレス演算部1323に与える。アドレス演算部1323は、入力されるキャリアデータDinを、前回の読み出しアドレスに書き込むとともに、この書き込みアドレスに対してキャリア番号に応じたアドレス幅だけシフトしたアドレスからキャリアデータDoutを読み出す。
【選択図】 図4
【解決手段】図4は、ISDB−T方式の受信装置における時間デインターリーバ13の構成を示す。96個のキャリアデータで構成されたシンボルデータがキャリア番号順に入力され、リングバッファとしての記憶部131に1データづつ書き込まれる。また、書き込まれたデータと同一キャリア番号のデータが記憶部131から1データづつ読み出される。計数部1321は、入力されるキャリアデータDinのキャリア番号をアドレス演算部1323に与える。アドレス演算部1323は、入力されるキャリアデータDinを、前回の読み出しアドレスに書き込むとともに、この書き込みアドレスに対してキャリア番号に応じたアドレス幅だけシフトしたアドレスからキャリアデータDoutを読み出す。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明はデータ配列変更装置とその方法、ならびに、データ配列変更処理を行う受信装置および送信装置に係り、たとえば、ISDB−T方式の時間インターリーブ/時間デインターリーブを行うデータ配列変更装置とその方法、ならびに、ISDB−T方式の受信装置および送信装置に関するものである。
【0002】
【従来の技術】
地上波デジタル放送の規格の1つに、ISDB−T(integrated services digital broadcasting - terrestrial)方式がある。ISDB−T方式は、変調方式としてOFDM(orthogonal frequency division multiplex)方式を採用しており、ゴースト現象や外来ノイズなどのさまざまな妨害に対して優れた耐性を有している。
【0003】
また、ISDB−T方式では、耐フェージング性能を高めるために、送信データに対して時間インターリーブと呼ばれるデータの配列変更処理が施される。
時間インターリーブは、一連のシンボルデータ(逆フーリエ変換処理の実行単位となる送信データの集まり)の間で、同一キャリア番号のキャリアデータ(逆フーリエ変換処理においてキャリア信号と乗算される送信データ)を分散させる処理である。受信側の装置では、送信側で施された時間インターリーブと逆のデータ配列変更処理(時間デインターリーブ)が実行され、時間インターリーブ前のデータ配列に戻される。
【0004】
図11は、ISDB−T方式における時間インターリーバ/時間デインターリーバの概要を説明するための図である。
ISDB−T方式において、シンボルデータは13のデータセグメント(セグメント番号0〜12)に区分される。各データセグメント中には、それぞれ所定数のキャリアデータが含まれ、各キャリアデータに対してキャリア番号が割り当てられる。1データセグメント中のキャリア数ncは、キャリア間隔を規定する3つのモードに応じて、以下のように定められている。
モード1 … nc=96;
モード2 … nc=192;
モード3 … nc=384;
【0005】
図11に示すように、時間インターリーバ/時間デインターリーバは、この13個のセグメントデータに対応した13個のバッファ装置(ILV0〜ILV12)を有している。
【0006】
図12は、時間インターリーバ/時間デインターリーバに含まれるバッファ装置の概要を説明するための図である。
バッファ装置は、それぞれキャリア番号に対応したnc本のバッファを有している。このバッファは、先に保持したデータを先に出力するFIFO(first-infirst-out)として動作し、そのバッファ長は、キャリア番号i(符号iは0≦i≦(nc−1)を満たす整数を示す)に応じた長さを有する。バッファ長が長いほど、バッファから読み出される順番の遅れ(遅延数)が大きくなる。
【0007】
送信側の時間インターリーバにおいて、キャリア番号iに対応するバッファのバッファ長、すなわち、キャリア番号iのキャリアデータの遅延数I_BUF(i)は、次式のように規定される。
【0008】
【数1】
I_BUF(i)=I×{(i×5)mod 96} …(1)
【0009】
式(1)において、符号modは、剰余算を表す演算記号である。式(1)中の‘(i×5)mod 96’は、‘(i×5)’を‘96’で除した余りを示す。
【0010】
また式(1)において、符号Iは、インターリーブ長に関わるパラメータ(以降、時間インターリーブ・パラメータと表記する)を示す。時間インターリーブ・パラメータIは、上述した各モードにおいて、以下に示す3種類の値の何れかに設定される。
モード1 … I=4、8、16;
モード2 … I=2、4、8;
モード3 … I=1、2、4;
【0011】
受信側の時間デインターリーバにおけるキャリア番号iのキャリアデータの遅延数D_BUF(i)は、次式のように表される。
【0012】
【数2】
D_BUF(i)=I×{95−(i×5)mod 96} …(2)
【0013】
上述した時間インターリーバ/時間デインターリーバの動作を説明する。
時間インターリーバ/時間デインターリーバには、1シンボルデータづつキャリアデータが入力される。
1シンボルデータに含まれる13のセグメントデータは、セグメント番号0,1,…の順番で、時間インターリーバ/時間デインターリーバに入力される。
1セグメントデータに含まれるnc個のキャリアデータは、キャリア番号0,1,…の順番で、時間インターリーバ/時間デインターリーバに入力される。
すなわち、1シンボルデータに含まれる(nc×13)個のキャリアデータは、セグメント番号の小さいセグメントデータに含まれるものから、キャリア番号の小さい順に、時間インターリーバ/時間デインターリーバへ順次入力される。
【0014】
時間インターリーバ/時間デインターリーバに1つのキャリアデータが入力されると、この入力キャリアデータのセグメント番号およびキャリア番号に対応する1つのバッファが選択される。そして、選択されたバッファから、以前に保持された同一キャリア番号のキャリアデータが出力される。また、この出力キャリアデータの代わりに、入力キャリアデータが当該バッファに保持される。
【0015】
このため、時間インターリーバ/時間デインターリーバの出力キャリアデータの順序は、セグメント番号およびキャリア番号の並び順において、入力キャリアデータと同じであるが、シンボルデータに含まれる個々のキャリアデータは、入力と出力とで異なる。
すなわち、同一のキャリア番号およびセグメント番号を有するキャリアデータが、異なるシンボルデータの間で分散される。
【0016】
このような時間インターリーブ/時間デインターリーブを行うデジタル放送送信機および受信機に関しては、「特許文献1」に記載された先行技術が存在する。
【0017】
【特許文献1】
特開2001−136497号公報
【0018】
【発明が解決しようとする課題】
特許文献1の図1に示された時間インターリーバ/時間デインターリーバは、RAMなどで構成されるメモリ(12,13)と、その書き込み/読み出しアドレスを制御するアドレス制御回路(100)とによって構成されている。
【0019】
また、特許文献1の時間インターリーバ/時間デインターリーバにおいて、各バッファのメモリ(12,13)上での開始アドレスは、キャリア番号とセグメント番号とで決まる固定のアドレスに設定される。すなわち、モード1の場合は式(5)または(6)、モード2の場合は式(11)または(12)、モード3の場合は式(15)または(16)で決まる固定のアドレスに設定される。
【0020】
これらの式から分かるように、特許文献1に記載された方式では、各バッファの開始アドレスの計算が複雑であるため、アドレス制御回路(100)の構成も複雑になる不利益がある。たとえば、式(7)〜(10)に示す面倒な計算値を得るために、図4に示すアドレス制御回路(100)には専用のROM(170,171,181)が設けられている。
【0021】
加えて、特許文献1に記載された方式では、開始アドレスから書き込み/読み出しアドレスまでの相対アドレス(図2を参照)をバッファごとに算出して保持する必要があるため、アドレス制御回路(100)の構成が一層複雑化してしまう不利益がある。たとえば、図4に示すブロックアドレスカウンタ191〜193には、図5に示す回路がそれぞれ96個も設けられている。
【0022】
本発明はかかる事情に鑑みてなされたものであり、その目的は、構成をより簡易化することができるデータ配列変更装置と、このようなデータ配列装置を有する受信装置および送信装置を提供することにある。
また、本発明の他の目的は、手順をより簡易化することができるデータ配列変更方法を提供することにある。
【0023】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第1の観点のデータ配列変更装置は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更装置であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、前回データが読み出されたアドレスに上記入力データを書き込み、上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0024】
本発明の第1の観点のデータ配列変更装置によれば、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスが生成される。この生成されたアドレスに対して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理が実行される。
上記書き込み処理においては、前回データが読み出されたアドレスに上記入力データが書き込まれる。
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータが読み出される。
上記記憶領域は、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能であるため、同一割り当て番号のデータに対する書き込みアドレスおよび読み出しアドレスは、上記データ区分の1区分に相当するデータが入力されるたびに、上記方向とは逆の方向へ、少なくとも1データ分づつシフトする。
【0025】
本発明の第2の観点のデータ配列変更装置は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更装置であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0026】
本発明の第2の実施形態に係るデータ配列変更装置によれば、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスが生成される。この生成されたアドレスに対して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理が実行される。
上記書き込み処理においては、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データが書き込まれる。
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスから、データが読み出される。
上記記憶領域は、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能であるため、同一割り当て番号のデータに対する書き込みアドレスおよび読み出しアドレスは、上記データ区分の1区分に相当するデータが入力されるたびに、上記方向とは逆の方向へ、少なくとも1データ分づつシフトする。
また、上記制御情報に応じて上記遅延数が変更されても、上記記憶領域の記憶可能なデータ数は変化せず、上記書き込み処理における書き込みアドレスのシフト幅も変化しないので、遅延数変更前に上記記憶領域に書き込まれたデータを遅延数変更後に利用することが可能になる。
【0027】
本発明の第3の観点のデータ配列変更方法は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更方法であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対して、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、上記読み出し処理においては、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向に、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスをシフトさせたアドレスから、データを読み出す。
【0028】
本発明の第4の観点のデータ配列変更方法は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力する、上記遅延数の変更が可能なデータ配列変更方法であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対し、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0029】
本発明の第5の観点の受信装置は、元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段とを有し、上記データ配列変更手段は、上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、上記制御手段は、上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0030】
本発明の第6の観点の受信装置は、元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、上記復調手段で復調されるデータに含まれる制御情報に応じて上記遅延数を変更するデータ配列変更手段とを有し、上記データ配列変更手段は、上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0031】
本発明の第7の観点の送信装置は、それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段と、上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、上記データ配列変更手段は、上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、上記制御手段は、上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0032】
本発明の第8の観点の送信装置は、それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更手段と、上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、上記データ配列変更手段は、上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理において、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0033】
【発明の実施の形態】
<第1の実施形態>
図1は、本発明の第1の実施形態に係る、ISDB−T方式の受信装置100の構成例を示すブロック図である。
受信装置100は、OFDM復調部11と、周波数デインターリーバ12と、時間デインターリーバ13と、キャリア復調部14と、内復号化部15と、外復号化部16とを有する。
OFDM復調部101は、本発明の復調手段の一実施形態である。
【0034】
(OFDM復調部11)
OFDM復調部11は、受信されたOFDM変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のキャリアデータを含むシンボルデータを順次出力する。
【0035】
ここでいうシンボルデータは、フーリエ変換処理が行われるたびに復調される所定数のキャリアデータの集まり(以降、OFDMシンボルと呼ぶ)のうち、テレビジョン放送情報や音声放送情報、データ放送情報など、伝送対象の情報に関わるキャリアデータの集まりのことである。
フーリエ変換処理で復調されるOFDMシンボルには、このシンボルデータの他に、各種の制御情報を含んだ制御信号(後述するTMCC信号の一部)や、受信信号の位相補正に用いられるパイロット信号も含まれる。
【0036】
また、ISDB−T方式では、受信方式として、送信装置から送信されるOFDM変調信号の全帯域を復調する方式(以降、広帯域方式と表記する)と、全帯域中の一部分を復調する方式(以降、狭帯域方式と表記する)とが規定されている。
詳しく述べると、ISDB−T方式の送信装置では、上述した13のデータセグメントに対してそれぞれパイロット信号や制御信号が付加され、これにより、13のOFDMセグメントが形成される。形成された13のOFDMセグメントが一括して逆フーリエ変換されることにより、OFDM変調信号が生成される。ISDB−T方式の受信装置では、広帯域方式の場合、この13のOFDMセグメントが全て復調されるのに対し、狭帯域方式の場合には、13のOFDMセグメントのうち特定の1OFDMセグメントだけが復調される。
【0037】
このため、1つのシンボルデータに含まれるデータセグメントの数は、広帯域方式と狭帯域方式とで異なる。
狭帯域方式の場合、図2に示すように、1つのシンボルデータは1つのデータセグメント(Dseg)で構成される。また、1つのデータセグメントには、nc個のキャリアデータ(CA0〜CAnc−1)が含まれる。
広帯域方式の場合、図3に示すように、1つのシンボルデータは13のデータセグメント(Dseg0〜Dseg12)で構成される。また、1つのデータセグメントには、nc個のキャリアデータ(CA0〜CAnc−1)が含まれる。
【0038】
1つのシンボルデータに含まれるキャリアデータの数Ncは、(シンボルデータ中のデータセグメント数)×(データセグメント中のキャリアデータ数nc)で算出される。
広帯域方式の場合、1シンボルデータ中のキャリアデータ数Ncは、モードに応じて以下の値になる。
モード1 … Nc=96×13=1248;
モード2 … Nc=192×13=2496;
モード3 … Nc=384×13=4992;
狭帯域方式の場合は以下の値になる。
モード1 … Nc=96;
モード2 … Nc=192;
モード3 … Nc=384;
【0039】
また、ISDB−T方式では、204のOFDMシンボルを1まとまりとするOFDMフレームが規定されており、1つのOFDMフレームによって1つのTMCC信号が伝送される。TMCC(transmission and multiplexing configuration control)信号は、後述する階層構成や各OFDMセグメントの伝送パラメータなど、受信装置の復調動作に関わる種々の情報を伝送するための信号である。それぞれのOFDMシンボルには、1ビット分のTMCC信号を伝送するためのキャリアが割り当てられており、1OFDMフレームにおいて204ビットのTMCC信号が伝送される。
このTMCC信号に含まれる時間インターリーブ・パラメータIの情報が、後述の時間デインターリーバ13において用いられる。
【0040】
(周波数デインターリーバ12)
周波数デインターリーバ12は、OFDM復調部11から出力されるシンボルデータに対し、その内部における各キャリアデータのセグメント番号およびキャリア番号の割り当てを変更する処理を行う。たとえば、周波数デインターリーバ12において入出力されるキャリアデータが、セグメント番号およびキャリア番号の割り当て順に配列されているものとすると、この割り当て変更処理によって、入力と出力におけるキャリアデータの配列が各シンボルデータの内部で変更される。
【0041】
周波数デインターリーバ12における割り当て変更処理は、送信装置の周波数インターリーバにおける割り当て変更処理に対して逆の関係を有している。すなわち、送信装置の周波数インターリーバにおいて変更されたセグメント番号およびキャリア番号の割り当てが、受信装置の周波数デインターリーバにおいて元の状態に戻される。
【0042】
(時間デインターリーバ13)
時間デインターリーバ13は、周波数デインターリーバ12から出力されるシンボルデータの各キャリアデータをセグメント番号およびキャリア番号順に入力し、入力したキャリアデータを、セグメント番号およびキャリア番号ごとに設定された遅延数だけ遅延させて、セグメント番号およびキャリア番号順に出力する。
キャリア番号iのキャリアデータに対する遅延数D_BUF(i)は、既に述べた式(2)で与えられる。式(2)における時間インターリーブ・パラメータIは、OFDM復調部11において復調されるTMCC信号に含まれる。
時間デインターリーバ13のデータ配列変更処理によって、同一のキャリア番号およびセグメント番号を有するキャリアデータが異なるシンボルデータに分散される。
【0043】
図4は、本発明の第1の実施形態に係る、データ配列変更装置としての時間デインターリーバ13の構成例を示すブロック図である。
図4の例に示す時間デインターリーバ13は、たとえばRAMなどを用いて構成される記憶部131と、制御部132とを有する。
記憶部131は、本発明の記憶手段の一実施形態である。
制御部132は、本発明の制御手段の一実施形態である。
【0044】
(記憶部131)
記憶部131は、制御部132から書き込みアドレスが与えられた場合に、周波数デインターリーバ12から入力されるキャリアデータをこの書き込みアドレスに記憶する。制御部132から読み出しアドレスが与えられた場合は、この読み出しアドレスに記憶されたキャリアデータをキャリア復調部14に出力する。
【0045】
また、記憶部131は、シンボルデータの全てのキャリア番号に対して設定された遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する。
たとえば、この記憶領域に記憶可能なデータ数は、1つのシンボルデータに含まれる全てのキャリアデータの遅延数D_BUF(i)を式(2)からそれぞれ求めて合計し、この合計値に‘1’を加えた数に設定される。
【0046】
この場合、狭帯域方式における記憶領域の記憶データ数Ndは次式のように表される。
【0047】
【数3】
Nd=D_BUF(0)+…+D_BUF(nc−1)+1 …(3)
【0048】
たとえば、狭帯域方式(すなわちデータセグメント数1)かつモード1の場合において、記憶領域の記憶データ数Ndは、それぞれの時間インターリーブ・パラメータIにおいて以下の値になる。
I=4の場合 … Nd=18241;
I=8の場合 … Nd=36481;
I=16の場合 … Nd=72961;
狭帯域方式かつモード2の場合、記憶領域の記憶データ数Ndは以下の値になる。
I=2の場合 … Nd=18241;
I=4の場合 … Nd=36481;
I=8の場合 … Nd=72961;
狭帯域方式かつモード3の場合、記憶領域の記憶データ数Ndは以下の値になる。
I=1の場合 … Nd=18241;
I=2の場合 … Nd=36481;
I=4の場合 … Nd=72961;
【0049】
一方、広帯域方式の場合は、図3に示すように、1シンボルデータ中の13のデータセグメントを最大3つの階層(A階層〜C階層)に分類し、その各階層において、上述した時間インターリーブ・パラメータIなどの伝送パラメータを個別に設定できることが、ISDB−T方式において規定されている。
したがって、広帯域方式かつモード1の場合において、時間インターリーブ・パラメータIが‘4’、‘8’および‘16’に設定されるデータセグメント数をそれぞれNS11個、NS12個およびNS13個とすると、記憶領域の記憶データ数Ndは次式のように表される。
【0050】
【数4】
Nd=Sa×NS11+Sb×NS12+Sc×NS13+1… (4)
【0051】
ただし、式(4)において、定数Sa〜Scはそれぞれ以下の値を有する。
Sa=18240;
Sb=36480;
Sc=72960;
また、データセグメント数NS11〜NS13は、
NS11+NS12+NS13=13;
の関係を満たす。
【0052】
広帯域方式かつモード2の場合において、時間インターリーブ・パラメータIが‘2’、‘4’および‘8’に設定されるデータセグメント数をそれぞれNS21個、NS22個およびNS23個とすると、記憶領域の記憶データ数Ndは次式のように表される。
【0053】
【数5】
Nd=Sa×NS21+Sb×NS22+Sc×NS23+1… (5)
【0054】
ただし、式(5)のデータセグメント数NS21〜NS23は、
NS21+NS22+NS23=13;
の関係を満たす。
【0055】
広帯域方式かつモード3の場合において、時間インターリーブ・パラメータIが‘1’、‘2’および‘4’に設定されるデータセグメント数をそれぞれNS31個、NS32個およびNS33個とすると、記憶領域の記憶データ数Ndは次式のように表される。
【0056】
【数6】
Nd=Sa×NS31+Sb×NS32+Sc×NS33+1… (6)
【0057】
ただし、式(6)のデータセグメント数NS31〜NS33は、
NS31+NS32+NS33=13;
の関係を満たす。
【0058】
(制御部132)
制御部132は、周波数デインターリーバ12からキャリアデータが入力されるたびに、入力キャリアデータを記憶部131の記憶領域へ書き込む処理、および、入力キャリアデータとセグメント番号およびキャリア番号が同一のキャリアデータをこの記憶領域から読み出す処理を実行する。
【0059】
詳しく述べると、キャリアデータの書き込み処理においては、前回キャリアデータが読み出された記憶領域のアドレスに、入力キャリアデータの書き込みを行う。
たとえば、前回のキャリアデータの読み出しアドレスをアドレスRk−1とした場合、書き込みアドレスWkは次式のように表される。
【0060】
【数7】
Wk=Rk−1 … (7)
【0061】
なお、符号kは、周波数デインターリーバ12からキャリアデータが入力されるたびに‘1’づつインクリメントされる整数を示す。
【0062】
また、キャリアデータの読み出し処理においては、入力キャリアデータのキャリア番号に対して設定された遅延数に応じたアドレス幅だけ、書き込み処理のアドレスを記憶領域の末尾方向にシフトさせたアドレスから、データの読み出しを行う。
たとえば、アドレス値‘1’ごとに1つのキャリアデータを記憶できるものとすると、書き込みアドレスWkおよび遅延数D_BUF(i)を用いて、読み出しアドレスRkは次式のように表される。
【0063】
【数8】
Rk=Wk+D_BUF(i) … (8)
【0064】
ただし、書き込みアドレスWkを遅延数D_BUF(i)だけシフトさせた後の読み出しアドレスRkが、記憶領域の末尾アドレスAmaxを越える場合は、記憶領域の先頭に戻り、超過分のアドレス幅だけ記憶領域の先頭アドレスAminを記憶領域の末尾方向にシフトさせたアドレスから、キャリアデータの読み出しを行う。
この場合、読み出しアドレスRkは次式のように表される。
【0065】
【数9】
Rk=Wk+D_BUF(i)−(Amax+1)+Amin
…(9)
ただし、Wk+D_BUF(i)≧Amax+1
【0066】
このように、制御部132は、先頭アドレスAminと末尾アドレスAmaxとを連結させたリング状のアドレス空間に対して書き込み処理および読み出し処理を行う。書き込み処理および読み出し処理においては、このリング状のアドレス空間において一定の方向にシフトするアドレスを生成する。
【0067】
上述した制御部132は、たとえば図4に示すように、計数部1321と、アドレス保持部1322と、アドレス演算部1323とを有する。
計数部1321は、本発明の計数手段の一実施形態である。
アドレス保持部1322は、本発明のアドレス保持手段の一実施形態である。アドレス演算部1323は、本発明のアドレス演算手段の一実施形態である。
【0068】
計数部1321は、周波数デインターリーバ12からの入力キャリアデータDinを計数し、シンボルデータの先頭のキャリアデータが入力されるたびにこの計数値を初期化する。
キャリアデータの計数は、たとえば、キャリアデータの入力タイミングに同期した図示しないクロック信号を計数することにより行う。
計数値の初期化タイミングは、たとえば、TMCC信号に含まれるOFDMフレームの同期信号に基づいて決定する。すなわち、TMCC信号に含まれる情報(受信方式およびモードの情報)によって各シンボルデータ中のキャリアデータ数は決定されるので、同期信号に基づいてOFDMフレームの先頭タイミングが決定されると、キャリアデータ数の計数値から、各シンボルデータの先頭タイミング、すなわち初期化タイミングを決定することができる。
【0069】
アドレス保持部1322は、アドレス演算部1323において演算された読み出しアドレス、たとえば式(8)または式(9)に基づいて算出された読み出しアドレスRkを保持する。この保持したアドレスが、次に入力されるキャリアデータの書き込みアドレスとして用いられる。
【0070】
アドレス演算部1323は、計数部1321の計数値に応じて、記憶部131に対する書き込みアドレスおよび読み出しアドレスを演算する処理を行う。
すなわち、アドレス保持部1322に保持された前回の読み出しアドレスRk−1を、新たな入力キャリアデータの書き込みアドレスWkとして出力する。
また、この書き込みアドレスWkに、計数部1321の計数値に応じた増分値を加算して、この加算結果を新たな読み出しアドレスRkとして出力する。ただし、この加算結果が記憶領域の末尾アドレスAmaxを越える場合は、超過分を先頭アドレスAminに加算して、この加算結果を新たな読み出しアドレスRkとして出力する。
【0071】
なお、読み出しアドレスRkを演算する際に書き込みアドレスWkに加算される増分値は、次のように求めることができる。
計数部1321の計数値は、入力キャリアデータDinのシンボルデータ先頭部からの順番に相当し、この順番は、入力キャリアデータDinのセグメント番号およびキャリア番号と対応している。したがって、この計数値から、入力キャリアデータDinのセグメント番号およびキャリア番号を一意に決定することができる。セグメント番号が決定すると、当該セグメント番号における時間インターリーブ・パラメータIをTMCC信号の情報に基づいて決定することができる。この時間インターリーブ・パラメータIとキャリア番号とを用いて、式(2)の遅延数D_BUF(i)に相当するアドレスの増分値を求めることができる。
以上が、時間デインターリーバ13の説明である。
【0072】
(キャリア復調部14)
キャリア復調部14は、時間デインターリーバ13から出力されるキャリアデータに対して、TMCC信号で指定された所定の復調処理を行う。すなわち、DQPSK(differential quadrature phase shift keying)、QPSK(quadrature phase shift keying)、16QAM(quadrature amplitude modulation)または64QAMのうち、TMCC信号で指定された変調方式に対応する復調処理を行う。これにより、それぞれのキャリアデータが、復調処理に応じた所定データ長のビット列に変換される。
【0073】
なお、広帯域方式の場合は、時間デインターリーバ13から出力されるシンボルデータを階層ごとに分割し、分割したそれぞれの階層において、TMCC信号に応じた復調処理を実行する。
【0074】
(内復号化部15)
内復号化部15は、キャリア復調部14から出力される復調処理後のビット列に対して、送信装置における一連の内符号化処理(畳み込み符号化処理、バイト・インターリーブ、エネルギー拡散処理など)に対応した復号化処理を行う。
詳しく述べると、まず、復調処理後のビット列に対して、TMCC信号で指定される畳み込み符号化率に応じたデータ挿入処理(デパンクチャー処理)を実行する。次いで、このデパンクチャー処理後のビット列に対して所定のパケット再生処理を行い、TSパケット(transport stream packet)に対応した所定データ長のパケットを順次再生する。その後、再生したパケットに対して、ビタビ復号化処理を行う。さらに、この復号後のパケットに対して、送信装置におけるバイト・インターリーブに対応したバイト単位のデータ配列変更並処理(バイト・デインターリーブ)、および、送信装置におけるエネルギー拡散処理に対応した擬似ランダム系列との排他的論理和演算を実行する。
【0075】
なお、広帯域方式の場合は、復調処理されたビット列がキャリア復調部14から階層ごとに出力される。内復号化部15は、これらのビット列に対して、上述した畳み込み符号化率に応じたデパンクチャー処理、バイト・デインターリーブ、および擬似ランダム系列との排他的論理和演算を、階層ごとに実行する。
【0076】
(外復号化部16)
外復号化部16は、内復号化部15から出力されるパケットに対して、送信装置におけるリードソロモン符号を用いた外符号化処理に対応した復号化処理を行う。この復号化処理により、内復号化部15からのパケットに付加されたパリティ部が除かれて、TSパケットが再生される。
【0077】
次に、上述した構成を有する図1に示す受信装置100の動作について、時間インターリーバ13の働きを中心に説明する。
【0078】
受信されたOFDM変調信号は、OFDM復調部11において復調され、それぞれキャリア番号を割り当てられた複数のキャリアデータを含むシンボルデータが順次出力される。また、1OFDMフレームごとに1つのTMCC信号が復調される。
【0079】
周波数デインターリーバ12では、OFDM復調部11から出力されるそれぞれのシンボルデータの内部において、各キャリアデータのセグメント番号およびキャリア番号の割り当てが変更される。これにより、送信装置の周波数インターリーバにおいてなされたセグメント番号およびキャリア番号の割り当ての変更が元に戻される。
【0080】
この周波数デインターリーバ12から出力されるシンボルデータは、時間デインターリーバ13に順次入力される。シンボルデータ中の各キャリアデータは、そのセグメント番号およびキャリア番号順に、たとえばセグメント番号およびキャリア番号が小さい順に、時間デインターリーバ13へ入力される。
【0081】
時間インターリーバ13に入力されたキャリアデータは、制御部132により指定される記憶部131のアドレスに書き込まれる。次いで、この入力キャリアデータと同一キャリア番号のキャリアデータが、制御部132により指定される記憶部131のアドレスから読み出される。
【0082】
図5は、時間インターリーバ13における記憶部131のアドレス空間を図解した図である。なお図5では、説明を容易にするために、受信方式が狭帯域方式の場合(すなわちデータセグメント数が1の場合)の例を図解している。
図5(A)〜(C)に示すように、制御部132によってアクセスされる記憶部131の記憶領域はリング状のアドレス空間を有している。キャリアデータの書き込みアドレス/読み出しアドレスは、図5の例では右回りの方向に順次移動する。
【0083】
図5(A)〜(C)におけるリングの大きさの違いは、アドレス空間の記憶データ数Ndの違いを示している。
たとえば狭帯域方式において、アドレス空間の記憶データ数Ndは、いずれのモードにおいても時間インターリーブ・パラメータが最大値Imaxのときに‘72961’となり、最大値Imaxの半分のときに‘36481’、最大値Imaxの4分の1のときに‘18241’となる。
【0084】
図6は、制御部132による書き込み処理および読み出し処理を説明するための図である。
時間デインターリーバ13では、新たなキャリアデータが1つ入力されるたびにキャリアデータの書き込み処理および読み出し処理が行われる。すなわち、キャリアデータの入力のたびに、書き込み処理と読み出し処理とが一組の処理として実行される。
たとえば図6に示すように、キャリアbのデータが入力された場合には書き込み処理▲1▼および読み出し処理▲2▼が実行され、キャリアcのデータが入力された場合には書き込み処理▲3▼および読み出し処理▲4▼が実行される。
【0085】
新たに入力されたキャリアデータは、前回のキャリアデータ入力時に実行された読み出し処理における読み出しアドレスにそのまま書き込まれる。
たとえば図6の例において、キャリアcのデータが新たに入力された場合には、前回キャリアbのデータが入力された際の読み出し処理▲2▼においてデータが読み出されたアドレスに、入力されたキャリアbのデータが書き込まれる(書き込み処理▲3▼)。
【0086】
この書き込み処理に続く読み出し処理においては、入力されたキャリアデータのキャリア番号iに対して設定された遅延数D_BUF(i)に応じたアドレス幅だけ、書き込み処理のアドレスを記憶領域の末尾方向(図5の例では右回り方向に)シフトさせたアドレスから、データの読み出しが行われる。
書き込みアドレスから読み出しアドレスへのアドレス移動により、遅延数D_BUF(i)に相当する数のキャリアデータが読み飛ばされる。後述するように、この読み飛ばしが行われる記憶領域には、入力キャリアデータと同一キャリア番号のキャリアデータが記憶される。
【0087】
図6(A)〜(C)において、書き込みアドレスと読み出しアドレスとの距離の違いは、同一キャリア番号iに対する遅延数D_BUF(i)の違いを示している。時間インターリーブ・パラメータIが最大値Imaxの場合に遅延数D_BUF(i)が最大となり、時間インターリーブ・パラメータIが最大値Imaxの1/2、1/4になると、これに比例して遅延数D_BUF(i)も1/2、1/4になる。
【0088】
ところで、式(7)の読み出しアドレスは、式(6)を用いて次式のように表される。
【0089】
【数10】
Rk=Rk−1+D_BUF(i) … (10)
【0090】
ここで、式(10)において
k=i;
が成立し、キャリア番号iが‘0’のとき、
W0=R−1=Amin(記憶領域の先頭アドレス);
が成立するものとする。
このとき、シンボルデータの末尾のキャリア番号(nc−1)における読み出しアドレスRnc−1は、次式のように表される。
【0091】
【数11】
Rnc−1=Amin+D_BUF(i)+…+D_BUF(nc−1)…(11)
【0092】
また、記憶領域の末尾アドレスAmaxは、先頭アドレスAminおよび記憶データ数Ndを用いて次式のように表される。
【0093】
【数12】
Amax=Amin+Nd−1…(12)
【0094】
式(3)を式(12)に代入すると、次式が成立する。
【0095】
【数13】
【0096】
式(13)から分かるように、シンボルデータの末尾のキャリアデータが入力された際の読み出しアドレスRnc−1は、記憶領域の末尾アドレスAmaxと等しくなる。次に入力されるシンボルデータの先頭のキャリアデータは、この末尾アドレスAmaxに書き込まれる。
すなわち、キャリア番号0のキャリアデータの書き込みアドレスが、リング状のアドレス空間において1データ分だけ左回り方向に移動したことになる。以降に続く書き込み/読み出しアドレスも、同様に、それぞれ1データ分だけ左回り方向に移動する。
【0097】
このように、同一キャリア番号のキャリアデータに対する書き込み/読み出しアドレスは、1シンボルデータ分のキャリアデータが入力されるたびに、リング状のアドレス空間において、1データ分づつ左回りに移動する。
【0098】
たとえば、狭帯域方式かつモード2で、時間インターリーブ・パラメータIが‘8’、先頭アドレスAminが‘0’、末尾アドレスAmaxが‘72960’とする。この場合、キャリアデータが
0,1,2,…,191,0,1,…
というキャリア番号順で入力されたとき、書き込みアドレスは、
0,760,1480,…,72928,72960,759,…
となり、読み出しアドレスは、
760,1480,2160,…,72960,759,1479,…
となる。
【0099】
1シンボルデータの入力ごとに、書き込み/読み出しアドレスが1データ分づつ左回りに移動することから、記憶部131に書き込まれたデータは、遅延数D_BUF(i)に相当する数のシンボルデータが入力された後で、記憶部131から読み出されることになる。
言い換えると、この遅延数D_BUF(i)に相当する数のキャリアデータがキャリア番号ごとに記憶部131に一旦保持され、先に保持されたものから順に読み出されることになる。したがって、図11および図12に示した時間デインターリーバと同様な機能が実現される。
【0100】
なお、上述の説明では、理解を容易にするために狭帯域方式を例として挙げているが、広帯域方式でも動作は同様である。すなわち、広帯域方式では、1シンボルデータ中に複数のデータセグメントが存在するが、各キャリア番号に対して遅延数がそれぞれ規定されていることについては狭帯域方式と変わりはないので、狭帯域方式と同様な時間デインターリーブが実現される。
ただし、データセグメントごとに時間インターリーブ・パラメータIが異なる場合があるので、アドレス演算部1323ではこのパラメータの違いに応じた演算を行う必要がある。
【0101】
上述した時間インターリーバ13においてシンボルデータ間のデータ配列変更処理が行われたあと、キャリア復調部14において、TMCC信号で指定された所定の復調処理が行われ、内復号化部15において、ビタビ復号化処理などの一連の内符号化処理が行われる。さらに、外復号化部16においてリードソロモン符号を用いた外符号化処理に対応した復号化処理が行われ、TSパケットが再生される。
【0102】
以上説明したように、図4に示す時間デインターリーバ13によれば、図11および図12に示す装置と同様なデータ配列変更処理が可能である。また、記憶部131に対するキャリアデータの書き込みアドレスは、前回の読み出しアドレスをそのまま利用することができ、読み出しアドレスは、キャリア番号に応じた増分値を書き込みアドレスに加算するだけ簡単に算出できるので、特許文献1に記載された装置と比べてアドレス制御部の構成を非常に簡易化することができる。
したがって、このような時間デインターリーバ13を用いることにより、受信装置の構成を簡略化することができる。
【0103】
<第2の実施形態>
次に、本発明の第2の実施形態について述べる。
第2の実施形態に係る受信装置では、たとえば、図1に示す時間インターリーバ13が、次に述べる時間インターリーバ13Aに変更される。
【0104】
図7は、本発明の第2の実施形態に係る、データ配列変更装置としての時間デインターリーバ13Aの構成例を示すブロック図である。
図7の例に示す時間デインターリーバ13は、記憶部131Aと、制御部132Aとを有する。
【0105】
(記憶部131A)
記憶部131Aは、制御部132Aからの制御に応じてキャリアデータの書き込み/読み出し処理を行う点で、図4に示す記憶部131と同様である。
ただし、図4に示す記憶部131では、時間インターリーブ・パラメータIに応じて記憶部131の記憶データ数が変化していたが、記憶部131Aでは一定になる。
すなわち、記憶部131Aは、シンボルデータの全てのキャリア番号に対して設定された遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する。
たとえば、狭帯域方式において、記憶領域の記憶データ数Ndは次式のようになる。
【0106】
【数14】
【0107】
ただし、関数D_BUFmax(i)は、キャリア番号iに対して設定される最大の遅延数を示し、次式で表される。
【0108】
【数15】
D_BUFmax(i)=Imax×{95−(i×5)mod 96}…(15)
【0109】
また、広帯域方式において、記憶領域の記憶データ数Ndは次式のようになる。
【0110】
【数16】
Nd=Sc×13+1=948481 …(16)
【0111】
(制御部132A)
制御部132Aは、制御部132と同様に、周波数デインターリーバ12からキャリアデータが入力されるたびに、入力キャリアデータを記憶部131Aへ書き込む処理、および、記憶部131Aから同一キャリア番号のキャリアデータを読み出す処理を実行する。
ただし、書き込みアドレスおよび読み出しアドレスの算出方法において、制御部132と異なる。
【0112】
詳しく述べると、キャリアデータの書き込み処理においては、入力されたキャリアデータのキャリア番号iに対して設定された最大の遅延数D_BUFmax(i)に応じたアドレス幅だけ、前回データが書き込まれた記憶領域のアドレスを記憶領域の末尾方向にシフトさせたアドレスに、入力されたキャリアデータを書き込む。
たとえば、アドレス値‘1’ごとに1つのキャリアデータを記憶できるものとすると、キャリアデータの書き込みアドレスWkに対して、次回の書き込みアドレスWk+1は次式のように表される。
【0113】
【数17】
Wk+1=Wk+D_BUFmax(i) …(17)
【0114】
また、キャリアデータの読み出し処理においては、入力されたキャリアデータのキャリア番号iに対して設定された遅延数D_BUF(i)に応じたアドレス幅だけ、書き込みアドレスを記憶領域の末尾方向にシフトさせたアドレスからデータを読み出す。
たとえば、入力キャリアデータのキャリア番号iおよび書き込みアドレスWkを用いて、読み出しアドレスRkは次式のように表される。
【0115】
【数18】
Rk=Wk+D_BUF(i) … (18)
【0116】
ただし、式(17)に示すように、書き込みアドレスWkを遅延数D_BUFmax(i)だけシフトさせた後の書き込みWk+1アドレスが、上述した記憶データ数Ndを有する記憶領域の末尾アドレスAmaxを越える場合は、記憶領域の先頭に戻り、超過分のアドレス幅だけ記憶領域の先頭アドレスAminを記憶領域の末尾方向にシフトさせたアドレスに、キャリアデータの書き込みを行う。
この場合、書き込みアドレスRkは次式のように表される。
【0117】
【数19】
Wk+1=Wk+D_BUFmax(i)−(Amax+1)+Amin…(19)
ただし、Wk+D_BUFmax(i)≧Amax+1
【0118】
同様に、式(18)の読み出しアドレスRkが末尾アドレスAmaxを越える場合、読み出しアドレスRkは次式で表される。
【0119】
【数20】
Rk=Wk+D_BUF(i)−(Amax+1)+Amin…(20)
ただし、Rk+D_BUF(i)≧Amax+1
【0120】
したがって、制御部132Aは、制御部132と同様に、先頭アドレスAminと末尾アドレスAmaxとを連結させたリング状のアドレス空間において一定の方向にシフトする書き込みアドレス/読み出しアドレスを生成する。
【0121】
上述した制御部132Aは、たとえば図7に示すように、計数部1321と、アドレス保持部1325と、第1アドレス演算部1326と、第2アドレス演算部1327と、選択部1327とを有する。ただし、図4と図7の同一符号は同一の構成要素を示す。
第1アドレス演算部1325は、本発明の第1のアドレス演算手段の一実施形態である。
第2アドレス演算部1326は、本発明の第2のアドレス演算手段の一実施形態である。
選択部1327は、本発明の選択手段の一実施形態である。
【0122】
アドレス保持部1324は、第1アドレス演算において演算された書き込みアドレス、たとえば式(17)または式(19)に基づいて算出された書き込みアドレスWkを保持する。
【0123】
第1アドレス演算部1323は、計数部1321の計数値に応じて、記憶部131に対する書き込みアドレスを演算する処理を行う。
すなわち、アドレス保持部1324に保持された前回の書き込みアドレスWkに、計数部1321の計数値に応じた増分値(第1の増分値)を加算して、この加算結果を新たな入力キャリアデータの書き込みアドレスWk+1として出力する。ただし、この加算結果が記憶領域の末尾アドレスAmaxを越える場合は、超過分を先頭アドレスAminに加算して、この加算結果を新たな書き込みアドレスWkとして出力する。
【0124】
第2アドレス演算部1326は、計数部1321の計数値に応じて、記憶部131Aに対する読み出しアドレスを演算する処理を行う。
すなわち、第1アドレス演算部1323において演算された書き込みアドレスWkに、計数部1321の計数値に応じた増分値(第2の増分値)を加算して、この加算結果を新たな読み出しアドレスRkとして出力する。ただし、この加算結果が記憶領域の末尾アドレスAmaxを越える場合は、超過分を先頭アドレスAminに加算して、この加算結果を新たな読み出しアドレスRkとして出力する。
【0125】
なお、第1アドレス演算部1325における第1の増分値は、式(17)における遅延数D_BUFmax(i)に応じた値を有し、第2アドレス演算部1326における第1の増分値は、式(18)における遅延数D_BUF(i)に応じた値を有する。これらの遅延数は、いずれも、キャリアデータのセグメント番号およびキャリア番号に応じて決定されるので、計数部1321の計数値に基づいて何れも決定することができる。したがって、第1の増分値および第2の増分値は、何れも計数部1321の計数値から算出可能である。
【0126】
次に、上述した構成を有する時間インターリーバ13Aの動作を説明する。
図8(A)は、時間インターリーブ・パラメータIが最大値Imaxの場合のアドレス空間を示す。なお図8では、説明を容易にするために、受信方式が狭帯域方式の場合(すなわちデータセグメント数が1の場合)の例を図解している。
時間インターリーブ・パラメータIが最大値Imaxの場合、式(18)または(20)の遅延数D_BUF(i)が遅延数D_BUFmax(i)と等しくなり、読み出しアドレスRkと書き込みアドレスWk+1とが等しくなる。すなわち、式(17)〜(20)は式(7)〜(9)と等価になる。
また、遅延数D_BUF(i)が遅延数D_BUFmax(i)と等しくなることから、式(3)と式(14)も等価になる。
したがって、時間インターリーブ・パラメータIが最大値Imaxの場合、図8(A)に示すように、図4および図7に示す時間デインターリーバの動作は等しくなる。
【0127】
図9(A)は、時間インターリーブ・パラメータIが最大値Imaxの場合における書き込み処理および読み出し処理を説明するための図である。
図9(A)に示すように、キャリアデータbの入力時における読み出し処理▲2▼と、キャリアデータbに続くキャリアデータcの書き込み処理▲3▼とが同一のアドレスで行われている。
【0128】
一方、図8(B)および(C)は、時間インターリーブ・パラメータIが最大値Imaxの1/2および1/4の場合のアドレス空間をそれぞれ示す。
時間インターリーブ・パラメータIが最大値Imaxより小さくなると、式(17)および式(18)を比較しても分かるように、
Wk+1 > Rk;
が成立する。すなわち、読み出しアドレスRkは、常に書き込みアドレスWk+1より小さくなる。
【0129】
図9(B)および(C)は、時間インターリーブ・パラメータIが最大値Imaxの1/2および1/4の場合における書き込み処理および読み出し処理を説明するための図である。
図9(B)および(C)に示すように、時間インターリーブ・パラメータIが最大値Imaxの1/2、1/4になると、遅延数D_BUF(i)が遅延数D_BUFmax(i)の1/2、1/4になるため、読み出しアドレスRkは、書き込みアドレスWk+1と書き込みアドレスWkとの中間に設定される。
【0130】
ただし、図8(A)〜(C)に示すように記憶領域の記憶データ数Ndは常に一定であり、また式(17)および(19)からも分かるように書き込みアドレスの移動量も一定であることから、時間インターリーブ・パラメータIが最大値Imaxより小さい場合においても、時間インターリーブ・パラメータIが最大値Imaxの場合と同様に、書き込みアドレスの左回りの移動が起こる。
すなわち、時間インターリーブ・パラメータIの値によらず、同一キャリア番号のキャリアデータに対する書き込みアドレスは、1シンボルデータ分のキャリアデータが入力されるたびに、リング状のアドレス空間において、1データ分づつ左回りに移動する。
【0131】
また、式(18)および(20)に示すように、読み出しアドレスは書き込みアドレスを同一値の遅延数D_BUF(i)だけシフトさせた値に設定されるので、読み出しアドレスについてもアドレスの左回りの移動が起こる。
【0132】
たとえば、狭帯域方式かつモード2で、先頭アドレスAminが‘0’、末尾アドレスAmaxが‘72960’とする。この場合、キャリアデータが
0,1,2,…,191,0,1,…
というキャリア番号順で入力されたとき、書き込みアドレスは、時間インターリーブ・パラメータIによらず、
0,760,1480,…,72928,72960,759,…
となる。これに対し読み出しアドレスは、
I=2のとき、
190,940,1650,…,72936,189,939,…
I=4のとき、
380,1120,1820,…,72944,379,1119,…
I=8のとき、
760,1480,2160,…,72960,759,1479,…
となる。
【0133】
1シンボルデータの入力ごとに、書き込み/読み出しアドレスが1データ分づつ左回りに移動することから、記憶部131Aに書き込まれたデータは、遅延数D_BUF(i)に相当する数のシンボルデータが入力された後で、記憶部131Aから読み出されることになる。
言い換えると、この遅延数D_BUF(i)に相当する数のキャリアデータがキャリア番号ごとに記憶部131Aに一旦保持され、先に保持されたものから順に読み出されることになる。したがって、図11および図12に示した時間デインターリーバ置と同様な機能が実現される。
【0134】
なお、上述の説明では、理解を容易にするために狭帯域方式を例として挙げているが、広帯域方式でも動作は同様である。
【0135】
以上説明したように、図7に示す時間デインターリーバ13Aによれば、図4に示す時間デインターリーバ13と同様に、特許文献1に記載された装置と比べてアドレス制御部の構成を非常に簡易化することができる。
【0136】
また、図7に示す時間デインターリーバ13Aによれば、記憶領域の記憶データ数Ndが、時間インターリーブ・パラメータIの最大値Imaxにおける値、すなわち、各キャリアデータの遅延数が最大に設定される場合の値に固定されており、時間インターリーブ・パラメータIがこれより小さくなっても、記憶データ数Ndは一定に保たれる。加えて、記憶領域に対するキャリアデータの書き込み処理では、常に、時間インターリーブ・パラメータIの最大値Imaxにおける処理が行われる。すなわち、記憶領域に記憶されているキャリアデータの状態は、時間インターリーブ・パラメータIの値によらず同じであり、単に読み出しアドレスを調節するだけで、各キャリアデータの遅延数を調節している。
したがって、たとえば、時間インターリーブ・パラメータIの値が処理の途中で変更された場合、図4に示す時間デインターリーバでは初めから処理をやり直す必要が生じるが、図7に示す時間デインターリーバによれば、記憶領域に残っているキャリアデータをそのまま用いることができるので、処理時間の短縮を図ることができる。
【0137】
<第3の実施形態>
次に、本発明の第3の実施形態について述べる。
第3の実施形態では、本発明に係る時間インターリーバが送信装置に適用される。
【0138】
図10は、本発明の第3の実施形態に係る、ISDB−T方式の送信装置200の構成の一例を示すブロック図である。
送信装置200は、TS再多重部21と、外符号化部22と、内符号化部23と、キャリア変調部24と、時間インターリーバ25と、周波数インターリーバ26と、OFDM変調部27とを有する。
OFDM変調部27は、本発明の変調手段の一実施形態である。
【0139】
TS再多重部21は、複数のTSパケットを多重化して、OFDMフレームに対応した多重フレームを形成する。
【0140】
外符号化部22は、TS再多重部21において多重化されたTSパケットに対して、リードソロモン符号を用いた符号化処理を行う。
【0141】
内符号化部23は、外符号化部22において符号化された多重フレームの各TSパケットを階層に分割し、分割した各階層において、それぞれ定められた伝送パラメータによる内符号化処理(エネルギー変換処理、遅延補正処理、バイト・インターリーブ、畳み込み符号化処理)を行う。
【0142】
キャリア変調部24は、内符号化部23において符号化されたデータに対して、階層ごとに定められた変調方式でキャリア変調を行い、各階層を合成する。これにより、図3に示した構造を有するシンボルデータが生成される。
【0143】
時間インターリーバ25は、キャリア変調部24から出力されるシンボルデータに対して、時間インターリーブを行う。
時間インターリーバ25は、たとえば図4に示す時間デインターリーバ13や図7に示す時間デインターリーバ13Aと同様な構成を有しており、これと同様な動作によって、データ配列変換処理を行う。ただし、時間デインターリーバにおける遅延数D_BUF(i)は、式(1)に示す遅延数I_BUF(i)に変更される。
【0144】
周波数インターリーバ26は、時間インターリーバ25から出力されるシンボルデータに対して、その内部における各キャリアデータのセグメント番号およびキャリア番号の割り当てを変更する処理を行う。
【0145】
OFDM変調部27は、周波数インターリーバ26から出力されるシンボルデータに対してそれぞれパイロット信号やTMCC信号などを付加したOFDMシンボルを形成し、これに逆フーリエ変換を行って、OFDM変調信号を生成する。
【0146】
上述した構成を有する送信装置によれば、TS再多重部21において、TSパケットの多重化処理が行われ、外符号化部22において、この多重化されたTSパケットに対するリードソロモン符号を用いた符号化処理が行われる。
【0147】
内符号化部23では、外符号化部22において符号化された多重フレームの各TSパケットが階層分割され、分割された各階層において、それぞれ定められた伝送パラメータによる内符号化処理が行われる。この符号化されたデータに対し、キャリア変調部24において、階層ごとに指定された変調方式のキャリア変調が行われる。キャリア変調の後、階層ごとに分割されたデータが合成され、図3に示す構造のシンボルデータが形成される。
【0148】
キャリア変調部24から出力されるシンボルデータは、時間インターリーバ25に入力され、第1または第2の実施形態において述べた時間デインターリブと同様な動作により、キャリアデータの配列を変更される。
【0149】
時間インターリーバ25から出力されるシンボルデータは、さらに、周波数インターリーバ26において各キャリアデータのセグメント番号およびキャリア番号の割り当てを変更される。
そしてOFDM変調部27において、周波数インターリーバ26からのシンボルデータにパイロット信号やTMCC信号などの制御情報を付加されて逆フーリエ変換され、OFDM変調信号が生成される。
【0150】
以上説明したように、図4に示す時間デインターリーバ13や図7に示す時間デインターリーバ13Aと同様な構成を有した時間インターリーバ25を用いて、ISDB−T方式の送信装置を実現することができる。したがって、送信装置の構成を簡易化することができる。
【0151】
なお、本発明は上述した実施形態に限定されない。
たとえば、上述した各実施形態においては、ISDB−T方式の受信装置や送信装置が例として説明されているが、本発明はこれに限定されず、インターリーブ/デインターリブを行う他の種々の受信装置や送信装置にも本発明を適用することが可能である。
【0152】
【発明の効果】
本発明によれば、構成をより簡易化することができるデータ配列変更装置と、このようなデータ配列装置を有する受信装置および送信装置を提供することができる。
また、手順をより簡易化することができるデータ配列変更方法を提供することができる。
【図面の簡単な説明】
【図1】本発明に係るISDB−T方式の受信装置の構成例を示すブロック図である。
【図2】シンボルデータの構造を図解した第1の図である。
【図3】シンボルデータの構造を図解した第2の図である。
【図4】本発明の第1の実施形態に係る、データ配列装置としての時間デインターリーバの構成例を示すブロック図である。
【図5】図4に示す時間インターリーバにおける記憶部のアドレス空間を図解した図である。
【図6】図4に示す時間インターリーバにおける書き込み処理および読み出し処理を説明するための図である。
【図7】本発明の第2の実施形態に係る、データ配列変更装置としての時間デインターリーバの構成例を示すブロック図である。
【図8】図7に示す時間インターリーバにおける記憶部のアドレス空間を図解した図である。
【図9】図7に示す時間インターリーバにおける書き込み処理および読み出し処理を説明するための図である。
【図10】本発明の第3の実施形態に係る、ISDB−T方式の送信装置の構成の一例を示すブロック図である。
【図11】ISDB−T方式における時間インターリーバ/時間デインターリーバの概要を説明するための図である。
【図12】時間インターリーバ/時間デインターリーバに含まれるバッファ装置の概要を説明するための図である。
【符号の説明】
11…OFDM復調部、12…周波数デインターリーバ、13,13A…時間デインターリーバ、131,131A…記憶部、132,132A…制御部、1321…計数部、1322,1324…アドレス保持部、1323…アドレス演算部、1325…第1アドレス演算部、1326…第2アドレス演算部、1327…選択部、14…キャリア復調部、15…内復号化部、16…外復号化部、21…TS再多重部、22…外符号化部、23…内符号化部、24…キャリア変調部、25…時間インターリーバ、26…周波数インターリーバ、27…OFDM変調部
【発明の属する技術分野】
本発明はデータ配列変更装置とその方法、ならびに、データ配列変更処理を行う受信装置および送信装置に係り、たとえば、ISDB−T方式の時間インターリーブ/時間デインターリーブを行うデータ配列変更装置とその方法、ならびに、ISDB−T方式の受信装置および送信装置に関するものである。
【0002】
【従来の技術】
地上波デジタル放送の規格の1つに、ISDB−T(integrated services digital broadcasting - terrestrial)方式がある。ISDB−T方式は、変調方式としてOFDM(orthogonal frequency division multiplex)方式を採用しており、ゴースト現象や外来ノイズなどのさまざまな妨害に対して優れた耐性を有している。
【0003】
また、ISDB−T方式では、耐フェージング性能を高めるために、送信データに対して時間インターリーブと呼ばれるデータの配列変更処理が施される。
時間インターリーブは、一連のシンボルデータ(逆フーリエ変換処理の実行単位となる送信データの集まり)の間で、同一キャリア番号のキャリアデータ(逆フーリエ変換処理においてキャリア信号と乗算される送信データ)を分散させる処理である。受信側の装置では、送信側で施された時間インターリーブと逆のデータ配列変更処理(時間デインターリーブ)が実行され、時間インターリーブ前のデータ配列に戻される。
【0004】
図11は、ISDB−T方式における時間インターリーバ/時間デインターリーバの概要を説明するための図である。
ISDB−T方式において、シンボルデータは13のデータセグメント(セグメント番号0〜12)に区分される。各データセグメント中には、それぞれ所定数のキャリアデータが含まれ、各キャリアデータに対してキャリア番号が割り当てられる。1データセグメント中のキャリア数ncは、キャリア間隔を規定する3つのモードに応じて、以下のように定められている。
モード1 … nc=96;
モード2 … nc=192;
モード3 … nc=384;
【0005】
図11に示すように、時間インターリーバ/時間デインターリーバは、この13個のセグメントデータに対応した13個のバッファ装置(ILV0〜ILV12)を有している。
【0006】
図12は、時間インターリーバ/時間デインターリーバに含まれるバッファ装置の概要を説明するための図である。
バッファ装置は、それぞれキャリア番号に対応したnc本のバッファを有している。このバッファは、先に保持したデータを先に出力するFIFO(first-infirst-out)として動作し、そのバッファ長は、キャリア番号i(符号iは0≦i≦(nc−1)を満たす整数を示す)に応じた長さを有する。バッファ長が長いほど、バッファから読み出される順番の遅れ(遅延数)が大きくなる。
【0007】
送信側の時間インターリーバにおいて、キャリア番号iに対応するバッファのバッファ長、すなわち、キャリア番号iのキャリアデータの遅延数I_BUF(i)は、次式のように規定される。
【0008】
【数1】
I_BUF(i)=I×{(i×5)mod 96} …(1)
【0009】
式(1)において、符号modは、剰余算を表す演算記号である。式(1)中の‘(i×5)mod 96’は、‘(i×5)’を‘96’で除した余りを示す。
【0010】
また式(1)において、符号Iは、インターリーブ長に関わるパラメータ(以降、時間インターリーブ・パラメータと表記する)を示す。時間インターリーブ・パラメータIは、上述した各モードにおいて、以下に示す3種類の値の何れかに設定される。
モード1 … I=4、8、16;
モード2 … I=2、4、8;
モード3 … I=1、2、4;
【0011】
受信側の時間デインターリーバにおけるキャリア番号iのキャリアデータの遅延数D_BUF(i)は、次式のように表される。
【0012】
【数2】
D_BUF(i)=I×{95−(i×5)mod 96} …(2)
【0013】
上述した時間インターリーバ/時間デインターリーバの動作を説明する。
時間インターリーバ/時間デインターリーバには、1シンボルデータづつキャリアデータが入力される。
1シンボルデータに含まれる13のセグメントデータは、セグメント番号0,1,…の順番で、時間インターリーバ/時間デインターリーバに入力される。
1セグメントデータに含まれるnc個のキャリアデータは、キャリア番号0,1,…の順番で、時間インターリーバ/時間デインターリーバに入力される。
すなわち、1シンボルデータに含まれる(nc×13)個のキャリアデータは、セグメント番号の小さいセグメントデータに含まれるものから、キャリア番号の小さい順に、時間インターリーバ/時間デインターリーバへ順次入力される。
【0014】
時間インターリーバ/時間デインターリーバに1つのキャリアデータが入力されると、この入力キャリアデータのセグメント番号およびキャリア番号に対応する1つのバッファが選択される。そして、選択されたバッファから、以前に保持された同一キャリア番号のキャリアデータが出力される。また、この出力キャリアデータの代わりに、入力キャリアデータが当該バッファに保持される。
【0015】
このため、時間インターリーバ/時間デインターリーバの出力キャリアデータの順序は、セグメント番号およびキャリア番号の並び順において、入力キャリアデータと同じであるが、シンボルデータに含まれる個々のキャリアデータは、入力と出力とで異なる。
すなわち、同一のキャリア番号およびセグメント番号を有するキャリアデータが、異なるシンボルデータの間で分散される。
【0016】
このような時間インターリーブ/時間デインターリーブを行うデジタル放送送信機および受信機に関しては、「特許文献1」に記載された先行技術が存在する。
【0017】
【特許文献1】
特開2001−136497号公報
【0018】
【発明が解決しようとする課題】
特許文献1の図1に示された時間インターリーバ/時間デインターリーバは、RAMなどで構成されるメモリ(12,13)と、その書き込み/読み出しアドレスを制御するアドレス制御回路(100)とによって構成されている。
【0019】
また、特許文献1の時間インターリーバ/時間デインターリーバにおいて、各バッファのメモリ(12,13)上での開始アドレスは、キャリア番号とセグメント番号とで決まる固定のアドレスに設定される。すなわち、モード1の場合は式(5)または(6)、モード2の場合は式(11)または(12)、モード3の場合は式(15)または(16)で決まる固定のアドレスに設定される。
【0020】
これらの式から分かるように、特許文献1に記載された方式では、各バッファの開始アドレスの計算が複雑であるため、アドレス制御回路(100)の構成も複雑になる不利益がある。たとえば、式(7)〜(10)に示す面倒な計算値を得るために、図4に示すアドレス制御回路(100)には専用のROM(170,171,181)が設けられている。
【0021】
加えて、特許文献1に記載された方式では、開始アドレスから書き込み/読み出しアドレスまでの相対アドレス(図2を参照)をバッファごとに算出して保持する必要があるため、アドレス制御回路(100)の構成が一層複雑化してしまう不利益がある。たとえば、図4に示すブロックアドレスカウンタ191〜193には、図5に示す回路がそれぞれ96個も設けられている。
【0022】
本発明はかかる事情に鑑みてなされたものであり、その目的は、構成をより簡易化することができるデータ配列変更装置と、このようなデータ配列装置を有する受信装置および送信装置を提供することにある。
また、本発明の他の目的は、手順をより簡易化することができるデータ配列変更方法を提供することにある。
【0023】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第1の観点のデータ配列変更装置は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更装置であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、前回データが読み出されたアドレスに上記入力データを書き込み、上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0024】
本発明の第1の観点のデータ配列変更装置によれば、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスが生成される。この生成されたアドレスに対して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理が実行される。
上記書き込み処理においては、前回データが読み出されたアドレスに上記入力データが書き込まれる。
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータが読み出される。
上記記憶領域は、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能であるため、同一割り当て番号のデータに対する書き込みアドレスおよび読み出しアドレスは、上記データ区分の1区分に相当するデータが入力されるたびに、上記方向とは逆の方向へ、少なくとも1データ分づつシフトする。
【0025】
本発明の第2の観点のデータ配列変更装置は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更装置であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0026】
本発明の第2の実施形態に係るデータ配列変更装置によれば、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスが生成される。この生成されたアドレスに対して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理が実行される。
上記書き込み処理においては、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データが書き込まれる。
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスから、データが読み出される。
上記記憶領域は、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能であるため、同一割り当て番号のデータに対する書き込みアドレスおよび読み出しアドレスは、上記データ区分の1区分に相当するデータが入力されるたびに、上記方向とは逆の方向へ、少なくとも1データ分づつシフトする。
また、上記制御情報に応じて上記遅延数が変更されても、上記記憶領域の記憶可能なデータ数は変化せず、上記書き込み処理における書き込みアドレスのシフト幅も変化しないので、遅延数変更前に上記記憶領域に書き込まれたデータを遅延数変更後に利用することが可能になる。
【0027】
本発明の第3の観点のデータ配列変更方法は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更方法であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対して、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、上記読み出し処理においては、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向に、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスをシフトさせたアドレスから、データを読み出す。
【0028】
本発明の第4の観点のデータ配列変更方法は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力する、上記遅延数の変更が可能なデータ配列変更方法であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対し、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0029】
本発明の第5の観点の受信装置は、元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段とを有し、上記データ配列変更手段は、上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、上記制御手段は、上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0030】
本発明の第6の観点の受信装置は、元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、上記復調手段で復調されるデータに含まれる制御情報に応じて上記遅延数を変更するデータ配列変更手段とを有し、上記データ配列変更手段は、上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0031】
本発明の第7の観点の送信装置は、それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段と、上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、上記データ配列変更手段は、上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、上記制御手段は、上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0032】
本発明の第8の観点の送信装置は、それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更手段と、上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、上記データ配列変更手段は、上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理において、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【0033】
【発明の実施の形態】
<第1の実施形態>
図1は、本発明の第1の実施形態に係る、ISDB−T方式の受信装置100の構成例を示すブロック図である。
受信装置100は、OFDM復調部11と、周波数デインターリーバ12と、時間デインターリーバ13と、キャリア復調部14と、内復号化部15と、外復号化部16とを有する。
OFDM復調部101は、本発明の復調手段の一実施形態である。
【0034】
(OFDM復調部11)
OFDM復調部11は、受信されたOFDM変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のキャリアデータを含むシンボルデータを順次出力する。
【0035】
ここでいうシンボルデータは、フーリエ変換処理が行われるたびに復調される所定数のキャリアデータの集まり(以降、OFDMシンボルと呼ぶ)のうち、テレビジョン放送情報や音声放送情報、データ放送情報など、伝送対象の情報に関わるキャリアデータの集まりのことである。
フーリエ変換処理で復調されるOFDMシンボルには、このシンボルデータの他に、各種の制御情報を含んだ制御信号(後述するTMCC信号の一部)や、受信信号の位相補正に用いられるパイロット信号も含まれる。
【0036】
また、ISDB−T方式では、受信方式として、送信装置から送信されるOFDM変調信号の全帯域を復調する方式(以降、広帯域方式と表記する)と、全帯域中の一部分を復調する方式(以降、狭帯域方式と表記する)とが規定されている。
詳しく述べると、ISDB−T方式の送信装置では、上述した13のデータセグメントに対してそれぞれパイロット信号や制御信号が付加され、これにより、13のOFDMセグメントが形成される。形成された13のOFDMセグメントが一括して逆フーリエ変換されることにより、OFDM変調信号が生成される。ISDB−T方式の受信装置では、広帯域方式の場合、この13のOFDMセグメントが全て復調されるのに対し、狭帯域方式の場合には、13のOFDMセグメントのうち特定の1OFDMセグメントだけが復調される。
【0037】
このため、1つのシンボルデータに含まれるデータセグメントの数は、広帯域方式と狭帯域方式とで異なる。
狭帯域方式の場合、図2に示すように、1つのシンボルデータは1つのデータセグメント(Dseg)で構成される。また、1つのデータセグメントには、nc個のキャリアデータ(CA0〜CAnc−1)が含まれる。
広帯域方式の場合、図3に示すように、1つのシンボルデータは13のデータセグメント(Dseg0〜Dseg12)で構成される。また、1つのデータセグメントには、nc個のキャリアデータ(CA0〜CAnc−1)が含まれる。
【0038】
1つのシンボルデータに含まれるキャリアデータの数Ncは、(シンボルデータ中のデータセグメント数)×(データセグメント中のキャリアデータ数nc)で算出される。
広帯域方式の場合、1シンボルデータ中のキャリアデータ数Ncは、モードに応じて以下の値になる。
モード1 … Nc=96×13=1248;
モード2 … Nc=192×13=2496;
モード3 … Nc=384×13=4992;
狭帯域方式の場合は以下の値になる。
モード1 … Nc=96;
モード2 … Nc=192;
モード3 … Nc=384;
【0039】
また、ISDB−T方式では、204のOFDMシンボルを1まとまりとするOFDMフレームが規定されており、1つのOFDMフレームによって1つのTMCC信号が伝送される。TMCC(transmission and multiplexing configuration control)信号は、後述する階層構成や各OFDMセグメントの伝送パラメータなど、受信装置の復調動作に関わる種々の情報を伝送するための信号である。それぞれのOFDMシンボルには、1ビット分のTMCC信号を伝送するためのキャリアが割り当てられており、1OFDMフレームにおいて204ビットのTMCC信号が伝送される。
このTMCC信号に含まれる時間インターリーブ・パラメータIの情報が、後述の時間デインターリーバ13において用いられる。
【0040】
(周波数デインターリーバ12)
周波数デインターリーバ12は、OFDM復調部11から出力されるシンボルデータに対し、その内部における各キャリアデータのセグメント番号およびキャリア番号の割り当てを変更する処理を行う。たとえば、周波数デインターリーバ12において入出力されるキャリアデータが、セグメント番号およびキャリア番号の割り当て順に配列されているものとすると、この割り当て変更処理によって、入力と出力におけるキャリアデータの配列が各シンボルデータの内部で変更される。
【0041】
周波数デインターリーバ12における割り当て変更処理は、送信装置の周波数インターリーバにおける割り当て変更処理に対して逆の関係を有している。すなわち、送信装置の周波数インターリーバにおいて変更されたセグメント番号およびキャリア番号の割り当てが、受信装置の周波数デインターリーバにおいて元の状態に戻される。
【0042】
(時間デインターリーバ13)
時間デインターリーバ13は、周波数デインターリーバ12から出力されるシンボルデータの各キャリアデータをセグメント番号およびキャリア番号順に入力し、入力したキャリアデータを、セグメント番号およびキャリア番号ごとに設定された遅延数だけ遅延させて、セグメント番号およびキャリア番号順に出力する。
キャリア番号iのキャリアデータに対する遅延数D_BUF(i)は、既に述べた式(2)で与えられる。式(2)における時間インターリーブ・パラメータIは、OFDM復調部11において復調されるTMCC信号に含まれる。
時間デインターリーバ13のデータ配列変更処理によって、同一のキャリア番号およびセグメント番号を有するキャリアデータが異なるシンボルデータに分散される。
【0043】
図4は、本発明の第1の実施形態に係る、データ配列変更装置としての時間デインターリーバ13の構成例を示すブロック図である。
図4の例に示す時間デインターリーバ13は、たとえばRAMなどを用いて構成される記憶部131と、制御部132とを有する。
記憶部131は、本発明の記憶手段の一実施形態である。
制御部132は、本発明の制御手段の一実施形態である。
【0044】
(記憶部131)
記憶部131は、制御部132から書き込みアドレスが与えられた場合に、周波数デインターリーバ12から入力されるキャリアデータをこの書き込みアドレスに記憶する。制御部132から読み出しアドレスが与えられた場合は、この読み出しアドレスに記憶されたキャリアデータをキャリア復調部14に出力する。
【0045】
また、記憶部131は、シンボルデータの全てのキャリア番号に対して設定された遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する。
たとえば、この記憶領域に記憶可能なデータ数は、1つのシンボルデータに含まれる全てのキャリアデータの遅延数D_BUF(i)を式(2)からそれぞれ求めて合計し、この合計値に‘1’を加えた数に設定される。
【0046】
この場合、狭帯域方式における記憶領域の記憶データ数Ndは次式のように表される。
【0047】
【数3】
Nd=D_BUF(0)+…+D_BUF(nc−1)+1 …(3)
【0048】
たとえば、狭帯域方式(すなわちデータセグメント数1)かつモード1の場合において、記憶領域の記憶データ数Ndは、それぞれの時間インターリーブ・パラメータIにおいて以下の値になる。
I=4の場合 … Nd=18241;
I=8の場合 … Nd=36481;
I=16の場合 … Nd=72961;
狭帯域方式かつモード2の場合、記憶領域の記憶データ数Ndは以下の値になる。
I=2の場合 … Nd=18241;
I=4の場合 … Nd=36481;
I=8の場合 … Nd=72961;
狭帯域方式かつモード3の場合、記憶領域の記憶データ数Ndは以下の値になる。
I=1の場合 … Nd=18241;
I=2の場合 … Nd=36481;
I=4の場合 … Nd=72961;
【0049】
一方、広帯域方式の場合は、図3に示すように、1シンボルデータ中の13のデータセグメントを最大3つの階層(A階層〜C階層)に分類し、その各階層において、上述した時間インターリーブ・パラメータIなどの伝送パラメータを個別に設定できることが、ISDB−T方式において規定されている。
したがって、広帯域方式かつモード1の場合において、時間インターリーブ・パラメータIが‘4’、‘8’および‘16’に設定されるデータセグメント数をそれぞれNS11個、NS12個およびNS13個とすると、記憶領域の記憶データ数Ndは次式のように表される。
【0050】
【数4】
Nd=Sa×NS11+Sb×NS12+Sc×NS13+1… (4)
【0051】
ただし、式(4)において、定数Sa〜Scはそれぞれ以下の値を有する。
Sa=18240;
Sb=36480;
Sc=72960;
また、データセグメント数NS11〜NS13は、
NS11+NS12+NS13=13;
の関係を満たす。
【0052】
広帯域方式かつモード2の場合において、時間インターリーブ・パラメータIが‘2’、‘4’および‘8’に設定されるデータセグメント数をそれぞれNS21個、NS22個およびNS23個とすると、記憶領域の記憶データ数Ndは次式のように表される。
【0053】
【数5】
Nd=Sa×NS21+Sb×NS22+Sc×NS23+1… (5)
【0054】
ただし、式(5)のデータセグメント数NS21〜NS23は、
NS21+NS22+NS23=13;
の関係を満たす。
【0055】
広帯域方式かつモード3の場合において、時間インターリーブ・パラメータIが‘1’、‘2’および‘4’に設定されるデータセグメント数をそれぞれNS31個、NS32個およびNS33個とすると、記憶領域の記憶データ数Ndは次式のように表される。
【0056】
【数6】
Nd=Sa×NS31+Sb×NS32+Sc×NS33+1… (6)
【0057】
ただし、式(6)のデータセグメント数NS31〜NS33は、
NS31+NS32+NS33=13;
の関係を満たす。
【0058】
(制御部132)
制御部132は、周波数デインターリーバ12からキャリアデータが入力されるたびに、入力キャリアデータを記憶部131の記憶領域へ書き込む処理、および、入力キャリアデータとセグメント番号およびキャリア番号が同一のキャリアデータをこの記憶領域から読み出す処理を実行する。
【0059】
詳しく述べると、キャリアデータの書き込み処理においては、前回キャリアデータが読み出された記憶領域のアドレスに、入力キャリアデータの書き込みを行う。
たとえば、前回のキャリアデータの読み出しアドレスをアドレスRk−1とした場合、書き込みアドレスWkは次式のように表される。
【0060】
【数7】
Wk=Rk−1 … (7)
【0061】
なお、符号kは、周波数デインターリーバ12からキャリアデータが入力されるたびに‘1’づつインクリメントされる整数を示す。
【0062】
また、キャリアデータの読み出し処理においては、入力キャリアデータのキャリア番号に対して設定された遅延数に応じたアドレス幅だけ、書き込み処理のアドレスを記憶領域の末尾方向にシフトさせたアドレスから、データの読み出しを行う。
たとえば、アドレス値‘1’ごとに1つのキャリアデータを記憶できるものとすると、書き込みアドレスWkおよび遅延数D_BUF(i)を用いて、読み出しアドレスRkは次式のように表される。
【0063】
【数8】
Rk=Wk+D_BUF(i) … (8)
【0064】
ただし、書き込みアドレスWkを遅延数D_BUF(i)だけシフトさせた後の読み出しアドレスRkが、記憶領域の末尾アドレスAmaxを越える場合は、記憶領域の先頭に戻り、超過分のアドレス幅だけ記憶領域の先頭アドレスAminを記憶領域の末尾方向にシフトさせたアドレスから、キャリアデータの読み出しを行う。
この場合、読み出しアドレスRkは次式のように表される。
【0065】
【数9】
Rk=Wk+D_BUF(i)−(Amax+1)+Amin
…(9)
ただし、Wk+D_BUF(i)≧Amax+1
【0066】
このように、制御部132は、先頭アドレスAminと末尾アドレスAmaxとを連結させたリング状のアドレス空間に対して書き込み処理および読み出し処理を行う。書き込み処理および読み出し処理においては、このリング状のアドレス空間において一定の方向にシフトするアドレスを生成する。
【0067】
上述した制御部132は、たとえば図4に示すように、計数部1321と、アドレス保持部1322と、アドレス演算部1323とを有する。
計数部1321は、本発明の計数手段の一実施形態である。
アドレス保持部1322は、本発明のアドレス保持手段の一実施形態である。アドレス演算部1323は、本発明のアドレス演算手段の一実施形態である。
【0068】
計数部1321は、周波数デインターリーバ12からの入力キャリアデータDinを計数し、シンボルデータの先頭のキャリアデータが入力されるたびにこの計数値を初期化する。
キャリアデータの計数は、たとえば、キャリアデータの入力タイミングに同期した図示しないクロック信号を計数することにより行う。
計数値の初期化タイミングは、たとえば、TMCC信号に含まれるOFDMフレームの同期信号に基づいて決定する。すなわち、TMCC信号に含まれる情報(受信方式およびモードの情報)によって各シンボルデータ中のキャリアデータ数は決定されるので、同期信号に基づいてOFDMフレームの先頭タイミングが決定されると、キャリアデータ数の計数値から、各シンボルデータの先頭タイミング、すなわち初期化タイミングを決定することができる。
【0069】
アドレス保持部1322は、アドレス演算部1323において演算された読み出しアドレス、たとえば式(8)または式(9)に基づいて算出された読み出しアドレスRkを保持する。この保持したアドレスが、次に入力されるキャリアデータの書き込みアドレスとして用いられる。
【0070】
アドレス演算部1323は、計数部1321の計数値に応じて、記憶部131に対する書き込みアドレスおよび読み出しアドレスを演算する処理を行う。
すなわち、アドレス保持部1322に保持された前回の読み出しアドレスRk−1を、新たな入力キャリアデータの書き込みアドレスWkとして出力する。
また、この書き込みアドレスWkに、計数部1321の計数値に応じた増分値を加算して、この加算結果を新たな読み出しアドレスRkとして出力する。ただし、この加算結果が記憶領域の末尾アドレスAmaxを越える場合は、超過分を先頭アドレスAminに加算して、この加算結果を新たな読み出しアドレスRkとして出力する。
【0071】
なお、読み出しアドレスRkを演算する際に書き込みアドレスWkに加算される増分値は、次のように求めることができる。
計数部1321の計数値は、入力キャリアデータDinのシンボルデータ先頭部からの順番に相当し、この順番は、入力キャリアデータDinのセグメント番号およびキャリア番号と対応している。したがって、この計数値から、入力キャリアデータDinのセグメント番号およびキャリア番号を一意に決定することができる。セグメント番号が決定すると、当該セグメント番号における時間インターリーブ・パラメータIをTMCC信号の情報に基づいて決定することができる。この時間インターリーブ・パラメータIとキャリア番号とを用いて、式(2)の遅延数D_BUF(i)に相当するアドレスの増分値を求めることができる。
以上が、時間デインターリーバ13の説明である。
【0072】
(キャリア復調部14)
キャリア復調部14は、時間デインターリーバ13から出力されるキャリアデータに対して、TMCC信号で指定された所定の復調処理を行う。すなわち、DQPSK(differential quadrature phase shift keying)、QPSK(quadrature phase shift keying)、16QAM(quadrature amplitude modulation)または64QAMのうち、TMCC信号で指定された変調方式に対応する復調処理を行う。これにより、それぞれのキャリアデータが、復調処理に応じた所定データ長のビット列に変換される。
【0073】
なお、広帯域方式の場合は、時間デインターリーバ13から出力されるシンボルデータを階層ごとに分割し、分割したそれぞれの階層において、TMCC信号に応じた復調処理を実行する。
【0074】
(内復号化部15)
内復号化部15は、キャリア復調部14から出力される復調処理後のビット列に対して、送信装置における一連の内符号化処理(畳み込み符号化処理、バイト・インターリーブ、エネルギー拡散処理など)に対応した復号化処理を行う。
詳しく述べると、まず、復調処理後のビット列に対して、TMCC信号で指定される畳み込み符号化率に応じたデータ挿入処理(デパンクチャー処理)を実行する。次いで、このデパンクチャー処理後のビット列に対して所定のパケット再生処理を行い、TSパケット(transport stream packet)に対応した所定データ長のパケットを順次再生する。その後、再生したパケットに対して、ビタビ復号化処理を行う。さらに、この復号後のパケットに対して、送信装置におけるバイト・インターリーブに対応したバイト単位のデータ配列変更並処理(バイト・デインターリーブ)、および、送信装置におけるエネルギー拡散処理に対応した擬似ランダム系列との排他的論理和演算を実行する。
【0075】
なお、広帯域方式の場合は、復調処理されたビット列がキャリア復調部14から階層ごとに出力される。内復号化部15は、これらのビット列に対して、上述した畳み込み符号化率に応じたデパンクチャー処理、バイト・デインターリーブ、および擬似ランダム系列との排他的論理和演算を、階層ごとに実行する。
【0076】
(外復号化部16)
外復号化部16は、内復号化部15から出力されるパケットに対して、送信装置におけるリードソロモン符号を用いた外符号化処理に対応した復号化処理を行う。この復号化処理により、内復号化部15からのパケットに付加されたパリティ部が除かれて、TSパケットが再生される。
【0077】
次に、上述した構成を有する図1に示す受信装置100の動作について、時間インターリーバ13の働きを中心に説明する。
【0078】
受信されたOFDM変調信号は、OFDM復調部11において復調され、それぞれキャリア番号を割り当てられた複数のキャリアデータを含むシンボルデータが順次出力される。また、1OFDMフレームごとに1つのTMCC信号が復調される。
【0079】
周波数デインターリーバ12では、OFDM復調部11から出力されるそれぞれのシンボルデータの内部において、各キャリアデータのセグメント番号およびキャリア番号の割り当てが変更される。これにより、送信装置の周波数インターリーバにおいてなされたセグメント番号およびキャリア番号の割り当ての変更が元に戻される。
【0080】
この周波数デインターリーバ12から出力されるシンボルデータは、時間デインターリーバ13に順次入力される。シンボルデータ中の各キャリアデータは、そのセグメント番号およびキャリア番号順に、たとえばセグメント番号およびキャリア番号が小さい順に、時間デインターリーバ13へ入力される。
【0081】
時間インターリーバ13に入力されたキャリアデータは、制御部132により指定される記憶部131のアドレスに書き込まれる。次いで、この入力キャリアデータと同一キャリア番号のキャリアデータが、制御部132により指定される記憶部131のアドレスから読み出される。
【0082】
図5は、時間インターリーバ13における記憶部131のアドレス空間を図解した図である。なお図5では、説明を容易にするために、受信方式が狭帯域方式の場合(すなわちデータセグメント数が1の場合)の例を図解している。
図5(A)〜(C)に示すように、制御部132によってアクセスされる記憶部131の記憶領域はリング状のアドレス空間を有している。キャリアデータの書き込みアドレス/読み出しアドレスは、図5の例では右回りの方向に順次移動する。
【0083】
図5(A)〜(C)におけるリングの大きさの違いは、アドレス空間の記憶データ数Ndの違いを示している。
たとえば狭帯域方式において、アドレス空間の記憶データ数Ndは、いずれのモードにおいても時間インターリーブ・パラメータが最大値Imaxのときに‘72961’となり、最大値Imaxの半分のときに‘36481’、最大値Imaxの4分の1のときに‘18241’となる。
【0084】
図6は、制御部132による書き込み処理および読み出し処理を説明するための図である。
時間デインターリーバ13では、新たなキャリアデータが1つ入力されるたびにキャリアデータの書き込み処理および読み出し処理が行われる。すなわち、キャリアデータの入力のたびに、書き込み処理と読み出し処理とが一組の処理として実行される。
たとえば図6に示すように、キャリアbのデータが入力された場合には書き込み処理▲1▼および読み出し処理▲2▼が実行され、キャリアcのデータが入力された場合には書き込み処理▲3▼および読み出し処理▲4▼が実行される。
【0085】
新たに入力されたキャリアデータは、前回のキャリアデータ入力時に実行された読み出し処理における読み出しアドレスにそのまま書き込まれる。
たとえば図6の例において、キャリアcのデータが新たに入力された場合には、前回キャリアbのデータが入力された際の読み出し処理▲2▼においてデータが読み出されたアドレスに、入力されたキャリアbのデータが書き込まれる(書き込み処理▲3▼)。
【0086】
この書き込み処理に続く読み出し処理においては、入力されたキャリアデータのキャリア番号iに対して設定された遅延数D_BUF(i)に応じたアドレス幅だけ、書き込み処理のアドレスを記憶領域の末尾方向(図5の例では右回り方向に)シフトさせたアドレスから、データの読み出しが行われる。
書き込みアドレスから読み出しアドレスへのアドレス移動により、遅延数D_BUF(i)に相当する数のキャリアデータが読み飛ばされる。後述するように、この読み飛ばしが行われる記憶領域には、入力キャリアデータと同一キャリア番号のキャリアデータが記憶される。
【0087】
図6(A)〜(C)において、書き込みアドレスと読み出しアドレスとの距離の違いは、同一キャリア番号iに対する遅延数D_BUF(i)の違いを示している。時間インターリーブ・パラメータIが最大値Imaxの場合に遅延数D_BUF(i)が最大となり、時間インターリーブ・パラメータIが最大値Imaxの1/2、1/4になると、これに比例して遅延数D_BUF(i)も1/2、1/4になる。
【0088】
ところで、式(7)の読み出しアドレスは、式(6)を用いて次式のように表される。
【0089】
【数10】
Rk=Rk−1+D_BUF(i) … (10)
【0090】
ここで、式(10)において
k=i;
が成立し、キャリア番号iが‘0’のとき、
W0=R−1=Amin(記憶領域の先頭アドレス);
が成立するものとする。
このとき、シンボルデータの末尾のキャリア番号(nc−1)における読み出しアドレスRnc−1は、次式のように表される。
【0091】
【数11】
Rnc−1=Amin+D_BUF(i)+…+D_BUF(nc−1)…(11)
【0092】
また、記憶領域の末尾アドレスAmaxは、先頭アドレスAminおよび記憶データ数Ndを用いて次式のように表される。
【0093】
【数12】
Amax=Amin+Nd−1…(12)
【0094】
式(3)を式(12)に代入すると、次式が成立する。
【0095】
【数13】
【0096】
式(13)から分かるように、シンボルデータの末尾のキャリアデータが入力された際の読み出しアドレスRnc−1は、記憶領域の末尾アドレスAmaxと等しくなる。次に入力されるシンボルデータの先頭のキャリアデータは、この末尾アドレスAmaxに書き込まれる。
すなわち、キャリア番号0のキャリアデータの書き込みアドレスが、リング状のアドレス空間において1データ分だけ左回り方向に移動したことになる。以降に続く書き込み/読み出しアドレスも、同様に、それぞれ1データ分だけ左回り方向に移動する。
【0097】
このように、同一キャリア番号のキャリアデータに対する書き込み/読み出しアドレスは、1シンボルデータ分のキャリアデータが入力されるたびに、リング状のアドレス空間において、1データ分づつ左回りに移動する。
【0098】
たとえば、狭帯域方式かつモード2で、時間インターリーブ・パラメータIが‘8’、先頭アドレスAminが‘0’、末尾アドレスAmaxが‘72960’とする。この場合、キャリアデータが
0,1,2,…,191,0,1,…
というキャリア番号順で入力されたとき、書き込みアドレスは、
0,760,1480,…,72928,72960,759,…
となり、読み出しアドレスは、
760,1480,2160,…,72960,759,1479,…
となる。
【0099】
1シンボルデータの入力ごとに、書き込み/読み出しアドレスが1データ分づつ左回りに移動することから、記憶部131に書き込まれたデータは、遅延数D_BUF(i)に相当する数のシンボルデータが入力された後で、記憶部131から読み出されることになる。
言い換えると、この遅延数D_BUF(i)に相当する数のキャリアデータがキャリア番号ごとに記憶部131に一旦保持され、先に保持されたものから順に読み出されることになる。したがって、図11および図12に示した時間デインターリーバと同様な機能が実現される。
【0100】
なお、上述の説明では、理解を容易にするために狭帯域方式を例として挙げているが、広帯域方式でも動作は同様である。すなわち、広帯域方式では、1シンボルデータ中に複数のデータセグメントが存在するが、各キャリア番号に対して遅延数がそれぞれ規定されていることについては狭帯域方式と変わりはないので、狭帯域方式と同様な時間デインターリーブが実現される。
ただし、データセグメントごとに時間インターリーブ・パラメータIが異なる場合があるので、アドレス演算部1323ではこのパラメータの違いに応じた演算を行う必要がある。
【0101】
上述した時間インターリーバ13においてシンボルデータ間のデータ配列変更処理が行われたあと、キャリア復調部14において、TMCC信号で指定された所定の復調処理が行われ、内復号化部15において、ビタビ復号化処理などの一連の内符号化処理が行われる。さらに、外復号化部16においてリードソロモン符号を用いた外符号化処理に対応した復号化処理が行われ、TSパケットが再生される。
【0102】
以上説明したように、図4に示す時間デインターリーバ13によれば、図11および図12に示す装置と同様なデータ配列変更処理が可能である。また、記憶部131に対するキャリアデータの書き込みアドレスは、前回の読み出しアドレスをそのまま利用することができ、読み出しアドレスは、キャリア番号に応じた増分値を書き込みアドレスに加算するだけ簡単に算出できるので、特許文献1に記載された装置と比べてアドレス制御部の構成を非常に簡易化することができる。
したがって、このような時間デインターリーバ13を用いることにより、受信装置の構成を簡略化することができる。
【0103】
<第2の実施形態>
次に、本発明の第2の実施形態について述べる。
第2の実施形態に係る受信装置では、たとえば、図1に示す時間インターリーバ13が、次に述べる時間インターリーバ13Aに変更される。
【0104】
図7は、本発明の第2の実施形態に係る、データ配列変更装置としての時間デインターリーバ13Aの構成例を示すブロック図である。
図7の例に示す時間デインターリーバ13は、記憶部131Aと、制御部132Aとを有する。
【0105】
(記憶部131A)
記憶部131Aは、制御部132Aからの制御に応じてキャリアデータの書き込み/読み出し処理を行う点で、図4に示す記憶部131と同様である。
ただし、図4に示す記憶部131では、時間インターリーブ・パラメータIに応じて記憶部131の記憶データ数が変化していたが、記憶部131Aでは一定になる。
すなわち、記憶部131Aは、シンボルデータの全てのキャリア番号に対して設定された遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する。
たとえば、狭帯域方式において、記憶領域の記憶データ数Ndは次式のようになる。
【0106】
【数14】
【0107】
ただし、関数D_BUFmax(i)は、キャリア番号iに対して設定される最大の遅延数を示し、次式で表される。
【0108】
【数15】
D_BUFmax(i)=Imax×{95−(i×5)mod 96}…(15)
【0109】
また、広帯域方式において、記憶領域の記憶データ数Ndは次式のようになる。
【0110】
【数16】
Nd=Sc×13+1=948481 …(16)
【0111】
(制御部132A)
制御部132Aは、制御部132と同様に、周波数デインターリーバ12からキャリアデータが入力されるたびに、入力キャリアデータを記憶部131Aへ書き込む処理、および、記憶部131Aから同一キャリア番号のキャリアデータを読み出す処理を実行する。
ただし、書き込みアドレスおよび読み出しアドレスの算出方法において、制御部132と異なる。
【0112】
詳しく述べると、キャリアデータの書き込み処理においては、入力されたキャリアデータのキャリア番号iに対して設定された最大の遅延数D_BUFmax(i)に応じたアドレス幅だけ、前回データが書き込まれた記憶領域のアドレスを記憶領域の末尾方向にシフトさせたアドレスに、入力されたキャリアデータを書き込む。
たとえば、アドレス値‘1’ごとに1つのキャリアデータを記憶できるものとすると、キャリアデータの書き込みアドレスWkに対して、次回の書き込みアドレスWk+1は次式のように表される。
【0113】
【数17】
Wk+1=Wk+D_BUFmax(i) …(17)
【0114】
また、キャリアデータの読み出し処理においては、入力されたキャリアデータのキャリア番号iに対して設定された遅延数D_BUF(i)に応じたアドレス幅だけ、書き込みアドレスを記憶領域の末尾方向にシフトさせたアドレスからデータを読み出す。
たとえば、入力キャリアデータのキャリア番号iおよび書き込みアドレスWkを用いて、読み出しアドレスRkは次式のように表される。
【0115】
【数18】
Rk=Wk+D_BUF(i) … (18)
【0116】
ただし、式(17)に示すように、書き込みアドレスWkを遅延数D_BUFmax(i)だけシフトさせた後の書き込みWk+1アドレスが、上述した記憶データ数Ndを有する記憶領域の末尾アドレスAmaxを越える場合は、記憶領域の先頭に戻り、超過分のアドレス幅だけ記憶領域の先頭アドレスAminを記憶領域の末尾方向にシフトさせたアドレスに、キャリアデータの書き込みを行う。
この場合、書き込みアドレスRkは次式のように表される。
【0117】
【数19】
Wk+1=Wk+D_BUFmax(i)−(Amax+1)+Amin…(19)
ただし、Wk+D_BUFmax(i)≧Amax+1
【0118】
同様に、式(18)の読み出しアドレスRkが末尾アドレスAmaxを越える場合、読み出しアドレスRkは次式で表される。
【0119】
【数20】
Rk=Wk+D_BUF(i)−(Amax+1)+Amin…(20)
ただし、Rk+D_BUF(i)≧Amax+1
【0120】
したがって、制御部132Aは、制御部132と同様に、先頭アドレスAminと末尾アドレスAmaxとを連結させたリング状のアドレス空間において一定の方向にシフトする書き込みアドレス/読み出しアドレスを生成する。
【0121】
上述した制御部132Aは、たとえば図7に示すように、計数部1321と、アドレス保持部1325と、第1アドレス演算部1326と、第2アドレス演算部1327と、選択部1327とを有する。ただし、図4と図7の同一符号は同一の構成要素を示す。
第1アドレス演算部1325は、本発明の第1のアドレス演算手段の一実施形態である。
第2アドレス演算部1326は、本発明の第2のアドレス演算手段の一実施形態である。
選択部1327は、本発明の選択手段の一実施形態である。
【0122】
アドレス保持部1324は、第1アドレス演算において演算された書き込みアドレス、たとえば式(17)または式(19)に基づいて算出された書き込みアドレスWkを保持する。
【0123】
第1アドレス演算部1323は、計数部1321の計数値に応じて、記憶部131に対する書き込みアドレスを演算する処理を行う。
すなわち、アドレス保持部1324に保持された前回の書き込みアドレスWkに、計数部1321の計数値に応じた増分値(第1の増分値)を加算して、この加算結果を新たな入力キャリアデータの書き込みアドレスWk+1として出力する。ただし、この加算結果が記憶領域の末尾アドレスAmaxを越える場合は、超過分を先頭アドレスAminに加算して、この加算結果を新たな書き込みアドレスWkとして出力する。
【0124】
第2アドレス演算部1326は、計数部1321の計数値に応じて、記憶部131Aに対する読み出しアドレスを演算する処理を行う。
すなわち、第1アドレス演算部1323において演算された書き込みアドレスWkに、計数部1321の計数値に応じた増分値(第2の増分値)を加算して、この加算結果を新たな読み出しアドレスRkとして出力する。ただし、この加算結果が記憶領域の末尾アドレスAmaxを越える場合は、超過分を先頭アドレスAminに加算して、この加算結果を新たな読み出しアドレスRkとして出力する。
【0125】
なお、第1アドレス演算部1325における第1の増分値は、式(17)における遅延数D_BUFmax(i)に応じた値を有し、第2アドレス演算部1326における第1の増分値は、式(18)における遅延数D_BUF(i)に応じた値を有する。これらの遅延数は、いずれも、キャリアデータのセグメント番号およびキャリア番号に応じて決定されるので、計数部1321の計数値に基づいて何れも決定することができる。したがって、第1の増分値および第2の増分値は、何れも計数部1321の計数値から算出可能である。
【0126】
次に、上述した構成を有する時間インターリーバ13Aの動作を説明する。
図8(A)は、時間インターリーブ・パラメータIが最大値Imaxの場合のアドレス空間を示す。なお図8では、説明を容易にするために、受信方式が狭帯域方式の場合(すなわちデータセグメント数が1の場合)の例を図解している。
時間インターリーブ・パラメータIが最大値Imaxの場合、式(18)または(20)の遅延数D_BUF(i)が遅延数D_BUFmax(i)と等しくなり、読み出しアドレスRkと書き込みアドレスWk+1とが等しくなる。すなわち、式(17)〜(20)は式(7)〜(9)と等価になる。
また、遅延数D_BUF(i)が遅延数D_BUFmax(i)と等しくなることから、式(3)と式(14)も等価になる。
したがって、時間インターリーブ・パラメータIが最大値Imaxの場合、図8(A)に示すように、図4および図7に示す時間デインターリーバの動作は等しくなる。
【0127】
図9(A)は、時間インターリーブ・パラメータIが最大値Imaxの場合における書き込み処理および読み出し処理を説明するための図である。
図9(A)に示すように、キャリアデータbの入力時における読み出し処理▲2▼と、キャリアデータbに続くキャリアデータcの書き込み処理▲3▼とが同一のアドレスで行われている。
【0128】
一方、図8(B)および(C)は、時間インターリーブ・パラメータIが最大値Imaxの1/2および1/4の場合のアドレス空間をそれぞれ示す。
時間インターリーブ・パラメータIが最大値Imaxより小さくなると、式(17)および式(18)を比較しても分かるように、
Wk+1 > Rk;
が成立する。すなわち、読み出しアドレスRkは、常に書き込みアドレスWk+1より小さくなる。
【0129】
図9(B)および(C)は、時間インターリーブ・パラメータIが最大値Imaxの1/2および1/4の場合における書き込み処理および読み出し処理を説明するための図である。
図9(B)および(C)に示すように、時間インターリーブ・パラメータIが最大値Imaxの1/2、1/4になると、遅延数D_BUF(i)が遅延数D_BUFmax(i)の1/2、1/4になるため、読み出しアドレスRkは、書き込みアドレスWk+1と書き込みアドレスWkとの中間に設定される。
【0130】
ただし、図8(A)〜(C)に示すように記憶領域の記憶データ数Ndは常に一定であり、また式(17)および(19)からも分かるように書き込みアドレスの移動量も一定であることから、時間インターリーブ・パラメータIが最大値Imaxより小さい場合においても、時間インターリーブ・パラメータIが最大値Imaxの場合と同様に、書き込みアドレスの左回りの移動が起こる。
すなわち、時間インターリーブ・パラメータIの値によらず、同一キャリア番号のキャリアデータに対する書き込みアドレスは、1シンボルデータ分のキャリアデータが入力されるたびに、リング状のアドレス空間において、1データ分づつ左回りに移動する。
【0131】
また、式(18)および(20)に示すように、読み出しアドレスは書き込みアドレスを同一値の遅延数D_BUF(i)だけシフトさせた値に設定されるので、読み出しアドレスについてもアドレスの左回りの移動が起こる。
【0132】
たとえば、狭帯域方式かつモード2で、先頭アドレスAminが‘0’、末尾アドレスAmaxが‘72960’とする。この場合、キャリアデータが
0,1,2,…,191,0,1,…
というキャリア番号順で入力されたとき、書き込みアドレスは、時間インターリーブ・パラメータIによらず、
0,760,1480,…,72928,72960,759,…
となる。これに対し読み出しアドレスは、
I=2のとき、
190,940,1650,…,72936,189,939,…
I=4のとき、
380,1120,1820,…,72944,379,1119,…
I=8のとき、
760,1480,2160,…,72960,759,1479,…
となる。
【0133】
1シンボルデータの入力ごとに、書き込み/読み出しアドレスが1データ分づつ左回りに移動することから、記憶部131Aに書き込まれたデータは、遅延数D_BUF(i)に相当する数のシンボルデータが入力された後で、記憶部131Aから読み出されることになる。
言い換えると、この遅延数D_BUF(i)に相当する数のキャリアデータがキャリア番号ごとに記憶部131Aに一旦保持され、先に保持されたものから順に読み出されることになる。したがって、図11および図12に示した時間デインターリーバ置と同様な機能が実現される。
【0134】
なお、上述の説明では、理解を容易にするために狭帯域方式を例として挙げているが、広帯域方式でも動作は同様である。
【0135】
以上説明したように、図7に示す時間デインターリーバ13Aによれば、図4に示す時間デインターリーバ13と同様に、特許文献1に記載された装置と比べてアドレス制御部の構成を非常に簡易化することができる。
【0136】
また、図7に示す時間デインターリーバ13Aによれば、記憶領域の記憶データ数Ndが、時間インターリーブ・パラメータIの最大値Imaxにおける値、すなわち、各キャリアデータの遅延数が最大に設定される場合の値に固定されており、時間インターリーブ・パラメータIがこれより小さくなっても、記憶データ数Ndは一定に保たれる。加えて、記憶領域に対するキャリアデータの書き込み処理では、常に、時間インターリーブ・パラメータIの最大値Imaxにおける処理が行われる。すなわち、記憶領域に記憶されているキャリアデータの状態は、時間インターリーブ・パラメータIの値によらず同じであり、単に読み出しアドレスを調節するだけで、各キャリアデータの遅延数を調節している。
したがって、たとえば、時間インターリーブ・パラメータIの値が処理の途中で変更された場合、図4に示す時間デインターリーバでは初めから処理をやり直す必要が生じるが、図7に示す時間デインターリーバによれば、記憶領域に残っているキャリアデータをそのまま用いることができるので、処理時間の短縮を図ることができる。
【0137】
<第3の実施形態>
次に、本発明の第3の実施形態について述べる。
第3の実施形態では、本発明に係る時間インターリーバが送信装置に適用される。
【0138】
図10は、本発明の第3の実施形態に係る、ISDB−T方式の送信装置200の構成の一例を示すブロック図である。
送信装置200は、TS再多重部21と、外符号化部22と、内符号化部23と、キャリア変調部24と、時間インターリーバ25と、周波数インターリーバ26と、OFDM変調部27とを有する。
OFDM変調部27は、本発明の変調手段の一実施形態である。
【0139】
TS再多重部21は、複数のTSパケットを多重化して、OFDMフレームに対応した多重フレームを形成する。
【0140】
外符号化部22は、TS再多重部21において多重化されたTSパケットに対して、リードソロモン符号を用いた符号化処理を行う。
【0141】
内符号化部23は、外符号化部22において符号化された多重フレームの各TSパケットを階層に分割し、分割した各階層において、それぞれ定められた伝送パラメータによる内符号化処理(エネルギー変換処理、遅延補正処理、バイト・インターリーブ、畳み込み符号化処理)を行う。
【0142】
キャリア変調部24は、内符号化部23において符号化されたデータに対して、階層ごとに定められた変調方式でキャリア変調を行い、各階層を合成する。これにより、図3に示した構造を有するシンボルデータが生成される。
【0143】
時間インターリーバ25は、キャリア変調部24から出力されるシンボルデータに対して、時間インターリーブを行う。
時間インターリーバ25は、たとえば図4に示す時間デインターリーバ13や図7に示す時間デインターリーバ13Aと同様な構成を有しており、これと同様な動作によって、データ配列変換処理を行う。ただし、時間デインターリーバにおける遅延数D_BUF(i)は、式(1)に示す遅延数I_BUF(i)に変更される。
【0144】
周波数インターリーバ26は、時間インターリーバ25から出力されるシンボルデータに対して、その内部における各キャリアデータのセグメント番号およびキャリア番号の割り当てを変更する処理を行う。
【0145】
OFDM変調部27は、周波数インターリーバ26から出力されるシンボルデータに対してそれぞれパイロット信号やTMCC信号などを付加したOFDMシンボルを形成し、これに逆フーリエ変換を行って、OFDM変調信号を生成する。
【0146】
上述した構成を有する送信装置によれば、TS再多重部21において、TSパケットの多重化処理が行われ、外符号化部22において、この多重化されたTSパケットに対するリードソロモン符号を用いた符号化処理が行われる。
【0147】
内符号化部23では、外符号化部22において符号化された多重フレームの各TSパケットが階層分割され、分割された各階層において、それぞれ定められた伝送パラメータによる内符号化処理が行われる。この符号化されたデータに対し、キャリア変調部24において、階層ごとに指定された変調方式のキャリア変調が行われる。キャリア変調の後、階層ごとに分割されたデータが合成され、図3に示す構造のシンボルデータが形成される。
【0148】
キャリア変調部24から出力されるシンボルデータは、時間インターリーバ25に入力され、第1または第2の実施形態において述べた時間デインターリブと同様な動作により、キャリアデータの配列を変更される。
【0149】
時間インターリーバ25から出力されるシンボルデータは、さらに、周波数インターリーバ26において各キャリアデータのセグメント番号およびキャリア番号の割り当てを変更される。
そしてOFDM変調部27において、周波数インターリーバ26からのシンボルデータにパイロット信号やTMCC信号などの制御情報を付加されて逆フーリエ変換され、OFDM変調信号が生成される。
【0150】
以上説明したように、図4に示す時間デインターリーバ13や図7に示す時間デインターリーバ13Aと同様な構成を有した時間インターリーバ25を用いて、ISDB−T方式の送信装置を実現することができる。したがって、送信装置の構成を簡易化することができる。
【0151】
なお、本発明は上述した実施形態に限定されない。
たとえば、上述した各実施形態においては、ISDB−T方式の受信装置や送信装置が例として説明されているが、本発明はこれに限定されず、インターリーブ/デインターリブを行う他の種々の受信装置や送信装置にも本発明を適用することが可能である。
【0152】
【発明の効果】
本発明によれば、構成をより簡易化することができるデータ配列変更装置と、このようなデータ配列装置を有する受信装置および送信装置を提供することができる。
また、手順をより簡易化することができるデータ配列変更方法を提供することができる。
【図面の簡単な説明】
【図1】本発明に係るISDB−T方式の受信装置の構成例を示すブロック図である。
【図2】シンボルデータの構造を図解した第1の図である。
【図3】シンボルデータの構造を図解した第2の図である。
【図4】本発明の第1の実施形態に係る、データ配列装置としての時間デインターリーバの構成例を示すブロック図である。
【図5】図4に示す時間インターリーバにおける記憶部のアドレス空間を図解した図である。
【図6】図4に示す時間インターリーバにおける書き込み処理および読み出し処理を説明するための図である。
【図7】本発明の第2の実施形態に係る、データ配列変更装置としての時間デインターリーバの構成例を示すブロック図である。
【図8】図7に示す時間インターリーバにおける記憶部のアドレス空間を図解した図である。
【図9】図7に示す時間インターリーバにおける書き込み処理および読み出し処理を説明するための図である。
【図10】本発明の第3の実施形態に係る、ISDB−T方式の送信装置の構成の一例を示すブロック図である。
【図11】ISDB−T方式における時間インターリーバ/時間デインターリーバの概要を説明するための図である。
【図12】時間インターリーバ/時間デインターリーバに含まれるバッファ装置の概要を説明するための図である。
【符号の説明】
11…OFDM復調部、12…周波数デインターリーバ、13,13A…時間デインターリーバ、131,131A…記憶部、132,132A…制御部、1321…計数部、1322,1324…アドレス保持部、1323…アドレス演算部、1325…第1アドレス演算部、1326…第2アドレス演算部、1327…選択部、14…キャリア復調部、15…内復号化部、16…外復号化部、21…TS再多重部、22…外符号化部、23…内符号化部、24…キャリア変調部、25…時間インターリーバ、26…周波数インターリーバ、27…OFDM変調部
Claims (12)
- それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更装置であって、
上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、
上記制御手段は、
上記書き込み処理において、前回データが読み出されたアドレスに上記入力データを書き込み、
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
データ配列変更装置。 - 上記制御手段は、
上記入力データを計数し、上記データ区分の先頭のデータが入力されるたびに計数値を初期化する計数手段と、
上記読み出し処理のアドレスを保持するアドレス保持手段と、
上記アドレス保持手段に保持された前回の読み出しアドレスを新たな入力データの書き込みアドレスとして出力し、当該書き込みアドレスに上記計数手段の計数値に応じた増分値を加算して、当該加算結果を新たな読み出しアドレスとして出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して、当該加算結果を新たな読み出しアドレスとして出力するアドレス演算手段とを含む、
請求項1に記載のデータ配列変更装置。 - それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更装置であって、
上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、
上記制御手段は、
上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
データ配列変更装置。 - 上記制御手段は、
上記入力データを計数し、上記データ区分の先頭のデータが入力されるたびに計数値を初期化する計数手段と、
上記書き込み処理のアドレスを保持するアドレス保持手段と、
上記計数手段の計数値に応じた第1の増分値を、上記アドレス保持手段に保持された前回の書き込みアドレスに加算して出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して出力する第1のアドレス演算手段と、
上記計数手段の計数値に応じた第2の増分値を、上記第1のアドレス演算手段から出力されるアドレスに加算して出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して出力し、上記制御情報に応じて上記第2の増分値を変更する第2のアドレス演算手段と、
上記書き込み処理においては上記第1のアドレス演算手段の出力アドレスを選択し、上記読み出し処理においては上記第2のアドレス演算手段の出力アドレスを選択し、選択したアドレスを上記記憶手段に供給する選択手段とを含む、
請求項3に記載のデータ配列変更装置。 - それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更方法であって、
上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対して、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、
上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
データ配列変更方法。 - それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力する、上記遅延数の変更が可能なデータ配列変更方法であって、
上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対し、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、
上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
データ配列変更方法。 - 元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、
上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、
上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段とを有し、
上記データ配列変更手段は、
上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、
上記制御手段は、
上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、
上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
受信装置。 - 上記制御手段は、
上記入力データを計数し、上記シンボルデータの先頭のデータが入力されるたびに計数値を初期化する計数手段と、
上記読み出し処理のアドレスを保持するアドレス保持手段と、
上記アドレス保持手段に保持された前回の読み出しアドレスを新たな入力データの書き込みアドレスとして出力し、当該書き込みアドレスに上記計数手段の計数値に応じた増分値を加算して、当該加算結果を新たな読み出しアドレスとして出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して、当該加算結果を新たな読み出しアドレスとして出力するアドレス演算手段とを含む、
請求項7に記載の受信装置。 - 元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、
上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、
上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、上記復調手段で復調されるデータに含まれる制御情報に応じて上記遅延数を変更するデータ配列変更手段とを有し、
上記データ配列変更手段は、
上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、
上記制御手段は、
上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、
上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
受信装置。 - 上記制御手段は、
上記入力データを計数し、上記シンボルデータの先頭のデータが入力されるたびに計数値を初期化する計数手段と、
上記書き込み処理のアドレスを保持するアドレス保持手段と、
上記計数手段の計数値に応じた第1の増分値を、上記アドレス保持手段に保持された前回の書き込みアドレスに加算して出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して出力する第1のアドレス演算手段と、
上記計数手段の計数値に応じた第2の増分値を、上記第1のアドレス演算手段から出力されるアドレスに加算して出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して出力し、上記制御情報に応じて上記第2の増分値を変更する第2のアドレス演算手段と、
上記書き込み処理においては上記第1のアドレス演算手段の出力アドレスを選択し、上記読み出し処理においては上記第2のアドレス演算手段の出力アドレスを選択し、選択したアドレスを上記記憶手段に供給する選択手段とを含む、
請求項9に記載の受信装置。 - それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段と、
上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、
上記データ配列変更手段は、
上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、
上記制御手段は、
上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、
上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
送信装置。 - それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更手段と、
上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、
上記データ配列変更手段は、
上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも1データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、
上記制御手段は、
上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、
上記読み出し処理において、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
送信装置。
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JP2002378544A JP2004214735A (ja) | 2002-12-26 | 2002-12-26 | データ配列変更装置とその方法、ならびに、受信装置および送信装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007215067A (ja) * | 2006-02-13 | 2007-08-23 | Sony Corp | 復調装置および方法、並びにプログラム |
JP2007318330A (ja) * | 2006-05-24 | 2007-12-06 | Fujitsu Ltd | Ofdm受信装置及びofdm受信方法 |
CN111245447A (zh) * | 2020-02-28 | 2020-06-05 | 武汉虹信通信技术有限责任公司 | 一种基于fpga的天线数据交织和解交织方法 |
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2002
- 2002-12-26 JP JP2002378544A patent/JP2004214735A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007215067A (ja) * | 2006-02-13 | 2007-08-23 | Sony Corp | 復調装置および方法、並びにプログラム |
US7852241B2 (en) | 2006-02-13 | 2010-12-14 | Sony Corporation | Demodulating apparatus, demodulating method, and computer-readable medium |
JP2007318330A (ja) * | 2006-05-24 | 2007-12-06 | Fujitsu Ltd | Ofdm受信装置及びofdm受信方法 |
CN111245447A (zh) * | 2020-02-28 | 2020-06-05 | 武汉虹信通信技术有限责任公司 | 一种基于fpga的天线数据交织和解交织方法 |
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