CN103389949B - 一种数据重排方法及装置 - Google Patents

Abstract

本发明提供了一种数据重排装置，包括前级处理模块、缓存模块、后级处理模块和地址控制模块，该装置还包括写地址转换模块和读地址转换模块.本发明相对于现有技术的乒乓缓存，可以节省一半的RAM，并且RAM的读写操作易控制，只需通过对实际的写入地址进行简单转换就能完成新地址的生成，并且地址生成操作具有规律性，结构规则很适合FPGA的操作灵活的特点。

Description

一种数据重排方法及装置

技术领域

本发明涉及移动通信技术领域，尤其涉及一种数据重排方法及装置。

背景技术

在LTE系统中，常会遇到需要将数据重新排列的场景，也就是将多个数据流由串行改为交织排列，或者由交织排列改为串行排列。例如，在基带处理板中，对一个小区8天线的数据作快速傅立叶变换(FFT)操作是串行实现的，而在后续的Ir接口上的数据传输格式是按照天线数据交织传送的，这样就需要对数据的传输格式进行改变，也就需要利用现场可编程门阵列(FPGA)中的随机存储器(RAM，random access memory)进行缓存。

现有技术中的数据重排过程如下：首先，将数据按照顺序写入的方式写入到缓存RAM中去，然后再按照一定的格式(例如上面的描述的交织排列的格式)来改变读取数据的地址，从而实现数据传送格式的重新排列。由于数据写入缓存的地址是依次顺序递增，而数据读取地址不再是顺序递增，而是根据预定格式的要求生成读取地址(例如按照交织排列的格式来生成地址)，这样生成的地址将不在连续，而是按照一定规律进行变化(非顺序递增规律)。

数据重新排列的一种典型应用场景是将多个数据流由串行改为交织排列。举例如下：将数据流0,1,2,3,4,5,6,7，0,1,2,3,4,5,6,7，……变换为,7,6,5,4,3,2,1,0，7,6,5,4,3,2,1,0，……这样的数据流。通常在FPGA中实现如下：首先，将要重排的数据顺序写入缓存RAM中，再通过改变读取数据的地址来实现数据的重新排列。对于上面的例子，可以开辟一个深度为8的缓存将0,1,2,3,4,5,6,7顺序写入，读出数据时读地址顺序为：7,6,5,4,3,2,1,0，就能实现数据格式的转换。但是这种实现方式在数据连续的情况下，就必须需要两块缓存RAM来完成，实现是通常采用乒乓缓存的方式实现对连续数据流的处理。

图1为现有技术中乒乓缓存示意图，前级处理模块101输出数据为X(n),通过RAM缓存后输出到后级处理模块103的数据为Y(n)，X(n)与Y(n)的数据格式不相同，数据在缓存RAM(A)102和缓存RAM(B)104中轮流进行缓存，地址控制模块105通过控制读地址(ADD_R)、写地址(ADD_W)和对不同缓存RAM的读写使能完成乒乓缓存的实现。

通常，在基本数据单元长度较短的情况下，采用乒乓缓存的方式实现数据重新排列是一种可行的方法，乒乓缓存额外消耗的RAM量比较少，随着基本数据单元长度的增加，当缓存存满数据时，剩余的存储空间不足以存储一个完整的基本数据单元，则只能使剩余的存储空间为空，乒乓缓存的方式耗费会大量增加，当基本数据单元长度较长时乒乓缓存额外消耗的RAM量会很大，这样对缓存来说是一种很大的浪费。

举例如下：在实际应用中，基带板对一个小区8天线的数据作FFT操作是串行实现的，但是在Ir接口上传送的数据是按照天线交织的，因此需要对数据进行重排，基本数据单元长度为32Bit，单块RAM所能存储的最大数据长度为18K比特则对于8天线带宽为20M的小区，单个最小缓存需要32Bit×8天线×2048点/18K＝32块Ram；单个FPGA需要支持3个8天线20M，因此上下行一共需要32×2上下行×3小区＝192块RAM，如果采用乒乓缓存的方法，则还要在192块RAM的数字上再增加一倍变为384块RAM。

发明内容

本发明提供了一种数据重排方法及装置，相对于现有技术可以节约RAM。

本发明实施例提供了一种数据重排装置，包括前级处理模块、缓存模块、后级处理模块和地址控制模块，该装置还包括写地址转换模块和读地址转换模块，

所述前级处理模块用于输出按照第一排列方式排列的数据X(n)，按照写地址转换模块输出的写地址将数据X(n)写入缓存模块；

所述地址控制模块用于对输入缓存模块的数据X(n)进行分组，每组数据量的大小为要缓存数据的最小缓存量，获得组号和每组数据的组内编号；当前级处理模块要向缓存模块写入一组数据时，地址控制模块向缓存模块发送写使能信号并生成用于乒乓缓存的写地址，将所述组号、组内编号和写地址输出至写地址转换模块；当每一组数据写入缓存模块后，向缓存模块发送读使能信号并生成用于乒乓缓存的读地址，将所述组号、组内编号和读地址输出至读地址转换模块；

写地址转换模块，用于根据来自地址控制模块的组号和组内编号，对来自地址控制模块的用于乒乓缓存的写地址进行转换，输出转换后的写地址，所述转换后的写地址用于将数据X(n)写入缓存单元中读空的存储空间；

读地址转换模块，用于根据来自地址控制模块的组号和组内编号，对来自地址控制模块的用于乒乓缓存的读地址进行转换，输出转换后的读地址；

所述后级处理模块用于根据读地址转换模块输出的读地址，从缓存模块中读取按照第二排列方式排列的数据Y(n)。

较佳地，所述缓存模块的存储容量为最小缓存量×数据位宽，最小缓存量为要完成输入、输出数据的数据格式转换所需要的最小RAM使用量。

较佳地，缓存模块的存储容量为最小缓存量为r，读地址和写地址的位宽为log₂(r)。

较佳地，所述第一排列方式为顺序排列，所述第二排列方式为交织排列。

本发明实施例还提供了一种数据重排方法，包括如下步骤：

A、判断缓存中是否有空闲的最小缓存量，若是，执行步骤B；

B、记录将要写入缓存的按照第一排列方式排列的一组数据的组号，生成乒乓缓存的写地址，根据乒乓缓存的写地址以及组号生成实际写入缓存的写地址；所述一组数据的大小等于最小缓存量；

C、根据实际写入缓存的写地址将所述一组数据写入缓存中空闲存储空间；

D、生成乒乓缓存的读地址，根据乒乓缓存的读地址以及组号生成实际读取缓存的读地址；

E、根据实际读取缓存的读地址将数据按照第二排列方式进行读取，将所读取的数据对应的存储空间清空，并返回步骤B。

较佳地，所述缓存模块的存储容量为最小缓存量×数据位宽，最小缓存量为要完成输入、输出数据的数据格式转换所需要的最小RAM使用量。

较佳地，缓存模块的存储容量为最小缓存量为r，读地址和写地址的位宽为log₂(r)。

较佳地，所述第一排列方式为顺序排列，所述第二排列方式为交织排列。

从以上技术方案可以看出，按照一定的读写生成方法来改变缓存RAM的读写地址，从而完成用少量的逻辑资源来换取大量的RAM资源的消耗。

附图说明

图1为现有技术中的乒乓缓存示意图；

图2为本发明实施例提供的数据重排装置框图。

具体实施方式

为使本发明技术方案的技术原理、特点以及技术效果更加清楚，以下结合具体实施例对本发明方案进行详细阐述。

本发明实施例提供的数据重排装置如图2所示，包括前级处理模块201、缓存模块202、后级处理模块203和地址控制模块206，该装置还包括写地址转换模块204和读地址转换模块205，所述前级处理模块201用于输出按照第一排列方式排列的数据X(n)，按照写地址转换模块输出的写地址将数据X(n)写入缓存模块202；

所述地址控制模块206用于对输入缓存模块202的数据X(n)进行分组，每组数据量的大小为要缓存数据的最小缓存量，获得组号和每组数据的组内编号；当前级处理模块201要向缓存模块202写入一组数据时，地址控制模块206向缓存模块202发送写使能信号并生成用于乒乓缓存的写地址，将所述组号、组内编号和写地址输出至写地址转换模块204；当每一组数据写入缓存模块202后，向缓存模块202发送读使能信号并生成用于乒乓缓存的读地址，将所述组号、组内编号和读地址输出至读地址转换模块205；

写地址转换模块204，用于根据来自地址控制模块206的组号和组内编号，对来自地址控制模块206的用于乒乓缓存的写地址进行转换，输出转换后的写地址，所述转换后的写地址用于将数据X(n)写入缓存单元中读空的存储空间；

读地址转换模块205，用于根据来自地址控制模块206的组号和组内编号，对来自地址控制模块206的用于乒乓缓存的读地址进行转换，输出转换后的读地址；

所述后级处理模块203用于根据读地址转换模块205输出的读地址，从缓存模块202中读取按照第二排列方式排列的数据Y(n)。

与乒乓缓存相比较，本发明比乒乓缓存会少用一半RAM，但需要有写地址转换模块204和读地址转换模块205，读、写地址模块是由原来的乒乓缓存的读写地址转换过来的，这种转换具有规律性，并且写地址转换模块和读地址转换模块是用逻辑资源实现，这正是本发明相对于乒乓缓存的特点所在。在图2中，前级处理模块201输出的要写入缓存RAM202的数据为X(n)，数据X(n)是串行输出并且具有一定的格式，例如可以假设X(n)的数据格式为：

A₀A₁…………A_m-2A_m-1

B₀B₁…………B_m-2B_m-1

C₀C₁…………C_m-2C_m-1

D₀D₁…………D_m-2D_m-1

E₀E₁…………E_m-2E_m-1

F₀F₁…………F_m-2F_m-1

G₀G₁…………G_m-2G_m-1

H₀H₁…………H_m-2H_m-1

A_mA_m+1…………A_2m-2A_2m-1，

…………

其中m为前级处理模块201每次处理的数据点数。数据X(n)按照地址控制模块206生成的写地址存入到缓存RAM202中，然后再按照地址控制模块206生成的读地址把数据读出来，读出来的数据Y(n)，例如假设它的格式为：

A₀B₀C₀D₀E₀F₀G₀H₀

A₁B₁C₁D₁E₁F₁G₁H₁

……………………

A_m-2B_m-2C_m-2D_m-2E_m-2F_m-2G_m-2H_m-2

A_m-1B_m-1C_m-1D_m-1E_m-1F_m-1G_m-1H_m-1

A_mB_mC_mD_mE_mF_mG_mH_m

……………………

A_2m-1B_2m-1C_2m-1D_2m-1E_2m-1F_2m-1G_2m-1H_2m-1

………………………………。

从数据流的变化上来看，数据仅仅进行了重新排列，带宽并未改变。因此，只使用一个缓存是有可能实现相同的功能的。现有技术中是因为“顺序写入”这一设计导致了不能使用单一缓存实现操作的原因。本发明将数据写入RAM的方式修改为“把输入数据存储到读空后的空闲RAM单元”，从而克服上述技术问题。

本发明的读写地址生成实现原理：

(1)在FPGA内开辟一块缓存RAM空间，RAM的大小等于最小缓存量×数据位宽，最小缓存量为要完成输入、输出数据的数据格式转换所需要的最小RAM使用量，缓存数据的最小缓存量用r表示。

(2)把串行输入的数据X(n)进行分组，每组数据量的大小为要缓存数据的最小缓存量。组序号从序号1开始，即1,2,3，4,5，…,k(k＝总数据量/r)，每组数据在组内的编号为0,1,2,3，…，r-1。

(3)对于缓存RAM，它的输入数据X(n)的数据格式和输出数据Y(n)的数据格式不同，但输入数据X(n)和输出数据Y(n)之间的数据格式具有一定的相关性，这种相关性可以应用于缓存RAM的写地址转换模块和读地址转换模块，这种相关性具有一定函数特性，相关可以用一函数来实现，即写/读地址转换模块的输入地址和输出地址之间关系可以用一函数来实现，设这个函数为y＝f(x,z)，其中x为写/读地址转换模块的输入地址，即该数据在每组数据内的编号，z为组序号，y为写/读地址转换模块的输出地址，即缓存RAM的写地址和读地址。函数y＝f(x,z)的具体形式根据数据重排的具体方式而定。函数y＝f(x,z)可以通过FPGA中的逻辑资源实现。

(4)根据输入数据的输入序列n(n＝0,1,2，……，)与存储位置的规律分析得到写地址与n之间的函数关系f(n)，用此函数产生写地址。，按照写地址把输入数据存储到读空后的空闲RAM单元，由于RAM需要缓存的数据量为要缓存数据的最小缓存量r，故写地址的位宽为log₂(r)。假设对于一组数据，输入写地址转换模块204的写地址为ADD_W,写地址转换模块204输出的写缓存RAM的地址表示为ADD_W’＝f(ADD_W,z)，用ADD_W’作为缓存RAM的写入地址。

(5)等第一组数据的最后一个数据写入缓存RAM空间后，读使能有效，然后按照读地址依次读取数据，读地址的位宽也为log₂(r)。假设对于一组数据，输入读地址转换模块205的读地址为ADD_R，读地址转换模块205输出的读缓存RAM的地址表示为ADD_R’＝f(ADD_R,z+1)，用ADD_R’作为缓存RAM的读出地址。

(6)读/写地址转换模块可以复用，当读操作开始后，读地址要先于写地址送于RAM端口，即每次先读取缓存RAM中某一个位置的数据，然后再向该位置写入新数据。

实例1：输入数据X(n)的输入格式为：

A₀A₁…………A_m-2A_m-1

………………………………

A_mA_m+1…………A_2m-2A_2m-1

………………………………

A_2mA_2m+1…………A_3m-2A_3m-1

………………………………，

读出数据Y(n)格式为：

A_m-1A_m-2…………A₁A₀

………………………………

A_2m-1A_2m-2…………A_m+1A_m

………………………………

A_3m-1A_3m-2…………A_2m+1A_2m

………………………………

时的RAM缓存示例；

(1)根据输入和输出数据的格式，在FPGA内开辟一块缓存RAM空间，RAM的深度等于最小缓存量，即m。

(2)把串行输入的数据X(n)进行分组，组序号从序号1开始，即1,2,3，4,5，…,k(k＝总数据量/m)，每组数据在组内的编号为0,1,2,3，…，m-1；

(3)由于RAM需要缓存的数据量为要缓存数据的最小缓存量m，故写地址的位宽为log₂ m位，假设每组数据写地址转换模块的输入地址为ADD_W,即该数据在每组数据内的编号，写缓存RAM的地址(即写地址转换模块的输出地址)即写地址转换模块的输入地址和输出地址之间关系函数

(4)由于RAM需要缓存的数据量为要缓存数据的最小缓存量m，故读地址的位宽为log₂ m位，假设每组数据读地址转换模块的输入地址为ADD_R,即该数据在每组数据内的编号，读缓存RAM的地址(即读地址转换模块的输出地址)即读地址转换模块的输入地址和输出地址之间关系函数

实例2：输入数据X(n)的输入格式为：

A₀A₁…………A_m-2A_m-1

B₀B₁…………B_m-2B_m-1

C₀C₁…………C_m-2C_m-1

D₀D₁…………D_m-2D_m-1

E₀E₁…………E_m-2E_m-1

F₀F₁…………F_m-2F_m-1

G₀G₁…………G_m-2G_m-1

H₀H₁…………H_m-2H_m-1

A_mA_m+1…………A_2m-2A_2m-1，

………………………………，

读出数据Y(n)格式为：

A₀B₀C₀D₀E₀F₀G₀H₀

A₁B₁C₁D₁E₁F₁G₁H₁

……………………

A_m-2B_m-2C_m-2D_m-2E_m-2F_m-2G_m-2H_m-2

A_m-1B_m-1C_m-1D_m-1E_m-1F_m-1G_m-1H_m-1

A_mB_mC_mD_mE_mF_mG_mH_m

……………………

A_2m-1B_2m-1C_2m-1D_2m-1E_2m-1F_2m-1G_2m-1H_2m-1

………………………………，

m＝2048时的RAM缓存示例。

(1)根据输入和输出数据的格式，在FPGA内开辟一块缓存RAM空间，RAM的深度等于最小缓存量，即2048×8＝16384。

(2)把串行输入的数据X(n)进行分组，组序号从序号1开始，即1,2,3，4,5，…,k(k＝总数据量/16384)，每组数据在组内的编号为0,1,2,3，…，16383；

(3)由于RAM需要缓存的数据量为要缓存数据的最小缓存量16384，故写地址的位宽为11位，假设每组数据写地址转换模块的输入地址为ADD_W,即该数据在每组数据内的编号，写缓存RAM的地址(即写地址转换模块的输出地址)为对ADD_W偏移循环左移11×(z-1)位，即写地址转换模块的输入地址和输出地址之间关系函数ADD_W’＝f(ADD_W,z)，就是把数据在组内序号(即写地址转换模块的输入地址ADD_W)在组内的偏移循环左移11×(z-1)位，数据实际的写入地址为组内偏移量循环左移11位×(写入组数-1)。

(4)由于RAM需要缓存的数据量为要缓存数据的最小缓存量16384，故读地址的位宽为11位，假设每组数据读地址转换模块的输入地址为ADD_R,即该数据在每组数据内的编号，读缓存RAM的地址(即读地址转换模块的输出地址)为对ADD_R偏移循环左移11×(z-1)位，即读地址转换模块的输入地址和输出地址之间关系函数ADD_R’＝f(ADD_R,z)，就是把数据在组内序号(即读地址转换模块的输入地址ADD_R)在组内的偏移循环左移11×(z-1)位，数据实际的读出地址为组内偏移量循环左移11位×(读出组数-1)。

本发明实施例还提出一种数据重排方法，包括如下步骤：

A、判断缓存中是否有空闲的最小缓存量，若是，执行步骤B；

B、记录将要写入缓存的按照第一排列方式排列的一组数据的组号，生成乒乓缓存的写地址，根据乒乓缓存的写地址以及组号生成实际写入缓存的写地址；所述一组数据的大小等于最小缓存量；

C、根据实际写入缓存的写地址将所述一组数据写入缓存中空闲存储空间；

D、生成乒乓缓存的读地址，根据乒乓缓存的读地址以及组号生成实际读取缓存的读地址；

E、根据实际读取缓存的读地址将数据按照第二排列方式进行读取，将所读取的数据对应的存储空间清空，并返回步骤B。

本发明主要是针对数据基本长度比较大时乒乓缓存的方式会浪费大量不必要的RAM资源的情况而设计的一种对连续数据流进行数据重排节省RAM的方法。本发明就是充分利用FPGA内部的各种逻辑资源和BRAM资源，通过使用少量的逻辑资源来换取大量的RAM资源的消耗，本发明相对于乒乓缓存的优点如下：

(1)节省了一半RAM资源使用量

本发明需要的缓存量只有乒乓缓存方法缓存量的一半RAM资源，特别是在数据基本长度较长时能大大节省FPAG的RAM资源，节省FPAG的RAM资源是非常可观的。

(2)可以充分利用FPGA内部的各种资源

由于FPGA中最丰富的是逻辑资源，本发明正是通过利用少量的逻辑资源来换取大量的RAM资源的消耗，这样可以充分利用FPGA中各种资源，用丰富的逻辑资源代替RAM资源，把有限的RAM资源节省下来为通信系统中其他模块使用，能更好地优化FPGA中的资源优化。

(3)数据缓存的读写地址生成结构规则

本发明的缓存RAM的读写操作易控制，只需通过对实际的写入地址进行简单转换就能完成新地址的生成，并且地址生成操作具有规律性，结构规则很适合FPGA的操作灵活的特点。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (8)

1.一种数据重排装置，包括前级处理模块、缓存模块、后级处理模块和地址控制模块，其特征在于，该装置还包括写地址转换模块和读地址转换模块，

所述前级处理模块用于输出按照第一排列方式排列的数据X(n)，按照写地址转换模块输出的写地址将数据X(n)写入缓存模块；

所述地址控制模块用于对输入缓存模块的数据X(n)进行分组，每组数据量的大小为要缓存数据的最小缓存量，获得组号和每组数据的组内编号；当前级处理模块要向缓存模块写入一组数据时，地址控制模块向缓存模块发送写使能信号并生成用于乒乓缓存的写地址，将所述组号、组内编号和写地址输出至写地址转换模块；当每一组数据写入缓存模块后，向缓存模块发送读使能信号并生成用于乒乓缓存的读地址，将所述组号、组内编号和读地址输出至读地址转换模块；

写地址转换模块，用于根据来自地址控制模块的组号和组内编号，对来自地址控制模块的用于乒乓缓存的写地址进行转换，输出转换后的写地址，所述转换后的写地址用于将数据X(n)写入缓存单元中读空的存储空间；

读地址转换模块，用于根据来自地址控制模块的组号和组内编号，对来自地址控制模块的用于乒乓缓存的读地址进行转换，输出转换后的读地址；

所述后级处理模块用于根据读地址转换模块输出的读地址，从缓存模块中读取按照第二排列方式排列的数据Y(n)。

2.根据权利要求1所述的装置，其特征在于，所述缓存模块的存储容量为最小缓存量×数据位宽，最小缓存量为要完成输入、输出数据的数据格式转换所需要的最小RAM使用量。

3.根据权利要求2所述的装置，其特征在于，缓存模块的存储容量为最小缓存量为r，读地址和写地址的位宽为log₂(r)。

4.根据权利要求1所述的装置，其特征在于，所述第一排列方式为顺序排列，所述第二排列方式为交织排列。

5.一种数据重排方法，其特征在于，包括如下步骤：

A、判断缓存中是否有空闲的最小缓存量，若是，执行步骤B；

B、记录将要写入缓存的按照第一排列方式排列的一组数据的组号，生成乒乓缓存的写地址，根据乒乓缓存的写地址以及组号生成实际写入缓存的写地址；所述一组数据的大小等于最小缓存量；

C、根据实际写入缓存的写地址将所述一组数据写入缓存中空闲存储空间；

D、生成乒乓缓存的读地址，根据乒乓缓存的读地址以及组号生成实际读取缓存的读地址；

E、根据实际读取缓存的读地址将数据按照第二排列方式进行读取，将所读取的数据对应的存储空间清空，并返回步骤B。

6.根据权利要求5所述的方法，其特征在于，所述缓存的存储容量为最小缓存量×数据位宽，最小缓存量为要完成输入、输出数据的数据格式转换所需要的最小RAM使用量。

7.根据权利要求6所述的方法，其特征在于，缓存模块的存储容量为最小缓存量为r，读地址和写地址的位宽为log₂(r)。

8.根据权利要求5所述的方法，其特征在于，所述第一排列方式为顺序排列，所述第二排列方式为交织排列。