JP5945831B2 - 適応等化器 - Google Patents
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Description
図1は、本発明の実施の形態1に係る適応等化器の構成を示すブロック図である。
<1024の関係から、少なくとも1024ポイントが必要である。すなわち、416/5=83.2シンボルに1度の割合で、1024ポイントの高速フーリエ変換/逆高速フーリエ変換の演算を完了させる必要がある。
本発明の実施の形態2は、時間領域処理による判定帰還型のフィードバックフィルタ(以下「時間領域フィルタ」という)を配置し、信号変換部の乗算器およびレジスタを、時間領域フィルタの乗算器およびレジスタと共用にした例である。
本発明の実施の形態3は、信号変換部のワイドビットメモリを他の装置部のメモリと共用にした例である。
本発明の実施の形態4は、メモリ−ロジック間及びメモリ−メモリ間を接続する配線の総本数の増大を抑えた例である。
101 蓄積部
102 ブロック間連結部
103 第1のFFT部
104 複素共役部
105 第1の乗算器
106 第1のIFFT部
107 ブロック抽出部
108 判定部
109 誤差抽出部
110 第1のゼロ挿入部
111 第2のFFT部
112 第2の乗算器
113 第2のIFFT部
114 第2のゼロ挿入部
115 第3のFFT部
116 第3の乗算器
117 第1の加算器
118 第1の遅延部
120、120a 第1の係数更新部
131a 時間領域フィルタ
132a 第2の加算器
141a 第4のFFT部
142a 第4の乗算器
143a 第3のIFFT部
144a 第5の乗算器
145a 第3の加算器
146a 第2の遅延部
200 信号変換部
201 第1のワイドビットメモリ
201a、201b、207a、207b ワイドビットメモリ
202 第1のレジスタ群
202a、202b、206a、206b レジスタ群
203 第1の接続切替部
204 バタフライ演算部群
205 第2の接続切替部
206 第2のレジスタ群
207 第2のワイドビットメモリ
208 回転子用ワイドビットメモリ
209 回転子用レジスタ群
310a フィルタ演算部
311a、321a、413a 乗算器
312a、521a レジスタ
313a、323a、411a、412a 加算器
320a 第2の係数更新部
322a ステップサイズ係数乗算器
324a レジスタ
410a バタフライ演算部
414a 第1の切替部
420a 回転子レジスタ
430a 第2の切替部
440a 第3の切替部
450a、540a、550a、560a 制御部
500a レジスタ群配置部
510a レジスタ入力側切替部群
511a レジスタ入力側切替部
520a レジスタ群
530a レジスタ出力側切替部群
531a レジスタ出力側切替部
610b ワイドビットメモリ
620b アドレス変換部
630b シリアル/パラレル変換部
640b パラレル/シリアル変換部
650b ATSC/OFDM切替部
660b Mカウンタ
Claims (11)
- 時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、
高速フーリエ変換および逆高速フーリエ変換の少なくとも1つを行う信号変換部を有し、
前記信号変換部は、
2M(Mは自然数)サンプル分の信号を読み書きすることができるメモリと、
前記メモリにアクセス可能な2M個のレジスタと、
M個のバタフライ演算部と、
前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有し、
前記信号変換部は、
前記メモリと前記2M個のレジスタとの組を2組有し、
前記切替制御部は、
高速フーリエ変換/逆高速フーリエ変換のステージごとに、前記メモリの役割が、出力用メモリと入力用メモリとの間で切り替わるように、一方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態、および、他方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える、
適応等化器。 - 高速フーリエ変換を行う前記信号変換部としての第1の信号変換部と、前記第1の信号変換部により高速フーリエ変換が行われた信号に対して逆高速フーリエ変換を行う前記信号変換部としての第2の信号変換部と、を有し、
前記第1の信号変換部は、
高速フーリエ変換におけるビットリバースの並べ替えを実施せず、
前記第2の信号変換部は、
逆高速フーリエ変換におけるビットリバースの並べ替えを実施しない、
請求項1記載の適応等化器。 - 前記信号変換部は、
高速フーリエ変換/逆高速フーリエ変換の各ステージにおける回転子を格納した、Mサンプル分の信号を読み書きすることができる回転子用メモリと、
前記回転子用メモリにアクセス可能であって、前記回転子を取得して前記M個のバタフライ演算部へ渡すM個の回転子用レジスタと、を更に有する、
請求項1記載の適応等化器。 - 前記時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する蓄積部と、
前回蓄積されたブロックと最新のブロックとを連結するブロック間連結部と
前記ブロック間連結部の出力に対して高速フーリエ変換を行う前記信号変換部としての第1の高速フーリエ変換部と、
前記第1の高速フーリエ変換部の出力と周波数領域の適応等化器係数とを乗じる第1の乗算器と、
前記第1の乗算器の出力に対して逆高速フーリエ変換を行う前記信号変換部としての第1の逆高速フーリエ変換部と、
前記第1の逆高速フーリエ変換部の出力から最新の信号系列ブロックを抽出するブロック抽出部と、
前記第1の逆高速フーリエ変換部の出力から適応等化処理のための基準点との誤差を抽出する誤差抽出部と、
抽出された前記誤差の系列のうち、所望のタップ係数以外の箇所をゼロにする第1のゼロ挿入部と、
前記第1のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号変換部としての第2の高速フーリエ変換部と、
前記第1の高速フーリエ変換部の出力の複素共役と前記第2の高速フーリエ変換部の出力とを乗じる第2の乗算器と、
前記第2の乗算器の乗算結果に対して逆高速フーリエ変換を行う前記信号処理部としての第2の逆高速フーリエ変換部と、
前記第2の逆高速フーリエ変換部の出力のうち、所望のタップ係数以外の箇所をゼロにする第2のゼロ挿入部と、
前記第2のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号処理部としての第3の高速フーリエ変換部と、
前記第3の高速フーリエ変換部の出力と所定の係数とを乗じる第3の乗算器と、
前記第3の乗算器の出力を累積する累積部と、を有する、
請求項1記載の適応等化器。 - 前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
前記第1〜第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記時間領域フィルタ部の畳込み演算用乗算器と共用となっている、
請求項4記載の適応等化器。 - 前記第1〜第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記第1〜第3の乗算器の少なくとも1つと共用となっている、
請求項4記載の適応等化器。 - 前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
前記第1〜第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記レジスタの少なくとも1つが、前記時間領域フィルタ部のレジスタと共用となっている、
請求項4記載の適応等化器。 - マルチキャリア方式復調部を備えた受信装置に設けられ、
前記メモリは、
前記マルチキャリア方式復調部のメモリと共用となっている、
請求項1記載の適応等化器。 - アドレス変換部、シリアル/パラレル変換部、およびパラレル/シリアル変換部を含み、前記メモリの信号の入出力を制御する入出力部と、
前記メモリへのアクセス方法がランダムであるか連続であるかに応じて、前記入出力部の構成を切り替える制御部と、を更に有する、
請求項8記載の適応等化器。 - 前記入出力部は、
前記メモリへのアクセス方法がランダムである場合の書き込みモードにおいて、書き込みを行う前に前記メモリから2Mサンプル分のデータを読み出し、データの上書きを前記メモリの所定の位置に対してのみ行う、
請求項9記載の適応等化器。 - 前記信号変換部は、
前記2Mサンプル分の信号の読み込みと書き込みとを各々異なるアドレスに対して同時に実施可能な1つの前記メモリを有する、
請求項1記載の適応等化器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011227922 | 2011-10-17 | ||
JP2011227922 | 2011-10-17 | ||
PCT/JP2012/004252 WO2013057856A1 (ja) | 2011-10-17 | 2012-06-29 | 適応等化器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2013057856A1 JPWO2013057856A1 (ja) | 2015-04-02 |
JP5945831B2 true JP5945831B2 (ja) | 2016-07-05 |
Family
ID=48140528
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013539498A Expired - Fee Related JP5984122B2 (ja) | 2011-10-17 | 2012-06-29 | 適応等化器 |
JP2013539499A Expired - Fee Related JP5945831B2 (ja) | 2011-10-17 | 2012-06-29 | 適応等化器 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013539498A Expired - Fee Related JP5984122B2 (ja) | 2011-10-17 | 2012-06-29 | 適応等化器 |
Country Status (6)
Country | Link |
---|---|
US (3) | US9191253B2 (ja) |
EP (1) | EP2733622A4 (ja) |
JP (2) | JP5984122B2 (ja) |
KR (2) | KR20140092292A (ja) |
CN (2) | CN103748576B (ja) |
WO (2) | WO2013057856A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103748576B (zh) * | 2011-10-17 | 2017-04-05 | 松下知识产权经营株式会社 | 自适应均衡器 |
GB2515755A (en) * | 2013-07-01 | 2015-01-07 | Ibm | Method and apparatus for performing a FFT computation |
WO2015045310A1 (ja) * | 2013-09-24 | 2015-04-02 | 日本電気株式会社 | デジタルフィルタ装置、デジタルフィルタ処理方法およびプログラムを格納する記憶媒体 |
US9977676B2 (en) * | 2013-11-15 | 2018-05-22 | Qualcomm Incorporated | Vector processing engines (VPEs) employing reordering circuitry in data flow paths between execution units and vector data memory to provide in-flight reordering of output vector data stored to vector data memory, and related vector processor systems and methods |
KR101630115B1 (ko) | 2015-02-11 | 2016-06-13 | 한양대학교 산학협력단 | 등화기 제어 방법 및 시스템 |
US10404284B1 (en) * | 2015-07-21 | 2019-09-03 | L-3 Communications Corp. | Parallel-to-parallel conversion and reordering of a block of data elements |
US10320591B2 (en) * | 2015-07-28 | 2019-06-11 | Rambus Inc. | Burst-tolerant decision feedback equalization |
CN105610749B (zh) * | 2015-12-28 | 2018-09-14 | 中国电子科技集团公司第五十四研究所 | 一种基于相位选择的快速同步自适应均衡解调装置 |
EP3447652A4 (en) | 2016-04-19 | 2019-05-29 | Nec Corporation | DIGITAL FILTER DEVICE, METHOD FOR DIGITAL FILTERING AND PROGRAMMING MEDIUM |
JP6786948B2 (ja) * | 2016-08-12 | 2020-11-18 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
CN106953818B (zh) * | 2017-02-10 | 2020-10-20 | 张家港康得新光电材料有限公司 | 均衡器设置装置 |
CN115842740A (zh) * | 2021-08-13 | 2023-03-24 | 华为技术有限公司 | 均衡器的调整方法、调整装置和接收机 |
CN116455708B (zh) * | 2023-06-13 | 2023-08-25 | 成都星联芯通科技有限公司 | 信号畸变补偿方法、装置、设备及存储介质 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0863969A (ja) * | 1994-08-19 | 1996-03-08 | Toshiba Corp | 半導体記憶装置 |
US5883852A (en) * | 1998-02-23 | 1999-03-16 | Dynachip Corporation | Configurable SRAM for field programmable gate array |
US6912258B2 (en) | 2000-07-07 | 2005-06-28 | Koninklijke Philips Electtronics N.V. | Frequency-domain equalizer for terrestrial digital TV reception |
US6856649B2 (en) * | 2001-03-30 | 2005-02-15 | Koninklijke Philips Electronics N.V. | Initialization scheme for a hybrid frequency-time domain equalizer |
JP4519351B2 (ja) * | 2001-04-12 | 2010-08-04 | 三菱電機株式会社 | 通信装置および通信方法 |
US7042937B2 (en) | 2001-04-23 | 2006-05-09 | Koninklijke Philips Electronics N.V. | Hybrid frequency-time domain equalizer |
KR100836050B1 (ko) * | 2001-05-23 | 2008-06-09 | 엘지전자 주식회사 | 고속 푸리에 변환 연산 장치 |
US6944244B2 (en) * | 2001-09-18 | 2005-09-13 | Thomson Licensing S.A. | Mechanism for OFDM equalizer tap initialization using an adaptive algorithm |
US20040059766A1 (en) * | 2002-09-23 | 2004-03-25 | Yeou-Min Yeh | Pipelined low complexity FFT/IFFT processor |
KR100483462B1 (ko) * | 2002-11-25 | 2005-04-14 | 삼성전자주식회사 | 고속 푸리에 변환 장치와, 이를 이용한 고속 푸리에 변환 방법 및 이를 갖는 직교 주파수 분할 다중 변조 방식의 수신장치 |
JP4303548B2 (ja) * | 2003-09-22 | 2009-07-29 | 富士通株式会社 | 準固定回路 |
US7251186B1 (en) * | 2004-06-07 | 2007-07-31 | Virage Logic Corporation | Multi-port memory utilizing an array of single-port memory cells |
CN1845539B (zh) * | 2005-04-08 | 2010-12-29 | 上海奇普科技有限公司 | 一种具有重叠结构的时域自适应均衡器 |
TWI298448B (en) * | 2005-05-05 | 2008-07-01 | Ind Tech Res Inst | Memory-based fast fourier transformer (fft) |
JP4698394B2 (ja) | 2005-11-25 | 2011-06-08 | パナソニック株式会社 | 高速フーリエ変換回路 |
FR2895605A1 (fr) * | 2005-12-22 | 2007-06-29 | Thomson Licensing Sas | Procede de reception d'un signal a porteuses multiples, procede d'emission, recepteur et emetteur correspondants |
CN100585583C (zh) * | 2007-12-19 | 2010-01-27 | 沖电气(新加坡)技术中心 | 3780点离散傅利叶变换处理器 |
EP2288930B1 (en) * | 2008-02-28 | 2013-12-11 | Magellan Systems Japan, Inc. | Method and apparatus for acquisition, tracking, and sub-microsecond time transfer using weak gps/gnss signals |
US8271569B2 (en) * | 2008-06-17 | 2012-09-18 | Freescale Semiconductor, Inc. | Techniques for performing discrete fourier transforms on radix-2 platforms |
CN103748576B (zh) * | 2011-10-17 | 2017-04-05 | 松下知识产权经营株式会社 | 自适应均衡器 |
-
2012
- 2012-06-29 CN CN201280040379.8A patent/CN103748576B/zh not_active Expired - Fee Related
- 2012-06-29 US US14/239,923 patent/US9191253B2/en not_active Expired - Fee Related
- 2012-06-29 JP JP2013539498A patent/JP5984122B2/ja not_active Expired - Fee Related
- 2012-06-29 CN CN201280040211.7A patent/CN103733192B/zh not_active Expired - Fee Related
- 2012-06-29 KR KR20147004221A patent/KR20140092292A/ko active IP Right Grant
- 2012-06-29 US US14/239,973 patent/US9154347B2/en not_active Expired - Fee Related
- 2012-06-29 JP JP2013539499A patent/JP5945831B2/ja not_active Expired - Fee Related
- 2012-06-29 WO PCT/JP2012/004252 patent/WO2013057856A1/ja active Application Filing
- 2012-06-29 KR KR1020147004223A patent/KR20140092293A/ko active IP Right Grant
- 2012-06-29 EP EP12841483.6A patent/EP2733622A4/en not_active Withdrawn
- 2012-06-29 WO PCT/JP2012/004250 patent/WO2013057855A1/ja active Application Filing
-
2015
- 2015-07-30 US US14/813,753 patent/US20150341192A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
KR20140092292A (ko) | 2014-07-23 |
JPWO2013057856A1 (ja) | 2015-04-02 |
CN103748576B (zh) | 2017-04-05 |
EP2733622A1 (en) | 2014-05-21 |
CN103748576A (zh) | 2014-04-23 |
US20140192855A1 (en) | 2014-07-10 |
WO2013057855A1 (ja) | 2013-04-25 |
JP5984122B2 (ja) | 2016-09-06 |
EP2733622A4 (en) | 2015-06-24 |
CN103733192B (zh) | 2016-06-29 |
JPWO2013057855A1 (ja) | 2015-04-02 |
US9191253B2 (en) | 2015-11-17 |
US20150341192A1 (en) | 2015-11-26 |
KR20140092293A (ko) | 2014-07-23 |
US20140192856A1 (en) | 2014-07-10 |
WO2013057856A1 (ja) | 2013-04-25 |
CN103733192A (zh) | 2014-04-16 |
US9154347B2 (en) | 2015-10-06 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R151 | Written notification of patent or utility model registration |
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