KR20140092292A - 적응 등화기 - Google Patents

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KR20140092292A
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아키히코 마츠오카
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파나소닉 주식회사
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Abstract

회로 규모의 증대 및 동작 클럭 주파수의 증가를 억제할 수 있는 적응 등화기. 적응 등화기(100)는, 시간 영역의 신호에 대한 적응 등화 처리를 주파수 영역에서 행하는 적응 등화기이다. 신호 변환부(200)는, 복수 샘플분의 신호를 읽고 쓰기 할 수 있는 제 1 와이드 비트 메모리(201)와, 이 제 1 와이드 비트 메모리(201)에 액세스할 수 있는 복수의 레지스터로 되어 있는 제 1 레지스터군(202)과, 복수의 버터플라이 연산부로 되어 있는 버터플라이 연산부군(204)과, 복수의 레지스터와 복수의 버터플라이 연산부 사이의 접속 상태를 전환하는 제 1 접속 전환부(203)를 가진다.

Description

적응 등화기{ADAPTIVE EQUALIZER}
본 발명은, 시간 영역의 신호에 대한 적응 등화(適應等化) 처리를 주파수 영역에서 행하는 적응 등화기에 관한 것이다.
무선 전파로(無線 傳播路)에서는, 반사물 등에 기인하여 주파(主波) 이외에 멀티패스파(Multipath波)가 발생한다. 이 때문에, 무선 신호의 수신 장치는, 이 영향을 제거할 필요가 있다. 북미 지역이나 한국 등에서는 디지털 TV 방송 방식으로서 ATSC(Advanced Television Systems Committee) 방식을 이용하고 있다. ATSC 방식은, 싱글 캐리어 변조를 채용하고 있다. 이 때문에 ATSC 방식의 수신 장치는, 멀티 캐리어 변조를 채용한 OFDM(Orthogonal Frequency Division Multiplexing)계 등, 다른 방송 규격과는 달리, 적응 등화기의 적용을 전제로 하고 있다.
싱글 캐리어 변조는, 시간 영역에서의 적응 등화 처리를 행하는 것이 일반적이다. 그런데 , 시간 영역에 있어서의 적응 등화 처리에서는, 필터 처리 및 계수 갱신 처리에서 컨볼루션(Convolution) 연산이 필요하게 되어 탭 수(數) 증대에 수반하여 회로 규모가 커진다.
그래서, 시간 영역의 신호에 대한 적응 등화 처리를, 시간 영역이 아니라 주파수 영역에서 행하게 하는 기술이 존재한다(예를 들면, 특허 문헌 1, 특허 문헌 2, 및 비특허 문헌 1 참조). 특허 문헌 1, 특허 문헌 2, 및 비특허 문헌 1에 기재된 기술(이하 「종래 기술」이라고 함)은, 시간 영역의 신호를 고속 푸리에 변환을 이용하여 주파수 영역의 신호로 변환한 뒤 적응 등화 처리를 행한다. 또, 종래 기술에서는, 적응 등화 처리 후의 주파수 영역의 신호를, 역 고속 푸리에 변환을 이용하여 시간 영역의 신호로 변환한다. 이러한 종래 기술을 이용한 싱글 캐리어 변조 신호의 수신 장치에서는, 회로 규모의 증대를 억제하면서, 수신 성능을 향상시키는 것이 가능하다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공표 2004-503180호 공보
(특허 문헌 2) 일본 특허 공표 2004-530365호 공보
(비특허 문헌)
(비특허 문헌 1) John J. Shynk, "Frequency-Domain and Multirate Adaptive Filtering", IEEE SP MAGAZINE, January 1992, p. 14-37
그렇지만, 종래 기술은, 필요로 하는 탭 수가 많은 경우나, 수신 처리를 고속으로 행할 필요가 있을 경우, 적응 등화기에 필요한 동작 클럭 주파수(Clock Frequency)가 높아진다고 하는 과제를 가진다. 종래 기술에서는, 동작 클럭 주파수가 증가하면, 적응 등화기의 소비 전력이 증대하거나, FPGA(Field Programmable Gate Array)에 실장(實裝)할 경우에 지장이 있는 등의 문제가 발생한다. 따라서, 시간 영역의 신호에 대한 적응 등화 처리를 주파수 영역에서 행하는 적응 등화기에서는, 회로 규모의 증대 및 동작 클럭 주파수의 증가를 가능한 한 억제할 수 있는 것이 희망된다.
본 발명의 목적은, 시간 영역의 신호에 대한 적응 등화 처리를 주파수 영역에서 행하는 적응 등화기에 있어서, 회로 규모의 증대 및 동작 클럭 주파수의 증가를 억제할 수 있는 적응 등화기를 제공하는 것이다.
본 발명의 적응 등화기는, 시간 영역의 신호에 대한 적응 등화 처리를 주파수 영역에서 행하는 적응 등화기에 있어서, 고속 푸리에 변환 및 역 고속 푸리에 변환의 적어도 1개를 행하는 신호 변환부를 가지고, 상기 신호 변환부는, 2M(M는 자연수) 샘플분의 신호를 읽기 쓰기 할 수 있는 메모리와, 상기 메모리에 액세스할 수 있는 2M개의 레지스터와, M개의 버터플라이 연산부와, 상기 2M개 레지스터와 상기 M개 버터플라이 연산부 사이의 접속 상태를 전환하는 전환 제어부를 가진다.
본 발명에 의하면, 시간 영역의 신호에 대한 적응 등화 처리를 주파수 영역에서 행하는 적응 등화기에 있어서, 회로 규모의 증대 및 동작 클럭 주파수의 증가를 억제할 수 있다.
도 1은 본 발명의 실시형태 1에 따른 적응 등화기의 구성을 나타내는 블록도.
도 2는 본 발명의 실시형태 1에 있어서의 각 신호 변환부의 처리 타이밍의 일례를 나타내는 차트 도면.
도 3은 본 발명의 실시형태 1에 따른 신호 변환부 구성의 제 1 예를 나타내는 블록도.
도 4는 본 발명의 실시형태 1에 따른 신호 변환부 구성의 제 2 예를 나타내는 블록도.
도 5는 본 발명의 실시형태 1에 따른 신호 변환부 구성의 제 3 예를 나타내는 블록도.
도 6은 본 발명의 실시형태 2에 따른 적응 등화기 구성의 제 1 예를 나타내는 블록도.
도 7은 본 발명의 실시형태 2에 있어서의 시간 영역 필터 구성의 일례를 나타내는 블록도.
도 8은 본 발명의 실시형태 2에 있어서의 버터플라이 연산부 주변 구성의 일례를 나타내는 블록도.
도 9는 본 발명의 실시형태 2에 있어서의 레지스터 주변 구성의 제 1 예를 나타내는 블록도.
도 10은 본 발명의 실시형태 2에 있어서의 레지스터 주변 구성의 제 2 예를 나타내는 블록도.
도 11은 본 발명의 실시형태 2에 있어서의 레지스터 주변 구성의 제 3 예를 나타내는 블록도.
도 12는 본 발명의 실시형태 2에 따른 적응 등화기 구성의 제 2 예를 나타내는 블록도.
도 13은 본 발명의 실시형태 3에 따른 적응 등화기에 있어서의 메모리 주변 구성의 제 1 예를 나타내는 블록도.
도 14는 본 발명의 실시형태 3에 따른 적응 등화기에 있어서의 메모리 주변 구성의 제 2 예를 나타내는 블록도.
도 15는 본 발명의 실시형태 4에 따른 적응 등화기의 구성을 나타내는 블록도.
도 16은 본 발명의 실시형태 4에 있어서의 신호 변환부의 구성을 나타내는 블록도.
도 17은 싱글 포트 메모리를 이용하는 적응 등화기의 회로 구성의 주요부를 나타내는 블록도.
도 18은 본 발명의 실시형태 4에 따른 적응 등화기의 회로 구성의 주요부를 나타내는 블록도.
도 19는 본 발명의 실시형태 4에 따른 적응 등화기의 회로 구성의 변형예의 주요부를 나타내는 블록도.
도 20은 싱글 포트 메모리를 이용하는 경우의 적응 등화기의 메모리 주변의 구성을 나타내는 블록도.
도 21은 본 발명의 실시형태 4에 따른 적응 등화기의 메모리의 주변 구성을 나타내는 블록도.
도 22는 본 발명의 실시형태 4에 따른 적응 등화기의 회로 구성의 또 다른 변형예의 주요부를 나타내는 블록도.
이하, 본 발명의 각 실시형태에 대해서, 도면을 참조하여 상세히 설명한다.
(실시형태 1)
도 1은, 본 발명의 실시형태 1에 따른 적응 등화기의 구성을 나타내는 블록도이다.
도 1에 있어서, 적응 등화기(100)는, 축적부(101), 블록간 연결부(102), 제 1 고속 푸리에 변환부(이하 「FFT부」라고 표기함)(103), 복소 공역부(104), 및 제 1 곱셈기(105)를 가진다. 또, 적응 등화기(100)는, 제 1 역 고속 푸리에 변환부(이하 「IFFT부」라고 표기함)(106), 블록 추출부(107), 판정부(108), 오차 추출부(109), 제 1 제로 삽입부(110), 및 제 2 FFT부(111)를 가진다. 또, 적응 등화기(100)는, 제 2 곱셈기(112), 제 2 IFFT부(113), 제 2 제로 삽입부(114), 제 3 FFT부(115), 제 3 곱셈기(116), 제 1 가산기(117), 및 제 1 지연부(118)를 가진다.
축적부(101)는, 시간 영역의 신호가 입력되면, 순차적으로 소정 블록 사이즈분을 축적한다.
블록간 연결부(102)는, 축적부(101)에 축적된 블록과 최신 블록을 연결해서 출력한다.
제 1 FFT부(103)는, 블록간 연결부(102)의 출력에 대해서 고속 푸리에 변환을 행하고, 얻어진 신호를 출력한다.
복소 공역부(104)는, 제 1 FFT부(103)의 복소 공역을 출력한다.
제 1 곱셈기(105)는, 제 1 FFT부(103)의 출력과, 후술하는 제 1 지연부(118)의 출력(주파수 영역으로 변환된 적응 등화기 계수)을 곱하고, 얻어진 신호를 출력한다.
제 1 IFFT부(106)는, 제 1 곱셈기(105)의 출력에 대해서 역 고속 푸리에 변환을 행하고, 얻어진 신호를 출력한다.
블록 추출부(107)는, 제 1 IFFT부(106)의 출력으로부터 최신 신호 계열 블록을 추출하여 출력한다.
판정부(108)는, 블록 추출부(107)의 출력에 대한 판정 결과를 출력한다.
오차 추출부(109)는, 판정부(108)의 출력에 기초하여, 블록 추출부(107)의 출력(즉, 제 1 IFFT부(106)의 출력)으로부터, 이상(理想) 신호점과의 오차를 추출하고, 추출한 오차를 출력한다.
제 1 제로 삽입부(110)는, 오차 추출부(109)에 의해 추출된 오차가 입력되면, 오차 계열 중, 소망하는 탭 계수 이외의 개소(個所)를 제로(0)로 하고, 얻어진 신호를 출력한다.
제 2 FFT부(111)는, 제 1 제로 삽입부(110)의 출력에 대해서 고속 푸리에 변환을 행하고, 얻어진 신호를 출력한다.
제 2 곱셈기(112)는, 복소 공역부(104)의 출력(즉, 제 1 FFT부(103)의 출력의 복소 공역)과 제 2 FFT부(111)의 출력을 곱하고, 얻어진 신호를 출력한다.
제 2 IFFT부(113)는, 제 2 곱셈기(112)의 곱셈 결과에 대해서 역 고속 푸리에 변환을 행하고, 얻어진 신호를 출력한다.
제 2 제로 삽입부(114)는, 제 2 IFFT부(113)의 출력 중, 소망하는 탭 계수 이외의 개소를 제로로 하고, 얻어진 신호를 출력한다.
제 3 FFT부(115)는, 제 2 제로 삽입부(114)의 출력에 대해서 고속 푸리에 변환을 행하고, 얻어진 신호를 출력한다.
또한, 적응 등화기(100)는, 제 2 IFFT부(113), 제 2 제로 삽입부(114), 제 3 FFT부(115)를, 제 2 곱셈기(112)의 후단에 배치한다. 이것에 의해, 본 실시형태의 적응 등화기(100)는, 비연속적인 신호를 푸리에 변환함으로 인해 발생하는 영향을, 제거하는 것을 가능하게 하고 있다. 즉, 이 부분은, 오차 계열과 입력 신호의 주파수 영역상에서의 곱셈 결과를, 감히 시간 영역으로 되돌려, 탭 계수로서 무효인 부분을 제로로 한 후에, 재차 주파수 영역으로 변환시키는 기능을 가지고 있다. 이것에 의해, 시간 영역에 있어서의 블록 갱신과 완전히 동일한 연산 결과를 얻는 것이 가능하게 되어, 높은 수신 성능을 유지할 수 있다.
제 3 곱셈기(116)는, 제 3 FFT부(115)의 출력과 소정의 계수 μ를 곱하고, 얻어진 신호를 출력한다.
제 1 가산기(117)는, 제 3 곱셈기(116)의 출력과, 후단의 제 1 지연부(118)의 출력을 가산하고, 얻어진 신호를 출력한다.
제 1 지연부(118)는, 제 1 가산기(117)의 출력을 지연시켜, 주파수 영역으로 변환된 적응 등화기 계수로서, 제 1 곱셈기(105)에 출력한다.
즉, 제 1 가산기(117) 및 제 1 지연부(118)는, 제 3 곱셈기(116)의 출력을 누적(累積)하는 누적부로서 기능한다.
또, 복소 공역부(104) 및 판정부(108)로부터 제 1 지연부(118)까지의 부분은, 적응 등화기(100)에 있어서의 제 1 계수 갱신부(120)로서 기능한다.
도 1에 나타내는 것과 같이 구성함으로써, 적응 등화기(100)는, 시간 영역의 신호에 대한 적응 등화 처리를, 시간 영역이 아니라 주파수 영역에서 행하도록 할 수 있다.
그런데, 수신 신호가 텔레비전 방송 신호일 경우, 방송을 중단되는 일 없이 연속해서 시청하기 위해서는, 수신 신호에 대한 처리를, 실시간 이내로 처리하지 않으면 안 된다. 즉, 적응 등화기(100)에서 실행되는 연산의 전부는, 블록 사이즈 시간 내에 완료할 필요가 있다.
적응 등화기(100)에 있어서, 고속 푸리에 변환/역 고속 푸리에 변환은, 제 1~제 3 FFT부(103, 111, 115), 제 1 및 제 2 IFFT부(106, 113)의 5개소에서 행해진다. 이러한 고속 푸리에 변환/역 고속 푸리에 변환은, 그 연산 처리의 일부를, 복수 병렬로 실행함으로써, 필요한 연산 횟수를 저감시켜, 적응 등화기(100)의 연산 처리에 요하는 시간을 단축할 수 있다. 따라서, 적응 등화기(100)는, 병렬 실행이 가능한 고속 푸리에 변환/역 고속 푸리에 변환의 연산에 대하여, 병렬로 실행하도록 해도 좋다.
이하의 설명에 있어서, 블록간 연결부(102)로부터 복소 공역부(104)를 거쳐 제 1 곱셈기(105)에 도달하는 계통은 A계통이라고 부른다. 또, 제 1 곱셈기(105)로부터 판정부(108)를 경유하여 A계통의 제 2 곱셈기(112)에 도달하는 계통은 B계통이라고 부른다. 또, 도 1에 나타내는 것처럼, 제 1 FFT부(103)의 연산 처리는 처리 A-1, 제 2 IFFT부(113)의 연산 처리는 처리 A-2, 제 3 FFT부(115)의 연산 처리는 처리 A-3, 제 1 IFFT부(106)의 연산 처리는 처리 A-4로 나타낸다. 그리고, 제 2 FFT부(111)의 연산 처리는, 처리 B-1로 나타낸다. 또, 제 1~제 3 FFT부(103, 111, 115) 제 1 및 제 2 IFFT부(106, 113)는, 적당히, 「신호 변환부」라고 총칭한다.
도 2는, 적응 등화기(100)의 각 신호 변환부의 처리 타이밍의 일례를 나타내는 차트 도면이다.
처리 A-1과, 처리 B-1은, 서로 의존성은 없다. 그래서, 적응 등화기(100)는, 고속 푸리에 변환/역 고속 푸리에 변환의 연산 처리를 행하는 계통을 2계통 설치하고, 예를 들면, 도 2에 나타내는 것처럼, 처리 A-1과 처리 B-1을, 병렬 실행한다. 이렇게 함으로써, 적응 등화기(100)는, 1회분의 고속 푸리에 변환/역 고속 푸리에 변환의 연산 처리 시간을 단축할 수 있다.
그런데, 처리 A-2는, 처리 B-1의 처리 데이터에 의존하고 있고, 그 개시 타이밍보다 먼저 처리 B-1이 완료해 있지 않으면 안 된다. 따라서, 도 2에 나타내는 것처럼, 적응 등화기(100)는, A계통에 대해서는, 처리 A-1~A-4를, 블록 사이즈 내에 완료시킬 필요가 있다.
즉, 적응 등화기(100)는, 신호 처리 데이터의 의존성의 제약으로 인해, 3계통 이상으로 회로를 늘리더라도, 블록 사이즈당 필요로 하는 고속 푸리에 변환/역 고속 푸리에 변환의 연산 시간을, 4회분 시간 미만으로 저감할 수 없다.
주파수 영역에서 일괄 처리하는 수신 심볼수(블록 사이즈)를, ATSC 규격에서 규정되어 있는 1세그먼트(segment)의 절반인 416심볼로 했을 경우, 블록 사이즈의 연산 시간은, 약 38.65μsec가 된다. 따라서, ATSC 규격에서는, 약 38.65μsec 사이에, 1024포인트의 고속 푸리에 변환/역 고속 푸리에 변환을, 전부 5회(상술한 예에서는 4회) 실시하지 않으면 안 된다. 고속 푸리에 변환/역 고속 푸리에 변환 이외의 처리 시간을 무시하더라도, 1회의 고속 푸리에 변환/역 고속 푸리에 변환의 연산 처리는, 7.73μsec(상술의 예에서는 9.66μsec) 이내에 완료하지 않으면 안 된다.
만약에, 계수 갱신을 최신 등화기 출력을 기초로 행할 필요가 없다면, 적응 등화기는, 파이프라인적(pipeline的)으로 처리시켜서 처리 지연을 길게 하더라도, 특별한 문제는 일어나지 않는다. 그렇지만, 실제의 적응 등화기에서는, 최신 등화기 출력을 기초로 계수 갱신을 행하지 않으면, 현저하게 특성이 열화하여, 무선 채널의 동적 변동에 의해 계수가 수렴되지 않아, 수신 불능이 된다.
또, 종래, 고속 푸리에 변환/역 고속 푸리에 변환 연산의 처리 사이클수와 회로 규모는, 상반 관계에 있다.
보다 상세하게 설명하면, 방송 사업자에게는, 통상, 인프라 코스트를 억제하기 위하여, 가능한 한 방송 에리어를 넓게 하여, 대출력으로 신호를 송출하는 것이 바람직하다. 이 때문에, 먼 곳의 반사물에 의한 지연파는, 수백 심볼 이상이나 지연되어 도래하기 때문에, 적응 등화기에서 대응해야하는 탭 수도 수백 탭 이상으로 상승한다.
즉, 상정되는 적용처 시스템에서는, 40μsec 이상의 긴 지연 멀티패스에 대응하지 않으면 안 되어, 적어도 500탭 이상의 탭 수가 필요하게 된다. 고속 푸리에 변환/역 고속 푸리에 변환에 있어서는, 블록 사이즈 416과 탭 수 500의 컨볼루션 연산과 동일한 결과를 산출할 필요가 있다. 따라서, 512<(416+500)<1024의 관계로부터, 적어도 1024포인트가 필요하다. 즉, 416/5=83.2 심볼에 1번의 비율로, 1024포인트의 고속 푸리에 변환/역 고속 푸리에 변환의 연산을 완료시킬 필요가 있다.
또한, OFDM계의 경우, 예를 들면, 8192포인트, 가드 인터벌 1/8을 가정하면, 9216샘플 사이에 8192포인트 고속 푸리에 변환을 한 번 완료시키면 충분하여, 처리 사이클수의 제약이 느슨하다.
1024포인트 고속 푸리에 변환의 경우, 복소수의 곱셈 횟수는 5120회이다. 따라서, 만약에 싱글 포트 메모리와 단일 버터플라이 연산 회로에서 실장하면, 신호 변환부는, 5120/83.2=61.5배의 오버 샘플링(Oversampling) 주파수에서 동작시키지 않으면 안 된다.
또, 적응 등화기는, 복수의 버터플라이 연산 회로를 병렬적으로 구성하여, 멀티포트 메모리와 조합시킴으로써 사이클수를 저감시키는 일도 생각할 수 있다. 그렇지만, 포트 수의 증대에 수반하여 회로 규모가 증대하는데다가, 10포트를 초과하는 등의 포트 수에 대응한 메모리는 일반적으로는 이용되는 일이 적어, 사용 제약이 있다. 더구나, 메모리는, 레지스터로 대체시키는 일도 생각할 수 있는데, 역시 회로 규모가 증대한다.
그래서, 본 실시형태의 적응 등화기(100)는, 동시 액세스에 제한이 없는 레지스터로 회로를 구성하고, 싱글포트 메모리의 활용을 실현하도록 한 것이다. 일반적으로, 동일 용량의 디지털 데이터를 보지(保持)하는 수단으로서의 메모리는, 레지스터에 비해 몇 분의 1 이하의 면적으로 실현 가능하다. 즉, 본 실시형태의 적응 등화기(100)는, 각 신호 변환부에 있어서, 복수의 신호 샘플을 읽고 쓰기 가능한 메모리와, 이것에 액세스 가능한 복수의 레지스터를 이용함으로써 회로 규모의 증대를 억제할 수 있다.
도 3은, 본 실시형태에 따른 신호 변환부 구성의 제 1 예를 나타내는 블록도이다. 또한, 신호 변환부란, 상술한 바와 같이, 도 1에 나타내는, 제 1~제 3 FFT부(103, 111, 115), 제 1 및 제 2 IFFT부(106, 113)이다. 고속 푸리에 변환/역 고속 푸리에 변환에서 행해지는 각 연산 스테이지는, 이하, 간단하게 「스테이지」라고 한다.
신호 변환부(200)는, 제 1 와이드 비트 메모리(201), 제 1 레지스터군(群)(202), 제 1 접속 전환부(203), 버터플라이 연산부군(群)(204), 제 2 접속 전환부(205), 제 2 레지스터군(群)(206), 및 제 2 와이드 비트 메모리(207)를 가진다.
제 1 와이드 비트 메모리(201) 및 제 2 와이드 비트 메모리(207)는, M샘플분(2회에 2M샘플분)의 신호(데이터)를 읽고 쓰기 하는 것이 가능한, 워드 사이즈가 큰 메모리이다. 제 1 와이드 비트 메모리(201) 및 제 2 와이드 비트 메모리(207)에 보지되는 데이터의 순서는, 통상의 고속 푸리에 변환/역 고속 푸리에 변환 연산에서 판독되는 데이터 순서와 동일하다. 단, 제 1 와이드 비트 메모리(201) 및 제 2 와이드 비트 메모리(207)는, M샘플분의 데이터를, 통합하여 하나의 어드레스(address)에 저장한다.
제 1 레지스터군(202)은, 제 1 와이드 비트 메모리(201)에 각각 액세스 할 수 있는 2M개의 레지스터로 되어있다. 제 1 레지스터군(202)은, 제 1 와이드 비트 메모리(201)에 대해서, 2회 액세스함으로써, 실질적으로 2M개의 샘플을 병렬화시킨 동시 액세스를 행한다.
제 1 접속 전환부(203)는, 제 1 레지스터군(202)과 버터플라이 연산부군(204) 사이의 접속 상태(이하 「제 1 레지스터군(202)측의 접속 상태」라고 함)를 전환한다.
버터플라이 연산부군(204)은, M개의 버터플라이 연산부로 되어있고, 각각 버터플라이 연산을 행한다.
제 2 접속 전환부(205)는, 버터플라이 연산부군(204)과 제 2 레지스터군(206) 사이의 접속 상태(이하 「제 2 레지스터군(206)측의 접속 상태」라고 함)를 전환한다.
제 2 레지스터군(206)은, 제 2 와이드 비트 메모리(207)에 각각 액세스 할 수 있는 2M개의 레지스터로 되어있다. 제 2 레지스터군(206)은, 제 2 와이드 비트 메모리(207)에 대해서, 2회 액세스함으로써, 실질적으로 2M개의 샘플을 병렬화시킨 동시 액세스를 행한다.
또한, 제 1 레지스터군(202) 및 제 2 레지스터군(206)의 메모리 액세스에 필요한 동작 클럭 주파수는, 버터플라이 연산부군(204)의 동작 클럭 주파수의 2배이다. 제 1 레지스터군(202) 및 제 2 레지스터군(206)은, 1개의 스테이지를 완료하는데, 2×(1024/M)회, 메모리 액세스를 행할 필요가 있다. 그리고, 제 1 접속 전환부(203) 및 제 2 접속 전환부(205)는, 2회의 메모리 액세스마다, 각 레지스터와 각 버터플라이 연산부 사이의 접속 상태의 전환을, 적절하게 제어하지 않으면 안 된다.
제 1 접속 전환부(203) 및 제 2 접속 전환부(205)는, 스테이지마다, 제 1 와이드 비트 메모리(201) 및 제 2 와이드 비트 메모리(207)의 각각의 역할이, 출력용 메모리와 입력용 메모리 사이에서 전환되도록 한다. 즉, 제 1 접속 전환부(203) 및 제 2 접속 전환부(205)는, 스테이지마다, 제 1 레지스터군(202)측의 접속 상태 및 제 2 레지스터군(206)측의 접속 상태를, 적절한 상태로 전환한다. 적절한 상태란, 각 버터플라이 연산부에 적절한 레지스터로부터 신호가 입력되고, 각 버터플라이 연산부에 적절한 레지스터로부터 신호가 출력되는 상태이다.
그리고, 버터플라이 연산부군(204)은, 각 스테이지의 연산을, 접속 상태의 전환에 따라 순차적으로 실시한다.
즉, 도 3에 있어서, 신호의 진행 방향은, 스테이지마다, 좌우(左右)로 전환된다. 즉, 10스테이지의 연산이 필요한 경우에는, 예를 들면, 1스테이지째에서는 도 3에 있어서 오른쪽 방향으로 신호가 진행되고, 다음의 2스테이지째에서는 도 3에 있어서 왼쪽 방향으로 신호가 진행된다. 이와 같이, 신호 처리부(200)(FFT부/IFFT부)는, 스테이지마다 신호의 진행 방향을 전환하여, 반복적으로 회로를 사용함으로써, 회로 규모의 증대를 방지할 수 있다.
또, 신호 변환부(FFT부/IFFT부)(200)는, 회로 규모가 증대하는 멀티 포트의 사용을 회피하면서, 실시간 내의 수신 처리를, 낮은 동작 클럭 주파수로 실현할 수 있다.
또한, 신호 변환부(200)는, 2뱅크의 와이드 비트 메모리를 이용해도 좋다.
도 4는, 신호 변환부(200) 구성의 제 2 예를 나타내는 블록도이다.
도 4에 나타내는 것처럼, 예를 들면, 신호 변환부(200)는, 도 3의 제 1 와이드 비트 메모리(201) 및 제 1 레지스터군(202)을 대신하여, 와이드 비트 메모리(201a, 201b) 및 레지스터군(202a, 202b)을 가진다. 또, 신호 변환부(200)는, 도 3의 제 2 와이드 비트 메모리(207) 및 제 2 레지스터군(206)을 대신하여, 와이드 비트 메모리(207a, 207b) 및 레지스터군(206a, 206b)을 가진다.
와이드 비트 메모리(201a, 201b, 207a, 207b)는, 각각, M샘플분의 데이터를 하나의 어드레스에 저장하고, 어드레스 공간은 1024/2M이다.
레지스터군(202a, 202b, 206a, 206b)은, 각각, 차례로, 와이드 비트 메모리(201a, 201b, 207a, 207b)에 액세스한다.
이와 같이, 신호 변환부(200)는, 2뱅크의 와이드 비트 메모리를 구성함으로써, 메모리 액세스 횟수의 저감이 가능하게 된다. 즉, 1뱅크 구성(도 3 참조)일 경우에 2×(1024/M)회 필요했던 메모리 액세스 횟수는, 절반으로 저감된다. 따라서, 레지스터군의 동작 클럭 주파수는, 버터플라이 연산부와 동일하게 하고, 도 3에 나타내는 구성의 절반으로 할 수 있다. 즉, 메모리 액세스의 동작에서는, 1뱅크 구성일 경우에는 버터플라이 연산부의 2배의 클럭 주파수가 필요했던 것에 비해, 2뱅크 구성으로 하면, 1배의 클럭 주파수인 채로 좋다.
또한, 신호 변환부(200)는, 1뱅크 구성이라 하더라도, 임의의 2개 어드레스를 동시에 액세스할 수 있는 듀얼(dual) 포트를 채용하면, 2뱅크 구성과 마찬가지로, 1배의 클럭 주파수인 채로 하는 것이 가능하다. 그런데, 듀얼 포트 구성은, 다포트화(多port化)에 수반하여, 회로 규모가 증대한다. 한편, 2뱅크 구성은, 뱅크간을 걸친 어드레스로 액세스할 수 없는 구성이며, 1뱅크 구성에 대한 회로 규모의 증대는, 무시할 수 있을 정도이다.
즉, 신호 변환부(200)는, 도 4에 나타내는 등의 2뱅크 구성으로 함으로써, 회로 규모가 증대하는 멀티 포트의 사용을 회피하면서, 실시간 내 수신 처리를, 더한층 낮은 동작 클럭 주파수로 실현하는 것이 가능하게 된다.
또한, 각 버터플라이 연산부는, 버터플라이 연산에 필요한 회전자(回轉子)에 대해서도, 스테이지마다 적절한 값을 취득할 필요가 있다. 도 3 및 도 4에서는, 각 버터플라이 연산부가 회전자를 격납(格納)하고 있는 것을 전제로 했지만, 버터플라이 연산부의 외부에, 각 스테이지의 회전자를 격납한 회전자 메모리를 배치해도 좋다.
도 5는, 신호 변환부(200) 구성의 제 3 예를 나타내는 블록도이다.
도 5에 나타내는 것처럼, 신호 변환부(200)는, 도 3의 구성에 더해, 회전자용 와이드 비트 메모리(208) 및 회전자용 레지스터군(209)을 가진다. 또한, 도 5에 나타내는 버터플라이 연산부군(204)은, 회전자를 보지하고 있지 않다.
회전자용 와이드 비트 메모리(208)는, M회전자분의 신호(데이터)를 읽고 쓰기 하는 것이 가능한, 워드 사이즈가 큰 메모리이다. 그리고, 회전자용 와이드 비트 메모리(208)는, 각 스테이지마다 할당된 어드레스를 가지며, 각 스테이지에 있어서의 회전자를 미리 격납하고 있다.
회전자용 레지스터군(209)은, 회전자용 와이드 비트 메모리(208)에 각각 액세스할 수 있는 M개의 레지스터로 되어있다. 즉, 회전자용 레지스터군(209)은, 회전자용 와이드 비트 메모리(208)에 대해서, M개의 회전자를 병렬화시킨 동시 액세스를 행한다. 그리고, 회전자용 레지스터군(209)은, 스테이지마다, 회전자용 와이드 비트 메모리(208)로부터, 대응하는 M개의 회전자를 판독하여, 버터플라이 연산부군(204)의 적절한 버터플라이 연산부에 건네준다.
이러한 구성에 의해, 신호 변환부(200)는, 버터플라이 연산부마다 회전자 보지용 메모리를 설치할 필요가 없게 되어, 회로 규모를 더한층 축소하는 것이 가능하게 된다.
이상과 같이, 본 실시형태에 따른 적응 등화기(100)는, 워드 사이즈가 큰 메모리와 이것에 액세스하는 복수의 레지스터를 이용한 신호 변환부(200)를 구비하도록 했다. 이것에 의해, 적응 등화기(100)는, 회로 규모의 증대 및 동작 클럭 주파수의 증가를 억제할 수 있다.
또, 필요 이상으로 고속의 동작 클럭 주파수를 준비하는 일 없이 실시간으로 처리하는 것이 가능해지기 때문에, 저소비 전력화도 꾀할 수 있다.
또한, 통상의 고속 푸리에 변환에서는, 신호를 비트 리버스(Bit-reverse) 관계로 재배열할 필요가 있다. 이 재배열 수법으로서는, 최초에 행하는 수법이나, 최후에 행하는 수법, 그 밖에, 버터플라이 연산 도중에 교묘하게 행하는 수법 등이 알려져 있다.
본 실시형태에 따른 신호 변환부(200)의 구성에 있어서, 비트 리버스 관계로 재배열을 행하기 위해서는, 한꺼번에 모아서 판독하는 샘플 내에서만의 폐쇄적 처리로 되지 않고, 다른 어드레스로부터 판독한 데이터와의 재배열이 필요하게 된다. 즉, 비트 리버스 관계의 재배열에는, 재배열만을 위한 일시 보지용 레지스터를 추가하지 않으면 안 되어, 메모리 액세스가 증가하기 때문에, 사이클수도 증대해 버린다.
한편, 본 실시형태에 따른 적응 등화기(100) 전체에서는, 일단 고속 푸리에 변환한 것을 반드시 역 고속 푸리에 변환한다고 하는 조건이 성립하고 있다.
이 때문에, 본 실시형태에 따른 적응 등화기(100)의 각 신호 변환부(200)는, 감히 비트 리버스를 행하지 않는 구성으로 하는 것이 바람직하다.
또한, 적응 등화기(100)는, 스테이지마다 구비한 버터플라이 연산부군(204)을 직렬로 접속한 구성이어도 좋다. 이 경우, 제 1 접속 전환부(203) 및 제 2 접속 전환부(205)는, 불필요하게 되지만, 도 3의 구성에 비해서, 회로 규모가 증대할 수 있다.
(실시형태 2)
본 발명의 실시형태 2는, 시간 영역 처리에 의한 판정 귀환형의 피드백 필터(이하 「시간 영역 필터」라고 함)를 배치하고, 신호 변환부의 곱셈기 및 레지스터를, 시간 영역 필터의 곱셈기 및 레지스터와 공용으로 한 예이다.
도 6은, 본 실시형태에 따른 적응 등화기 구성의 제 1 예를 나타내는 블록도이고, 실시형태 1의 도 1에 대응하는 것이다. 도 1과 동일한 부분에 대해서는, 동일 부호를 붙이고, 이것에 대한 설명을 생략한다.
도 6에 있어서, 적응 등화기(100a)의 제 1 계수 갱신부(120a)는, 도 1에 나타내는 구성에 더해, 시간 영역 필터(131a) 및 제 2 가산기(132a)를 가진다.
시간 영역 필터(131a)는, 트랜스버설 필터(transversal filter)이며, 판정부(108)의 출력 및 오차 추출부(109)의 출력을 입력시켜, 시간 영역의 피드백 신호를 출력한다.
제 2 가산기(132a)는, 블록 추출부(107)의 출력과 시간 영역 필터(131a)의 출력인 피드백 신호를 가산하고, 얻어진 신호를 출력한다. 또한, 판정부(108) 및 오차 추출부(109)는, 블록 추출부(107)의 출력이 아니라, 제 2 가산기(132a)의 출력을 입력시킨다.
도 7은, 시간 영역 필터(131a)의 구성의 일례를 나타내는 블록도이다.
도 7에 있어서, 시간 영역 필터(131a)는, 필터 연산부(310a) 및 제 2 계수 갱신부(320a)를 가진다.
필터 연산부(310a)는, N탭의 계수를 가지고 있고, N개의 곱셈기(311a), N개의 레지스터(312a), 및 가산기(313a) 등을 가진다. 필터 연산부(310a)에 있어서의 탭 계수(wb0, wb1, wb2, wb3, …, wbN -1)는, 제 2 계수 갱신부(320a)로 구해지는 계수이다.
제 2 계수 갱신부(320a)는, N개의 곱셈기(321a), N개의 스텝 사이즈 계수(μ) 곱셈기(322a), N개의 가산기(323a), N개의 레지스터(324a) 등을 가진다. 제 2 계수 갱신부(320a)는, 적응 필터로서 동작하고, 필터 연산부(310a)에 있어서의 탭 계수(wb0, wb1, wb2, wb3, …, wbN -1)를 구한다.
이상과 같은 구성을 가지는 적응 등화기(100a)는, 시간 영역에 있어서도 적응 등화 처리를 행할 수 있어, 수신 성능을 더욱 향상시킬 수 있다.
그런데, 시간 영역 필터(131a)에는, 블록 사이즈 단위로 한꺼번에 신호가 입력된다. 즉, 전단(前段)의 주파수 영역에서의 적응 등화 처리가 완료할 때까지는, 입력 신호가 존재하지 않기 때문에, 연산을 행할 수 없다. 거꾸로 말하면, 주파수 영역에서의 적응 등화 처리와, 시간 영역에서의 적응 등화 처리는, 동시 병행으로 실행하는 것이 가능하다.
그래서, 본 실시형태에 따른 적응 등화기(100a)는, 이 특징을 이용하여, 주파수 영역에서의 적응 등화 처리에 사용하는 회로의 일부와, 시간 영역에서의 적응 등화 처리에 사용하는 회로의 일부를, 공용으로 할 수 있다.
예를 들면, 적응 등화기(100a)는, 신호 변환부(200)(도 3 참조)의 각 버터플라이 연산부의 곱셈기(도 3에서는 도시하지 않음)와, 시간 영역 필터(131a)의 곱셈기(311a), 곱셈기(321a)를, 공용으로 할 수 있다. 또, 적응 등화기(100a)는, 신호 변환부(200)(도 3 참조)의 제 1 및 제 2 레지스터군(202, 206)과, 시간 영역 필터(131a)의 레지스터(312a, 324a)를, 공용으로 할 수 있다.
단, 이와 같이 회로의 공유를 실현하기 위해서는, 회로의 입출력을 전환하기 위한 구성이 필요하다.
다음에, 신호 변환부(200)의 각 버터플라이 연산부의 곱셈기와, 시간 영역 필터(131a)의 곱셈기(311a, 321a)의 공용을 실현하기 위한 구성에 대해서 설명한다.
도 8은, 버터플라이 연산부 주변 구성의 일례를 나타내는 블록도이다.
도 8에 나타내는 버터플라이 연산부(410a)는, 실시형태 1에서 설명한 신호 변환부(200)의 버터플라이 연산부군(204)(도 3 참조)의 개개의 버터플라이 연산부에 대응하고 있다.
도 8에 있어서, 버터플라이 연산부(410a)는, 2개의 가산기(411a, 412a)와, 한쪽 가산기(412a)의 출력측에 배치된, 회전자를 곱셈하기 위한 곱셈기(413a)를 가진다. 그리고, 버터플라이 연산부(410a)는, 가산기(412a)와 곱셈기(413a) 사이에, 제 1 전환부(414a)를 더 배치하고 있다.
또, 신호 변환부(도시하지 않음)는, 회전자를 보지한 회전자 레지스터(420a)와 곱셈기(413a) 사이에, 제 2 전환부(430a)를 배치하고, 곱셈기(413a)의 출력측에, 제 3 전환부(440a)를 배치하고 있다. 또, 신호 변환부는, 제 1~제 3 전환부(414a, 430a, 440a)의 접속 상태의 전환을 제어하는 제어부(450a)를 가지고 있다.
제 1 전환부(414a)는, 곱셈기(413a)의 한쪽의 입력을, 가산기(412a)의 출력과, 신호 변환부 이외의 연산부(이하 「다른 연산부」라고 함)의 출력 사이에서 전환하도록 되어 있다.
제 2 전환부(430a)는, 곱셈기(413a)의 다른 쪽의 입력을, 회전자 레지스터(420a)의 출력과, 다른 연산부의 출력 사이에서 전환하도록 되어 있다.
제 3 전환부(440a)는, 곱셈기(413a)의 출력처를, 신호 변환부의 접속 전환부와 다른 연산부 사이에서 전환하도록 되어 있다.
고속 푸리에 변환/역 고속 푸리에 변환의 연산 처리를 실시할 경우, 제어부(450a)는, 버터플라이 연산부(410a)의 통상 접속이 되도록, 제 1~제 3 전환부(414a, 430a, 440a)를 제어한다. 즉, 제어부(450a)는, 버터플라이 연산부(410a)의 곱셈기(413a)가, 고속 푸리에 변환/역 고속 푸리에 변환의 연산 처리에 이용되도록 한다.
한편, 고속 푸리에 변환/역 고속 푸리에 변환의 연산 처리를 실시하지 않는 경우, 제어부(450a)는, 상기 통상 접속과는 반대(逆) 접속이 되도록, 제 1~제 3 전환부(414a, 430a, 440a)를 제어한다. 즉, 제어부(450a)는, 버터플라이 연산부(410a)의 곱셈기(413a)가, 예를 들면, 시간 영역 필터(131a)의 곱셈기(311a, 321a)(도 7 참조)로서 기능하도록, 제 1~제 3 전환부(414a, 430a, 440a)를 제어한다.
이상으로, 신호 변환부의 각 버터플라이 연산부의 곱셈기와, 시간 영역 필터(131a)의 곱셈기(311a, 321a)의 공용을 실현하기 위한 구성에 대한 설명을 마친다.
다음에, 신호 변환부의 제 1 및 제 2 레지스터군(202, 206)과, 시간 영역 필터(131a)의 필터 연산부(310a)의 레지스터(312a)의 공용을 실현하기 위한 구성에 대해 설명한다.
도 9는, 레지스터 주변 구성의 제 1 예를 나타내는 블록도이다.
도 9에 있어서, 레지스터군 배치부(500a)는, 레지스터 입력측 전환부군(510a), 레지스터군(520a), 레지스터 출력측 전환부군(530a), 및 제어부(540a)를 가진다. 레지스터군(520a)은, 실시형태 1에서 설명한 신호 변환부(200)의 제 1 및 제 2 레지스터군(202, 206)(도 3 참조)에 대응하고 있다.
도 9에 있어서, 레지스터 입력측 전환부군(510a)은, 레지스터군(520a)의 2M개 레지스터(521a)의 입력측에 1 대 1로 배치된, 2M개의 레지스터 입력측 전환부(511a)를 가진다. 레지스터 출력측 전환부군(530a)은, 레지스터군(520a)의 개개의 레지스터(521a)의 출력측에 1 대 1로 배치된, 2M개의 레지스터 출력측 전환부(531a)를 가진다.
레지스터 입력측 전환부(511a)의 하나는, 대응하는 레지스터(521a)의 입력을, 신호 변환부(200)(도 3 참조)와, 판정부(108)(도 6 참조) 사이에서 전환하도록 되어 있다. 그리고, 다른 레지스터 입력측 전환부(511a)는, 대응하는 레지스터(521a)의 입력을, 신호 변환부(200)(도 3 참조)와, 대응하는 레지스터(521a)의 이웃 레지스터(521a)의 출력 사이에서 전환한다.
레지스터 출력측 전환부(531a)는, 대응하는 레지스터(521a)의 출력처를, 신호 변환부(200)(도 3 참조)와, 대응하는 레지스터(521a)의 이웃 레지스터(521a)의 입력측(레지스터 입력측 전환부(511a)의 입력측) 사이에서 전환한다.
고속 푸리에 변환/역 고속 푸리에 변환의 연산 처리를 실시할 경우, 제어부(540a)는, 레지스터군(520a)의 통상 접속이 되도록, 레지스터 입력측 전환부군(510a) 및 레지스터 출력측 전환부군(530a)을 제어한다. 즉, 제어부(540a)는, 레지스터군(520a)이, 고속 푸리에 변환/역 고속 푸리에 변환의 연산 처리에 이용된다.
한편, 시간 영역 필터(131a)의 연산 처리를 실시할 경우, 제어부(540a)는, 상기 통상 접속과는 반대의 접속이 되도록, 레지스터 입력측 전환부군(510a) 및 레지스터 출력측 전환부군(530a)을 제어한다. 구체적으로는, 제어부(540a)는, 서로 이웃하는 레지스터(521a) 사이가 접속되어, 레지스터군(520a) 전체가 쉬프트 레지스터(shift register)로서 기능하도록 한다. 제어부(540a)는, 레지스터군(520a)이, 시간 영역 필터(131a)의 필터 연산부(310a)의 레지스터(312a)(도 7 참조)로서 기능하도록, 레지스터 입력측 전환부군(510a) 및 레지스터 출력측 전환부군(530a)을 제어한다.
이상으로, 신호 변환부의 제 1 및 제 2 레지스터군(202, 206)과, 시간 영역 필터(131a)의 필터 연산부(310a)의 레지스터(312a)의 공용을 실현하기 위한 구성에 대한 설명을 마친다.
다음에, 신호 변환부의 제 1 및 제 2 레지스터군(202, 206)과, 시간 영역 필터(131a)의 제 2 계수 갱신부(320a)의 레지스터(324a)의 공용을 실현하기 위한 구성에 대해서 설명한다.
도 10은, 레지스터 주변 구성의 제 2 예를 나타내는 블록도이고, 도 9에 대응하는 것이다. 도 9와 동일 부분에는 동일 부호를 붙이고, 이것에 대한 설명을 생략한다.
도 10에 있어서, 각 레지스터 입력측 전환부(511a)는, 대응하는 레지스터(521a)의 입력을, 신호 변환부(200)(도 3 참조)와, 시간 영역 필터(131a)의 제 2 계수 갱신부(320a)의 가산기(323a)(도 7 참조) 사이에서 전환한다.
레지스터 출력측 전환부(531a)는, 대응하는 레지스터(521a)의 출력처를, 신호 변환부(200)(도 3 참조)와, 제 2 계수 갱신부(320a)의 가산기(323a) 및 필터 연산부(310a)의 곱셈기(311a)(도 7 참조) 사이에서 전환한다.
고속 푸리에 변환/역 고속 푸리에 변환의 연산 처리를 실시할 경우, 제어부(550a)는, 상술한 통상 접속이 되도록, 레지스터 입력측 전환부군(510a) 및 레지스터 출력측 전환부군(530a)을 제어한다.
한편, 시간 영역 필터(131a)의 연산 처리를 실시할 경우, 제어부(550a)는, 상기 통상 접속과는 반대의 접속이 되도록, 레지스터 입력측 전환부군(510a) 및 레지스터 출력측 전환부군(530a)을 제어한다. 제어부(550a)는, 레지스터군(520a)이, 시간 영역 필터(131a)의 제 2 계수 갱신부(320a)의 레지스터(324a)(도 7 참조)로서 기능하도록, 레지스터 입력측 전환부군(510a) 및 레지스터 출력측 전환부군(530a)을 제어한다.
이상으로, 신호 변환부의 제 1 및 제 2 레지스터군(202, 206)과, 시간 영역 필터(131a)의 제 2 계수 갱신부(320a)의 레지스터(324a)의 공용을 실현하기 위한 구성에 대한 설명을 마친다.
또한, 제 2 계수 갱신부(320a)의 레지스터(324a)는, 과거의 계수값을 보지해 둘 필요가 있다. 이 때문에, 본 실시형태와 같이, 신호 변환부의 레지스터와 제 2 계수 갱신부(320a)의 레지스터(324a)를 공용으로 할 경우는, 전환 전에 레지스터의 데이터를 메모리에 축적해 두고, 전환 후에 재차 메모리로부터 데이터를 판독할 필요가 있다.
이 경우, 도 11에 나타내는 것처럼, 레지스터 입력측 전환부(511a)는, 대응하는 레지스터(521a)의 입력측에, 다시, 과거의 계수값을 보지하는 계수값 메모리의 메모리 판독부(어느 것도 도시하지 않음)의 출력측으로 전환하여 접속하도록 되어 있다. 또, 레지스터 출력측 전환부(531a)는, 대응하는 레지스터(521a)의 출력측을, 다시, 계수값 메모리의 메모리 기입부(도시하지 않음)로 전환하여 접속하도록 되어 있다. 그리고, 제어부(560a)는, 상술한 제어부(550a)와 동일한 제어를 행한다. 또한, 제어부(560a)는, 시간 영역 필터(131a)의 연산 처리에 있어서, 계수값 메모리에 대해서 계수값의 판독 및 기입이 행해지도록, 레지스터 입력측 전환부군(510a) 및 레지스터 출력측 전환부군(530a)을 제어한다.
이상 설명한 구성에 의해, 적응 등화기(100a)는, 회로 규모의 증대를 억제한 상태에서, 수신 성능의 향상을 꾀할 수 있다.
또한, 시간 영역에서의 피드백 빈도(시간 영역 필터(131a)의 계수 갱신의 빈도)는, 블록 사이즈마다 한 번의 비율로 할 수도 있다. 이것은 주파수 영역에서의 피드백의 빈도(도 6의 제 1 계수 갱신부(120a)의 계수 갱신의 빈도)와 동일하다. 이 경우, 시간 영역 필터(131a)의 제 2 계수 갱신부(320a)는, 불필요하게 된다.
도 12는, 적응 등화기(100a) 구성의 제 2 예를 나타내는 블록도이고, 도 6에 대응하는 것이다. 도 6과 동일한 부분에는, 동일 부호를 붙이고, 이것에 대한 설명을 생략한다.
도 12에 나타내는 적응 등화기(100a)는, 시간 영역 필터(131a)에 있어서, 도 7에서 설명한 제 2 계수 갱신부(320a)를 가지고 있지 않다. 도 12에 나타내는 적응 등화기(100a)는, 제 2 계수 갱신부(320a)를 대신하여, 제 4 FFT부(141a), 제 4 곱셈기(142a), 제 3 IFFT부(143a), 제 5 곱셈기(144a), 제 3 가산기(145a), 및 제 2 지연부(146a)를 가진다.
제 4 FFT부(141a)는, 판정부(108)의 출력(판정 후의 피드백 신호)에 대해서 고속 푸리에 변환(주파수 영역으로의 변환)을 행하고, 얻어진 신호를 출력한다.
제 4 곱셈기(142a)는, 제 2 FFT부(111)의 출력과 제 4 FFT부(141a)의 출력을 곱셈하고, 얻어진 신호를 출력한다.
제 3 IFFT부(143a)는, 제 4 곱셈기(142a)의 출력(판정값과의 오차 성분)에 대해서 역 고속 푸리에 변환(시간 영역으로의 변환)을 행하고, 얻어진 신호를 출력한다.
제 5 곱셈기(144a)는, 제 3 IFFT부(143a)의 출력과 계수 갱신의 스텝 사이즈(μ)를 곱하고, 얻어진 신호를 출력한다.
제 3 가산기(145a)는, 제 5 곱셈기(144a)의 출력과, 후단의 제 2 지연부(146a)의 출력을 가산하고, 얻어진 신호를 출력한다.
제 2 지연부(146a)는, 제 3 가산기(145a)의 출력을 지연시켜, 시간 영역으로 변환된 적응 등화기 계수로서, 시간 영역 필터(131a)에 출력한다.
즉, 제 3 가산기(145a) 및 제 2 지연부(146a)는, 제 5 곱셈기(144a)의 출력을 누적하는 누적부로서 기능한다.
이러한 구성에 의해, 적응 등화기(100a)는, 피드백부에 다수의 계수를 보유하지 않으면 안 되는 경우에도, 트랜스버설 필터에 필요한 곱셈기나 레지스터의 수를 삭감할 수 있어, 회로 규모를 저감할 수 있다.
(실시형태 3)
본 발명의 실시형태 3은, 신호 변환부의 와이드 비트 메모리를 다른 장치부의 메모리와 공용으로 한 예이다.
상술한 OFDM계 복조부(멀티 캐리어 방식 복조부)의 경우, 복조의 기본적인 처리에 필요한 고속 푸리에 변환 연산 처리의 횟수가 1회뿐인데다, 적응 처리가 필요한 피드백계가 없다. 이 때문에, OFDM계 복조부에서는, 파이프라인적으로, 동시에 복수의 회로에서 연산 처리를 행할 수 있어, 본 발명의 신호 변환부의 구성을 이용하지 않아도, 실시간 처리가 가능하다.
한편, OFDM계 복조부에서는, 채널 추정 등에 있어서, 규칙적으로 배치된 스캐터드(scattered) 파일럿 신호 등을 이용한, 비교적 복잡한 메모리 액세스를 필요로 한다. 즉, 워드 사이즈가 큰 메모리는, OFDM계 복조부에 필수적인 메모리이다.
또, OFDM계 복조부의 수신 처리와, ATSC계 복조부의 수신 처리는, 반드시 동시에 행할 필요가 없다.
그래서, OFDM계 복조부의 메모리를 구비한 수신 장치에서는, OFDM계 복조부에 필수적인 메모리를, 적응 등화기(100)의 메모리와 공용으로 함으로써, 적응 등화기(100)의 추가로 인한 장치 전체의 회로 규모 증대를 억제하는 것을 생각해 볼 수 있다.
OFDM계 복조부는, 고속 푸리에 변환에 의해 시간 영역의 신호를 주파수 영역의 신호로 변환하여, 채널 추정값을 기초로 등화하는 방식이다. 따라서, OFDM계 복조부는, 적응 등화기와는 구성이 크게 다르고, 이들에 공통되는 부분은 적다. 이 때문에, ATSC계와 OFDM계의 양 방식에 대응할 수 있는 회로를 실현할 때에는, 종래에는, 큰 면적이 필요하여, 코스트의 증대를 피할 수 없었다.
이 점, 본 실시형태에 따른 적응 등화기(100)를 채용한 수신 장치는, 메모리를 공용으로 함으로써, ATSC계와 OFDM계의 양 방식에 대응할 수 있는 회로의 회로 규모를 보다 작게 할 수 있다.
단, 이러한 메모리의 공용을 실현하기 위해서는, ATSC용으로는 와이드 비트 메모리의 복수 샘플에 일괄적으로 액세스하고, OFDM용으로는 1샘플마다 액세스하는 것이 필요하다. 그래서, 이러한 액세스 방식의 전환이 가능한 구성에 대해서 설명한다.
도 13은, 본 실시형태에 따른 메모리 주변 구성의 제 1 예를 나타내는 블록도이다.
도 13에 나타내는 것처럼, 본 실시형태에 따른 적응 등화기(도시하지 않음)는, 어드레스 변환부(620b), 시리얼/패러렐 변환부(630b), 패러렐/시리얼 변환부(640b), 및 ATSC/OFDM 전환부(650b)를 가진다. 이들은, 와이드 비트 메모리(610b)의 데이터 입출력부이다.
와이드 비트 메모리(610b)는, 실시형태 1에서 설명한 제 1 와이드 비트 메모리(201) 및 제 2 와이드 비트 메모리(207)(도 3 참조)에 대응하고 있다. 와이드 비트 메모리(610b)는, 판독 모드/기입 모드를 지정하는 신호, 어드레스 신호 및 데이터 신호가 입력되면, 이것들에 따라 데이터의 판독/기입을 행한다.
어드레스 변환부(620b)는, ATSC용의 동작을 행하는 ATSC 모드일 때, 어드레스 신호를, 변환시키지 않고 그대로 와이드 비트 메모리(610b)에 입력한다.
또, 어드레스 변환부(620b)는, OFDM용의 동작을 행하는 OFDM 모드일 때, 어드레스 신호를 Log2(M)비트만큼 오른쪽으로 쉬프트하고, 상위 비트만을 와이드 비트 메모리(610b)에 입력한다. 그리고, 어드레스 변환부(620b)는, 오른쪽 쉬프트에 의해 잘라버려진 비트를, 시리얼/패러렐 변환부(630b) 및 패러렐/시리얼 변환부(640b)에 입력한다. 즉, 시리얼/패러렐 변환부(630b) 및 패러렐/시리얼 변환부(640b)는, M샘플분 한꺼번에 보지되어 있는 데이터의 어느 위치에 상당하는지를 지정한다.
시리얼/패러렐 변환부(630b)는, ATSC 모드일 때, 입력 데이터를, 변환시키지 않고 그대로 와이드 비트 메모리(610b)에 입력한다.
또, 시리얼/패러렐 변환부(630b)는, OFDM 모드일 때, 와이드 비트 메모리(610b) 중, 어드레스 변환부(620b)로부터 지정된 위치의 데이터만을, 입력 데이터로 겹쳐쓰기(overwrite)한다. 이 때, 다른 지정되어 있지 않은 위치의 데이터는, 그대로 되돌려 놓을 필요가 있다. 이 때문에, 시리얼/패러렐 변환부(630b)는, 지정 어드레스의 데이터를 일단 판독해 두고, 판독한 M샘플분의 데이터 중 지정된 위치의 데이터만을, 입력 데이터로 겹쳐쓰기하고 다시 재기입한다.
패러렐/시리얼 변환부(640b)는, ATSC 모드일 때, 와이드 비트 메모리(610b)로부터 출력되는 M샘플분의 데이터를, 변환하지 않고 그대로 출력 데이터로 한다.
또, 패러렐/시리얼 변환부(640b)는, OFDM 모드일 때, 와이드 비트 메모리(610b)로부터 출력되는 M샘플분의 데이터 중, 어드레스 변환부(620b)로부터 지정된 위치의 데이터만을 추출하여, 출력 데이터로 한다.
ATSC/OFDM 전환부(650b)는, 어드레스 변환부(620b), 시리얼/패러렐 변환부(630b), 및 패러렐/시리얼 변환부(640b)에 대해서, ATSC 모드/OFDM 모드의 전환을 행한다.
이러한 구성에 의해, 적응 등화기는, ATSC계와 OFDM계에서 와이드 비트 메모리를 공용화할 수 있다. 즉, 본 실시형태의 적응 등화기는, OFDM계 복조부의 메모리를, ATSC와 같은 싱글 캐리어계의 복조에도 활용함으로써, 멀티 모드에 대응하는 소형(小型)의 복조부를 실현할 수 있다.
또한, 도 13에 나타내는 구성은, 와이드 비트 메모리(610b)로의 액세스 방법이, 랜덤인 경우에도 연속인 경우에도 대응 가능한 구성으로 되어 있다.
한편, 메모리로의 액세스 방법이 연속으로 한정되어 있는 경우에는, 도 14에 나타내는 것처럼, 시리얼/패러렐 변환의 빈도를 저감할 수 있는 구성이 가능하다.
도 14에 나타내는 것처럼, 본 실시형태에 따른 적응 등화기(도시하지 않음)는, 와이드 비트 메모리(610b)의 데이터 입출력부로서, M카운터(counter)(660b)를 더 가진다.
이 구성에서는, 어드레스 변환부(620b)는, 상술한 오른쪽 쉬프트에 의해 잘라버려진 비트를, M카운터(660b)에 출력한다.
M카운터(660b)는, 입력되는 비트(잘라버려진 비트)가 제로의 타이밍으로, 카운트를 개시한다. 그리고, M카운터(660b)는, 카운트 값이 M이 될 때마다, 그 타이밍을 나타내는 신호를, 시리얼/패러렐 변환부(630b) 패러렐/시리얼 변환부(640b)에 입력한다.
시리얼/패러렐 변환부(630b)는, 연속되는 입력 데이터를 병렬화하고, M카운터(660b)로부터의 신호 입력 타이밍에 기초하여(즉, M샘플마다 1회), 병렬화한 데이터를 와이드 비트 메모리(610b)에 기입한다.
패러렐/시리얼 변환부(640b)는, 마찬가지로, M카운터(660b)로부터의 신호 입력 타이밍에 기초하여(즉, M샘플마다 1회), 와이드 비트 메모리(610b)에 액세스하여 데이터를 판독한다. 그리고, 패러렐/시리얼 변환부(640b)는, 출력 데이터로서, 판독한 데이터를, 1샘플씩 연속적으로 출력한다.
이러한 구성에서는, 와이드 비트 메모리(610b)로의 액세스 횟수를 억제할 수 있어, 소비 전력의 저감에 기여할 수 있다.
또한, 적응 등화기는, 도 13에 나타내는 구성과 도 14에 나타내는 구성을 조합시킨 구성을 가져도 좋다. 그리고, 적응 등화기는, 와이드 비트 메모리(610b)로의 액세스 방법이 랜덤인지 연속인지에 따라, 데이터 입출력부의 구성을 전환하는 제어부를 더 가져도 좋다.
(실시형태 4)
본 발명의 실시형태 4는, 메모리-로직(Memory-Logic) 사이 및 메모리-메모리 사이를 접속하는 배선의 총 개수의 증대를 억제한 예이다.
상술한 바와 같이, 실시형태 1에서는, 복수의 계통으로 분리해서 병렬 연산함으로써, 1블록마다 실행하지 않으면 안 되는 FFT 및 IFFT의 연산 횟수를 삭감할 수 있다(도 2 참조). 그 결과, 실시형태 1에서는, FFT 및 IFFT에 대해서 허용되는 처리 시간의 조건이 완화된다.
한편, 병렬 연산의 실현에는, 논리 회로뿐만 아니라, 메모리도 복수 계통분 준비할 필요가 있어, 회로 규모가 증대한다. 이 때, 메모리 논리간 및 메모리-메모리간의 배선은, 복잡화하여, 배선에 필요한 영역이 증대해 버린다. 특히, 도 12에 나타내는 등의 구성에서는, 배선의 복잡화가 현저하다. 따라서, 도 12에 나타내는 등의 구성에서는, 면적의 증대에 더해 소망하는 동작 속도를 얻는 것이 곤란해지는 경우가 있다. 또, 예를 들면, FPGA에서는, 배선의 절대수가 한정되어 있어, 배선 불능이 되는 경우가 있다.
본 실시형태에서는, 배선의 복잡화를 극력 저감하도록 한 것이다. 도 15는, 본 실시형태에 따른 적응 등화기(1500)의 구성을 나타내는 블록도이다.
도 15에 있어서, 적응 등화기(1500)는, 도 1의 적응 등화기(100)와 비교하여, 제 2 지연부(1501)를 추가한다. 또한, 도 15에 있어서, 도 1과 동일 구성인 부분에 대해서는 동일 부호를 붙이고, 그 설명을 생략한다.
제 2 지연부(1501)는, 제 1 FFT부(103)로부터 입력된 신호를, 1블록 사이즈분 지연시켜 제 1 곱셈기(105)에 출력한다.
도 15에 나타낸 적응 등화기(1500)의 구성에 있어서, 제 1 FFT부(103)의 출력은, 제 1 곱셈기(105) 및 복소 공역부(104)에 입력된다. 복소 공역부(104)의 출력은, 제 2 곱셈기(112)에 입력된다. 제 1 곱셈기(105)에 있어서의 연산에서는, 수신 신호와 필터 계수를 곱한다. 제 1 곱셈기(105)가 이른바 등화 처리의 본선(本線)계에서 행해지는데 비해, 제 2 곱셈기(112)의 연산은, 수신 신호와 오차를 곱하여, 필터 계수의 갱신 성분을 도출하는 것이다.
여기서, 필터 계수의 갱신 성분을 도출하려면, 오차를 발생시키고 있던 타이밍의 수신 신호와 오차를 곱할 필요가 있다. 따라서, 계수 갱신 시의 제 1 지연부(118)에 있어서의 지연(1블록분 필요)을 고려하면, 도 15에 나타내는 것처럼, 제 1 FFT부(103)의 후단에 제 2 지연부(1501)를 설치하여, 입력 신호를 1블록분 지연시켜 둘 필요가 있다.
도 16은, 본 실시형태에 있어서의 신호 변환부(1600)의 구성을 나타내는 블록도이다.
도 16의 신호 변환부(1600)는, 도 3의 신호 변환부(200)와 비교해서, 제 1 와이드 비트 메모리(201) 및 제 2 와이드 비트 메모리(207) 대신에, 어드레스 공간이 2배인 와이드 비트 심플ㆍ듀얼 포트 메모리(1601)를 가진다. 또한, 도 16에 있어서, 도 3과 동일 구성인 부분에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다.
와이드 비트 심플ㆍ듀얼 포트 메모리(1601)는, 2M샘플분의 신호에 대해서, 읽기(Read)와 쓰기(Write)를, 다른 어드레스에 대해서 동시에 행할 수 있다. 일반적인 완전 듀얼 포트 메모리는, 읽기(Read)와 읽기(Read), 또는 쓰기(Write)와 쓰기(Write)도, 다른 어드레스에 대해서 동시에 행할 수 있다. 이것에 비해서, 심플ㆍ듀얼 포트 메모리는, 읽기(Read)와 쓰기(Write)밖에 동시에 행하지 못한다. 단, 심플ㆍ듀얼 포트 메모리는, 일반적인 완전 듀얼 포트 메모리보다 작은 면적으로 실현된다.
도 17은, 싱글 포트 메모리를 이용하는 적응 등화기(1700)의 회로 구성의 주요부를 나타내는 블록도이다. 도 17은, 도 2에 나타내는 것처럼, 2계통의 FFT 및 IFFT에 의해 병렬적으로 처리하는 경우에 있어서, 싱글 포트 메모리를 이용하는 경우를 나타낸다.
싱글 포트 메모리를 이용하는 경우의 적응 등화기(1700)는, 판정부(108)와, 오차 추출부(109)와, 제 1 가산기(117)와, 제 1 메모리(1701)와, 제 2 메모리(1702)와, 제 3 메모리(1703)와, 제 4 메모리(1704)와, 제 5 메모리(1705)와, 제 1 선택부(1706)와, 제 1 데이터 변환부(1707)와, FFT/IFFT 연산부(1708)와, 제 2 데이터 변환부(1709)와, 전환부(1710)와, 제 2 선택부(1711)와, 제 6 메모리(1712)와, 제 7 메모리(1713)와, FFT 연산부(1714)를 주로 가지고 있다. 또한, 도 17에 있어서, 도 15와 동일 구성인 부분에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다.
제 1 메모리(1701)는, FFT 또는 IFFT에 있어서의 각 스테이지의 연산 결과 및 최종 연산 결과를 보존한다.
제 2 메모리(1702)는, FFT 또는 IFFT에 있어서의 각 스테이지의 연산 결과 및 최종 연산 결과를 보존한다.
제 3 메모리(1703)는, FFT 결과, IFFT 결과 또는 곱셈 결과를 보존한다.
제 4 메모리(1704)는, 필터 계수를 보존한다.
제 5 메모리(1705)는, 필터 계수를 보존한다.
제 1 선택부(1706)는, 제 1 메모리(1701), 제 3 메모리(1703), 또는 제 5 메모리(1705)를 선택하여, 데이터의 판독 또는 기입을 행한다.
제 1 데이터 변환부(1707)는, FFT 결과와 시정수(時定數)의 곱셈 처리, 또는, 복소 공역화 등을 행한다.
FFT/IFFT 연산부(1708)는, FFT 연산, IFFT 연산 또는 곱셈을 행한다.
제 2 데이터 변환부(1709)는, FFT 결과와 시정수와의 곱셈 처리, 또는, 복소 공역화 등을 행한다.
전환부(1710)는, 제 1 가산기(117)로부터 입력된 가산 결과의 제 1 선택부(1706)로의 출력과 제 2 선택부(1711)로의 출력을 전환한다.
제 2 선택부(1711)는, 제 2 메모리(1702) 또는 제 4 메모리(1704)를 선택하여, 데이터의 판독 또는 기입을 행한다.
제 6 메모리(1712)는, FFT 결과 또는 IFFT 결과를 보존한다.
제 7 메모리(1713)는, FFT 결과 또는 IFFT 결과를 보존한다.
FFT 연산부(1714)는, FFT 연산을 행한다.
블록간 연결부(102)(도 15 참조)에서 행하는 처리에 대응하는 처리는, 도 17에 있어서의 제 1 메모리(1701)에 입력 신호를 기입하고, 이것을 소망 타이밍으로 판독함으로써 실현된다. 블록간 연결된 신호는, FFT/IFFT 연산부(1708)에 있어서 FFT된다. FFT/IFFT 연산부(1708)의 연산은, 제 1 FFT부(103)에서 행하는 연산에 대응한다. 예를 들면, 1024포인트의 FFT를 행할 경우는, 데이터가 제 1 메모리(1701)와 제 2 메모리(1702) 사이를 5왕복한다. 그리고, FFT한 결과는, 제 1 메모리(1701)에 보존된다. 제 6 메모리(1712) 또는 제 7 메모리(1713)에는, FFT 연산부(1714)에 있어서 실시한 FFT의 결과가 보존되어 있다. FFT 연산부(1714)의 연산은, 제 2 FFT부(111)에서 행하는 연산에 대응한다. 제 2 곱셈기(112)(도 15 참조)에서 행하는 연산은, 제 6 메모리(1712) 또는 제 7 메모리(1713)에 보존되어 있는 FFT 결과와, 제 1 메모리(1701)에 보존되어 있는 FFT 결과를 복소 공역화한 것을 곱셈하는 연산에 대응한다. 제 2 곱셈기(112)에서 행하는 곱셈에 대응하는 곱셈은, FFT/IFFT 연산부(1708)에 있어서 실시된다. 이 곱셈 결과는, 제 3 메모리(1703)에 보존된다. 여기서, FFT/IFFT 연산부(1708)는, FFT 및 IFFT 이외의 곱셈에 있어서, 버터플라이 연산부의 곱셈기를 공용할 수 있는 구성으로 되어 있다. 도 17에 있어서, 복소 공역화는, 연산 처리 기능의 관계를 나타내는 도 15에서는 복소 공역부(104)가 행하고, 연산 회로 구성을 나타내는 도 17에서는 데이터 변환부(1707)가 행하고 있다. 또한, 제 1 메모리(1701)에 보존되어 있는 데이터는, 후술하는 처리에서 사용하기 때문에, 보지한 채로 둘 필요가 있다.
제 2 제로 삽입부(114)에서 행하는 처리에 대응하는 처리는, 제 2 데이터 변환부(1709)에서 실시된다. FFT/IFFT 연산부(1708)는, 제 3 메모리(1703)에 보존된 곱셈 결과의 FFT를 실시한다. 제 3 메모리(1703)에 보존된 곱셈 결과는, 제 3 FFT부(115)에 있어서의 곱셈 결과에 대응한다. 제 3 FFT부(115)에 있어서의 FFT의 실시에 수반하여, 데이터는, 제 3 메모리(1703)와 제 1 메모리(1701) 사이를 5왕복한다. 그리고, FFT한 결과는, 제 3 메모리(1703)에 겹쳐쓰기 보존된다.
제 3 메모리(1703)에 보존된 FFT 결과는, 제 2 데이터 변환부(1709)에 있어서, 갱신된 시정수 μ가 곱해진다. 여기서, 시정수 μ를 곱하는 연산은, 회로 규모 삭감을 위해서 비트 쉬프트(shift) 등의 간이적인 처리로 충분하다. 따라서, 시정수 μ를 곱하는 연산은, 제 2 데이터 변환부(1709)에 있어서 실시된다. 시정수 μ가 곱해진 데이터는, 과거의 필터 계수와 가산된다. 여기서, 예를 들면, 과거 필터 계수는, 제 4 메모리(1704)에 보존되어 있다. 시정수 μ가 곱해진 데이터는, 제 1 가산기(117)에 있어서, 제 4 메모리(1704)에 보존되어 있는 필터 계수와 가산된다. 이 가산 결과는, 전환부(1710)에 의해 블록마다 전환되어, 제 4 메모리(1704)와 반대측인 제 5 메모리(1705)에 필터 계수로서 보존된다. 제 5 메모리(1705)에 보존된 필터 계수는, 제 1 메모리(1701)에 보존된 연산 결과(이미 실시한 FFT/IFFT 연산부(1708)에 있어서의 연산 결과)와 곱해진다. 그리고, 이 곱셈 결과는, 제 3 메모리(1703)에 겹쳐쓰기 보존된다.
제 3 메모리(1703)에 보존된 곱셈 결과는, IFFT된다. 이 IFFT 연산은, 제 1 IFFT부(106)(도 15 참조)에서 행하는 연산에 대응한다. 또, 이 IFFT의 연산은, FFT/IFFT 연산부(1708)에 있어서, FFT 연산의 설정을 IFFT 연산의 설정으로 대체함으로써 실시된다. FFT 연산부를 IFFT 연산으로서 활용하려면, 메모리 액세스의 어드레스 제어 순서를 FFT와 반대로 하면 된다. 이 IFFT에 수반하여, 데이터는, 제 3 메모리(1703)와 제 2 메모리(1702) 사이를 5왕복한다. 제 1 IFFT부(103)에 있어서의 연산 결과는, 제 3 메모리(1703)에 겹쳐쓰기 보존되고, 등화한 결과로서 출력된다. 또, 제 1 IFFT부(103)에 있어서의 연산 결과는, 판정부(108)에 있어서의 판정 및 오차 추출부(109)에 있어서의 오차의 추출을 실시하기 위해, 심볼 단위로 제 3 메모리(1703)로부터 출력된다. 추출된 오차는, FFT 연산부(1714) 계통의 제 6 메모리(1712)에 보존된다. FFT 연산부(1714)는, 제 6 메모리(1712)와 제 7 메모리(1713) 사이에서 데이터를 왕복시켜, 연산을 실시한다. FFT 연산부(1714)의 연산은, 제 2 FFT부(111)에서 행하는 연산에 대응한다. 이 연산 결과는, 제 6 메모리(1712) 또는 제 7 메모리(1713)에 보존된다. FFT 연산부(1714)에 있어서의 상기의 연산은, 도 2에 표시되는 것처럼, FFT/IFFT 연산부(1708)에 있어서의 연산(제 1 FFT부(103)에서 행하는 연산에 대응하는 연산)과 동일 타이밍으로, 병렬로 행할 수 있다.
도 18은, 본 실시형태에 따른 적응 등화기(1500)의 회로 구성의 주요부를 나타내는 블록도이다. 도 18은, 도 16에 나타내는 와이드 비트 심플ㆍ듀얼 포트 메모리(1601)를 이용한 경우를 나타낸다. 또한, 도 18은, 본 실시형태에 따른 적응 등화기(1500)를 실현하는 회로 구성(메모리 및 연산 회로 등의 접속 관계)을 설명하는 것이다.
도 18에 나타내는 적응 등화기(1500)는, 판정부(108)와, 오차 추출부(109)와, 제 1 가산기(117)와, 제 1 메모리(1801)와, 데이터 변환부(1802)와, 제 1 선택부(1803)와, FFT/IFFT 연산부(1804)와, 제 2 선택부(1805)와, S/P부(1806)와, 제 2 메모리(1807)와, FFT 연산부(1808)를 주로 가지고 있다. 또한, 도 18에 있어서, 도 15와 동일 구성인 부분에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다.
제 1 메모리(1801)는, FFT 연산 결과, IFFT 연산 결과 또는 필터 계수를 보존한다.
데이터 변환부(1802)는, FFT 연산 결과와 시정수의 곱셈 처리, 또는, 복소 공역화 등을 행한다.
제 1 선택부(1803)는, 데이터 변환부(1802)로부터 입력된 데이터와, 제 2 메모리(1807)로부터 판독된 데이터의 어느 것인가 한쪽을 선택하여 FFT/IFFT 연산부(1804)에 출력한다.
FFT/IFFT 연산부(1804)는, FFT 연산, IFFT 연산 또는 곱셈을 행한다.
제 2 선택부(1805)는, FFT/IFFT 연산부(1804)로부터 입력된 FFT 연산 결과, 또는, 제 1 가산기(117)로부터 입력된 가산 결과를 선택하여 제 1 메모리(1801)에 출력한다.
S/P부(1806)는, 제 1 선택부(1803)로부터 입력된 데이터를 시리얼(serial) 데이터 형식으로부터 패러렐(parallel) 데이터 형식으로 변환하여 제 1 가산기(117)에 출력한다.
제 2 메모리(1807)는, FFT 결과 또는 IFFT 결과를 보존한다.
FFT 연산부(1808)는, FFT 연산 또는 IFFT 연산을 행한다.
도 17과 도 18을 비교하면, 도 18의 구성은, 도 17의 구성에 비해, 메모리의 개수가 삭감되고(1개 메모리당 어드레스 공간은 증대), 배선의 집중이 완화되어 있다.
구체적으로는, 도 17에 나타내는 적응 등화기(1700)에서는, 수신 신호를 FFT한 결과와 필터 계수를 FFT한 결과를, 각각의 메모리 뱅크(Memory Bank)에 보존되도록 어드레스를 할당하면, 양자를 동시에 판독하는 것이 가능하게 된다. 그렇지만, 적응 등화기(1700)에서는, 수신 신호를 FFT한 결과와 필터 계수를 FFT한 결과를, 각각의 메모리 뱅크에 저장하는 것에 의해 이하의 과제가 발생한다. 즉, 적응 등화기(1700)에서는, 회전자용 메모리의 확장 어드레스 공간에 대해서, 필터 계수를 FFT한 결과를 복사하든가, 또는 필터 계수를 FFT한 결과를 보존하고 있는 메모리 뱅크의 출력을, 곱셈기(413a)에 접속한다. 이 때, 메모리 뱅크의 출력은, 선택부(430a)를 경유하여, 곱셈부(413a)에 접속된다. 이와 같이, 도 17에 나타내는 적응 등화기(1700)에서는, 메모리-메모리간 또는 메모리-로직간을 접속하면 배선 영역이 증대해 버린다.
한편, 본 실시형태에서는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601)(도 16 참조)의 어드레스 공간을 확대한다. 그리고, 본 실시형태에서는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601)에 있어서의 FFT 연산용, 및 IFFT 연산용의 어드레스 공간과는 다른 어드레스 공간에, 필터 계수를 FFT한 갱신 결과를 보존하고 있다. 이렇게 함으로써, 본 실시형태는, 동일 메모리 뱅크와의 접속만으로 되어, 배선 영역의 증대를 방지할 수 있다.
또, 본 실시형태에서는, 제 1 FFT부(103)에 있어서의 연산의 결과를 1블록분 지연시키기 위한 신호를, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601)의 어드레스 공간을 2배보다 더 확대시킨 어드레스 공간에 보존한다.
또, 본 실시형태에서는, FFT 및 IFFT에 있어서의 버터플라이 연산에서 이용하는 곱셈기와 제 1 곱셈기(105)를 공용하는 것을 상정하여, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601)를 이용한다.
도 19는, 본 실시형태에 따른 적응 등화기(1500)의 회로 구성의 변형예의 주요부를 나타내는 블록도이다. 도 19에서는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a, 1601b)를 이용하여 메모리 액세스 횟수를 절반으로 한다.
도 19의 구성에서는, 회전자용 와이드 비트 메모리(1902) 및 회전자용 레지스터군(1903)을 추가했다. 또, 도 19의 구성에서는, 도 5와 비교해, 제 1 와이드 비트 메모리(201) 및 제 2와이드 비트 메모리(207)를 대신하여, 어드레스 공간이 2배인 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a, 1601b)를 가진다.
또한, 도 19에 있어서, 도 5와 동일 구성인 부분에는, 동일 부호를 붙이고, 그 설명을 생략한다. 또, 회전자용 와이드 비트 메모리(1902)는, 회전자용 와이드 비트 메모리(208)와 동일 구성이고, 회전자용 레지스터군(1903)은 회전자용 레지스터군(209)과 동일 구성이므로, 그 설명을 생략한다. 또, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a, 1601b)는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601)와 동일 구성이므로, 그 설명을 생략한다.
필터 계수를 FFT한 데이터, 및 1블록 전의 수신 신호를 FFT한 데이터 등을 보존하는 메모리 구성은, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a, 1601b)의 어드레스 공간을 2배 이상으로 확장해 두면 매우 적합하다.
도 20은, 싱글 포트 메모리를 이용하는 경우의 적응 등화기의 메모리 주변의 구성을 나타내는 블록도이다.
도 20으로부터, 싱글 포트 메모리를 이용하는 적응 등화기는, 제 3 곱셈기(116)와, 제 1 가산기(117)와, FFT 결과를 축적하고 있는 FFT 결과 싱글 포트 메모리(2001)와, 제 1 전환부(2002)와, 필터 계수 축적용인 제 1 싱글 포트 메모리(2003)와, 필터 계수 축적용인 제 2 싱글 포트 메모리(2004)와, 제 2 전환부(2005)로 주로 구성되어 있다. 또한, 도 20에 있어서, 도 15와 동일 구성인 부분에는, 동일 부호를 붙이고, 그 설명을 생략한다.
FFT 결과 싱글 포트 메모리(2001)는, 예를 들면, 도 3의 제 2 와이드 비트 메모리(207) 등에 대응한다. FFT 결과 싱글 포트 메모리(2001)는, 입력된 FFT 결과를 보존한다.
제 1 전환부(2002)는, 제 1 가산기(117)로부터 입력된 가산 결과를, 제 1 싱글 포트 메모리(2003)에 출력하든가, 또는 제 2 싱글 포트 메모리(2004)에 출력한다.
제 1 싱글 포트 메모리(2003)는, 제 1 전환부(2002)로부터 입력된 FFT 결과를 보존한다.
제 2 싱글 포트 메모리(2004)는, 제 1 전환부(2002)로부터 입력된 FFT 결과를 보존한다.
제 2 전환부(2005)는, 제 1 싱글 포트 메모리(2003)에 보존되어 있는 FFT 결과와, 제 2 싱글 포트 메모리(2004)에 보존되어 있는 FFT 결과를, 선택하여 제 1 가산기(117)에 출력한다.
FFT 결과 싱글 포트 메모리(2001)는, 예를 들면, 도 3의 제 2 와이드 비트 메모리(207) 등에 대응한다. FFT 결과 싱글포트 메모리(2001)에는, 필터 계수 갱신 분의 FFT 결과가 축적된다. FFT 결과 싱글 포트 메모리(2001)에 축적되어 있는 FFT 결과는, 계수 갱신시에 판독된다. 제 3 곱셈기(116)에서는, FFT 결과 싱글 포트 메모리(2001)에 축적되어 있는 FFT 결과에 대해서, 갱신된 시정수 μ가 곱해진다. 그리고, 제 1 가산기(117)에서는, 과거의 필터 계수의 FFT 결과가 축적되어 있는 제 1 싱글 포트 메모리(2003), 또는 제 2 싱글 포트 메모리(2004)로부터의 출력과, 제 3 곱셈기(116)에 있어서의 곱셈 결과가 가산된다. 이 가산 결과는, 제 1 싱글 포트 메모리(2003)와 제 2 싱글 포트 메모리(2004) 중, 판독한 싱글 포트 메모리 뱅크와 반대측의 메모리 뱅크에 기입된다.
제 1 전환부(2002) 및 제 2 전환부(2005)에 있어서의, 제 1 싱글 포트 메모리(2003)와 제 2 싱글 포트 메모리(2004)의 전환은, 블록 단위로 행해진다. 싱글 포트 메모리는, 판독과 기입이 동시는 불가능하기 때문에, 판독한 클럭 사이클 후에 기입하는 클럭 사이클분만큼 기다리지 않으면 안 되어, 그 사이에, 다음 어드레스의 판독이 불가능하다. 이 때문에, 싱글 포트 메모리의 경우, 하나의 메모리 뱅크만으로는, 사이클수가 2배 필요하게 된다. 따라서, 처리 사이클수의 제약이 엄격한 경우에는, 제 1 싱글 포트 메모리(2003)와 제 2 싱글 포트 메모리(2004)의 2개의 메모리 뱅크를 구성하지 않으면 안 된다. 즉, 싱글 포트 메모리로 적응 등화기를 구성할 경우에는, 필터 계수의 갱신 사이클수를 절약하기 위해서, 제 1 싱글 포트 메모리(2003) 및 제 2 싱글 포트 메모리(2004)의 복수의 메모리를 준비할 필요가 있다.
도 21은, 본 실시형태에 따른 적응 등화기(1500)의 메모리의 주변 구성을 나타내는 블록도이다.
도 21에 있어서, 적응 등화기(1500)는, 제 3 곱셈기(116)와, 제 1 가산기(117)와, FFT 결과를 축적하는 FFT 결과 싱글 포트 메모리(2101)와, 필터 계수 축적용 와이드 비트 심플ㆍ듀얼 포트 메모리(2102)를 주로 가진다. 또한, 도 21에 있어서, 도 15와 동일 구성인 부분에는, 동일 부호를 붙이고, 그 설명을 생략한다.
FFT 결과 싱글 포트 메모리(2101)는, 입력된 FFT 결과를 보존한다.
와이드 비트 심플ㆍ듀얼 포트 메모리(2102)는, 제 1 가산기(117)로부터 입력된 가산 결과를 보존한다.
본 실시형태와 같이, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601)를 이용할 경우에는, 와이드 비트 심플ㆍ듀얼 포트 메모리(2102)와 같은 1개의 메모리 뱅크만으로 좋다. 단, 와이드 비트 심플ㆍ듀얼 포트 메모리(2102)에서는, 어드레스 공간이 2배 필요하게 된다. 또, 와이드 비트 심플ㆍ듀얼 포트 메모리(2102)에서는, 상위 어드레스로부터 판독하여 하위 어드레스에 기입하는 경우와, 하위 어드레스로부터 판독하여 상위 어드레스에 기입하는 경우를, 1블록마다 전환한다.
와이드 비트 심플ㆍ듀얼 포트 메모리(2102)에는, 제 1 가산기(117)에 있어서의 가산 결과인 필터 계수 갱신분의 FFT 결과가 보존된다. 와이드 비트 심플ㆍ듀얼 포트 메모리(2102)에 보존되어 있는 FFT 결과는, 필터 계수의 갱신시에 판독된다. 제 3 곱셈기(116)에서는, FFT 결과 싱글 포트 메모리(2101)에 보존되어 있는 FFT 결과에 대해서, 갱신된 시정수 μ가 곱해진다. 그리고, 제 1 가산기(117)에서는, 과거 필터 계수의 FFT 결과가 보존되어 있는 와이드 비트 심플ㆍ듀얼 포트 메모리(2102)로부터의 출력과, 제 3 곱셈기(116)에 있어서의 곱셈 결과가 가산된다. 이 가산 결과는, 와이드 비트 심플ㆍ듀얼 포트 메모리(2102)에 기입된다.
본 실시형태에서는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601)의 어드레스 공간, 또는 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a, 1601b)의 어드레스 공간을 확장한다. 이것에 의해, 본 실시형태에서는, 도 21에 나타내는 구성을 실현할 수 있기 때문에, 싱글 포트 메모리로 구성하는 경우와 같은 새로운 배선의 필요는 없다. 또, 도 19의 경우에서는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a)측에 필터 계수 갱신분의 FFT 결과를 축적하고, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601b)측에 과거 필터 계수의 FFT 결과를 축적할 수 있다. 이 결과, 본 실시형태에서는, 축적된 FFT 결과와 필터 계수 갱신분을 동시에 판독하여, 가산 연산 등을 행한 후에, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601b)에 기입할 수 있다. 또, 본 실시형태에서는, 동시에, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a와 1601b)의 양쪽으로부터, 다음 어드레스의 판독을 행할 수 있기 때문에, 사이클수 증대를 하는 일이 없다.
여기서, 본 실시형태에서는, 필터 계수 갱신분의 FFT 결과 및 과거 필터 계수의 FFT 결과의 전부를, 한쪽의 와이드 비트 심플ㆍ듀얼 포트 메모리에 축적하는 것은 아니다. 본 실시형태에서는, 필터 계수 갱신분의 FFT 결과 및 과거 필터 계수의 FFT 결과를, 2개의 와이드 비트 심플 듀얼 포트 메모리에 절반씩 나누어 축적한다. FFT 결과의 총수를 보존하기 위해서는, (1024/M)×2개분의 어드레스 공간이 필요하다. 따라서, 실제로는, 필터 계수 갱신분의 FFT 결과 및 과거 필터 계수의 FFT 결과는, 2개의 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a, 1601b)에 나누어서 보존되게 된다.
또, 본 실시형태에서는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a)와 와이드 비트 심플ㆍ듀얼 포트 메모리(1601b)에 있어서의, 상위측 어드레스와 하위측 어드레스를 역전(逆轉)되도록 배치한다. 이것에 의해, 본 실시형태에서는, 필터 계수 갱신 데이터와 과거의 필터 계수 데이터의 판독을 동시에 행할 수 있다.
예를 들면, 과거 필터 계수의 FFT 결과는, 상위측 어드레스에 대응하는 데이터를 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a)에 보존한다. 또, 과거 필터 계수의 FFT 결과의 하위측 어드레스에 대응하는 데이터는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601b)에 보존한다. 한편, 필터 계수 갱신부의 FFT 결과의 하위 어드레스측에 대응하는 데이터는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a)에 보존한다. 또, 필터 계수 갱신부의 FFT 결과의 상위측 어드레스에 대응하는 데이터는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601b)에 보존한다. 이것에 의해, 하위 어드레스측의 필터 계수의 갱신에서는, 갱신되는 필터 계수를 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a)로부터 판독할 수 있다. 동시에, 과거의 필터 계수는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601b)로부터 판독할 수 있다. 상위 어드레스측에 대해서도 마찬가지로, 갱신되는 필터 계수는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601b)로부터 판독할 수 있다. 동시에, 과거의 필터 계수는, 와이드 비트 심플ㆍ듀얼 포트 메모리(1601a)로부터 판독할 수 있다.
도 22는, 본 실시형태에 따른 적응 등화기(1500)의 회로 구성의 새로운 변형예의 주요부를 나타내는 블록도이다. 또한, 도 22에 있어서, 도 18과 동일 구성인 부분에는, 동일 부호를 붙이고, 그 설명을 생략한다.
또, 도 22에 있어서, 메모리(1801a, 1801b)는, 메모리 뱅크수가 2배로 되어 있는 것 외에는 제 1 메모리(1801)와 동일한 구성을 가지고 있다. 데이터 변환부(1802a, 1802b)는, 데이터 변환부(1802)와 동일한 구성을 가지고 있다. 선택부(1803a, 1803b)는, 제 1 선택부(1803)와 동일한 구성을 가지고 있다. 선택부(1805a, 1805b)는, 제 2 선택부(1805)와 동일한 구성을 가지고 있다. 메모리(1807a, 1807b)는, 메모리 뱅크수가 2배로 되어있는 것 외에는 제 2 메모리(1807)와 동일 구성을 가지고 있다. 상기로부터, 이들의 구성에 대한 설명을 생략한다.
전환부(2201)는, 제 1 가산기(117)에 있어서의 가산 결과의 선택부(1805a)로의 출력과 선택부(1805b)로의 출력을 전환한다.
선택부(2202)는, 메모리(1801a)에 보존되어 있는 데이터와 메모리(1801b)에 보존되어 있는 데이터의 어느 것인가 한쪽을 선택하여, 판정부(108)에 출력함과 동시에 외부로 출력한다.
도 22에서는, 심플ㆍ듀얼 포트 메모리를 이용하여, 메모리 액세스 횟수를 절반으로 저감한다. 도 18과 도 22를 비교하면, 메모리 뱅크수는 2배로 되어 있지만, 메모리 액세스의 클럭 속도는, FFT 연산의 버터플라이 연산에서 필요한 클럭 속도와 동일하면 되어, 저소비 전력화를 기대할 수 있다.
이와 같이, 본 실시형태에서는, 2M샘플분의 신호의 판독과 기입을, 다른 어드레스에 대해서 동시에 행할 수 있는 와이드 비트 심플ㆍ듀얼 포트 메모리를 1개만 설치한다. 이것에 의해, 본 실시형태는, 메모리-로직간 및 메모리-메모리간을 접속하는 배선의 총 개수의 증대를 억제할 수 있다.
또한, 신호 변환부의 회로 공용의 형태는, 이상에서 설명한 각 실시형태의 예로 한정되는 것은 아니다. 예를 들면, 적응 등화기는, 제 1~제 3 곱셈기와, 시간 영역 필터 곱셈기를, 공용으로 하는 구성이어도 좋다.
본 발명에 따른 적응 등화기는, 시간 영역의 신호에 대한 적응 등화 처리를 주파수 영역에서 행하는 적응 등화기에 있어서, 고속 푸리에 변환 및 역 고속 푸리에 변환의 적어도 1개를 행하는 신호 변환부를 가지고, 상기 신호 변환부는, 2M(M은 자연수)샘플분의 신호를 읽고 쓰기 할 수 있는 메모리와, 상기 메모리에 액세스 가능한 2M개의 레지스터와, M개의 버터플라이 연산부와, 상기 2M개 레지스터와 상기 M개 버터플라이 연산부 사이의 접속 상태를 전환하는 전환 제어부를 가진다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 상기 신호 변환부는, 상기 메모리와 상기 2M개의 레지스터의 조(組)를 2조 가지고, 상기 전환 제어부는, 고속 푸리에 변환/역 고속 푸리에 변환의 스테이지 마다, 상기 메모리의 역할이, 출력용 메모리와 입력용 메모리 사이에서 전환되도록, 한쪽 조의 상기 2M개 레지스터와 상기 M개 버터플라이 연산부 사이의 접속 상태 및, 다른 쪽 조의 상기 2M개 레지스터와 상기 M개 버터플라이 연산부 사이의 접속 상태를 전환한다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 1 신호 변환부와, 상기 제 1 신호 변환부에 의해 고속 푸리에 변환이 행해진 신호에 대해서 역 고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 2 신호 변환부를 가지고, 상기 제 1 신호 변환부는, 고속 푸리에 변환에 있어서의 비트 리버스의 재배열을 실시하지 않고, 상기 제 2 신호 변환부는, 역 고속 푸리에 변환에 있어서의 비트 리버스의 재배열을 실시하지 않는다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 상기 신호 변환부는, 고속 푸리에 변환/역 고속 푸리에 변환의 각 스테이지에 있어서의 회전자를 격납한, M샘플분의 신호를 읽고 쓰기 할 수 있는 회전자용 메모리와, 상기 회전자용 메모리에 액세스 가능하며, 상기 회전자를 취득하여 상기 M개의 버터플라이 연산부에 건네주는 M개의 회전자용 레지스터를 더 가진다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 상기 시간 영역의 신호를 입력시켜, 순차적으로 소정의 블록 사이즈분을 축적하는 축적부와, 전회 축적된 블록과 최신 블록을 연결하는 블록간 연결부와, 상기 블록간 연결부의 출력에 대해서 고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 1 고속 푸리에 변환부와, 상기 제 1 고속 푸리에 변환부의 출력과 주파수 영역으로 변환된 적응 등화기 계수를 곱하는 제 1 곱셈기와, 상기 제 1 곱셈기의 출력에 대해서 역 고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 1 역 고속 푸리에 변환부와, 상기 제 1 역 고속 푸리에 변환부의 출력으로부터 최신 신호 계열 블록을 추출하는 블록 추출부와, 상기 제 1 역 고속 푸리에 변환부의 출력으로부터 이상 신호점과의 오차를 추출하는 오차 추출부와, 추출된 상기 오차의 계열 중, 소망하는 탭 계수 이외의 개소를 제로로 하는 제 1 제로 삽입부와, 상기 제 1 제로 삽입부의 출력에 대해서 고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 2 고속 푸리에 변환부와, 상기 제 1 고속 푸리에 변환부 출력의 복소 공역과 상기 제 2 고속 푸리에 변환부의 출력을 곱하는 제 2 곱셈기와, 상기 제 2 곱셈기의 곱셈 결과에 대해서 역 고속 푸리에 변환을 행하는 상기 신호 처리부로서의 제 2 역 고속 푸리에 변환부와, 상기 제 2 역 고속 푸리에 변환부의 출력 중, 소망하는 탭 계수 이외의 개소를 제로로 하는 제 2 제로 삽입부와, 상기 제 2 제로 삽입부의 출력에 대해서 고속 푸리에 변환을 행하는 상기 신호 처리부로서의 제 3 고속 푸리에 변환부와, 상기 제 3 고속 푸리에 변환부의 출력과 소정의 계수를 곱하는 제 3 곱셈기와, 상기 제 3 곱셈기의 출력을 누적하는 누적부를 가진다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 상기 제 1 역 고속 푸리에 변환부의 출력에 대해서 판정 귀환형 등화 처리를 행하는 시간 영역 필터부를 더 가지고, 상기 제 1~제 3 고속 푸리에 변환부 및 상기 제 1 및 제 2 역 고속 푸리에 변환부의 상기 버터플라이 연산기에서 이용되는 곱셈기의 적어도 1개가, 상기 시간 영역 필터부의 컨볼루션 연산용 곱셈기와 공용으로 되어 있다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 상기 제 1~제 3 고속 푸리에 변환부 및 상기 제 1 및 제 2 역 고속 푸리에 변환부의 상기 버터플라이 연산기에서 이용되는 곱셈기의 적어도 1개가, 상기 제 1~제 3 곱셈기의 적어도 1개와 공용으로 되어 있다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 상기 제 1 역 고속 푸리에 변환부의 출력에 대해서 판정 귀환형 등화 처리를 행하는 시간 영역 필터부를 더 가지고, 상기 제 1~제 3 고속 푸리에 변환부 및 상기 제 1 및 제 2 역 고속 푸리에 변환부의 상기 레지스터의 적어도 1개가, 상기 시간 영역 필터부의 레지스터와 공용으로 되어 있다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 멀티 캐리어 방식 복조부를 구비한 수신 장치에 설치되고, 상기 메모리는, 상기 멀티 캐리어 방식 복조부의 메모리와 공용으로 되어 있다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 어드레스 변환부, 시리얼/패러렐 변환부, 및 패러렐/시리얼 변환부를 포함하고, 상기 메모리 신호의 입출력을 제어하는 입출력부와, 상기 메모리로의 액세스 방법이 랜덤인지 연속인지에 따라, 상기 입출력부의 구성을 전환하는 제어부를 더 가진다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 상기 입출력부는, 상기 메모리로의 액세스 방법이 랜덤인 경우의 기입 모드에 있어서, 기입을 행하기 전에 상기 메모리로부터 2M샘플분의 데이터를 판독하고, 데이터의 겹쳐쓰기를 상기 메모리의 소정 위치에 대해서만 행한다.
본 발명에 따른 적응 등화기는, 상기 구성에 있어서, 상기 신호 변환부는, 상기 2M샘플분의 신호의 판독과 기입을 각각 다른 어드레스에 대해서 동시에 실행 가능한 1개의 상기 메모리를 가진다.
2011년 10월 17일에 출원한 특허출원 2011-227922의 일본 출원에 포함되는 명세서, 도면 및 요약서의 개시 내용은, 모두 본원에 원용된다.
(산업상이용가능성)
본 발명은, 시간 영역의 신호에 대한 적응 등화 처리를 주파수 영역에서 행하는 적응 등화기에 있어서, 회로 규모의 증대 및 동작 클럭 주파수의 증가를 억제할 수 있는 적응 등화기로서 유용하다. 특히, 본 발명은, ATSC 등에서 채용되고 있는, 다치 VSB(Vestigial Sideband : 잔류 측파대) 변조에 대응하는 수신 장치의 적응 등화기에 매우 적합하다. 또, 본 발명은, 무선 전송의 적응 등화기 이외에도, 다수의 탭 수가 필요하다고 하는, 음성 에코 캔슬러, 노이즈 캔슬러(Noise Canceller) 등의 각종 디지털 적응 등화기에 매우 적합하다.
100, 100a : 적응 등화기 101 : 축적부
102 : 블록간 연결부 103 : 제 1 FFT부
104 : 복소 공역부 105 : 제 1 곱셈기
106 : 제 1 IFFT부 107 : 블록 추출부
108 : 판정부 109 : 오차 추출부
110 : 제 1 제로 삽입부 111 : 제 2 FFT부
112 : 제 2 곱셈기 113 : 제 2 IFFT부
114 : 제 2 제로 삽입부 115 : 제 3 FFT부
116 : 제 3 곱셈기 117 : 제 1 가산기
118 : 제 1 지연부 120, 120a : 제 1 계수 갱신부
131a : 시간 영역 필터 132a : 제 2 가산기
141a : 제 4 FFT부 142a : 제 4 곱셈기
143a : 제 3 IFFT부 144a : 제 5 곱셈기
145a : 제 3 가산기 146a : 제 2 지연부
200 : 신호 변환부 201 : 제 1 와이드 비트 메모리
201a, 201b, 207a, 207b : 와이드 비트 메모리
202 : 제 1 레지스터군 202a, 202b, 206a, 206b : 레지스터군
203 : 제 1 접속 전환부 204 : 버터플라이 연산부군
205 : 제 2 접속 전환부 206 : 제 2 레지스터군
207 : 제 2 와이드 비트 메모리 208 : 회전자용 와이드 비트 메모리
209 : 회전자용 레지스터군 310a : 필터 연산부
311a, 321a, 413a : 곱셈기 312a, 521a : 레지스터
313a, 323a, 411a, 412a : 가산기 320a : 제 2 계수 갱신부
322a : 스텝 사이즈 계수 곱셈기 324a : 레지스터
410a : 버터플라이 연산부 414a : 제 1 전환부
420a : 회전자 레지스터 430a : 제 2 전환부
440a : 제 3 전환부 450a, 540a, 550a, 560a : 제어부
500a : 레지스터군 배치부 510a : 레지스터 입력측 전환부군
511a : 레지스터 입력측 전환부 520a : 레지스터군
530a : 레지스터 출력측 전환부군 531a : 레지스터 출력측 전환부
610b : 와이드 비트 메모리 620b : 어드레스 변환부
630b : 시리얼/패러렐 변환부 640b : 패러렐/시리얼 변환부
650b : ATSC/OFDM 전환부 660b : M카운터

Claims (12)

  1. 시간 영역의 신호에 대한 적응 등화 처리를 주파수 영역에서 행하는 적응 등화기에 있어서,
    고속 푸리에 변환 및 역 고속 푸리에 변환의 적어도 1개를 행하는 신호 변환부를 가지고,
    상기 신호 변환부는,
    2M(M은 자연수)샘플분의 신호를 읽고 쓰기 할 수 있는 메모리와,
    상기 메모리에 액세스 가능한 2M개의 레지스터와,
    M개의 버터플라이 연산부와,
    상기 2M개 레지스터와 상기 M개 버터플라이 연산부 사이의 접속 상태를 전환하는 전환 제어부
    를 가지는 적응 등화기.
  2. 제 1 항에 있어서,
    상기 신호 변환부는, 상기 메모리와 상기 2M개의 레지스터의 조를 2조 가지고,
    상기 전환 제어부는, 고속 푸리에 변환/역 고속 푸리에 변환 스테이지마다, 상기 메모리의 역할이, 출력용 메모리와 입력용 메모리 사이에서 전환되도록, 한쪽 조의 상기 2M개 레지스터와 상기 M개 버터플라이 연산부 사이의 접속 상태 및, 다른 쪽 조의 상기 2M개 레지스터와 상기 M개 버터플라이 연산부 사이의 접속 상태를 전환하는
    적응 등화기.
  3. 제 2 항에 있어서,
    고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 1 신호 변환부와, 상기 제 1 신호 변환부에 의해 고속 푸리에 변환이 행해진 신호에 대해서 역 고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 2 신호 변환부를 가지고,
    상기 제 1 신호 변환부는, 고속 푸리에 변환에 있어서의 비트 리버스의 재배열을 실시하지 않고,
    상기 제 2 신호 변환부는, 역 고속 푸리에 변환에 있어서의 비트 리버스의 재배열을 실시하지 않는
    적응 등화기.
  4. 제 1 항에 있어서,
    상기 신호 변환부는,
    고속 푸리에 변환/역 고속 푸리에 변환의 각 스테이지에 있어서의 회전자를 격납한, M샘플분의 신호를 읽고 쓰기 할 수 있는 회전자용 메모리와,
    상기 회전자용 메모리에 액세스 가능하며, 상기 회전자를 취득하여 상기 M개의 버터플라이 연산부에 건네주는 M개의 회전자용 레지스터
    를 더 가지는 적응 등화기.
  5. 제 1 항에 있어서,
    상기 시간 영역의 신호를 입력하여, 순차적으로 소정의 블록 사이즈분을 축적하는 축적부와,
    전회 축적된 블록과 최신 블록을 연결하는 블록간 연결부와,
    상기 블록간 연결부의 출력에 대해서 고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 1 고속 푸리에 변환부와,
    상기 제 1 고속 푸리에 변환부의 출력과 주파수 영역으로 변환된 적응 등화기 계수를 곱하는 제 1 곱셈기와,
    상기 제 1 곱셈기의 출력에 대해서 역 고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 1 역 고속 푸리에 변환부와,
    상기 제 1 역 고속 푸리에 변환부의 출력으로부터 최신 신호 계열 블록을 추출하는 블록 추출부와,
    상기 제 1 역 고속 푸리에 변환부의 출력으로부터 이상 신호점과의 오차를 추출하는 오차 추출부와,
    추출된 상기 오차의 계열 중, 소망하는 탭 계수 이외의 개소를 제로로 하는 제 1 제로 삽입부와,
    상기 제 1 제로 삽입부의 출력에 대해서 고속 푸리에 변환을 행하는 상기 신호 변환부로서의 제 2 고속 푸리에 변환부와,
    상기 제 1 고속 푸리에 변환부의 출력의 복소 공역과 상기 제 2 고속 푸리에 변환부의 출력을 곱하는 제 2 곱셈기와,
    상기 제 2 곱셈기의 곱셈 결과에 대해서 역 고속 푸리에 변환을 행하는 상기 신호 처리부로서의 제 2 역 고속 푸리에 변환부와,
    상기 제 2 역 고속 푸리에 변환부의 출력 중, 소망하는 탭 계수 이외의 개소를 제로로 하는 제 2 제로 삽입부와,
    상기 제 2 제로 삽입부의 출력에 대해서 고속 푸리에 변환을 행하는 상기 신호 처리부로서의 제 3 고속 푸리에 변환부와,
    상기 제 3 고속 푸리에 변환부의 출력과 소정의 계수를 곱하는 제 3 곱셈기와,
    상기 제 3 곱셈기의 출력을 누적하는 누적부
    를 가지는 적응 등화기.
  6. 제 5 항에 있어서,
    상기 제 1 역 고속 푸리에 변환부의 출력에 대해서 판정 귀환형 등화 처리를 행하는 시간 영역 필터부를 더 가지고,
    상기 제 1~제 3 고속 푸리에 변환부 및 상기 제 1 및 제 2 역 고속 푸리에 변환부의 상기 버터플라이 연산기에서 이용되는 곱셈기의 적어도 1개가, 상기 시간 영역 필터부의 컨볼루션 연산용 곱셈기와 공용으로 되어 있는
    적응 등화기.
  7. 제 5 항에 있어서,
    상기 제 1~제 3 고속 푸리에 변환부 및 상기 제 1 및 제 2 역 고속 푸리에 변환부의 상기 버터플라이 연산기에서 이용되는 곱셈기의 적어도 1개가, 상기 제 1~제 3 곱셈기의 적어도 1개와 공용으로 되어 있는 적응 등화기.
  8. 제 5 항에 있어서,
    상기 제 1 역 고속 푸리에 변환부의 출력에 대해서 판정 귀환형 등화 처리를 행하는 시간 영역 필터부를 더 가지고,
    상기 제 1~제 3 고속 푸리에 변환부 및 상기 제 1 및 제 2 역 고속 푸리에 변환부의 상기 레지스터의 적어도 1개가, 상기 시간 영역 필터부의 레지스터와 공용으로 되어 있는
    적응 등화기.
  9. 제 1 항에 있어서,
    멀티 캐리어 방식 복조부를 구비한 수신 장치에 설치되고,
    상기 메모리는, 상기 멀티 캐리어 방식 복조부의 메모리와 공용으로 되어 있는
    적응 등화기.
  10. 제 9 항에 있어서,
    어드레스 변환부, 시리얼/패러렐 변환부, 및 패러렐/시리얼 변환부를 포함하고, 상기 메모리 신호의 입출력을 제어하는 입출력부와,
    상기 메모리로의 액세스 방법이 랜덤인지 연속인지에 따라, 상기 입출력부의 구성을 전환하는 제어부
    를 더 가지는 적응 등화기.
  11. 제 9 항에 있어서,
    상기 입출력부는, 상기 메모리로의 액세스 방법이 랜덤인 경우의 기입 모드에 있어서, 기입을 행하기 전에 상기 메모리로부터 2M샘플분의 데이터를 판독하고, 데이터의 겹쳐쓰기를 상기 메모리의 소정 위치에 대해서만 행하는 적응 등화기.
  12. 제 1 항에 있어서,
    상기 신호 변환부는, 상기 2M샘플분의 신호의 판독과 기입을 각각 다른 어드레스에 대해서 동시에 실행할 수 있는 1개의 상기 메모리를 가지는 적응 등화기.
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