WO2013057856A1 - 適応等化器 - Google Patents

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WO2013057856A1
WO2013057856A1 PCT/JP2012/004252 JP2012004252W WO2013057856A1 WO 2013057856 A1 WO2013057856 A1 WO 2013057856A1 JP 2012004252 W JP2012004252 W JP 2012004252W WO 2013057856 A1 WO2013057856 A1 WO 2013057856A1
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unit
fourier transform
fast fourier
memory
output
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PCT/JP2012/004252
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四方 英邦
松岡 昭彦
貴司 丸山
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パナソニック株式会社
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    • H04L2025/03541Switching between domains, e.g. between time and frequency

Definitions

  • the present invention relates to an adaptive equalizer that performs adaptive equalization processing on a time domain signal in the frequency domain.
  • the wireless signal receiving apparatus needs to remove this influence.
  • the Advanced Television Systems Committee (ATSC) system is used as a digital television broadcasting system.
  • the ATSC system employs single carrier modulation.
  • an ATSC receiver is premised on the application of an adaptive equalizer.
  • Single carrier modulation generally performs adaptive equalization processing in the time domain.
  • the adaptive equalization process in the time domain requires a convolution operation in the filter process and the coefficient update process, and the circuit scale increases as the number of taps increases.
  • Patent Document 1, Patent Document 2, and Non-Patent Document 1 there is a technique for performing adaptive equalization processing on a time domain signal in the frequency domain instead of the time domain.
  • the techniques described in Patent Document 1, Patent Document 2, and Non-Patent Document 1 (hereinafter referred to as “prior art”) perform adaptive equalization processing after converting a time domain signal into a frequency domain signal by fast Fourier transform. Do. Further, in the conventional technique, the frequency domain signal after the adaptive equalization processing is converted into a time domain signal by inverse fast Fourier transform. In such a single-carrier modulation signal receiving apparatus using the conventional technique, it is possible to improve reception performance while suppressing an increase in circuit scale.
  • the conventional technique has a problem that the operation clock frequency required for the adaptive equalizer becomes high when the number of taps required is large or when it is necessary to perform reception processing at high speed.
  • the operation clock frequency when the operation clock frequency is increased, the power consumption of the adaptive equalizer is increased, and there is a problem in that it becomes troublesome when mounted on an FPGA (Field-Programmable-Gate-Array). Therefore, it is desirable that an adaptive equalizer that performs adaptive equalization processing for a signal in the time domain in the frequency domain can suppress an increase in circuit scale and an increase in operating clock frequency as much as possible.
  • An object of the present invention is to provide an adaptive equalizer that can suppress an increase in circuit scale and an operation clock frequency in an adaptive equalizer that performs an adaptive equalization process on a time domain signal in a frequency domain. is there.
  • the adaptive equalizer of the present invention has a signal conversion unit that performs at least one of fast Fourier transform and inverse fast Fourier transform in an adaptive equalizer that performs adaptive equalization processing on a signal in the time domain in the frequency domain.
  • the signal conversion unit includes a memory capable of reading and writing signals of 2M (M is a natural number) samples, 2M registers accessible to the memory, M butterfly operation units, and the 2M registers And a switching control unit that switches a connection state between the M butterfly computation units.
  • an increase in circuit scale and an increase in operating clock frequency can be suppressed.
  • FIG. 1 is a block diagram showing a configuration of an adaptive equalizer according to Embodiment 1 of the present invention.
  • the chart figure which shows an example of the processing timing of each signal conversion part in Embodiment 1 of this invention
  • the block diagram which shows the 1st example of a structure of the signal conversion part which concerns on Embodiment 1 of this invention.
  • the block diagram which shows the 2nd example of a structure of the signal conversion part which concerns on Embodiment 1 of this invention.
  • the block diagram which shows the 3rd example of a structure of the signal conversion part which concerns on Embodiment 1 of this invention.
  • the block diagram which shows the 1st example of a structure of the adaptive equalizer which concerns on Embodiment 2 of this invention.
  • FIG. 5 is a block diagram showing an example of a configuration of a time domain filter according to Embodiment 2 of the present invention.
  • the block diagram which shows an example of a structure of the periphery of the butterfly calculating part in Embodiment 2 of this invention The block diagram which shows the 1st example of a structure of the register periphery in Embodiment 2 of this invention.
  • FIG. 7 is a block diagram showing a second example of the configuration of the adaptive equalizer according to Embodiment 2 of the present invention.
  • Block diagram showing the configuration of an adaptive equalizer according to Embodiment 4 of the present invention The block diagram which shows the structure of the signal conversion part in Embodiment 4 of this invention.
  • the block diagram which shows the principal part of the circuit structure of the adaptive equalizer using a single port memory The block diagram which shows the principal part of the circuit structure of the adaptive equalizer which concerns on Embodiment 4 of this invention.
  • the block diagram which shows the principal part of the modification of the circuit structure of the adaptive equalizer which concerns on Embodiment 4 of this invention The block diagram which shows the memory peripheral constitution of the adaptive equalizer when the single port memory is used The block diagram which shows the structure of the periphery of the memory of the adaptive equalizer which concerns on Embodiment 4 of this invention. The block diagram which shows the principal part of the further modification of the circuit structure of the adaptive equalizer which concerns on Embodiment 4 of this invention.
  • FIG. 1 is a block diagram showing a configuration of an adaptive equalizer according to Embodiment 1 of the present invention.
  • the adaptive equalizer 100 includes a second multiplier 112, a second IFFT unit 113, a second zero insertion unit 114, a third FFT unit 115, a third multiplier 116, and a first adder. 117 and a first delay unit 118.
  • the storage unit 101 receives time domain signals and sequentially stores a predetermined block size.
  • the inter-block connection unit 102 connects the block stored in the storage unit 101 and the latest block and outputs the result.
  • the complex conjugate unit 104 outputs the complex conjugate of the first FFT unit 103.
  • the first multiplier 105 multiplies the output of the first FFT unit 103 and the output of the first delay unit 118 described later (adaptive equalizer coefficient converted to the frequency domain), and uses the obtained signal. Output.
  • the first IFFT unit 106 performs inverse fast Fourier transform on the output of the first multiplier 105, and outputs the obtained signal.
  • the block extraction unit 107 extracts the latest signal sequence block from the output of the first IFFT unit 106 and outputs it.
  • the determination unit 108 outputs a determination result for the output of the block extraction unit 107.
  • the error extraction unit 109 Based on the output of the determination unit 108, the error extraction unit 109 extracts an error from the ideal signal point from the output of the block extraction unit 107 (that is, the output of the first IFFT 106), and outputs the extracted error.
  • the first zero insertion unit 110 receives the error extracted by the error extraction unit 109, zeros a portion other than the desired tap coefficient in the error series, and outputs the obtained signal.
  • the second multiplier 112 multiplies the output of the complex conjugate unit 104 (that is, the complex conjugate of the output of the first FFT unit 103) and the output of the second FFT unit 111, and outputs the obtained signal.
  • the third FFT unit 115 performs a fast Fourier transform on the output of the second zero insertion unit 114 and outputs the obtained signal.
  • the adaptive equalizer 100 arranges the second IFFT unit 113, the second zero insertion unit 114, and the third FFT unit 115 in the subsequent stage of the second multiplier 112.
  • the adaptive equalizer 100 can remove the influence caused by Fourier transform of a discontinuous signal.
  • these parts have a function to return the multiplication result of the error sequence and the input signal in the frequency domain to the time domain, and to convert the invalid part as a tap coefficient to zero, and then convert it to the frequency domain again. is doing.
  • the third multiplier 116 multiplies the output of the third FFT unit 115 by a predetermined coefficient ⁇ and outputs the obtained signal.
  • the first adder 117 adds the output of the third multiplier 116 and the output of the first delay unit 118 in the subsequent stage, and outputs the obtained signal.
  • the first delay unit 118 delays the output of the first adder 117 and outputs it to the first multiplier 105 as an adaptive equalizer coefficient converted to the frequency domain.
  • the first adder 117 and the first delay unit 118 function as an accumulating unit that accumulates the output of the third multiplier 116.
  • the complex conjugate unit 104 and the part from the determination unit 108 to the first delay unit 118 function as the first coefficient update unit 120 in the adaptive equalizer 100.
  • the adaptive equalizer 100 can perform the adaptive equalization processing for the time domain signal in the frequency domain instead of the time domain.
  • the fast Fourier transform / inverse fast Fourier transform is performed at five locations of the first to third FFT units 103, 111, 115 and the first and second IFFT units 106, 113.
  • these fast Fourier transform / inverse fast Fourier transform a part of the computation processing is executed in parallel, thereby reducing the number of necessary computations and shortening the time required for computation processing of the adaptive equalizer 100. Is possible. Therefore, the adaptive equalizer 100 may execute the fast Fourier transform / inverse fast Fourier transform operation that can be performed in parallel, in parallel.
  • a system from the inter-block connecting unit 102 to the first multiplier 105 through the complex conjugate unit 104 is referred to as an A system.
  • a system from the first multiplier 105 to the second multiplier 112 of the A system through the determination unit 108 is referred to as a B system.
  • the arithmetic processing of the first FFT unit 103 is processing A-1
  • the arithmetic processing of the second IFFT unit 113 is processing A-2
  • the arithmetic processing of the third FFT unit 115 is processing.
  • A-3 the arithmetic processing of the first IFFT unit 106 is represented as processing A-4.
  • the calculation process of the second FFT unit 111 is represented as process B-1.
  • the first to third FFT units 103, 111, and 115, and the first and second IFFT units 106 and 113 are collectively referred to as “signal conversion units” as appropriate.
  • FIG. 2 is a chart showing an example of processing timing of each signal conversion unit of the adaptive equalizer 100.
  • Process A-1 and process B-1 are not dependent on each other.
  • the adaptive equalizer 100 is provided with two systems for performing fast Fourier transform / inverse fast Fourier transform arithmetic processing. For example, as shown in FIG. 2, processing A-1 and processing B-1 are performed in parallel. Execute. As a result, the adaptive equalizer 100 can reduce the time required for one fast Fourier transform / inverse fast Fourier transform operation.
  • the process A-2 depends on the process data of the process B-1, and the process B-1 must be completed before the start timing. Therefore, as shown in FIG. 2, the adaptive equalizer 100 needs to complete the processes A-1 to A-4 within the block size for the A system.
  • the adaptive equalizer 100 reduces the fast Fourier transform / inverse fast Fourier transform calculation time required per block size even when the number of circuits is increased to three or more due to the dependency of the signal processing data. It cannot be reduced to less than 4 times.
  • the calculation time of the block size is about 38.65 ⁇ sec. . Therefore, in the ATSC standard, the 1024-point fast Fourier transform / inverse fast Fourier transform must be performed a total of 5 times (4 times in the above example) in about 38.65 ⁇ sec. Even if processing time other than the fast Fourier transform / inverse fast Fourier transform is ignored, the calculation process of one fast Fourier transform / inverse fast Fourier transform is completed within 7.73 ⁇ sec (in the above example, 9.66 ⁇ sec). There must be.
  • the adaptive equalizer is several hundred taps or more.
  • the assumed application system must support a long delay multipath of 40 ⁇ sec or more, and requires a tap number of at least 500 taps or more.
  • the adaptive equalizer 100 is configured such that a circuit is configured with registers that are not limited to simultaneous access, and the utilization of a single port memory is realized.
  • a memory as means for holding digital data having the same capacity can be realized with an area of a fraction of that of a register.
  • the adaptive equalizer 100 according to the present embodiment increases the circuit scale by using a memory capable of reading and writing a plurality of signal samples and a plurality of registers accessible to each signal conversion unit. Can be suppressed.
  • FIG. 3 is a block diagram showing a first example of the configuration of the signal conversion unit according to the present embodiment.
  • the signal conversion units are the first to third FFT units 103, 111, and 115 and the first and second IFFT units 106 and 113 shown in FIG.
  • each operation stage performed by the fast Fourier transform / inverse fast Fourier transform is simply referred to as a “stage”.
  • the first wide bit memory 201 and the second wide bit memory 207 are memories having a large word size capable of reading and writing signals (data) of M samples (2 M samples for two times).
  • the order of data held in the first wide bit memory 201 and the second wide bit memory 207 is the same as the order of data read by the normal fast Fourier transform / inverse fast Fourier transform operation.
  • the first wide bit memory 201 and the second wide bit memory 207 collectively store the data for M samples at one address.
  • the first connection switching unit 203 switches the connection state between the first register group 202 and the butterfly operation unit group 204 (hereinafter referred to as “connection state on the first register group 202 side”).
  • the butterfly computation unit group 204 is composed of M butterfly computation units, each performing a butterfly computation.
  • connection state on the second register group 206 side switches the connection state between the butterfly computation unit group 204 and the second register group 206 (hereinafter referred to as “connection state on the second register group 206 side”).
  • the second register group 206 is composed of 2M registers each capable of accessing the second wide bit memory 207.
  • the second register group 206 accesses the second wide bit memory 207 twice to perform simultaneous access in which 2M samples are substantially parallelized.
  • the operation clock frequency required for memory access of the first register group 202 and the second register group 206 is twice the operation clock frequency of the butterfly operation unit group 204.
  • the first register group 202 and the second register group 206 need to perform memory access 2 ⁇ (1024 / M) times to complete one stage.
  • the first connection switching unit 203 and the second connection switching unit 205 must appropriately control switching of the connection state between each register and each butterfly calculation unit every two memory accesses. Don't be.
  • the first connection switching unit 203 and the second connection switching unit 205 have an output memory, an input memory, and a role of the first wide bit memory 201 and the second wide bit memory 207, respectively.
  • the first connection switching unit 203 and the second connection switching unit 205 change the connection state on the first register group 202 side and the connection state on the second register group 206 side to appropriate states.
  • the appropriate state is a state in which a signal is input from each appropriate register to each butterfly operation unit and a signal is output from each appropriate register from each butterfly operation unit.
  • the butterfly calculation unit group 204 sequentially performs the calculation of each stage according to the switching of the connection state.
  • the traveling direction of the signal is switched to the left and right for each stage. That is, when 10 stages of computation are required, for example, the signal advances in the right direction in FIG. 3 in the first stage, and the signal advances in the left direction in FIG. 3 in the next second stage.
  • the signal processing unit 200 FFT unit / IFFT unit
  • the signal processing unit 200 can prevent an increase in circuit scale by switching the signal traveling direction for each stage and using the circuit repeatedly.
  • the signal conversion unit (FFT unit / IFFT unit) 200 can realize reception processing in real time at a low operation clock frequency while avoiding the use of multi-ports whose circuit scale increases.
  • the signal converter 200 may use a two-bank wide bit memory.
  • FIG. 4 is a block diagram illustrating a second example of the configuration of the signal conversion unit 200.
  • the signal conversion unit 200 includes wide bit memories 201a and 201b and register groups 202a and 202b instead of the first wide bit memory 201 and the first register group 202 of FIG. .
  • the signal conversion unit 200 includes wide bit memories 207a and 207b and register groups 206a and 206b instead of the second wide bit memory 207 and the second register group 206 of FIG.
  • the signal conversion unit 200 can reduce the number of memory accesses by configuring a wide bank memory of two banks. That is, the number of memory accesses required 2 ⁇ (1024 / M) times in the case of one bank configuration (see FIG. 3) is reduced to half. Therefore, the operation clock frequency of the register group can be the same as that of the butterfly operation unit, and can be half that of the configuration shown in FIG. In other words, in the memory access operation, in the case of the one-bank configuration, twice the clock frequency of the butterfly operation unit is required, but in the case of the two-bank configuration, the clock frequency may be maintained as one time.
  • the signal conversion unit 200 Even if the signal conversion unit 200 has a one-bank configuration, if a dual port that can access any two addresses at the same time is adopted, the signal conversion unit 200 should remain at a single clock frequency as in the two-bank configuration. Is possible. However, the circuit size of the dual port configuration increases as the number of ports increases. On the other hand, the two-bank configuration is a configuration that cannot access addresses across banks, and an increase in circuit scale with respect to the one-bank configuration is negligible.
  • the signal conversion unit 200 has a two-bank configuration as shown in FIG. 4, thereby avoiding the use of multi-ports with an increased circuit scale and performing reception processing in real time at a lower operating clock frequency. It can be realized.
  • the rotor wide bit memory 208 is a memory having a large word size capable of reading and writing signals (data) for M rotors.
  • the rotor wide bit memory 208 has an address assigned to each stage, and stores a rotor in each stage in advance.
  • the rotator register group 209 includes M registers each capable of accessing the rotator wide bit memory 208. That is, the rotator register group 209 performs simultaneous access to the rotator wide bit memory 208 by parallelizing M rotators. Then, the rotator register group 209 reads M corresponding rotators from the rotator wide bit memory 208 for each stage, and passes them to an appropriate butterfly operation unit of the butterfly operation unit group 204.
  • the signal conversion unit 200 does not need to provide a memory for holding the rotor for each butterfly operation unit, and can further reduce the circuit scale.
  • the adaptive equalizer 100 includes the signal conversion unit 200 using a memory having a large word size and a plurality of registers for accessing the memory. Thereby, the adaptive equalizer 100 can suppress an increase in circuit scale and an increase in operation clock frequency.
  • the entire adaptive equalizer 100 according to the present embodiment, the condition that an inverse fast Fourier transform is always performed on a fast Fourier transform once performed.
  • a decision feedback type feedback filter (hereinafter referred to as “time domain filter”) by time domain processing is arranged, and the multiplier and register of the signal conversion unit are replaced with the multiplier and register of the time domain filter. This is an example of sharing.
  • the time domain filter 131a is a transversal filter, which receives the output of the determination unit 108 and the output of the error extraction unit 109, and outputs a time domain feedback signal.
  • the second adder 132a adds the output of the block extraction unit 107 and the feedback signal that is the output of the time domain filter 131a, and outputs the obtained signal. Note that the determination unit 108 and the error extraction unit 109 receive not the output of the block extraction unit 107 but the output of the second adder 132a.
  • the time domain filter 131a includes a filter calculation unit 310a and a second coefficient update unit 320a.
  • the filter operation unit 310a has N tap coefficients, and includes N multipliers 311a, N registers 312a, an adder 313a, and the like.
  • the tap coefficients (wb 0 , wb 1 , wb 2 , wb 3 ,..., Wb N ⁇ 1 ) in the filter calculation unit 310 a are coefficients obtained by the second coefficient update unit 320 a.
  • the second coefficient updating unit 320a includes N multipliers 321a, N step size coefficient ( ⁇ ) multipliers 322a, N adders 323a, N registers 324a, and the like.
  • the second coefficient updating unit 320a operates as an adaptive filter and obtains tap coefficients (wb 0 , wb 1 , wb 2 , wb 3 ,..., Wb N ⁇ 1 ) in the filter calculation unit 310a.
  • signals are input to the time domain filter 131a in units of block sizes.
  • the adaptive equalization process in the frequency domain and the adaptive equalization process in the time domain can be executed in parallel.
  • adaptive equalizer 100a uses a part of a circuit used in adaptive equalization processing in the frequency domain and adaptive equalization processing in the time domain.
  • a part of the circuit can be shared.
  • the adaptive equalizer 100a includes a multiplier (not shown in FIG. 3) of each butterfly operation unit of the signal conversion unit 200 (see FIG. 3), a multiplier 311a and a multiplier 321a of the time domain filter 131a. Can be shared.
  • the adaptive equalizer 100a can share the first and second register groups 202 and 206 of the signal conversion unit 200 (see FIG. 3) and the registers 312a and 324a of the time domain filter 131a. .
  • FIG. 8 is a block diagram showing an example of the configuration around the butterfly computation unit.
  • the signal conversion unit (not shown) has a second switching unit 430a disposed between the rotor register 420a holding the rotor and the multiplier 413a, and the third switching unit 430a is connected to the output side of the multiplier 413a.
  • the switching unit 440a is arranged.
  • the signal conversion unit includes a control unit 450a that controls switching of connection states of the first to third switching units 414a, 430a, and 440a.
  • the first switching unit 414a switches one input of the multiplier 413a between the output of the adder 412a and the output of a calculation unit other than the signal conversion unit (hereinafter referred to as “other calculation unit”). It has become.
  • the second switching unit 430a switches the other input of the multiplier 413a between the output of the rotator register 420a and the output of another arithmetic unit.
  • the third switching unit 440a is configured to switch the output destination of the multiplier 413a between the connection switching unit of the signal conversion unit and another arithmetic unit.
  • the control unit 450a controls the first to third switching units 414a, 430a, and 440a so that the normal connection of the butterfly computation unit 410a is established. . That is, the control unit 450a causes the multiplier 413a of the butterfly calculation unit 410a to be used for calculation processing of fast Fourier transform / inverse fast Fourier transform.
  • the control unit 450a causes the first to third switching units 414a, 430a, 440a to be connected in reverse to the normal connection.
  • the control unit 450a includes the first to third switching units 414a, so that the multiplier 413a of the butterfly calculation unit 410a functions as, for example, the multipliers 311a and 321a (see FIG. 7) of the time domain filter 131a. 430a and 440a are controlled.
  • FIG. 9 is a block diagram showing a first example of the configuration around the register.
  • the register group arrangement unit 500a includes a register input side switching unit group 510a, a register group 520a, a register output side switching unit group 530a, and a control unit 540a.
  • the register group 520a corresponds to the first and second register groups 202 and 206 (see FIG. 3) of the signal conversion unit 200 described in the first embodiment.
  • the register input side switching unit group 510a includes 2M register input side switching units 511a arranged one-to-one on the input side of the 2M registers 521a of the register group 520a.
  • the register output side switching unit group 530a includes 2M register output side switching units 531a arranged one-to-one on the output side of each register 521a of the register group 520a.
  • One of the register input side switching units 511a switches the input of the corresponding register 521a between the signal conversion unit 200 (see FIG. 3) and the determination unit 108 (see FIG. 6). Then, the other register input side switching unit 511a switches the input of the corresponding register 521a between the signal conversion unit 200 (see FIG. 3) and the output of the register 521a adjacent to the corresponding register 521a.
  • the register output side switching unit 531a sets the output destination of the corresponding register 521a to the signal conversion unit 200 (see FIG. 3) and the input side of the register 521a adjacent to the corresponding register 521a (the input side of the register input side switching unit 511a). ).
  • the control unit 540a controls the register input side switching unit group 510a and the register output side switching unit group 530a so that the connection is the reverse of the normal connection. To do. Specifically, the control unit 540a connects adjacent registers 521a so that the entire register group 520a functions as a shift register. The control unit 540a controls the register input side switching unit group 510a and the register output side switching unit group 530a so that the register group 520a functions as the register 312a (see FIG. 7) of the filter operation unit 310a of the time domain filter 131a. To do.
  • FIG. 10 is a block diagram showing a second example of the configuration around the register, and corresponds to FIG.
  • the same parts as those in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
  • each register input side switching unit 511a receives the input of the corresponding register 521a from the signal conversion unit 200 (see FIG. 3) and the adder 323a of the second coefficient update unit 320a of the time domain filter 131a (see FIG. 10). 7).
  • control unit 550a controls the register input side switching unit group 510a and the register output side switching unit group 530a so as to achieve the above-described normal connection.
  • the control unit 550a controls the register input side switching unit group 510a and the register output side switching unit group 530a so that the connection is reverse to the normal connection. To do.
  • the control unit 550a includes a register input side switching unit group 510a and a register output side switching unit group so that the register group 520a functions as the register 324a (see FIG. 7) of the second coefficient updating unit 320a of the time domain filter 131a. 530a is controlled.
  • the register 324a of the second coefficient updating unit 320a needs to hold past coefficient values. Therefore, as in this embodiment, when the register of the signal conversion unit and the register 324a of the second coefficient update unit 320a are shared, the register data is stored in the memory before switching, and the switching is performed. It is necessary to read data from the memory again later.
  • the register input side switching unit 511a further has a memory value reading unit (not shown) of a coefficient value memory for holding past coefficient values on the input side of the corresponding register 521a. Switch to the output side of and connect. Further, the register output side switching unit 531a further switches and connects the output side of the corresponding register 521a to a memory writing unit (not shown) of the coefficient value memory. Then, the control unit 560a performs the same control as the above-described control unit 550a. Further, the control unit 560a sets the register input side switching unit group 510a and the register output side switching unit group 530a so that the coefficient values are read from and written to the coefficient value memory in the calculation process of the time domain filter 131a. Control.
  • the adaptive equalizer 100a can improve the reception performance while suppressing an increase in circuit scale.
  • the frequency of feedback in the time domain (frequency of updating the coefficient of the time domain filter 131a) can be a ratio once per block size. This is the same as the frequency of feedback in the frequency domain (coefficient update frequency of the first coefficient update unit 120a in FIG. 6). In this case, the second coefficient updating unit 320a of the time domain filter 131a is not necessary.
  • FIG. 12 is a block diagram showing a second example of the configuration of the adaptive equalizer 100a, and corresponds to FIG.
  • the same parts as those in FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted.
  • the adaptive equalizer 100a shown in FIG. 12 does not include the second coefficient update unit 320a described in FIG. 7 in the time domain filter 131a.
  • An adaptive equalizer 100a shown in FIG. 12 replaces the second coefficient updating unit 320a with a fourth FFT unit 141a, a fourth multiplier 142a, a third IFFT unit 143a, a fifth multiplier 144a, A third adder 145a and a second delay unit 146a are included.
  • the fourth FFT unit 141a performs a fast Fourier transform (transformation to the frequency domain) on the output (feedback signal after determination) of the determination unit 108, and outputs the obtained signal.
  • the fourth multiplier 142a multiplies the output of the second FFT unit 111 and the output of the fourth FFT unit 141a, and outputs the obtained signal.
  • the third IFFT unit 143a performs inverse fast Fourier transform (transformation into the time domain) on the output (error component from the determination value) of the fourth multiplier 142a, and outputs the obtained signal.
  • the fifth multiplier 144a multiplies the output of the third IFFT unit 143a and the coefficient update step size ( ⁇ ), and outputs the obtained signal.
  • the third adder 145a adds the output of the fifth multiplier 144a and the output of the second delay unit 146a in the subsequent stage, and outputs the obtained signal.
  • the second delay unit 146a delays the output of the third adder 145a and outputs it to the time domain filter 131a as an adaptive equalizer coefficient converted to the time domain.
  • the third adder 145a and the second delay unit 146a function as an accumulating unit that accumulates the output of the fifth multiplier 144a.
  • the adaptive equalizer 100a can reduce the number of multipliers and registers necessary for the transversal filter even when the feedback unit must have a large number of coefficients. Can be reduced.
  • the third embodiment of the present invention is an example in which the wide bit memory of the signal conversion unit is shared with the memory of another device unit.
  • the OFDM demodulator (multi-carrier demodulator)
  • the number of fast Fourier transform operations required for basic demodulation processing is only one, and there is a feedback system that requires adaptive processing. No.
  • the OFDM demodulator can perform arithmetic processing by a plurality of circuits simultaneously in a pipeline manner, and real-time processing is possible without using the configuration of the signal converter of the present invention.
  • the memory essential to the OFDM demodulator is shared with the memory of the adaptive equalizer 100, so that the entire apparatus by adding the adaptive equalizer 100 can be reduced. It is conceivable to suppress an increase in circuit scale.
  • the OFDM demodulator is a method of converting a time domain signal into a frequency domain signal by fast Fourier transform and equalizing based on a channel estimation value. Therefore, the configuration of the OFDM demodulator is significantly different from that of the adaptive equalizer, and there are few parts common to these. For this reason, when realizing a circuit that can handle both the ATSC system and the OFDM system, a large area is conventionally required, and an increase in cost is inevitable.
  • the receiving apparatus employing the adaptive equalizer 100 according to the present embodiment can reduce the circuit scale of a circuit that can handle both the ATSC system and the OFDM system by sharing the memory. Is possible.
  • FIG. 13 is a block diagram showing a first example of the configuration around the memory according to the present embodiment.
  • the adaptive equalizer (not shown) according to the present embodiment includes an address conversion unit 620b, a serial / parallel conversion unit 630b, a parallel / serial conversion unit 640b, and an ATSC / OFDM switching unit 650b.
  • an address conversion unit 620b a serial / parallel conversion unit 630b, a parallel / serial conversion unit 640b, and an ATSC / OFDM switching unit 650b.
  • the wide bit memory 610b corresponds to the first wide bit memory 201 and the second wide bit memory 207 (see FIG. 3) described in the first embodiment.
  • the wide bit memory 610b reads / writes data according to these signals.
  • the address conversion unit 620b shifts the address signal to the right by Log 2 (M) bits and inputs only the upper bits to the wide bit memory 610b in the OFDM mode in which the operation for OFDM is performed.
  • the address conversion unit 620b inputs the bits truncated by the right shift to the serial / parallel conversion unit 630b and the parallel / serial conversion unit 640b. That is, the serial / parallel converter 630b and the parallel / serial converter 640b are designated as to which position of the data held together for M samples.
  • the serial / parallel converter 630b inputs the input data as it is to the wide bit memory 610b without conversion.
  • the parallel / serial conversion unit 640b uses the data for M samples output from the wide bit memory 610b as output data without conversion.
  • the M counter 660b starts counting at the timing when the input bit (the truncated bit) is zero. Then, every time the count value reaches M, the M counter 660b inputs a signal indicating the timing to the serial / parallel converter 630b and the parallel / serial converter 640b.
  • Embodiment 4 of the present invention is an example in which an increase in the total number of wirings connecting between memory and logic and between memory and memory is suppressed.
  • the number of FFT and IFFT operations that must be executed for each block can be reduced by performing a parallel operation by dividing the system into a plurality of systems (see FIG. 2). .
  • the conditions for the processing time allowed for the FFT and IFFT are relaxed.
  • FIG. 15 is a block diagram showing a configuration of adaptive equalizer 1500 according to the present embodiment.
  • the output of the first FFT unit 103 is input to the first multiplier 105 and the complex conjugate unit 104 in the configuration of the adaptive equalizer 1500 shown in FIG.
  • the output of the complex conjugate unit 104 is input to the second multiplier 112.
  • the reception signal and the filter coefficient are multiplied.
  • the operation of the second multiplier 112 multiplies the received signal and the error to derive an update component of the filter coefficient. .
  • the wide bit simple dual port memory 1601 can simultaneously read (Read) and write (Write) to different addresses for signals of 2M samples.
  • Read Read
  • Write write
  • a general full dual port memory reading and reading, or writing and writing can be performed simultaneously for different addresses.
  • the simple dual port memory can only perform reading and writing at the same time.
  • the simple dual port memory is realized with a smaller area than a general full dual port memory.
  • the adaptive equalizer 1700 when using a single port memory includes a determination unit 108, an error extraction unit 109, a first adder 117, a first memory 1701, a second memory 1702, and a third Memory 1703, fourth memory 1704, fifth memory 1705, first selection unit 1706, first data conversion unit 1707, FFT / IFFT operation unit 1708, and second data conversion unit 1709 And a switching unit 1710, a second selection unit 1711, a sixth memory 1712, a seventh memory 1713, and an FFT operation unit 1714.
  • FIG. 17 parts having the same configuration as in FIG. 15 are denoted by the same reference numerals and description thereof is omitted.
  • the first selection unit 1706 selects the first memory 1701, the third memory 1703, or the fifth memory 1705, and reads or writes data.
  • the FFT / IFFT calculation unit 1708 performs FFT calculation, IFFT calculation, or multiplication.
  • the second data conversion unit 1709 performs multiplication processing of the FFT result and the time constant, complex conjugation, or the like.
  • the switching unit 1710 switches between the output to the first selection unit 1706 and the output to the second selection unit 1711 of the addition result input from the first adder 117.
  • the sixth memory 1712 stores the FFT result or the IFFT result.
  • the FFT operation unit 1714 performs an FFT operation.
  • the calculation of the FFT calculation unit 1714 corresponds to the calculation performed by the second FFT unit 111.
  • the calculation performed by the second multiplier 112 (see FIG. 15) is performed by combining the FFT result stored in the sixth memory 1712 or the seventh memory 1713 and the FFT result stored in the first memory 1701. Corresponds to the operation of multiplying the conjugate.
  • Multiplication corresponding to the multiplication performed by the second multiplier 112 is performed in the FFT / IFFT arithmetic unit 1708.
  • the multiplication result is stored in the third memory 1703.
  • the FFT / IFFT operation unit 1708 is configured to be able to share the multiplier of the butterfly operation unit in multiplications other than FFT and IFFT.
  • the processing corresponding to the processing performed by the second zero insertion unit 114 is performed by the second data conversion unit 1709.
  • the FFT / IFFT arithmetic unit 1708 performs FFT of the multiplication result stored in the third memory 1703.
  • the multiplication result stored in the third memory 1703 corresponds to the multiplication result in the third FFT unit 115.
  • the data reciprocates between the third memory 1703 and the first memory 1701 five times. The result of the FFT is overwritten and saved in the third memory 1703.
  • the FFT result stored in the third memory 1703 is multiplied by the updated time constant ⁇ in the second data converter 1709.
  • the operation of multiplying the time constant ⁇ is sufficient by a simple process such as bit shift in order to reduce the circuit scale. Therefore, the operation of multiplying by the time constant ⁇ is performed in the second data conversion unit 1709.
  • Data multiplied by the time constant ⁇ is added to past filter coefficients.
  • past filter coefficients are stored in the fourth memory 1704.
  • the data multiplied by the time constant ⁇ is added to the filter coefficient stored in the fourth memory 1704 in the first adder 117.
  • the addition result is switched for each block by the switching unit 1710 and stored as a filter coefficient in the fifth memory 1705 on the opposite side to the fourth memory 1704.
  • the filter coefficient stored in the fifth memory 1705 is multiplied by the calculation result stored in the first memory 1701 (the calculation result in the FFT / IFFT calculation unit 1708 already performed).
  • the multiplication result is overwritten and saved in the third memory 1703.
  • the multiplication result stored in the third memory 1703 is IFFT.
  • This IFFT calculation corresponds to the calculation performed by the first IFFT unit 106 (see FIG. 15). Also, the IFFT calculation is performed in the FFT / IFFT calculation unit 1708 by replacing the setting of the FFT calculation with the setting of the IFFT calculation. In order to use the FFT operation unit as the IFFT operation, the memory access address control order may be reversed from that of the FFT.
  • the data reciprocates between the third memory 1703 and the second memory 1702 five times. The calculation result in the first IFFT 103 is overwritten and stored in the third memory 1703 and output as an equalized result.
  • the calculation result in the first IFFT 103 is output from the third memory 1703 in symbol units in order to perform the determination in the determination unit 108 and the error extraction in the error extraction unit 109.
  • the extracted error is stored in the sixth memory 1712 of the FFT calculation unit 1714.
  • the FFT computation unit 1714 performs computation by reciprocating data between the sixth memory 1712 and the seventh memory 1713.
  • the calculation of the FFT calculation unit 1714 corresponds to the calculation performed by the second FFT unit 111.
  • This calculation result is stored in the sixth memory 1712 or the seventh memory 1713.
  • the above calculation in the FFT calculation unit 1714 can be performed in parallel at the same timing as the calculation in the FFT / IFFT calculation unit 1708 (the calculation corresponding to the calculation performed in the first FFT 103), as shown in FIG. It is.
  • FIG. 18 is a block diagram showing a main part of the circuit configuration of adaptive equalizer 1500 according to the present embodiment.
  • FIG. 18 shows a case where the wide bit simple dual port memory 1601 shown in FIG. 16 is used.
  • FIG. 18 illustrates a circuit configuration (connection relationship between a memory and an arithmetic circuit) that realizes the adaptive equalizer 1500 according to the present embodiment.
  • the first memory 1801 stores an FFT calculation result, an IFFT calculation result, or a filter coefficient.
  • the second selection unit 1805 selects the FFT calculation result input from the FFT / IFFT calculation unit 1804 or the addition result input from the first adder 117 and outputs the selected result to the first memory 1801.
  • the S / P unit 1806 converts the data input from the first selection unit 1803 from a serial data format to a parallel data format, and outputs the converted data to the first adder 117.
  • the second memory 1807 stores the FFT result or the IFFT result.
  • the FFT operation unit 1808 performs an FFT operation or an IFFT operation.
  • FIG. 18 Comparing FIG. 17 with FIG. 18, the configuration of FIG. 18 reduces the number of memories (increases the address space per memory) and reduces the concentration of wiring compared to the configuration of FIG. .
  • the address space of the wide bit simple dual port memory 1601 (see FIG. 16) is expanded.
  • the update result obtained by performing the FFT on the filter coefficient is stored in an address space different from the address space for FFT operation and IFFT operation in the wide bit simple dual port memory 1601.
  • the present embodiment is only connected to the same memory bank, and can prevent an increase in wiring area.
  • a signal for delaying the result of the calculation in the first FFT unit 103 by one block is an address space obtained by further expanding the address space of the wide bit simple dual port memory 1601 more than twice. Save to.
  • FIG. 19 is a block diagram showing a main part of a modified example of the circuit configuration of adaptive equalizer 1500 according to the present embodiment.
  • wide bit simple dual port memories 1601a and 1601b are used, and the number of memory accesses is halved.
  • a rotor wide bit memory 1902 and a rotor register group 1903 are added. Further, in the configuration of FIG. 19, as compared with FIG. 5, instead of the first wide bit memory 201 and the second wide bit memory 207, wide bit simple dual port memories 1601a, 1601b having an address space twice as large. Have
  • the rotor wide bit memory 1902 has the same configuration as the rotor wide bit memory 208, and the rotor register group 1903 has the same configuration as the rotor register group 209.
  • the wide bit simple / dual port memories 1601a and 1601b have the same configuration as the wide bit simple / dual port memory 1601, and the description thereof will be omitted.
  • the memory configuration for storing the data obtained by FFT of the filter coefficient, the data obtained by FFT of the reception signal one block before, etc. is preferable if the address space of the wide bit simple dual port memories 1601a and 1601b is expanded more than twice. It is.
  • FIG. 20 is a block diagram showing a configuration around the memory of the adaptive equalizer when a single port memory is used.
  • the adaptive equalizer using the single port memory includes the third multiplier 116, the first adder 117, the FFT result single port memory 2001 storing the FFT result, and the first switching.
  • Unit 2002 a first single port memory 2003 for storing filter coefficients, a second single port memory 2004 for storing filter coefficients, and a second switching section 2005.
  • parts having the same configuration as in FIG. 15 are denoted by the same reference numerals and description thereof is omitted.
  • the FFT result single port memory 2001 corresponds to, for example, the second wide bit memory 207 in FIG.
  • the FFT result single port memory 2001 stores the input FFT result.
  • the first switching unit 2002 outputs the addition result input from the first adder 117 to the first single port memory 2003 or to the second single port memory 2004.
  • the first single port memory 2003 stores the FFT result input from the first switching unit 2002.
  • the second single port memory 2004 stores the FFT result input from the first switching unit 2002.
  • the second switching unit 2005 selects the FFT result stored in the first single port memory 2003 and the FFT result stored in the second single port memory 2004 to select the first adder 117. Output to.
  • the FFT result single port memory 2001 corresponds to, for example, the second wide bit memory 207 in FIG.
  • the FFT result single port memory 2001 stores the FFT results for the updated filter coefficients.
  • FFT result The FFT result stored in the single-port memory 2001 is read when the coefficient is updated.
  • the third multiplier 116 multiplies the FFT result stored in the FFT result single port memory 2001 by the updated time constant ⁇ .
  • the first adder 117 the output from the first single port memory 2003 or the second single port memory 2004 in which the FFT results of the past filter coefficients are accumulated, and the third multiplier 116
  • the multiplication result is added.
  • the addition result is written in the memory bank on the opposite side of the read single-port memory bank from the first single-port memory 2003 and the second single-port memory 2004.
  • the switching between the first single port memory 2003 and the second single port memory 2004 in the first switching unit 2002 and the second switching unit 2005 is performed in block units. Since the single port memory cannot read and write at the same time, it has to wait for the write clock cycle after the read clock cycle, and during that time, the next address cannot be read. For this reason, in the case of a single port memory, only one memory bank requires twice as many cycles. Accordingly, if the number of processing cycles is severely limited, two memory banks, the first single port memory 2003 and the second single port memory 2004, must be configured. That is, when an adaptive equalizer is configured with a single port memory, a plurality of memories of the first single port memory 2003 and the second single port memory 2004 are prepared in order to save the number of filter coefficient update cycles. There is a need.
  • FIG. 21 is a block diagram showing a peripheral configuration of the memory of adaptive equalizer 1500 according to the present embodiment.
  • an adaptive equalizer 1500 includes a third multiplier 116, a first adder 117, an FFT result single-port memory 2101 for storing FFT results, and a wide bit simple dual for storing filter coefficients.
  • a port memory 2102. In FIG. 21, parts having the same configuration as in FIG.
  • FFT result single port memory 2101 stores the input FFT result.
  • the wide bit simple dual port memory 2102 stores the addition result input from the first adder 117.
  • the wide bit simple dual port memory 1601 When the wide bit simple dual port memory 1601 is used as in this embodiment, only one memory bank such as the wide bit simple dual port memory 2102 is required. However, the wide bit simple dual port memory 2102 requires twice the address space. In the wide bit simple dual port memory 2102, switching is performed for each block between reading from the upper address and writing to the lower address and reading from the lower address and writing to the upper address.
  • the wide bit simple dual port memory 2102 stores the FFT result for the filter coefficient update, which is the addition result in the first adder 117.
  • the FFT result stored in the wide bit simple dual port memory 2102 is read when the filter coefficient is updated.
  • the third multiplier 116 multiplies the FFT result stored in the FFT result single port memory 2101 by the updated time constant ⁇ .
  • the first adder 117 adds the output from the wide bit simple dual port memory 2102 in which the FFT result of the past filter coefficient is stored and the multiplication result in the third multiplier 116. This addition result is written into the wide bit simple dual port memory 2102.
  • the address space of the wide bit simple / dual port memory 1601 or the address space of the wide bit simple / dual port memories 1601a and 1601b is expanded.
  • the configuration shown in FIG. 21 can be realized, so that there is no need for a new wiring as in the case of a single port memory.
  • FFT results for filter coefficient updates can be stored on the wide bit simple dual port memory 1601a side
  • FFT results of past filter coefficients can be stored on the wide bit simple dual port memory 1601b side.
  • the accumulated FFT result and the updated filter coefficient can be read at the same time, and can be written into the wide bit simple dual port memory 1601b after performing an addition operation or the like.
  • the next address can be read from both the wide bit simple dual port memories 1601a and 1601b at the same time, the number of cycles is not increased.
  • not all of the FFT results for the filter coefficient update and the FFT results of the past filter coefficients are stored in one wide bit simple dual-port memory.
  • the FFT results for the filter coefficient update and the FFT results for the past filter coefficients are stored in half in two wide bit simple dual-port memories.
  • the FFT result for updating the filter coefficient and the FFT result for the past filter coefficient are stored separately in the two wide-bit simple dual-port memories 1601a and 1601b.
  • the upper address and the lower address in the wide bit simple / dual port memory 1601a and the wide bit simple / dual port memory 1601b are arranged so as to be reversed. Thereby, in this Embodiment, filter coefficient update data and the past filter coefficient data can be read simultaneously.
  • the data corresponding to the upper address is stored in the wide bit simple dual port memory 1601a.
  • the data corresponding to the lower address of the FFT result of the past filter coefficient is stored in the wide bit simple dual port memory 1601b.
  • the data corresponding to the lower address side of the FFT result of the filter coefficient updating unit is stored in the wide bit simple / dual port memory 1601a.
  • the data corresponding to the upper address of the FFT result of the filter coefficient updating unit is stored in the wide bit simple / dual port memory 1601b.
  • the past filter coefficients can be read from the wide bit simple dual port memory 1601b.
  • the updated filter coefficient can be read from the wide bit simple dual port memory 1601b.
  • past filter coefficients can be read from the wide bit simple dual port memory 1601a.
  • FIG. 22 is a block diagram showing a main part of a further modification of the circuit configuration of adaptive equalizer 1500 according to the present embodiment.
  • parts having the same configuration as in FIG. 22 are identical to FIG. 22.
  • the memories 1801a and 1801b have the same configuration as the first memory 1801 except that the number of memory banks is doubled.
  • the data converters 1802a and 1802b have the same configuration as the data converter 1802.
  • the selection units 1803a and 1803b have the same configuration as the first selection unit 1803.
  • the selection units 1805a and 1805b have the same configuration as the second selection unit 1805.
  • the memories 1807a and 1807b have the same configuration as the second memory 1807 except that the number of memory banks is doubled. From the above, description of these configurations is omitted.
  • the switching unit 2201 switches between the output of the addition result in the first adder 117 to the selection unit 1805a and the output to the selection unit 1805b.
  • the selection unit 2202 selects any one of the data stored in the memory 1801a and the data stored in the memory 1801b, outputs the data to the determination unit 108, and outputs the data to the outside.
  • Fig. 22 the number of memory accesses is reduced by half using a simple dual port memory. Comparing FIG. 18 and FIG. 22, although the number of memory banks is doubled, the memory access clock speed may be the same as the clock speed required for the butterfly operation of the FFT operation, and low power consumption is achieved. I can expect.
  • this embodiment only one wide-bit simple dual-port memory that can simultaneously read and write signals for 2M samples to different addresses is provided. As a result, this embodiment can suppress an increase in the total number of wirings connecting between the memory and the logic and between the memory and the memory.
  • the manner of sharing the circuit of the signal conversion unit is not limited to the example of each embodiment described above.
  • the adaptive equalizer may be configured to share the first to third multipliers and the time domain filter multiplier.
  • An adaptive equalizer has a signal conversion unit that performs at least one of a fast Fourier transform and an inverse fast Fourier transform in an adaptive equalizer that performs adaptive equalization processing on a time domain signal in a frequency domain.
  • the signal conversion unit includes a memory capable of reading and writing a signal of 2M (M is a natural number) samples, 2M registers accessible to the memory, M butterfly calculation units, and the 2M pieces A switching control unit that switches a connection state between the register and the M butterfly computation units.
  • the signal conversion unit includes two sets of the memory and the 2M registers
  • the switching control unit includes fast Fourier transform / inverse fast Fourier transform.
  • the connection state between the 2M registers of one set and the M butterfly operation units so that the role of the memory is switched between the output memory and the input memory for each stage of conversion.
  • the connection state between the 2M registers of the other set and the M butterfly operation units is switched.
  • the adaptive equalizer according to the present invention in the configuration described above, includes a first signal conversion unit as the signal conversion unit that performs fast Fourier transform, and a signal that has been subjected to fast Fourier transform by the first signal conversion unit.
  • a second signal conversion unit as the signal conversion unit for performing inverse fast Fourier transform on the first signal conversion unit, the first signal conversion unit does not perform bit reverse rearrangement in the fast Fourier transform, The second signal conversion unit does not perform bit reverse rearrangement in the inverse fast Fourier transform.
  • the signal conversion unit is a rotation that stores a rotator in each stage of fast Fourier transform / inverse fast Fourier transform and can read and write signals of M samples.
  • the adaptive equalizer inputs the time-domain signal and connects the accumulation unit that sequentially accumulates a predetermined block size, and the previously accumulated block and the latest block.
  • An inter-block connecting unit, a first fast Fourier transform unit as the signal converting unit that performs fast Fourier transform on the output of the inter-block connecting unit, and an output and frequency domain of the first fast Fourier transform unit A first multiplier that multiplies the adaptive equalizer coefficient converted into the first multiplier, and a first inverse fast Fourier transform unit as the signal transforming unit that performs an inverse fast Fourier transform on the output of the first multiplier
  • a block extraction unit that extracts the latest signal sequence block from the output of the first inverse fast Fourier transform unit, and an error that extracts an error from the ideal signal point from the output of the first inverse fast Fourier transform unit
  • Fast Fourier transform is performed on the output of the output unit, the first zero insertion unit that zeros a portion other than the desired tap coefficient in the extracted error series, and the second
  • the adaptive equalizer according to the present invention further includes a time-domain filter unit that performs a decision feedback type equalization process on the output of the first inverse fast Fourier transform unit in the configuration described above. At least one of the multipliers used in the butterfly computing unit of the third fast Fourier transform unit and the first and second inverse fast Fourier transform units is shared with the convolution computation multiplier of the time domain filter unit. It has become.
  • the adaptive equalizer according to the present invention has at least one of the multipliers used in the butterfly computing unit of the first to third fast Fourier transform units and the first and second inverse fast Fourier transform units in the configuration. One is shared with at least one of the first to third multipliers.
  • the adaptive equalizer according to the present invention further includes a time-domain filter unit that performs a decision feedback type equalization process on the output of the first inverse fast Fourier transform unit in the configuration described above. At least one of the registers of the third fast Fourier transform unit and the first and second inverse fast Fourier transform units is shared with the register of the time domain filter unit.
  • the adaptive equalizer according to the present invention is provided in a receiving apparatus having a multicarrier demodulation unit in the above configuration, and the memory is shared with the memory of the multicarrier demodulation unit.
  • the adaptive equalizer according to the present invention includes an address conversion unit, a serial / parallel conversion unit, and a parallel / serial conversion unit in the above configuration, and an input / output unit that controls input / output of signals of the memory, and the memory And a control unit that switches the configuration of the input / output unit according to whether the access method is random or continuous.
  • the input / output unit receives data of 2M samples from the memory before writing in a write mode in a case where a method of accessing the memory is random. Reading and data overwriting are performed only on a predetermined position of the memory.
  • the signal conversion unit includes one memory that can simultaneously read and write signals of 2M samples at different addresses.
  • the present invention is useful as an adaptive equalizer that can suppress an increase in circuit scale and an operation clock frequency in an adaptive equalizer that performs an adaptive equalization process on a signal in the time domain in the frequency domain.
  • the present invention is suitable for an adaptive equalizer of a receiving apparatus that supports multilevel VSB (Vestigial Sideband) modulation, which is employed in ATSC and the like.
  • the present invention is suitable for various digital adaptive equalizers such as a speech echo canceller and a noise canceller that require a large number of taps in addition to an adaptive equalizer for wireless transmission.

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Abstract

 回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器。適応等化器(100)は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器である。信号変換部(200)は、複数サンプル分の信号を読み書きすることができる第1のワイドビットメモリ(201)と、これら第1のワイドビットメモリ(201)にアクセス可能な複数のレジスタから成る第1のレジスタ群(202)と、複数のバタフライ演算部から成るバタフライ演算部群(204)と、複数のレジスタと複数のバタフライ演算部との間の接続状態を切り替える第1の接続切替部(203)とを有する。

Description

適応等化器
 本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器に関する。
 無線伝搬路では、反射物などに起因して主波以外にマルチパス波が生じる。このため、無線信号の受信装置は、この影響を取り除く必要がある。北米地域や韓国などでは、デジタルテレビ放送方式として、ATSC(Advanced Television Systems Committee)方式を用いている。ATSC方式は、シングルキャリア変調を採用している。このため、ATSC方式の受信装置は、マルチキャリア変調を採用したOFDM(Orthogonal Frequency Division Multiplexing)系など、他の放送規格とは異なり、適応等化器の適用を前提としている。
 シングルキャリア変調は、時間領域での適応等化処理を行うことが一般的である。ところが、時間領域における適応等化処理では、フィルタ処理および係数更新処理にて畳込み演算が必要とされ、タップ数増大に伴い回路規模が大きくなる。
 そこで、時間領域の信号に対する適応等化処理を、時間領域ではなく周波数領域で行うようにする技術が存在する(例えば、特許文献1、特許文献2、および非特許文献1参照)。特許文献1、特許文献2、および非特許文献1に記載の技術(以下「従来技術」という)は、時間領域の信号を高速フーリエ変換によって周波数領域の信号に変換してから適応等化処理を行う。更に、従来技術では、適応等化処理後の周波数領域の信号を、逆高速フーリエ変換によって時間領域の信号に変換する。このような従来技術を用いたシングルキャリア変調信号の受信装置では、回路規模の増大を抑えつつ、受信性能を向上させることが可能である。
特表2004-503180号公報 特表2004-530365号公報
John J. Shynk, "Frequency-Domain and Multirate Adaptive Filtering", IEEE SP MAGAZINE, January 1992, p. 14-37
 しかしながら、従来技術は、必要とされるタップ数が多い場合や、受信処理を高速に行う必要がある場合、適応等化器に必要な動作クロック周波数が高くなるという課題を有する。従来技術では、動作クロック周波数が増加すると、適応等化器の消費電力が増大したり、FPGA(Field Programmable Gate Array)に実装する場合に支障が出るなどの問題が生じる。したがって、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器では、回路規模の増大および動作クロック周波数の増加をできるだけ抑えられることが望まれる。
 本発明の目的は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器を提供することである。
 本発明の適応等化器は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、高速フーリエ変換および逆高速フーリエ変換の少なくとも1つを行う信号変換部を有し、前記信号変換部は、2M(Mは自然数)サンプル分の信号を読み書きすることができるメモリと、前記メモリにアクセス可能な2M個のレジスタと、M個のバタフライ演算部と、前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える切替制御部とを有する。
 本発明によれば、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる。
本発明の実施の形態1に係る適応等化器の構成を示すブロック図 本発明の実施の形態1における各信号変換部の処理タイミングの一例を示すチャート図 本発明の実施の形態1に係る信号変換部の構成の第1の例を示すブロック図 本発明の実施の形態1に係る信号変換部の構成の第2の例を示すブロック図 本発明の実施の形態1に係る信号変換部の構成の第3の例を示すブロック図 本発明の実施の形態2に係る適応等化器の構成の第1の例を示すブロック図 本発明の実施の形態2における時間領域フィルタの構成の一例を示すブロック図 本発明の実施の形態2におけるバタフライ演算部の周辺の構成の一例を示すブロック図 本発明の実施の形態2におけるレジスタ周辺の構成の第1の例を示すブロック図 本発明の実施の形態2におけるレジスタ周辺の構成の第2の例を示すブロック図 本発明の実施の形態2におけるレジスタ周辺の構成の第3の例を示すブロック図 本発明の実施の形態2に係る適応等化器の構成の第2の例を示すブロック図 本発明の実施の形態3に係る適応等化器におけるメモリ周辺の構成の第1の例を示すブロック図 本発明の実施の形態3に係る適応等化器におけるメモリ周辺の構成の第2の例を示すブロック図 本発明の実施の形態4に係る適応等化器の構成を示すブロック図 本発明の実施の形態4における信号変換部の構成を示すブロック図 シングルポートメモリを用いる適応等化器の回路構成の要部を示すブロック図 本発明の実施の形態4に係る適応等化器の回路構成の要部を示すブロック図 本発明の実施の形態4に係る適応等化器の回路構成の変形例の要部を示すブロック図 シングルポートメモリを用いる場合の適応等化器のメモリ周辺の構成を示すブロック図 本発明の実施の形態4に係る適応等化器のメモリの周辺の構成を示すブロック図 本発明の実施の形態4に係る適応等化器の回路構成のさらなる変形例の要部を示すブロック図
 以下、本発明の各実施の形態について、図面を参照して詳細に説明する。
 (実施の形態1)
 図1は、本発明の実施の形態1に係る適応等化器の構成を示すブロック図である。
 図1において、適応等化器100は、蓄積部101、ブロック間連結部102、第1の高速フーリエ変換部(以下「FFT部」と表記する)103、複素共役部104、および第1の乗算器105を有する。また、適応等化器100は、第1の逆高速フーリエ変換部(以下「IFFT部」と表記する)106、ブロック抽出部107、判定部108、誤差抽出部109、第1のゼロ挿入部110、および第2のFFT部111を有する。また、適応等化器100は、第2の乗算器112、第2のIFFT部113、第2のゼロ挿入部114、第3のFFT部115、第3の乗算器116、第1の加算器117、および第1の遅延部118を有する。
 蓄積部101は、時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する。
 ブロック間連結部102は、蓄積部101に蓄積されたブロックと最新のブロックとを連結して出力する。
 第1のFFT部103は、ブロック間連結部102の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
 複素共役部104は、第1のFFT部103の複素共役を出力する。
 第1の乗算器105は、第1のFFT部103の出力と、後述の第1の遅延部118の出力(周波数領域に変換された適応等化器係数)とを乗じ、得られた信号を出力する。
 第1のIFFT部106は、第1の乗算器105の出力に対して逆高速フーリエ変換を行い、得られた信号を出力する。
 ブロック抽出部107は、第1のIFFT部106の出力から最新の信号系列ブロックを抽出して出力する。
 判定部108は、ブロック抽出部107の出力に対する判定結果を出力する。
 誤差抽出部109は、判定部108の出力に基づいて、ブロック抽出部107の出力(つまり、第1のIFFT106の出力)から、理想信号点との誤差を抽出し、抽出した誤差を出力する。
 第1のゼロ挿入部110は、誤差抽出部109により抽出された誤差を入力し、誤差の系列のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を出力する。
 第2のFFT部111は、第1のゼロ挿入部110の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
 第2の乗算器112は、複素共役部104の出力(つまり、第1のFFT部103の出力の複素共役)と第2のFFT部111の出力とを乗じ、得られた信号を出力する。
 第2のIFFT部113は、第2の乗算器112の乗算結果に対して逆高速フーリエ変換を行い、得られた信号を出力する。
 第2のゼロ挿入部114は、第2のIFFT部113の出力のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を出力する。
 第3のFFT部115は、第2のゼロ挿入部114の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
 なお、適応等化器100は、第2のIFFT部113、第2のゼロ挿入部114、第3のFFT部115を、第2の乗算器112の後段に配置する。これにより、本実施の形態の適応等化器100は、非連続的な信号をフーリエ変換することにより生ずる影響を、取り除くことを可能にしている。すなわち、これらの部分は、誤差系列と入力信号との周波数領域上での乗算結果を、敢えて時間領域に戻し、タップ係数として無効な部分をゼロにした後に、再び周波数領域に変換する機能を有している。これにより、時間領域におけるブロック更新と全く同じ演算結果を得ることが可能となり、高い受信性能を維持することができる。
 第3の乗算器116は、第3のFFT部115の出力と所定の係数μとを乗じ、得られた信号を出力する。
 第1の加算器117は、第3の乗算器116の出力と、後段の第1の遅延部118の出力とを加算し、得られた信号を出力する。
 第1の遅延部118は、第1の加算器117の出力を遅延させて、周波数領域に変換された適応等化器係数として、第1の乗算器105へ出力する。
 すなわち、第1の加算器117および第1の遅延部118は、第3の乗算器116の出力を累積する累積部として機能する。
 また、複素共役部104および判定部108から第1の遅延部118までの部分は、適応等化器100における第1の係数更新部120として機能する。
 図1に示すように構成することにより、適応等化器100は、時間領域の信号に対する適応等化処理を、時間領域ではなく周波数領域で行うようにすることができる。
 ところで、受信信号がテレビジョン放送の信号である場合、放送を途切れることなく連続して視聴するためには、受信信号に対する処理を、実時間以内で処理しなくてはならない。すなわち、適応等化器100で実行される演算の全ては、ブロックサイズの時間内に完了する必要がある。
 適応等化器100において、高速フーリエ変換/逆高速フーリエ変換は、第1~第3のFFT部103、111、115、第1および第2のIFFT部106、113の5箇所で行われる。これらの高速フーリエ変換/逆高速フーリエ変換は、その演算処理の一部を、複数並列に実行することにより、必要となる演算回数を低減させ、適応等化器100の演算処理に要する時間を短縮することが可能である。したがって、適応等化器100は、並列実行が可能な高速フーリエ変換/逆高速フーリエ変換の演算について、並列して実行するようにしてもよい。
 以下の説明において、ブロック間連結部102から複素共役部104を経て第1の乗算器105へ至る系統は、A系統と呼ぶ。また、第1の乗算器105から判定部108を経てA系統の第2の乗算器112へ至る系統は、B系統と呼ぶ。また、図1に示すように、第1のFFT部103の演算処理は処理A-1、第2のIFFT部113の演算処理は処理A-2、第3のFFT部115の演算処理は処理A-3、第1のIFFT部106の演算処理は処理A-4と表す。そして、第2のFFT部111の演算処理は、処理B-1と表す。また、第1~第3のFFT部103、111、115、第1および第2のIFFT部106、113は、適宜、「信号変換部」と総称する。
 図2は、適応等化器100の各信号変換部の処理タイミングの一例を示すチャート図である。
 処理A-1と、処理B-1とは、互いに依存性はない。そこで、適応等化器100は、高速フーリエ変換/逆高速フーリエ変換の演算処理を行う系統を2系統設け、例えば、図2に示すように、処理A-1と処理B-1とを、並列実行する。これにより、適応等化器100は、1回分の高速フーリエ変換/逆高速フーリエ変換の演算処理の時間を短縮することができる。
 ところが、処理A-2は、処理B-1の処理データに依存しており、その開始タイミングよりも先に処理B-1が完了していなければならない。したがって、図2に示す様に、適応等化器100は、A系統については、処理A-1~A-4を、ブロックサイズ内に完了させる必要がある。
 すなわち、適応等化器100は、信号処理データの依存性の制約により、3系統以上に回路を増やしても、ブロックサイズ当たりに必要とされる高速フーリエ変換/逆高速フーリエ変換の演算時間を、4回分の時間未満に低減できない。
 周波数領域にて一括して処理する受信シンボル数(ブロックサイズ)を、ATSC規格で規定されている1セグメントの半分である416シンボルとした場合、ブロックサイズの演算時間は、約38.65μsecとなる。したがって、ATSC規格では、約38.65μsecの間に、1024ポイントの高速フーリエ変換/逆高速フーリエ変換を、全部で5回(上述の例では4回)実施しなくてはならない。高速フーリエ変換/逆高速フーリエ変換以外の処理時間を無視しても、1回の高速フーリエ変換/逆高速フーリエ変換の演算処理は、7.73μsec(上述の例では9.66μsec)以内に完了しなければならない。
 仮に、係数更新を最新の等化器出力を基に行う必要がなければ、適応等化器は、パイプライン的に処理させて処理遅延を長くしても、特に問題は生じない。ところが、実際の適応等化器では、最新の等化器出力を基に係数更新を行わなければ、著しく特性が劣化し、無線チャネルの動的変動により係数が収束せず、受信不能となる。
 また、従来、高速フーリエ変換/逆高速フーリエ変換演算の処理サイクル数と、回路規模とは、相反関係にある。
 より詳細に説明すると、放送事業者にとっては、通常、インフラコストを抑えるため、なるべく放送エリアを広くし、大出力で信号を送出することが望ましい。このため、遠方の反射物による遅延波は、数百シンボル以上も遅延して到来するため、適応等化器で対応しなければならないタップ数も数百タップ以上に上る。
 すなわち、想定される適用先システムでは、40μsec以上の長遅延マルチパスに対応しなくてはならず、少なくとも500タップ以上のタップ数が必要とされる。高速フーリエ変換/逆高速フーリエ変換においては、ブロックサイズ416とタップ数500との畳込み演算と同じ結果を算出する必要がある。したがって、512<(416+500)
<1024の関係から、少なくとも1024ポイントが必要である。すなわち、416/5=83.2シンボルに1度の割合で、1024ポイントの高速フーリエ変換/逆高速フーリエ変換の演算を完了させる必要がある。
 なお、OFDM系の場合、例えば、8192ポイント、ガードインターバル1/8を仮定すると、9216サンプルの間に8192ポイント高速フーリエ変換を一度完了させれば十分であり、処理サイクル数の制約が緩い。
 1024ポイント高速フーリエ変換の場合、複素数の乗算回数は5120回である。したがって、仮にシングルポートメモリと単一のバタフライ演算回路とで実装すると、信号変換部は、5120/83.2=61.5倍のオーバーサンプリング周波数で動作させなくてはならない。
 また、適応等化器は、複数のバタフライ演算回路を並列的に構成し、マルチポートメモリと組み合わせることで、サイクル数を低減させることも考えられる。ところが、ポート数の増大に伴い回路規模が増大するうえ、10ポートを越える様なポート数に対応したメモリは一般には用いられることが少なく、使用の制約がある。さらに、メモリは、レジスタに置き換えることも考えられるが、やはり回路規模が増大する。
 そこで、本実施の形態の適応等化器100は、同時アクセスに制限の無いレジスタで回路を構成し、シングルポートメモリの活用を実現するようにしたものである。一般に、同じ容量のデジタルデータを保持する手段としてのメモリは、レジスタに比べて数分の1以下の面積で実現可能である。すなわち、本実施の形態の適応等化器100は、各信号変換部において、複数の信号サンプルを読み書き可能なメモリと、これにアクセス可能な複数のレジスタとを用いることにより、回路規模の増大を抑えることができる。
 図3は、本実施の形態に係る信号変換部の構成の第1の例を示すブロック図である。なお、信号変換部とは、上述の通り、図1に示す、第1~第3のFFT部103、111、115、第1および第2のIFFT部106、113である。高速フーリエ変換/逆高速フーリエ変換で行われる各演算ステージは、以下、単に「ステージ」という。
 信号変換部200は、第1のワイドビットメモリ201、第1のレジスタ群202、第1の接続切替部203、バタフライ演算部群204、第2の接続切替部205、第2のレジスタ群206、および第2のワイドビットメモリ207を有する。
 第1のワイドビットメモリ201および第2のワイドビットメモリ207は、Mサンプル分(2回で2Mサンプル分)の信号(データ)を読み書きすることが可能な、ワードサイズの大きいメモリである。第1のワイドビットメモリ201および第2のワイドビットメモリ207に保持されるデータの順序は、通常の高速フーリエ変換/逆高速フーリエ変換演算で読み出されるデータの順序と同一である。ただし、第1のワイドビットメモリ201および第2のワイドビットメモリ207は、Mサンプル分のデータを、まとめて一つのアドレスに格納する。
 第1のレジスタ群202は、第1のワイドビットメモリ201にそれぞれアクセス可能な2M個のレジスタから成る。第1のレジスタ群202は、第1のワイドビットメモリ201に対して、2回アクセスすることにより、実質的に2M個のサンプルを並列化させた同時アクセスを行う。
 第1の接続切替部203は、第1のレジスタ群202と、バタフライ演算部群204との間の接続状態(以下「第1のレジスタ群202側の接続状態」という)を切り替える。
 バタフライ演算部群204は、M個のバタフライ演算部から成り、それぞれバタフライ演算を行う。
 第2の接続切替部205は、バタフライ演算部群204と、第2のレジスタ群206との間の接続状態(以下「第2のレジスタ群206側の接続状態」という)を切り替える。
 第2のレジスタ群206は、第2のワイドビットメモリ207にそれぞれアクセス可能な2M個のレジスタから成る。第2のレジスタ群206は、第2のワイドビットメモリ207に対して、2回アクセスすることにより、実質的に2M個のサンプルを並列化させた同時アクセスを行う。
 なお、第1のレジスタ群202および第2のレジスタ群206のメモリアクセスに必要な動作クロック周波数は、バタフライ演算部群204の動作クロック周波数の2倍である。第1のレジスタ群202および第2のレジスタ群206は、1つのステージを完了するのに、2×(1024/M)回、メモリアクセスを行う必要がある。そして、第1の接続切替部203および第2の接続切替部205は、2回のメモリアクセス毎に、各レジスタと各バタフライ演算部との間の接続状態の切り替えを、適切に制御しなければならない。
 第1の接続切替部203および第2の接続切替部205は、ステージごとに、第1のワイドビットメモリ201および第2のワイドビットメモリ207のそれぞれの役割が、出力用メモリと入力用メモリとの間で切り替わるようにする。すなわち、第1の接続切替部203および第2の接続切替部205は、ステージごとに、第1のレジスタ群202側の接続状態および第2のレジスタ群206側の接続状態を、適切な状態に切り替える。適切な状態とは、各バタフライ演算部に適切なレジスタから信号が入力され、各バタフライ演算部から適切なレジスタから信号が出力される状態である。
 そして、バタフライ演算部群204は、各ステージの演算を、接続状態の切り替えに従って順次実施する。
 すなわち、図3において、信号の進行方向は、ステージ毎に、左右に切り替わる。すなわち、10ステージの演算が必要な場合には、例えば、1ステージ目では図3において右方向に信号が進み、次の2ステージ目では図3において左方向に信号が進む。このように、信号処理部200(FFT部/IFFT部)は、ステージ毎に信号の進む方向を切り替え、反復的に回路を使用することにより、回路規模の増大を防ぐことができる。
 また、信号変換部(FFT部/IFFT部)200は、回路規模が増大するマルチポートの使用を回避しつつ、実時間内の受信処理を、低い動作クロック周波数で実現することができる。
 なお、信号変換部200は、2バンクのワイドビットメモリを用いてもよい。
 図4は、信号変換部200の構成の第2の例を示すブロック図である。
 図4に示すように、例えば、信号変換部200は、図3の第1のワイドビットメモリ201および第1のレジスタ群202に代えて、ワイドビットメモリ201a、201bおよびレジスタ群202a、202bを有する。また、信号変換部200は、図3の第2のワイドビットメモリ207および第2のレジスタ群206に代えて、ワイドビットメモリ207a、207bおよびレジスタ群206a、206bを有する。
 ワイドビットメモリ201a、201b、207a、207bは、それぞれ、Mサンプル分のデータを一つのアドレスに格納し、アドレス空間が1024/2Mである。
 レジスタ群202a、202b、206a、206bは、それぞれ、順に、ワイドビットメモリ201a、201b、207a、207bにアクセスする。
 このように、信号変換部200は、2バンクのワイドビットメモリを構成することにより、メモリアクセス回数の低減が可能となる。すなわち、1バンク構成(図3参照)の場合に2×(1024/M)回必要であったメモリアクセス回数は、半分に低減される。したがって、レジスタ群の動作クロック周波数は、バタフライ演算部と同一とし、図3に示す構成の半分とすることができる。すなわち、メモリアクセスの動作では、1バンク構成の場合にはバタフライ演算部の2倍のクロック周波数が必要であったのに対し、2バンク構成とすれば、1倍のクロック周波数のままでよい。
 なお、信号変換部200は、1バンク構成であっても、任意の2つのアドレスを同時にアクセス可能なデュアルポートを採用すれば、2バンク構成と同様に、1倍のクロック周波数のままとすることが可能である。ところが、デュアルポート構成は、多ポート化に伴い、回路規模が増大する。一方で、2バンク構成は、バンク間を跨いだアドレスにアクセスできない構成であり、1バンク構成に対する回路規模の増大は、無視できる程度である。
 すなわち、信号変換部200は、図4に示すような2バンク構成とすることにより、回路規模が増大するマルチポートの使用を回避しつつ、実時間内の受信処理を、更に低い動作クロック周波数で実現することが可能となる。
 なお、各バタフライ演算部は、バタフライ演算に必要な回転子についても、ステージ毎に適切な値を取得する必要がある。図3および図4では、各バタフライ演算部が回転子を格納していることを前提としたが、バタフライ演算部の外部に、各ステージの回転子を格納した回転子メモリを配置してもよい。
 図5は、信号変換部200の構成の第3の例を示すブロック図である。
 図5に示すように、信号変換部200は、図3の構成に加えて、回転子用ワイドビットメモリ208および回転子用レジスタ群209を有する。なお、図5に示すバタフライ演算部群204は、回転子を保持していない。
 回転子用ワイドビットメモリ208は、M回転子分の信号(データ)を読み書きすることが可能な、ワードサイズの大きいメモリである。そして、回転子用ワイドビットメモリ208は、各ステージ毎に割り当てられたアドレスを有し、各ステージにおける回転子を予め格納している。
 回転子用レジスタ群209は、回転子用ワイドビットメモリ208にそれぞれアクセス可能なM個のレジスタから成る。すなわち、回転子用レジスタ群209は、回転子用ワイドビットメモリ208に対して、M個の回転子を並列化させた同時アクセスを行う。そして、回転子用レジスタ群209は、ステージ毎に、回転子用ワイドビットメモリ208から、対応するM個の回転子を読み出し、バタフライ演算部群204の適切なバタフライ演算部へ渡す。
 このような構成により、信号変換部200は、バタフライ演算部毎に回転子保持用のメモリを設ける必要がなくなり、回路規模を更に縮小することが可能となる。
 以上のように、本実施の形態に係る適応等化器100は、ワードサイズの大きいメモリとこれにアクセスする複数のレジスタとを用いた信号変換部200を備えるようにした。これにより、適応等化器100は、回路規模の増大および動作クロック周波数の増加を抑えることができる。
 また、必要以上に高速な動作クロック周波数を用意することなく実時間で処理することが可能となるため、低消費電力化をも図ることができる。
 なお、通常の高速フーリエ変換では、信号をビットリバースの関係に並び換える必要がある。この並び替えの手法としては、最初に行う手法や、最後に行う手法、他には、バタフライ演算途中で巧妙に行う手法などが知られている。
 本実施の形態に係る信号変換部200の構成において、ビットリバースの関係に並び替えを行うためには、まとめて読み出すサンプル内だけで閉じた処理に収まらず、他のアドレスから読み出したデータとの並び替えが必要となる。すなわち、ビットリバースの関係の並び替えには、並び替えのためだけの一時保持用のレジスタを追加しなければならず、メモリアクセスが増えるため、サイクル数も増大してしまう。
 一方で、本実施の形態に係る適応等化器100全体では、一旦高速フーリエ変換したものを必ず逆高速フーリエ変換するという条件が成立している。
 このため、本実施の形態に係る適応等化器100の各信号変換部200は、敢えてビットリバースを行わない構成とすることが望ましい。
 なお、適応等化器100は、ステージ毎に備えたバタフライ演算部群204を直列に接続した構成であってもよい。この場合、第1の接続切替部203および第2の接続切替部205は、不要となるが、図3の構成に比べて、回路規模が増大し得る。
 (実施の形態2)
 本発明の実施の形態2は、時間領域処理による判定帰還型のフィードバックフィルタ(以下「時間領域フィルタ」という)を配置し、信号変換部の乗算器およびレジスタを、時間領域フィルタの乗算器およびレジスタと共用にした例である。
 図6は、本実施の形態に係る適応等化器の構成の第1の例を示すブロック図であり、実施の形態1の図1に対応するものである。図1と同一部分については、同一符号を付し、これについての説明を省略する。
 図6において、適応等化器100aの第1の係数更新部120aは、図1に示す構成に加え、時間領域フィルタ131aおよび第2の加算器132aを有する。
 時間領域フィルタ131aは、トランスバーサルフィルタであり、判定部108の出力および誤差抽出部109の出力を入力し、時間領域のフィードバック信号を出力する。
 第2の加算器132aは、ブロック抽出部107の出力と時間領域フィルタ131aの出力であるフィードバック信号とを加算し、得られた信号を出力する。なお、判定部108および誤差抽出部109は、ブロック抽出部107の出力ではなく、第2の加算器132aの出力を入力する。
 図7は、時間領域フィルタ131aの構成の一例を示すブロック図である。
 図7において、時間領域フィルタ131aは、フィルタ演算部310aおよび第2の係数更新部320aを有する。
 フィルタ演算部310aは、Nタップの係数を有しており、N個の乗算器311a、N個のレジスタ312a、および加算器313aなどを有する。フィルタ演算部310aにおけるタップ係数(wb,wb,wb,wb,・・・,wbN-1)は、第2の係数更新部320aにて求まる係数である。
 第2の係数更新部320aは、N個の乗算器321a、N個のステップサイズ係数(μ)乗算器322a、N個の加算器323a、N個のレジスタ324aなどを有する。第2の係数更新部320aは、適応フィルタとして動作し、フィルタ演算部310aにおけるタップ係数(wb,wb,wb,wb,・・・,wbN-1)を求める。
 以上のような構成を有する適応等化器100aは、時間領域においても適応等化処理を行うことができ、受信性能を更に向上させることができる。
 ところで、時間領域フィルタ131aには、ブロックサイズ単位でまとまって信号が入力される。すなわち、前段の周波数領域での適応等化処理が完了するまでは、入力信号が存在しないため、演算を行うことができない。逆に言えば、周波数領域での適応等化処理と、時間領域での適応等化処理とは、同時並行で実行することが可能である。
 そこで、本実施の形態に係る適応等化器100aは、この特徴を利用して、周波数領域での適応等化処理で使用する回路の一部と、時間領域での適応等化処理で使用する回路の一部とを、共用とすることができる。
 例えば、適応等化器100aは、信号変換部200(図3参照)の各バタフライ演算部の乗算器(図3では図示せず)と、時間領域フィルタ131aの乗算器311a、乗算器321aとを、共用とすることができる。また、適応等化器100aは、信号変換部200(図3参照)の第1および第2のレジスタ群202、206と、時間領域フィルタ131aのレジスタ312a、324aとを、共用とすることができる。
 ただし、このように回路の共有を実現するためには、回路の入出力を切り替えるための構成が必要となる。
 次に、信号変換部200の各バタフライ演算部の乗算器と、時間領域フィルタ131aの乗算器311a、321aとの共用を実現するための構成について説明する。
 図8は、バタフライ演算部の周辺の構成の一例を示すブロック図である。
 図8に示すバタフライ演算部410aは、実施の形態1で説明した信号変換部200のバタフライ演算部群204(図3参照)の個々のバタフライ演算部に対応している。
 図8において、バタフライ演算部410aは、2個の加算器411a、412aと、一方の加算器412aの出力側に配置された、回転子を乗算するための乗算器413aとを有する。そして、バタフライ演算部410aは、更に、加算器412aと乗算器413aとの間に、第1の切替部414aを配置している。
 また、信号変換部(図示せず)は、回転子を保持した回転子レジスタ420aと乗算器413aとの間に、第2の切替部430aを配置し、乗算器413aの出力側に、第3の切替部440aを配置している。更に、信号変換部は、第1~第3の切替部414a、430a、440aの接続状態の切り替えを制御する制御部450aを有している。
 第1の切替部414aは、乗算器413aの一方の入力を、加算器412aの出力と、信号変換部以外の演算部(以下「他の演算部」という)の出力との間で切り替えるようになっている。
 第2の切替部430aは、乗算器413aの他方の入力を、回転子レジスタ420aの出力と、他の演算部の出力との間で切り替えるようになっている。
 第3の切替部440aは、乗算器413aの出力先を、信号変換部の接続切替部と、他の演算部との間で切り替えるようになっている。
 高速フーリエ変換/逆高速フーリエ変換の演算処理を実施する場合、制御部450aは、バタフライ演算部410aの通常の接続となるように、第1~第3の切替部414a、430a、440aを制御する。つまり、制御部450aは、バタフライ演算部410aの乗算器413aが、高速フーリエ変換/逆高速フーリエ変換の演算処理に用いられるようにする。
 一方、高速フーリエ変換/逆高速フーリエ変換の演算処理を実施しない場合、制御部450aは、上記通常の接続とは逆の接続となるように、第1~第3の切替部414a、430a、440aを制御する。つまり、制御部450aは、バタフライ演算部410aの乗算器413aが、例えば、時間領域フィルタ131aの乗算器311a、321a(図7参照)として機能するように、第1~第3の切替部414a、430a、440aを制御する。
 以上で、信号変換部の各バタフライ演算部の乗算器と、時間領域フィルタ131aの乗算器311a、321aとの共用を実現するための構成についての説明を終える。
 次に、信号変換部の第1および第2のレジスタ群202、206と、時間領域フィルタ131aのフィルタ演算部310aのレジスタ312aとの共用を実現するための構成について説明する。
 図9は、レジスタ周辺の構成の第1の例を示すブロック図である。
 図9において、レジスタ群配置部500aは、レジスタ入力側切替部群510a、レジスタ群520a、レジスタ出力側切替部群530a、および制御部540aを有する。レジスタ群520aは、実施の形態1で説明した信号変換部200の第1および第2のレジスタ群202、206(図3参照)に対応している。
 図9において、レジスタ入力側切替部群510aは、レジスタ群520aの2M個のレジスタ521aの入力側に1対1で配置された、2M個のレジスタ入力側切替部511aを有する。レジスタ出力側切替部群530aは、レジスタ群520aの個々のレジスタ521aの出力側に1対1で配置された、2M個のレジスタ出力側切替部531aを有する。
 レジスタ入力側切替部511aの1つは、対応するレジスタ521aの入力を、信号変換部200(図3参照)と、判定部108(図6参照)との間で切り替えるようになっている。そして、他のレジスタ入力側切替部511aは、対応するレジスタ521aの入力を、信号変換部200(図3参照)と、対応するレジスタ521aの隣のレジスタ521aの出力との間で切り替える。
 レジスタ出力側切替部531aは、対応するレジスタ521aの出力先を、信号変換部200(図3参照)と、対応するレジスタ521aの隣のレジスタ521aの入力側(レジスタ入力側切替部511aの入力側)との間で切り替える。
 高速フーリエ変換/逆高速フーリエ変換の演算処理を実施する場合、制御部540aは、レジスタ群520aの通常の接続となる様に、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。すなわち、制御部540aは、レジスタ群520aが、高速フーリエ変換/逆高速フーリエ変換の演算処理に用いられる。
 一方、時間領域フィルタ131aの演算処理を実施する場合、制御部540aは、上記通常の接続とは逆の接続となるように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。具体的には、制御部540aは、隣り合うレジスタ521a間が接続され、レジスタ群520a全体がシフトレジスタとして機能するようにする。制御部540aは、レジスタ群520aが、時間領域フィルタ131aのフィルタ演算部310aのレジスタ312a(図7参照)として機能するように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。
 以上で、信号変換部の第1および第2のレジスタ群202、206と、時間領域フィルタ131aのフィルタ演算部310aのレジスタ312aとの共用を実現するための構成についての説明を終える。
 次に、信号変換部の第1および第2のレジスタ群202、206と、時間領域フィルタ131aの第2の係数更新部320aのレジスタ324aとの共用を実現するための構成について説明する。
 図10は、レジスタ周辺の構成の第2の例を示すブロック図であり、図9に対応するものである。図9と同一部分には同一符号を付し、これについての説明を省略する。
 図10において、各レジスタ入力側切替部511aは、対応するレジスタ521aの入力を、信号変換部200(図3参照)と、時間領域フィルタ131aの第2の係数更新部320aの加算器323a(図7参照)との間で切り替える。
 レジスタ出力側切替部531aは、対応するレジスタ521aの出力先を、信号変換部200(図3参照)と、第2の係数更新部320aの加算器323aおよびフィルタ演算部310aの乗算器311a(図7参照)との間で切り替える。
 高速フーリエ変換/逆高速フーリエ変換の演算処理を実施する場合、制御部550aは、上述の通常の接続となるように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。
 一方、時間領域フィルタ131aの演算処理を実施する場合、制御部550aは、上記通常の接続とは逆の接続となるように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。制御部550aは、レジスタ群520aが、時間領域フィルタ131aの第2の係数更新部320aのレジスタ324a(図7参照)として機能するように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。
 以上で、信号変換部の第1および第2のレジスタ群202、206と、時間領域フィルタ131aの第2の係数更新部320aのレジスタ324aとの共用を実現するための構成についての説明を終える。
 なお、第2の係数更新部320aのレジスタ324aは、過去の係数値を保持しておく必要がある。このため、本実施の形態のように、信号変換部のレジスタと第2の係数更新部320aのレジスタ324aとを共用にする場合は、切替え前にレジスタのデータをメモリに蓄積しておき、切替え後に再度メモリからデータを読み出す必要がある。
 この場合、図11に示すように、レジスタ入力側切替部511aは、対応するレジスタ521aの入力側に、更に、過去の係数値を保持する係数値メモリのメモリ読出部(いずれも図示せず)の出力側に切り替えて接続するようになっている。また、レジスタ出力側切替部531aは、対応するレジスタ521aの出力側を、更に、係数値メモリのメモリ書込部(図示せず)に切り替えて接続するようになっている。そして、制御部560aは、上述の制御部550aと同様の制御を行う。更に、制御部560aは、時間領域フィルタ131aの演算処理において、係数値メモリに対して係数値の読み出しおよび書き込みが行われるように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。
 以上説明した構成により、適応等化器100aは、回路規模の増大を抑えた状態で、受信性能の向上を図ることができる。
 なお、時間領域でのフィードバックの頻度(時間領域フィルタ131aの係数更新の頻度)は、ブロックサイズ毎に一度の割合とすることもできる。これは、周波数領域でのフィードバックの頻度(図6の第1の係数更新部120aの係数更新の頻度)と同じである。この場合、時間領域フィルタ131aの第2の係数更新部320aは、不要となる。
 図12は、適応等化器100aの構成の第2の例を示すブロック図であり、図6に対応するものである。図6と同一部分には、同一符号を付し、これについての説明を省略する。
 図12に示す適応等化器100aは、時間領域フィルタ131aにおいて、図7で説明した第2の係数更新部320aを有していない。図12に示す適応等化器100aは、第2の係数更新部320aに代えて、第4のFFT部141a、第4の乗算器142a、第3のIFFT部143a、第5の乗算器144a、第3の加算器145a、および第2の遅延部146aを有する。
 第4のFFT部141aは、判定部108の出力(判定後のフィードバック信号)に対して高速フーリエ変換(周波数領域への変換)を行い、得られた信号を出力する。
 第4の乗算器142aは、第2のFFT部111の出力と第4のFFT部141aの出力とを乗算し、得られた信号を出力する。
 第3のIFFT部143aは、第4の乗算器142aの出力(判定値との誤差成分)に対して逆高速フーリエ変換(時間領域への変換)を行い、得られた信号を出力する。
 第5の乗算器144aは、第3のIFFT部143aの出力と係数更新のステップサイズ(μ)とを乗じ、得られた信号を出力する。
 第3の加算器145aは、第5の乗算器144aの出力と、後段の第2の遅延部146aの出力とを加算し、得られた信号を出力する。
 第2の遅延部146aは、第3の加算器145aの出力を遅延させて、時間領域に変換された適応等化器係数として、時間領域フィルタ131aへ出力する。
 すなわち、第3の加算器145aおよび第2の遅延部146aは、第5の乗算器144aの出力を累積する累積部として機能する。
 このような構成により、適応等化器100aは、フィードバック部に多数の係数を保有しなくてはならない場合でも、トランスバーサルフィルタに必要な乗算器やレジスタの数を削減することができ、回路規模を低減することができる。
 (実施の形態3)
 本発明の実施の形態3は、信号変換部のワイドビットメモリを他の装置部のメモリと共用にした例である。
 上述のOFDM系復調部(マルチキャリア方式復調部)の場合、復調の基本的な処理に必要とされる高速フーリエ変換演算処理の回数が1回のみであるうえ、適応処理が必要なフィードバック系が無い。このため、OFDM系復調部では、パイプライン的に、同時に複数の回路で演算処理を行うことができ、本発明の信号変換部の構成を用いなくても、実時間処理が可能である。
 一方で、OFDM系復調部では、チャネル推定などにおいて、規則的に配置されたスキャッタードパイロット信号などを利用した、比較的複雑なメモリアクセスを必要とする。すなわち、ワードサイズの大きいメモリは、OFDM系復調部に必須のメモリである。
 また、OFDM系復調部の受信処理と、ATSC系復調部の受信処理とは、必ずしも同時に行う必要がない。
 そこで、OFDM系復調部のメモリを備えた受信装置では、OFDM系復調部に必須のメモリを、適応等化器100のメモリと共用とすることで、適応等化器100の追加による装置全体の回路規模の増大を抑えることが考えられる。
 OFDM系復調部は、高速フーリエ変換によって時間領域の信号を周波数領域の信号に変換し、チャネル推定値を基に等化する方式である。したがって、OFDM系復調部は、適応等化器とは構成が大きく異なり、これらに共通する部分は少ない。このため、ATSC系とOFDM系の両方式に対応可能な回路を実現する際には、従来では、大きな面積が必要であり、コストの増大が避けられなかった。
 この点、本実施の形態に係る適応等化器100を採用した受信装置は、メモリを共用とすることにより、ATSC系とOFDM系の両方式に対応可能な回路の回路規模をより小さくすることが可能となる。
 ただし、このようなメモリの共用を実現するためには、ATSC用にはワイドビットメモリの複数サンプルに一括でアクセスし、OFDM用には1サンプル毎にアクセスすることが必要である。そこで、このようなアクセス方式の切り替えが可能な構成について説明する。
 図13は、本実施の形態に係るメモリ周辺の構成の第1の例を示すブロック図である。
 図13に示すように、本実施の形態に係る適応等化器(図示せず)は、アドレス変換部620b、シリアル/パラレル変換部630b、パラレル/シリアル変換部640b、およびATSC/OFDM切替部650bを有する。これらは、ワイドビットメモリ610bのデータ入出力部である。
 ワイドビットメモリ610bは、実施の形態1で説明した第1のワイドビットメモリ201および第2のワイドビットメモリ207(図3参照)に対応している。ワイドビットメモリ610bは、読み出しモード/書き込みモードを指定する信号、アドレス信号、およびデータ信号が入力されると、これらに従ってデータの読み出し/書き込みを行う。
 アドレス変換部620bは、ATSC用の動作を行うATSCモードのとき、アドレス信号を、変換せずにそのままワイドビットメモリ610bへ入力する。
 また、アドレス変換部620bは、OFDM用の動作を行うOFDMモードのとき、アドレス信号をLog(M)ビットだけ右にシフトし、上位ビットのみをワイドビットメモリ610bへ入力する。そして、アドレス変換部620bは、右シフトによって切り捨てられたビットを、シリアル/パラレル変換部630bおよびパラレル/シリアル変換部640bへ入力する。すなわち、シリアル/パラレル変換部630bおよびパラレル/シリアル変換部640bは、Mサンプル分まとめて保持されているデータのどの位置に相当するかを指定される。
 シリアル/パラレル変換部630bは、ATSCモードのとき、入力データを、変換せずにそのままワイドビットメモリ610bへ入力する。
 また、シリアル/パラレル変換部630bは、OFDMモードのとき、ワイドビットメモリ610bのうち、アドレス変換部620bから指定された位置のデータのみを、入力データで上書きする。この際、他の指定されていない位置のデータは、そのまま書き戻す必要がある。このため、シリアル/パラレル変換部630bは、指定されるアドレスのデータを一旦読み出しておき、読み出したMサンプル分のデータのうち指定された位置のデータだけを、入力データで上書きして書き戻す。
 パラレル/シリアル変換部640bは、ATSCモードのとき、ワイドビットメモリ610bから出力されるMサンプル分のデータを、変換せずにそのまま出力データとする。
 また、パラレル/シリアル変換部640bは、OFDMモードのとき、ワイドビットメモリ610bから出力されるMサンプル分のデータのうち、アドレス変換部620bから指定された位置のデータのみを抽出し、出力データとする。
 ATSC/OFDM切替部650bは、アドレス変換部620b、シリアル/パラレル変換部630b、およびパラレル/シリアル変換部640bに対して、ATSCモード/OFDMモードの切り替えを行う。
 このような構成により、適応等化器は、ATSC系とOFDM系とでワイドビットメモリを共用化することができる。すなわち、本実施の形態の適応等化器は、OFDM系復調部のメモリを、ATSCの様なシングルキャリア系の復調にも活用することで、マルチモードに対応する小型な復調部を実現することができる。
 なお、図13に示す構成は、ワイドビットメモリ610bへのアクセス方法が、ランダムである場合にも連続である場合にも対応可能な構成となっている。
 一方で、メモリへのアクセス方法が連続に限定されている場合には、図14に示すように、シリアル/パラレル変換の頻度を低減できる構成が可能である。
 図14に示すように、本実施の形態に係る適応等化器(図示せず)は、ワイドビットメモリ610bのデータ入出力部として、更に、Mカウンタ660bを有する。
 この構成では、アドレス変換部620bは、上述の右シフトによって切り捨てられたビットを、Mカウンタ660bに出力する。
 Mカウンタ660bは、入力されるビット(切り捨てられたビット)がゼロのタイミングで、カウントを開始する。そして、Mカウンタ660bは、カウント値がMになる毎に、そのタイミングを示す信号を、シリアル/パラレル変換部630bおよびパラレル/シリアル変換部640bへ入力する。
 シリアル/パラレル変換部630bは、連続する入力データを並列化し、Mカウンタ660bからの信号入力タイミングに基づいて(つまり、Mサンプル毎に1回)、並列化したデータをワイドビットメモリ610bに書き込む。
 パラレル/シリアル変換部640bは、同様に、Mカウンタ660bからの信号入力タイミングに基づいて(つまり、Mサンプル毎に1回)、ワイドビットメモリ610bにアクセスしてデータを読み出す。そして、パラレル/シリアル変換部640bは、出力データとして、読み出したデータを、1サンプルずつ連続的に出力する。
 このような構成では、ワイドビットメモリ610bへのアクセス回数を抑えることができ、消費電力の低減に寄与できる。
 なお、適応等化器は、図13に示す構成と図14に示す構成とを組み合わせた構成を有してもよい。そして、適応等化器は、ワイドビットメモリ610bへのアクセス方法がランダムであるか連続であるかに応じて、データ入出力部の構成を切り替える制御部を更に有してもよい。
 (実施の形態4)
 本発明の実施の形態4は、メモリ-ロジック間及びメモリ-メモリ間を接続する配線の総本数の増大を抑えた例である。
 前述の通り、実施の形態1では、複数の系統に分離して並列演算することで、1ブロック毎に実行しなくてはならないFFT及びIFFTの演算回数を削減することができる(図2参照)。その結果、実施の形態1では、FFT及びIFFTに対して許容される処理時間の条件が緩和される。
 一方、並列演算の実現には、ロジック回路のみでなく、メモリも複数系等分用意する必要があり、回路規模が増大する。この際、メモリ-ロジック間及びメモリ-メモリ間の配線は、複雑化し、配線に必要な領域が増大してしまう。特に、図12に示すような構成では、配線の複雑化が顕著である。したがって、図12に示すような構成では、面積の増大に加え、所望の動作速度を得ることが困難となる場合がある。また、例えば、FPGAでは、配線の絶対数が限定されており、配線不能となる場合がある。
 本実施の形態では、配線の複雑化を極力低減するようにしたものである。図15は、本実施の形態に係る適応等化器1500の構成を示すブロック図である。
 図15において、適応等化器1500は、図1の適応等化器100と比較して、第2の遅延部1501を追加する。なお、図15において、図1と同一構成である部分については同一符号を付して、その説明を省略する。
 第2の遅延部1501は、第1のFFT部103から入力された信号を、1ブロックサイズ分遅延させて第1の乗算器105に出力する。
 図15に示した適応等化器1500の構成において、第1のFFT部103の出力は、第1の乗算器105及び複素共役部104に入力される。複素共役部104の出力は、第2の乗算器112に入力される。第1の乗算器105における演算では、受信信号とフィルタ係数とを乗ずる。第1の乗算器105がいわゆる等化処理の本線系で行われるのに対し、第2の乗算器112の演算は、受信信号と誤差とを乗じ、フィルタ係数の更新成分を導出するものである。
 ここで、フィルタ係数の更新成分を導出するには、誤差を生じさせていたタイミングの受信信号と誤差とを乗ずる必要がある。したがって、係数更新の際の第1の遅延部118における遅延(1ブロック分必要)を考慮すると、図15に示すように、第1のFFT部103の後段に第2の遅延部1501を設けて、入力信号を1ブロック分遅延させておく必要がある。
 図16は、本実施の形態における信号変換部1600の構成を示すブロック図である。
 図16の信号変換部1600は、図3の信号変換部200と比較して、第1のワイドビットメモリ201及び第2のワイドビットメモリ207の代わりに、アドレス空間が2倍のワイドビットシンプル・デュアルポートメモリ1601を有する。なお、図16において、図3と同一構成である部分については、同一符号を付して、その説明を省略する。
 ワイドビットシンプル・デュアルポートメモリ1601は、2Mサンプル分の信号に対して、読み(Read)と書き(Write)とを、異なるアドレスに対して同時に行うことができる。一般的な完全デュアルポートメモリは、読み(Read)と読み(Read)、または書き(Write)と書き(Write)も、異なるアドレスに対して同時に行うことができる。これに対して、シンプル・デュアルポートメモリは、読み(Read)と書き(Write)のみしか同時に行うことができない。ただし、シンプル・デュアルポートメモリは、一般的な完全デュアルポートメモリよりも小さい面積で実現される。
 図17は、シングルポートメモリを用いる適応等化器1700の回路構成の要部を示すブロック図である。図17は、図2に示すように、2系統のFFT及びIFFTにより並列的に処理する場合において、シングルポートメモリを用いる場合を示す。
 シングルポートメモリを用いる場合の適応等化器1700は、判定部108と、誤差抽出部109と、第1の加算器117と、第1のメモリ1701と、第2のメモリ1702と、第3のメモリ1703と、第4のメモリ1704と、第5のメモリ1705と、第1の選択部1706と、第1のデータ変換部1707と、FFT/IFFT演算部1708と、第2のデータ変換部1709と、切替部1710と、第2の選択部1711と、第6のメモリ1712と、第7のメモリ1713と、FFT演算部1714とを主に有している。なお、図17において、図15と同一構成である部分については、同一符号を付して、その説明を省略する。
 第1のメモリ1701は、FFTまたはIFFTにおける各ステージの演算結果および最終演算結果を保存する。
 第2のメモリ1702は、FFTまたはIFFTにおける各ステージの演算結果および最終演算結果を保存する。
 第3のメモリ1703は、FFT結果、IFFT結果または乗算結果を保存する。
 第4のメモリ1704は、フィルタ係数を保存する。
 第5のメモリ1705は、フィルタ係数を保存する。
 第1の選択部1706は、第1のメモリ1701、第3のメモリ1703、または第5のメモリ1705を選択して、データの読み出しまたは書き込みを行う。
 第1のデータ変換部1707は、FFT結果と時定数との乗算処理、あるいは、複素共役化等を行う。
 FFT/IFFT演算部1708は、FFT演算、IFFT演算または乗算を行う。
 第2のデータ変換部1709は、FFT結果と時定数との乗算処理、あるいは、複素共役化等を行う。
 切替部1710は、第1の加算器117から入力された加算結果の第1の選択部1706への出力と第2の選択部1711への出力とを切り替える。
 第2の選択部1711は、第2のメモリ1702または第4のメモリ1704を選択して、データの読み出しまたは書き込みを行う。
 第6のメモリ1712は、FFT結果またはIFFT結果を保存する。
 第7のメモリ1713は、FFT結果またはIFFT結果を保存する。
 FFT演算部1714は、FFT演算を行う。
 ブロック間連結部102(図15参照)で行う処理に対応する処理は、図17における第1のメモリ1701に入力信号を書込み、これを所望のタイミングで読み出すことで実現される。ブロック間連結された信号は、FFT/IFFT演算部1708においてFFTされる。FFT/IFFT演算部1708の演算は、第1のFFT部103で行う演算に対応する。例えば、1024ポイントのFFTを行う場合は、データが第1のメモリ1701と第2のメモリ1702との間を5往復する。そして、FFTした結果は、第1のメモリ1701に保存される。第6のメモリ1712または第7のメモリ1713には、FFT演算部1714において実施したFFTの結果が保存されている。FFT演算部1714の演算は、第2のFFT部111で行う演算に対応する。第2の乗算器112(図15参照)で行う演算は、第6のメモリ1712または第7のメモリ1713に保存されているFFT結果と、第1のメモリ1701に保存されているFFT結果を複素共役化したものとを乗算する演算に対応する。第2の乗算器112で行う乗算に対応する乗算は、FFT/IFFT演算部1708において実施される。この乗算結果は、第3のメモリ1703に保存される。ここで、FFT/IFFT演算部1708は、FFT及びIFFT以外の乗算において、バタフライ演算部の乗算器を共用できる構成になっている。図17において、複素共役化は、演算処理機能の関係を示す図15では複素共役部104が行い、演算回路構成を示す図17ではデータ変換部1707が行っている。なお、第1のメモリ1701に保存されているデータは、後述の処理で使用するため、保持したままにしておく必要がある。
 第2のゼロ挿入部114で行う処理に対応する処理は、第2のデータ変換部1709で実施される。FFT/IFFT演算部1708は、第3のメモリ1703に保存された乗算結果のFFTを実施する。第3のメモリ1703に保存された乗算結果は、第3のFFT部115における乗算結果に対応する。第3のFFT部115におけるFFTの実施に伴って、データは、第3のメモリ1703と第1のメモリ1701との間を5往復する。そして、FFTした結果は、第3のメモリ1703に上書き保存される。
 第3のメモリ1703に保存されたFFT結果は、第2のデータ変換部1709において、更新された時定数μを乗ぜられる。ここで、時定数μを乗ずる演算は、回路規模削減のためにビットシフト等の簡易的な処理で十分である。したがって、時定数μを乗ずる演算は、第2のデータ変換部1709において実施される。時定数μが乗じられたデータは、過去のフィルタ係数と加算される。ここで、例えば、過去のフィルタ係数は、第4のメモリ1704に保存されている。時定数μが乗じられたデータは、第1の加算器117において、第4のメモリ1704に保存されているフィルタ係数と加算される。この加算結果は、切替部1710によりブロック毎に切り替えられ、第4のメモリ1704と逆側の第5のメモリ1705にフィルタ係数として保存される。第5のメモリ1705に保存されたフィルタ係数は、第1のメモリ1701に保存された演算結果(既に実施したFFT/IFFT演算部1708における演算結果)と乗ぜられる。そして、この乗算結果は、第3のメモリ1703に上書き保存される。
 第3のメモリ1703に保存された乗算結果は、IFFTされる。このIFFTの演算は、第1のIFFT部106(図15参照)で行う演算に対応する。また、このIFFTの演算は、FFT/IFFT演算部1708において、FFT演算の設定をIFFT演算の設定に代えることで実施される。FFT演算部をIFFT演算として活用するには、メモリアクセスのアドレス制御順序をFFTと逆にすれば良い。このIFFTに伴って、データは、第3のメモリ1703と第2のメモリ1702との間を5往復する。第1のIFFT103における演算結果は、第3のメモリ1703に上書き保存され、等化した結果として出力される。また、第1のIFFT103における演算結果は、判定部108における判定及び誤差抽出部109における誤差の抽出を実施するために、シンボル単位で第3のメモリ1703から出力される。抽出された誤差は、FFT演算部1714の系統の第6のメモリ1712に保存される。FFT演算部1714は、第6のメモリ1712と第7のメモリ1713との間でデータを往復させて、演算を実施する。FFT演算部1714の演算は、第2のFFT部111で行う演算に対応する。この演算結果は、第6のメモリ1712または第7のメモリ1713に保存される。FFT演算部1714における上記の演算は、図2に示されるように、FFT/IFFT演算部1708における演算(第1のFFT103で行う演算に対応する演算)と同じタイミングで、並列に行うことが可能である。
 図18は、本実施の形態に係る適応等化器1500の回路構成の要部を示すブロック図である。図18は、図16に示すワイドビットシンプル・デュアルポートメモリ1601を用いた場合を示す。なお、図18は、本実施の形態に係る適応等化器1500を実現する回路構成(メモリ及び演算回路等の接続関係)を説明するものである。
 図18に示す適応等化器1500は、判定部108と、誤差抽出部109と、第1の加算器117と、第1のメモリ1801と、データ変換部1802と、第1の選択部1803と、FFT/IFFT演算部1804と、第2の選択部1805と、S/P部1806と、第2のメモリ1807と、FFT演算部1808とを主に有している。なお、図18において、図15と同一構成である部分については、同一符号を付して、その説明を省略する。
 第1のメモリ1801は、FFT演算結果、IFFT演算結果またはフィルタ係数を保存する。
 データ変換部1802は、FFT演算結果と時定数との乗算処理、あるいは、複素共役化等を行う。
 第1の選択部1803は、データ変換部1802から入力されたデータと、第2のメモリ1807から読み出されたデータとの何れか一方を選択してFFT/IFFT演算部1804に出力する。
 FFT/IFFT演算部1804は、FFT演算、IFFT演算または乗算を行う。
 第2の選択部1805は、FFT/IFFT演算部1804から入力されたFFT演算結果、または、第1の加算器117から入力された加算結果を選択して第1のメモリ1801に出力する。
 S/P部1806は、第1の選択部1803から入力されたデータをシリアルデータ形式からパラレルデータ形式に変換して第1の加算器117に出力する。
 第2のメモリ1807は、FFT結果またはIFFT結果を保存する。
 FFT演算部1808は、FFT演算またはIFFT演算を行う。
 図17と図18とを比較すると、図18の構成は、図17の構成に比べて、メモリの個数が削減され(1つのメモリ当たりのアドレス空間は増大)、配線の集中が緩和されている。
 具体的には、図17に示す適応等化器1700では、受信信号をFFTした結果とフィルタ係数をFFTした結果とを、別々のメモリバンクに保存されるようにアドレスを割り当てれば、両者を同時に読み出すことが可能となる。しかしながら、適応等化器1700では、受信信号をFFTした結果とフィルタ係数をFFTした結果とを、別々のメモリバンクに格納することにより以下の課題が生じる。即ち、適応等化器1700では、回転子用メモリの拡張アドレス空間に対して、フィルタ係数をFFTした結果をコピーするか、またはフィルタ係数をFFTした結果を保存しているメモリバンクの出力を、乗算器413aに接続する。このとき、メモリバンクの出力は、選択部430aを介して、乗算部413aに接続される。このように、図17に示す適応等化器1700では、メモリ-メモリ間またはメモリ-ロジック間を接続すると配線領域が増大してしまう。
 一方、本実施の形態では、ワイドビットシンプル・デュアルポートメモリ1601(図16参照)のアドレス空間を拡大する。そして、本実施の形態では、ワイドビットシンプル・デュアルポートメモリ1601におけるFFT演算用、及びIFFT演算用のアドレス空間とは異なるアドレス空間に、フィルタ係数をFFTした更新結果を保存している。これにより、本実施の形態は、同一のメモリバンクとの接続のみとなり、配線領域の増大を防ぐことができる。
 また、本実施の形態では、第1のFFT部103における演算の結果を1ブロック分遅延させるための信号を、ワイドビットシンプル・デュアルポートメモリ1601のアドレス空間を2倍よりもさらに拡大したアドレス空間に保存する。
 さらに、本実施の形態では、FFT及びIFFTにおけるバタフライ演算で用いる乗算器と第1の乗算器105とを共用することを想定し、ワイドビットシンプル・デュアルポートメモリ1601を用いる。
 図19は、本実施の形態に係る適応等化器1500の回路構成の変形例の要部を示すブロック図である。図19では、ワイドビットシンプル・デュアルポートメモリ1601a、1601bを用い、メモリアクセス回数を半分にする。
 図19の構成では、回転子用ワイドビットメモリ1902及び回転子用レジスタ群1903を追加した。また、図19の構成では、図5と比較して、第1のワイドビットメモリ201及び第2のワイドビットメモリ207の代わりに、アドレス空間が2倍のワイドビットシンプル・デュアルポートメモリ1601a、1601bを有する。
 なお、図19において、図5と同一構成である部分には、同一符号を付して、その説明を省略する。また、回転子用ワイドビットメモリ1902は、回転子用ワイドビットメモリ208と同一構成であり、回転子用レジスタ群1903は回転子用レジスタ群209と同一構成であるので、その説明を省略する。また、ワイドビットシンプル・デュアルポートメモリ1601a、1601bは、ワイドビットシンプル・デュアルポートメモリ1601と同一構成であるので、その説明を省略する。
 フィルタ係数をFFTしたデータ、及び1ブロック前の受信信号をFFTしたデータ等を保存するメモリ構成は、ワイドビットシンプル・デュアルポートメモリ1601a、1601bのアドレス空間を2倍よりも拡張しておくと好適である。
 図20は、シングルポートメモリを用いる場合の適応等化器のメモリ周辺の構成を示すブロック図である。
 図20より、シングルポートメモリを用いる適応等化器は、第3の乗算器116と、第1の加算器117と、FFT結果を蓄積しているFFT結果シングルポートメモリ2001と、第1の切替部2002と、フィルタ係数蓄積用の第1のシングルポートメモリ2003と、フィルタ係数蓄積用の第2のシングルポートメモリ2004と、第2の切替部2005とから主に構成されている。なお、図20において、図15と同一構成である部分には、同一符号を付して、その説明を省略する。
 FFT結果シングルポートメモリ2001は、例えば、図3の第2のワイドビットメモリ207などに対応する。FFT結果シングルポートメモリ2001は、入力されたFFT結果を保存する。
 第1の切替部2002は、第1の加算器117から入力された加算結果を、第1のシングルポートメモリ2003へ出力するか、または第2のシングルポートメモリ2004へ出力する。
 第1のシングルポートメモリ2003は、第1の切替部2002から入力されたFFT結果を保存する。
 第2のシングルポートメモリ2004は、第1の切替部2002から入力されたFFT結果を保存する。
 第2の切替部2005は、第1のシングルポートメモリ2003に保存されているFFT結果と、第2のシングルポートメモリ2004に保存されているFFT結果とを、選択して第1の加算器117に出力する。
 FFT結果シングルポートメモリ2001は、例えば、図3の第2のワイドビットメモリ207等に対応する。FFT結果シングルポートメモリ2001には、フィルタ係数更新分のFFT結果が蓄積される。FFT結果シングルポートメモリ2001に蓄積されているFFT結果は、係数更新の際に読み出される。第3の乗算器116では、FFT結果シングルポートメモリ2001に蓄積されているFFT結果に対して、更新された時定数μが乗ぜられる。そして、第1の加算器117では、過去のフィルタ係数のFFT結果が蓄積されている第1のシングルポートメモリ2003、または第2のシングルポートメモリ2004からの出力と、第3の乗算器116における乗算結果とが加算される。この加算結果は、第1のシングルポートメモリ2003と第2のシングルポートメモリ2004とのうち、読出したシングルポートメモリバンクと逆側のメモリバンクに書き込まれる。
 第1の切替部2002及び第2の切替部2005における、第1のシングルポートメモリ2003と第2のシングルポートメモリ2004との切替えは、ブロック単位で行われる。シングルポートメモリは、読み出しと書き込みとが同時にできないため、読み出したクロックサイクルの後に書き込みのクロックサイクル分だけ待たねばならず、その間、次のアドレスの読出しができない。このため、シングルポートメモリの場合、一つのメモリバンクだけでは、サイクル数が2倍必要となってしまう。したがって、処理サイクル数の制約が厳しい場合には、第1のシングルポートメモリ2003と第2のシングルポートメモリ2004との2つのメモリバンクを構成しなくてはならない。即ち、シングルポートメモリで適応等化器を構成する場合には、フィルタ係数の更新サイクル数を節約するため、第1のシングルポートメモリ2003及び第2のシングルポートメモリ2004の複数のメモリを用意する必要がある。
 図21は、本実施の形態に係る適応等化器1500のメモリの周辺の構成を示すブロック図である。
 図21において、適応等化器1500は、第3の乗算器116と、第1の加算器117と、FFT結果を蓄積するFFT結果シングルポートメモリ2101と、フィルタ係数蓄積用のワイドビットシンプル・デュアルポートメモリ2102とを主に有する。なお、図21において、図15と同一構成である部分には、同一符号を付して、その説明を省略する。
 FFT結果シングルポートメモリ2101は、入力されたFFT結果を保存する。
 ワイドビットシンプル・デュアルポートメモリ2102は、第1の加算器117から入力された加算結果を保存する。
 本実施の形態のように、ワイドビットシンプル・デュアルポートメモリ1601を用いる場合には、ワイドビットシンプル・デュアルポートメモリ2102のような一つのメモリバンクのみでよい。ただし、ワイドビットシンプル・デュアルポートメモリ2102では、アドレス空間が2倍必要となる。また、ワイドビットシンプル・デュアルポートメモリ2102では、上位アドレスから読出して下位アドレスに書き込む場合と、下位アドレスから読出して上位アドレスに書き込む場合とを、1ブロック毎に切替える。
 ワイドビットシンプル・デュアルポートメモリ2102には、第1の加算器117における加算結果であるフィルタ係数更新分のFFT結果が保存される。ワイドビットシンプル・デュアルポートメモリ2102に保存されているFFT結果は、フィルタ係数の更新の際に読み出される。第3の乗算器116では、FFT結果シングルポートメモリ2101に保存されているFFT結果に対して、更新された時定数μが乗ぜられる。そして、第1の加算器117では、過去のフィルタ係数のFFT結果が保存されているワイドビットシンプル・デュアルポートメモリ2102からの出力と、第3の乗算器116における乗算結果とが加算される。この加算結果は、ワイドビットシンプル・デュアルポートメモリ2102に書き込まれる。
 本実施の形態では、ワイドビットシンプル・デュアルポートメモリ1601のアドレス空間、またはワイドビットシンプル・デュアルポートメモリ1601a、1601bのアドレス空間を拡張する。これにより、本実施の形態では、図21に示す構成を実現することができるため、シングルポートメモリで構成する場合のような新たな配線の必要はない。また、図19の場合では、ワイドビットシンプル・デュアルポートメモリ1601a側にフィルタ係数更新分のFFT結果を蓄積し、ワイドビットシンプル・デュアルポートメモリ1601b側に過去のフィルタ係数のFFT結果を蓄積できる。この結果、本実施の形態では、蓄積されたFFT結果とフィルタ係数更新分とを同時に読出して、加算演算などを行った後に、ワイドビットシンプル・デュアルポートメモリ1601bに書き込むことができる。さらに、本実施の形態では、同時に、ワイドビットシンプル・デュアルポートメモリ1601aと1601bとの両方から、次のアドレスの読み出しを行うことができるため、サイクル数の増大をすることが無い。
 ここで、本実施の形態では、フィルタ係数更新分のFFT結果及び過去のフィルタ係数のFFT結果の全てを、一方のワイドビットシンプル・デュアルポートメモリに蓄積するのではない。本実施の形態では、フィルタ係数更新分のFFT結果及び過去のフィルタ係数のFFT結果を、2つのワイドビットシンプルデュアルポートメモリに半分ずつ分けて蓄積する。FFT結果の総数を保存するためには、(1024/M)×2個分のアドレス空間が必要である。したがって、実際には、フィルタ係数更新分のFFT結果及び過去のフィルタ係数のFFT結果は、2つのワイドビットシンプル・デュアルポートメモリ1601a、1601bに分けて保存されることとなる。
 また、本実施の形態では、ワイドビットシンプル・デュアルポートメモリ1601aとワイドビットシンプル・デュアルポートメモリ1601bとにおける、上位側アドレスと下位側アドレスとを逆転するように配置する。これにより、本実施の形態では、フィルタ係数更新データと過去のフィルタ係数データとの読出しを同時に行うことができる。
 例えば、過去のフィルタ係数のFFT結果は、上位側アドレスに対応するデータをワイドビットシンプル・デュアルポートメモリ1601aに保存する。また、過去のフィルタ係数のFFT結果の下位側アドレスに対応するデータは、ワイドビットシンプル・デュアルポートメモリ1601bに保存する。一方、フィルタ係数更新部のFFT結果の下位アドレス側に対応するデータは、ワイドビットシンプル・デュアルポートメモリ1601aに保存する。また、フィルタ係数更新部のFFT結果の上位側アドレスに対応するデータは、ワイドビットシンプル・デュアルポートメモリ1601bに保存する。これにより、下位アドレス側のフィルタ係数の更新では、更新されるフィルタ係数をワイドビットシンプル・デュアルポートメモリ1601aから読み出すことができる。同時に、過去のフィルタ係数は、ワイドビットシンプル・デュアルポートメモリ1601bから読み出すことができる。上位アドレス側についても同様に、更新されるフィルタ係数は、ワイドビットシンプル・デュアルポートメモリ1601bから読み出すことができる。同時に、過去のフィルタ係数は、ワイドビットシンプル・デュアルポートメモリ1601aから読み出すことができる。
 図22は、本実施の形態に係る適応等化器1500の回路構成のさらなる変形例の要部を示すブロック図である。なお、図22において、図18と同一構成である部分には、同一符号を付して、その説明を省略する。
 また、図22において、メモリ1801a、1801bは、メモリバンク数が2倍になっている以外は第1のメモリ1801と同一構成を有している。データ変換部1802a、1802bは、データ変換部1802と同一構成を有している。選択部1803a、1803bは、第1の選択部1803と同一構成を有している。選択部1805a、1805bは、第2の選択部1805と同一構成を有している。メモリ1807a、1807bは、メモリバンク数は2倍になっている以外は第2のメモリ1807と同一構成を有している。上記より、これらの構成の説明を省略する。
 切替部2201は、第1の加算器117における加算結果の選択部1805aへの出力と選択部1805bへの出力とを切り替える。
 選択部2202は、メモリ1801aに保存されているデータとメモリ1801bに保存されているデータとの何れか一方を選択して、判定部108に出力するとともに外部に出力する。
 図22では、シンプル・デュアルポートメモリを用いて、メモリアクセス回数を半分に低減する。図18と図22とを比較すると、メモリバンク数は2倍になっているものの、メモリアクセスのクロック速度は、FFT演算のバタフライ演算で必要となるクロック速度と同じでよく、低消費電力化が期待できる。
 このように、本実施の形態では、2Mサンプル分の信号の読み出しと書き込みとを、異なるアドレスに対して同時に行うことができるワイドビットシンプル・デュアルポートメモリを1つだけ設ける。これにより、本実施の形態は、メモリ-ロジック間及びメモリ-メモリ間を接続する配線の総本数の増大を抑制することができる。
 なお、信号変換部の回路の共用の態様は、以上説明した各実施の形態の例に限定されるものではない。例えば、適応等化器は、第1~第3の乗算器と、時間領域フィルタの乗算器とを、共用とする構成であってもよい。
 本発明に係る適応等化器は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、高速フーリエ変換および逆高速フーリエ変換の少なくとも1つを行う信号変換部を有し、前記信号変換部は、2M(Mは自然数)サンプル分の信号を読み書きすることができるメモリと、前記メモリにアクセス可能な2M個のレジスタと、M個のバタフライ演算部と、前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有する。
 本発明に係る適応等化器は、前記構成において、前記信号変換部は、前記メモリと前記2M個のレジスタとの組を2組有し、前記切替制御部は、高速フーリエ変換/逆高速フーリエ変換のステージごとに、前記メモリの役割が、出力用メモリと入力用メモリとの間で切り替わるように、一方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態、および、他方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える。
 本発明に係る適応等化器は、前記構成において、高速フーリエ変換を行う前記信号変換部としての第1の信号変換部と、前記第1の信号変換部により高速フーリエ変換が行われた信号に対して逆高速フーリエ変換を行う前記信号変換部としての第2の信号変換部と、を有し、前記第1の信号変換部は、高速フーリエ変換におけるビットリバースの並べ替えを実施せず、前記第2の信号変換部は、逆高速フーリエ変換におけるビットリバースの並べ替えを実施しない。
 本発明に係る適応等化器は、前記構成において、前記信号変換部は、高速フーリエ変換/逆高速フーリエ変換の各ステージにおける回転子を格納した、Mサンプル分の信号を読み書きすることができる回転子用メモリと、前記回転子用メモリにアクセス可能であって、前記回転子を取得して前記M個のバタフライ演算部へ渡すM個の回転子用レジスタと、を更に有する。
 本発明に係る適応等化器は、前記構成において、前記時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する蓄積部と、前回蓄積されたブロックと最新のブロックとを連結するブロック間連結部と、前記ブロック間連結部の出力に対して高速フーリエ変換を行う前記信号変換部としての第1の高速フーリエ変換部と、前記第1の高速フーリエ変換部の出力と周波数領域に変換された適応等化器係数とを乗じる第1の乗算器と、前記第1の乗算器の出力に対して逆高速フーリエ変換を行う前記信号変換部としての第1の逆高速フーリエ変換部と、前記第1の逆高速フーリエ変換部の出力から最新の信号系列ブロックを抽出するブロック抽出部と、前記第1の逆高速フーリエ変換部の出力から理想信号点との誤差を抽出する誤差抽出部と、抽出された前記誤差の系列のうち、所望のタップ係数以外の箇所をゼロにする第1のゼロ挿入部と、前記第2のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号変換部としての第2の高速フーリエ変換部と、前記第1の高速フーリエ変換部の出力の複素共役と前記第2の高速フーリエ変換部の出力とを乗じる第2の乗算器と、前記第2の乗算器の乗算結果に対して逆高速フーリエ変換を行う前記信号処理部としての第2の逆高速フーリエ変換部と、前記第2の逆高速フーリエ変換部の出力のうち、所望のタップ係数以外の箇所をゼロにするゼロ挿入部と、前記第2のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号処理部としての第3の高速フーリエ変換部と、前記第3の高速フーリエ変換部の出力と所定の係数とを乗じる第3の乗算器と、前記第3の乗算器の出力を累積する累積部と、を有する。
 本発明に係る適応等化器は、前記構成において、前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、前記第1~第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記時間領域フィルタ部の畳込み演算用乗算器と共用となっている。
 本発明に係る適応等化器は、前記構成において、前記第1~第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記第1~第3の乗算器の少なくとも1つと共用となっている。
 本発明に係る適応等化器は、前記構成において、前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、前記第1~第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記レジスタの少なくとも1つが、前記時間領域フィルタ部のレジスタと共用となっている。
 本発明に係る適応等化器は、前記構成において、マルチキャリア方式復調部を備えた受信装置に設けられ、前記メモリは、前記マルチキャリア方式復調部のメモリと共用となっている。
 本発明に係る適応等化器は、前記構成において、アドレス変換部、シリアル/パラレル変換部、およびパラレル/シリアル変換部を含み、前記メモリの信号の入出力を制御する入出力部と、前記メモリへのアクセス方法がランダムであるか連続であるかに応じて、前記入出力部の構成を切り替える制御部と、を更に有する。
 本発明に係る適応等化器は、前記構成において、前記入出力部は、前記メモリへのアクセス方法がランダムである場合の書き込みモードにおいて、書き込みを行う前に前記メモリから2Mサンプル分のデータを読み出し、データの上書きを前記メモリの所定の位置に対してのみ行う。
 本発明に係る適応等化器は、前記構成において、前記信号変換部は、前記2Mサンプル分の信号の読み込みと書き込みとを各々異なるアドレスに対して同時に実施可能な1つの前記メモリを有する。
 2011年10月17日出願の特願2011-227922の日本出願に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。
 本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器として有用である。特に、本発明は、ATSCなどで採用されている、多値VSB(Vestigial Sideband:残留側波帯)変調に対応する受信装置の適応等化器に好適である。また、本発明は、無線伝送の適応等化器以外にも、多数のタップ数が必要とされる、音声エコーキャンセラ、ノイズキャンセラーなどの各種デジタル適応等化器に好適である。
 100、100a 適応等化器
 101 蓄積部
 102 ブロック間連結部
 103 第1のFFT部
 104 複素共役部
 105 第1の乗算器
 106 第1のIFFT部
 107 ブロック抽出部
 108 判定部
 109 誤差抽出部
 110 第1のゼロ挿入部
 111 第2のFFT部
 112 第2の乗算器
 113 第2のIFFT部
 114 第2のゼロ挿入部
 115 第3のFFT部
 116 第3の乗算器
 117 第1の加算器
 118 第1の遅延部
 120、120a 第1の係数更新部
 131a 時間領域フィルタ
 132a 第2の加算器
 141a 第4のFFT部
 142a 第4の乗算器
 143a 第3のIFFT部
 144a 第5の乗算器
 145a 第3の加算器
 146a 第2の遅延部
 200 信号変換部
 201 第1のワイドビットメモリ
 201a、201b、207a、207b ワイドビットメモリ
 202 第1のレジスタ群
 202a、202b、206a、206b レジスタ群
 203 第1の接続切替部
 204 バタフライ演算部群
 205 第2の接続切替部
 206 第2のレジスタ群
 207 第2のワイドビットメモリ
 208 回転子用ワイドビットメモリ
 209 回転子用レジスタ群
 310a フィルタ演算部
 311a、321a、413a 乗算器
 312a、521a レジスタ
 313a、323a、411a、412a 加算器
 320a 第2の係数更新部
 322a ステップサイズ係数乗算器
 324a レジスタ
 410a バタフライ演算部
 414a 第1の切替部
 420a 回転子レジスタ
 430a 第2の切替部
 440a 第3の切替部
 450a、540a、550a、560a 制御部
 500a レジスタ群配置部
 510a レジスタ入力側切替部群
 511a レジスタ入力側切替部
 520a レジスタ群
 530a レジスタ出力側切替部群
 531a レジスタ出力側切替部
 610b ワイドビットメモリ
 620b アドレス変換部
 630b シリアル/パラレル変換部
 640b パラレル/シリアル変換部
 650b ATSC/OFDM切替部
 660b Mカウンタ

Claims (12)

  1.  時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、
     高速フーリエ変換および逆高速フーリエ変換の少なくとも1つを行う信号変換部を有し、
     前記信号変換部は、
     2M(Mは自然数)サンプル分の信号を読み書きすることができるメモリと、
     前記メモリにアクセス可能な2M個のレジスタと、
     M個のバタフライ演算部と、
     前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有する、
     適応等化器。
  2.  前記信号変換部は、
     前記メモリと前記2M個のレジスタとの組を2組有し、
     前記切替制御部は、
     高速フーリエ変換/逆高速フーリエ変換のステージごとに、前記メモリの役割が、出力用メモリと入力用メモリとの間で切り替わるように、一方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態、および、他方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える、
     請求項1記載の適応等化器。
  3.  高速フーリエ変換を行う前記信号変換部としての第1の信号変換部と、前記第1の信号変換部により高速フーリエ変換が行われた信号に対して逆高速フーリエ変換を行う前記信号変換部としての第2の信号変換部と、を有し、
     前記第1の信号変換部は、
     高速フーリエ変換におけるビットリバースの並べ替えを実施せず、
     前記第2の信号変換部は、
     逆高速フーリエ変換におけるビットリバースの並べ替えを実施しない、
     請求項2記載の適応等化器。
  4.  前記信号変換部は、
     高速フーリエ変換/逆高速フーリエ変換の各ステージにおける回転子を格納した、Mサンプル分の信号を読み書きすることができる回転子用メモリと、
     前記回転子用メモリにアクセス可能であって、前記回転子を取得して前記M個のバタフライ演算部へ渡すM個の回転子用レジスタと、を更に有する、
     請求項1記載の適応等化器。
  5.  前記時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する蓄積部と、
     前回蓄積されたブロックと最新のブロックとを連結するブロック間連結部と
     前記ブロック間連結部の出力に対して高速フーリエ変換を行う前記信号変換部としての第1の高速フーリエ変換部と、
     前記第1の高速フーリエ変換部の出力と周波数領域に変換された適応等化器係数とを乗じる第1の乗算器と、
     前記第1の乗算器の出力に対して逆高速フーリエ変換を行う前記信号変換部としての第1の逆高速フーリエ変換部と、
     前記第1の逆高速フーリエ変換部の出力から最新の信号系列ブロックを抽出するブロック抽出部と、
     前記第1の逆高速フーリエ変換部の出力から理想信号点との誤差を抽出する誤差抽出部と、
     抽出された前記誤差の系列のうち、所望のタップ係数以外の箇所をゼロにする第1のゼロ挿入部と、
     前記第2のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号変換部としての第2の高速フーリエ変換部と、
     前記第1の高速フーリエ変換部の出力の複素共役と前記第2の高速フーリエ変換部の出力とを乗じる第2の乗算器と、
     前記第2の乗算器の乗算結果に対して逆高速フーリエ変換を行う前記信号処理部としての第2の逆高速フーリエ変換部と、
     前記第2の逆高速フーリエ変換部の出力のうち、所望のタップ係数以外の箇所をゼロにするゼロ挿入部と、
     前記第2のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号処理部としての第3の高速フーリエ変換部と、
     前記第3の高速フーリエ変換部の出力と所定の係数とを乗じる第3の乗算器と、
     前記第3の乗算器の出力を累積する累積部と、を有する、
     請求項1記載の適応等化器。
  6.  前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
     前記第1~第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記時間領域フィルタ部の畳込み演算用乗算器と共用となっている、
     請求項5記載の適応等化器。
  7.  前記第1~第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記第1~第3の乗算器の少なくとも1つと共用となっている、
     請求項5記載の適応等化器。
  8.  前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
     前記第1~第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記レジスタの少なくとも1つが、前記時間領域フィルタ部のレジスタと共用となっている、
     請求項5記載の適応等化器。
  9.  マルチキャリア方式復調部を備えた受信装置に設けられ、
     前記メモリは、
     前記マルチキャリア方式復調部のメモリと共用となっている、
     請求項1記載の適応等化器。
  10.  アドレス変換部、シリアル/パラレル変換部、およびパラレル/シリアル変換部を含み、前記メモリの信号の入出力を制御する入出力部と、
     前記メモリへのアクセス方法がランダムであるか連続であるかに応じて、前記入出力部の構成を切り替える制御部と、を更に有する、
     請求項9記載の適応等化器。
  11.  前記入出力部は、
     前記メモリへのアクセス方法がランダムである場合の書き込みモードにおいて、書き込みを行う前に前記メモリから2Mサンプル分のデータを読み出し、データの上書きを前記メモリの所定の位置に対してのみ行う、
     請求項9記載の適応等化器。
  12.  前記信号変換部は、
     前記2Mサンプル分の信号の読み込みと書き込みとを各々異なるアドレスに対して同時に実施可能な1つの前記メモリを有する、
     請求項1記載の適応等化器。
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