JPWO2013057856A1 - 適応等化器 - Google Patents

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Abstract

回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器。適応等化器（１００）は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器である。信号変換部（２００）は、複数サンプル分の信号を読み書きすることができる第１のワイドビットメモリ（２０１）と、これら第１のワイドビットメモリ（２０１）にアクセス可能な複数のレジスタから成る第１のレジスタ群（２０２）と、複数のバタフライ演算部から成るバタフライ演算部群（２０４）と、複数のレジスタと複数のバタフライ演算部との間の接続状態を切り替える第１の接続切替部（２０３）とを有する。

Description

本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器に関する。
無線伝搬路では、反射物などに起因して主波以外にマルチパス波が生じる。このため、無線信号の受信装置は、この影響を取り除く必要がある。北米地域や韓国などでは、デジタルテレビ放送方式として、ＡＴＳＣ（Advanced Television Systems Committee）方式を用いている。ＡＴＳＣ方式は、シングルキャリア変調を採用している。このため、ＡＴＳＣ方式の受信装置は、マルチキャリア変調を採用したＯＦＤＭ（Orthogonal Frequency Division Multiplexing）系など、他の放送規格とは異なり、適応等化器の適用を前提としている。
シングルキャリア変調は、時間領域での適応等化処理を行うことが一般的である。ところが、時間領域における適応等化処理では、フィルタ処理および係数更新処理にて畳込み演算が必要とされ、タップ数増大に伴い回路規模が大きくなる。
そこで、時間領域の信号に対する適応等化処理を、時間領域ではなく周波数領域で行うようにする技術が存在する（例えば、特許文献１、特許文献２、および非特許文献１参照）。特許文献１、特許文献２、および非特許文献１に記載の技術（以下「従来技術」という）は、時間領域の信号を高速フーリエ変換によって周波数領域の信号に変換してから適応等化処理を行う。更に、従来技術では、適応等化処理後の周波数領域の信号を、逆高速フーリエ変換によって時間領域の信号に変換する。このような従来技術を用いたシングルキャリア変調信号の受信装置では、回路規模の増大を抑えつつ、受信性能を向上させることが可能である。
特表２００４−５０３１８０号公報 特表２００４−５３０３６５号公報
John J. Shynk, "Frequency-Domain and Multirate Adaptive Filtering", IEEE SP MAGAZINE, January 1992, p. 14-37
しかしながら、従来技術は、必要とされるタップ数が多い場合や、受信処理を高速に行う必要がある場合、適応等化器に必要な動作クロック周波数が高くなるという課題を有する。従来技術では、動作クロック周波数が増加すると、適応等化器の消費電力が増大したり、ＦＰＧＡ（Field Programmable Gate Array）に実装する場合に支障が出るなどの問題が生じる。したがって、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器では、回路規模の増大および動作クロック周波数の増加をできるだけ抑えられることが望まれる。
本発明の目的は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器を提供することである。
本発明の適応等化器は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、高速フーリエ変換および逆高速フーリエ変換の少なくとも１つを行う信号変換部を有し、前記信号変換部は、２Ｍ（Ｍは自然数）サンプル分の信号を読み書きすることができるメモリと、前記メモリにアクセス可能な２Ｍ個のレジスタと、Ｍ個のバタフライ演算部と、前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える切替制御部とを有する。
本発明によれば、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる。
本発明の実施の形態１に係る適応等化器の構成を示すブロック図 本発明の実施の形態１における各信号変換部の処理タイミングの一例を示すチャート図 本発明の実施の形態１に係る信号変換部の構成の第１の例を示すブロック図 本発明の実施の形態１に係る信号変換部の構成の第２の例を示すブロック図 本発明の実施の形態１に係る信号変換部の構成の第３の例を示すブロック図 本発明の実施の形態２に係る適応等化器の構成の第１の例を示すブロック図 本発明の実施の形態２における時間領域フィルタの構成の一例を示すブロック図 本発明の実施の形態２におけるバタフライ演算部の周辺の構成の一例を示すブロック図 本発明の実施の形態２におけるレジスタ周辺の構成の第１の例を示すブロック図 本発明の実施の形態２におけるレジスタ周辺の構成の第２の例を示すブロック図 本発明の実施の形態２におけるレジスタ周辺の構成の第３の例を示すブロック図 本発明の実施の形態２に係る適応等化器の構成の第２の例を示すブロック図 本発明の実施の形態３に係る適応等化器におけるメモリ周辺の構成の第１の例を示すブロック図 本発明の実施の形態３に係る適応等化器におけるメモリ周辺の構成の第２の例を示すブロック図 本発明の実施の形態４に係る適応等化器の構成を示すブロック図 本発明の実施の形態４における信号変換部の構成を示すブロック図 シングルポートメモリを用いる適応等化器の回路構成の要部を示すブロック図 本発明の実施の形態４に係る適応等化器の回路構成の要部を示すブロック図 本発明の実施の形態４に係る適応等化器の回路構成の変形例の要部を示すブロック図 シングルポートメモリを用いる場合の適応等化器のメモリ周辺の構成を示すブロック図 本発明の実施の形態４に係る適応等化器のメモリの周辺の構成を示すブロック図 本発明の実施の形態４に係る適応等化器の回路構成のさらなる変形例の要部を示すブロック図
以下、本発明の各実施の形態について、図面を参照して詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る適応等化器の構成を示すブロック図である。
図１において、適応等化器１００は、蓄積部１０１、ブロック間連結部１０２、第１の高速フーリエ変換部（以下「ＦＦＴ部」と表記する）１０３、複素共役部１０４、および第１の乗算器１０５を有する。また、適応等化器１００は、第１の逆高速フーリエ変換部（以下「ＩＦＦＴ部」と表記する）１０６、ブロック抽出部１０７、判定部１０８、誤差抽出部１０９、第１のゼロ挿入部１１０、および第２のＦＦＴ部１１１を有する。また、適応等化器１００は、第２の乗算器１１２、第２のＩＦＦＴ部１１３、第２のゼロ挿入部１１４、第３のＦＦＴ部１１５、第３の乗算器１１６、第１の加算器１１７、および第１の遅延部１１８を有する。
蓄積部１０１は、時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する。
ブロック間連結部１０２は、蓄積部１０１に蓄積されたブロックと最新のブロックとを連結して出力する。
第１のＦＦＴ部１０３は、ブロック間連結部１０２の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
複素共役部１０４は、第１のＦＦＴ部１０３の複素共役を出力する。
第１の乗算器１０５は、第１のＦＦＴ部１０３の出力と、後述の第１の遅延部１１８の出力（周波数領域に変換された適応等化器係数）とを乗じ、得られた信号を出力する。
第１のＩＦＦＴ部１０６は、第１の乗算器１０５の出力に対して逆高速フーリエ変換を行い、得られた信号を出力する。
ブロック抽出部１０７は、第１のＩＦＦＴ部１０６の出力から最新の信号系列ブロックを抽出して出力する。
判定部１０８は、ブロック抽出部１０７の出力に対する判定結果を出力する。
誤差抽出部１０９は、判定部１０８の出力に基づいて、ブロック抽出部１０７の出力（つまり、第１のＩＦＦＴ１０６の出力）から、理想信号点との誤差を抽出し、抽出した誤差を出力する。
第１のゼロ挿入部１１０は、誤差抽出部１０９により抽出された誤差を入力し、誤差の系列のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を出力する。
第２のＦＦＴ部１１１は、第１のゼロ挿入部１１０の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
第２の乗算器１１２は、複素共役部１０４の出力（つまり、第１のＦＦＴ部１０３の出力の複素共役）と第２のＦＦＴ部１１１の出力とを乗じ、得られた信号を出力する。
第２のＩＦＦＴ部１１３は、第２の乗算器１１２の乗算結果に対して逆高速フーリエ変換を行い、得られた信号を出力する。
第２のゼロ挿入部１１４は、第２のＩＦＦＴ部１１３の出力のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を出力する。
第３のＦＦＴ部１１５は、第２のゼロ挿入部１１４の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
なお、適応等化器１００は、第２のＩＦＦＴ部１１３、第２のゼロ挿入部１１４、第３のＦＦＴ部１１５を、第２の乗算器１１２の後段に配置する。これにより、本実施の形態の適応等化器１００は、非連続的な信号をフーリエ変換することにより生ずる影響を、取り除くことを可能にしている。すなわち、これらの部分は、誤差系列と入力信号との周波数領域上での乗算結果を、敢えて時間領域に戻し、タップ係数として無効な部分をゼロにした後に、再び周波数領域に変換する機能を有している。これにより、時間領域におけるブロック更新と全く同じ演算結果を得ることが可能となり、高い受信性能を維持することができる。
第３の乗算器１１６は、第３のＦＦＴ部１１５の出力と所定の係数μとを乗じ、得られた信号を出力する。
第１の加算器１１７は、第３の乗算器１１６の出力と、後段の第１の遅延部１１８の出力とを加算し、得られた信号を出力する。
第１の遅延部１１８は、第１の加算器１１７の出力を遅延させて、周波数領域に変換された適応等化器係数として、第１の乗算器１０５へ出力する。
すなわち、第１の加算器１１７および第１の遅延部１１８は、第３の乗算器１１６の出力を累積する累積部として機能する。
また、複素共役部１０４および判定部１０８から第１の遅延部１１８までの部分は、適応等化器１００における第１の係数更新部１２０として機能する。
図１に示すように構成することにより、適応等化器１００は、時間領域の信号に対する適応等化処理を、時間領域ではなく周波数領域で行うようにすることができる。
ところで、受信信号がテレビジョン放送の信号である場合、放送を途切れることなく連続して視聴するためには、受信信号に対する処理を、実時間以内で処理しなくてはならない。すなわち、適応等化器１００で実行される演算の全ては、ブロックサイズの時間内に完了する必要がある。
適応等化器１００において、高速フーリエ変換／逆高速フーリエ変換は、第１〜第３のＦＦＴ部１０３、１１１、１１５、第１および第２のＩＦＦＴ部１０６、１１３の５箇所で行われる。これらの高速フーリエ変換／逆高速フーリエ変換は、その演算処理の一部を、複数並列に実行することにより、必要となる演算回数を低減させ、適応等化器１００の演算処理に要する時間を短縮することが可能である。したがって、適応等化器１００は、並列実行が可能な高速フーリエ変換／逆高速フーリエ変換の演算について、並列して実行するようにしてもよい。
以下の説明において、ブロック間連結部１０２から複素共役部１０４を経て第１の乗算器１０５へ至る系統は、Ａ系統と呼ぶ。また、第１の乗算器１０５から判定部１０８を経てＡ系統の第２の乗算器１１２へ至る系統は、Ｂ系統と呼ぶ。また、図１に示すように、第１のＦＦＴ部１０３の演算処理は処理Ａ−１、第２のＩＦＦＴ部１１３の演算処理は処理Ａ−２、第３のＦＦＴ部１１５の演算処理は処理Ａ−３、第１のＩＦＦＴ部１０６の演算処理は処理Ａ−４と表す。そして、第２のＦＦＴ部１１１の演算処理は、処理Ｂ−１と表す。また、第１〜第３のＦＦＴ部１０３、１１１、１１５、第１および第２のＩＦＦＴ部１０６、１１３は、適宜、「信号変換部」と総称する。
図２は、適応等化器１００の各信号変換部の処理タイミングの一例を示すチャート図である。
処理Ａ−１と、処理Ｂ−１とは、互いに依存性はない。そこで、適応等化器１００は、高速フーリエ変換／逆高速フーリエ変換の演算処理を行う系統を２系統設け、例えば、図２に示すように、処理Ａ−１と処理Ｂ−１とを、並列実行する。これにより、適応等化器１００は、１回分の高速フーリエ変換／逆高速フーリエ変換の演算処理の時間を短縮することができる。
ところが、処理Ａ−２は、処理Ｂ−１の処理データに依存しており、その開始タイミングよりも先に処理Ｂ−１が完了していなければならない。したがって、図２に示す様に、適応等化器１００は、Ａ系統については、処理Ａ−１〜Ａ−４を、ブロックサイズ内に完了させる必要がある。
すなわち、適応等化器１００は、信号処理データの依存性の制約により、３系統以上に回路を増やしても、ブロックサイズ当たりに必要とされる高速フーリエ変換／逆高速フーリエ変換の演算時間を、４回分の時間未満に低減できない。
周波数領域にて一括して処理する受信シンボル数（ブロックサイズ）を、ＡＴＳＣ規格で規定されている１セグメントの半分である４１６シンボルとした場合、ブロックサイズの演算時間は、約３８.６５μｓｅｃとなる。したがって、ＡＴＳＣ規格では、約３８.６５μｓｅｃの間に、１０２４ポイントの高速フーリエ変換／逆高速フーリエ変換を、全部で５回（上述の例では４回）実施しなくてはならない。高速フーリエ変換／逆高速フーリエ変換以外の処理時間を無視しても、１回の高速フーリエ変換／逆高速フーリエ変換の演算処理は、７.７３μｓｅｃ（上述の例では９.６６μｓｅｃ）以内に完了しなければならない。
仮に、係数更新を最新の等化器出力を基に行う必要がなければ、適応等化器は、パイプライン的に処理させて処理遅延を長くしても、特に問題は生じない。ところが、実際の適応等化器では、最新の等化器出力を基に係数更新を行わなければ、著しく特性が劣化し、無線チャネルの動的変動により係数が収束せず、受信不能となる。
また、従来、高速フーリエ変換／逆高速フーリエ変換演算の処理サイクル数と、回路規模とは、相反関係にある。
より詳細に説明すると、放送事業者にとっては、通常、インフラコストを抑えるため、なるべく放送エリアを広くし、大出力で信号を送出することが望ましい。このため、遠方の反射物による遅延波は、数百シンボル以上も遅延して到来するため、適応等化器で対応しなければならないタップ数も数百タップ以上に上る。
すなわち、想定される適用先システムでは、４０μｓｅｃ以上の長遅延マルチパスに対応しなくてはならず、少なくとも５００タップ以上のタップ数が必要とされる。高速フーリエ変換／逆高速フーリエ変換においては、ブロックサイズ４１６とタップ数５００との畳込み演算と同じ結果を算出する必要がある。したがって、５１２＜（４１６＋５００）
＜１０２４の関係から、少なくとも１０２４ポイントが必要である。すなわち、４１６／５＝８３.２シンボルに１度の割合で、１０２４ポイントの高速フーリエ変換／逆高速フーリエ変換の演算を完了させる必要がある。
なお、ＯＦＤＭ系の場合、例えば、８１９２ポイント、ガードインターバル１／８を仮定すると、９２１６サンプルの間に８１９２ポイント高速フーリエ変換を一度完了させれば十分であり、処理サイクル数の制約が緩い。
１０２４ポイント高速フーリエ変換の場合、複素数の乗算回数は５１２０回である。したがって、仮にシングルポートメモリと単一のバタフライ演算回路とで実装すると、信号変換部は、５１２０／８３.２＝６１.５倍のオーバーサンプリング周波数で動作させなくてはならない。
また、適応等化器は、複数のバタフライ演算回路を並列的に構成し、マルチポートメモリと組み合わせることで、サイクル数を低減させることも考えられる。ところが、ポート数の増大に伴い回路規模が増大するうえ、１０ポートを越える様なポート数に対応したメモリは一般には用いられることが少なく、使用の制約がある。さらに、メモリは、レジスタに置き換えることも考えられるが、やはり回路規模が増大する。
そこで、本実施の形態の適応等化器１００は、同時アクセスに制限の無いレジスタで回路を構成し、シングルポートメモリの活用を実現するようにしたものである。一般に、同じ容量のデジタルデータを保持する手段としてのメモリは、レジスタに比べて数分の１以下の面積で実現可能である。すなわち、本実施の形態の適応等化器１００は、各信号変換部において、複数の信号サンプルを読み書き可能なメモリと、これにアクセス可能な複数のレジスタとを用いることにより、回路規模の増大を抑えることができる。
図３は、本実施の形態に係る信号変換部の構成の第１の例を示すブロック図である。なお、信号変換部とは、上述の通り、図１に示す、第１〜第３のＦＦＴ部１０３、１１１、１１５、第１および第２のＩＦＦＴ部１０６、１１３である。高速フーリエ変換／逆高速フーリエ変換で行われる各演算ステージは、以下、単に「ステージ」という。
信号変換部２００は、第１のワイドビットメモリ２０１、第１のレジスタ群２０２、第１の接続切替部２０３、バタフライ演算部群２０４、第２の接続切替部２０５、第２のレジスタ群２０６、および第２のワイドビットメモリ２０７を有する。
第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７は、Ｍサンプル分（２回で２Ｍサンプル分）の信号（データ）を読み書きすることが可能な、ワードサイズの大きいメモリである。第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７に保持されるデータの順序は、通常の高速フーリエ変換／逆高速フーリエ変換演算で読み出されるデータの順序と同一である。ただし、第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７は、Ｍサンプル分のデータを、まとめて一つのアドレスに格納する。
第１のレジスタ群２０２は、第１のワイドビットメモリ２０１にそれぞれアクセス可能な２Ｍ個のレジスタから成る。第１のレジスタ群２０２は、第１のワイドビットメモリ２０１に対して、２回アクセスすることにより、実質的に２Ｍ個のサンプルを並列化させた同時アクセスを行う。
第１の接続切替部２０３は、第１のレジスタ群２０２と、バタフライ演算部群２０４との間の接続状態（以下「第１のレジスタ群２０２側の接続状態」という）を切り替える。
バタフライ演算部群２０４は、Ｍ個のバタフライ演算部から成り、それぞれバタフライ演算を行う。
第２の接続切替部２０５は、バタフライ演算部群２０４と、第２のレジスタ群２０６との間の接続状態（以下「第２のレジスタ群２０６側の接続状態」という）を切り替える。
第２のレジスタ群２０６は、第２のワイドビットメモリ２０７にそれぞれアクセス可能な２Ｍ個のレジスタから成る。第２のレジスタ群２０６は、第２のワイドビットメモリ２０７に対して、２回アクセスすることにより、実質的に２Ｍ個のサンプルを並列化させた同時アクセスを行う。
なお、第１のレジスタ群２０２および第２のレジスタ群２０６のメモリアクセスに必要な動作クロック周波数は、バタフライ演算部群２０４の動作クロック周波数の２倍である。第１のレジスタ群２０２および第２のレジスタ群２０６は、１つのステージを完了するのに、２×（１０２４／Ｍ）回、メモリアクセスを行う必要がある。そして、第１の接続切替部２０３および第２の接続切替部２０５は、２回のメモリアクセス毎に、各レジスタと各バタフライ演算部との間の接続状態の切り替えを、適切に制御しなければならない。
第１の接続切替部２０３および第２の接続切替部２０５は、ステージごとに、第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７のそれぞれの役割が、出力用メモリと入力用メモリとの間で切り替わるようにする。すなわち、第１の接続切替部２０３および第２の接続切替部２０５は、ステージごとに、第１のレジスタ群２０２側の接続状態および第２のレジスタ群２０６側の接続状態を、適切な状態に切り替える。適切な状態とは、各バタフライ演算部に適切なレジスタから信号が入力され、各バタフライ演算部から適切なレジスタから信号が出力される状態である。
そして、バタフライ演算部群２０４は、各ステージの演算を、接続状態の切り替えに従って順次実施する。
すなわち、図３において、信号の進行方向は、ステージ毎に、左右に切り替わる。すなわち、１０ステージの演算が必要な場合には、例えば、１ステージ目では図３において右方向に信号が進み、次の２ステージ目では図３において左方向に信号が進む。このように、信号処理部２００（ＦＦＴ部／ＩＦＦＴ部）は、ステージ毎に信号の進む方向を切り替え、反復的に回路を使用することにより、回路規模の増大を防ぐことができる。
また、信号変換部（ＦＦＴ部／ＩＦＦＴ部）２００は、回路規模が増大するマルチポートの使用を回避しつつ、実時間内の受信処理を、低い動作クロック周波数で実現することができる。
なお、信号変換部２００は、２バンクのワイドビットメモリを用いてもよい。
図４は、信号変換部２００の構成の第２の例を示すブロック図である。
図４に示すように、例えば、信号変換部２００は、図３の第１のワイドビットメモリ２０１および第１のレジスタ群２０２に代えて、ワイドビットメモリ２０１ａ、２０１ｂおよびレジスタ群２０２ａ、２０２ｂを有する。また、信号変換部２００は、図３の第２のワイドビットメモリ２０７および第２のレジスタ群２０６に代えて、ワイドビットメモリ２０７ａ、２０７ｂおよびレジスタ群２０６ａ、２０６ｂを有する。
ワイドビットメモリ２０１ａ、２０１ｂ、２０７ａ、２０７ｂは、それぞれ、Ｍサンプル分のデータを一つのアドレスに格納し、アドレス空間が１０２４／２Ｍである。
レジスタ群２０２ａ、２０２ｂ、２０６ａ、２０６ｂは、それぞれ、順に、ワイドビットメモリ２０１ａ、２０１ｂ、２０７ａ、２０７ｂにアクセスする。
このように、信号変換部２００は、２バンクのワイドビットメモリを構成することにより、メモリアクセス回数の低減が可能となる。すなわち、１バンク構成（図３参照）の場合に２×（１０２４／Ｍ）回必要であったメモリアクセス回数は、半分に低減される。したがって、レジスタ群の動作クロック周波数は、バタフライ演算部と同一とし、図３に示す構成の半分とすることができる。すなわち、メモリアクセスの動作では、１バンク構成の場合にはバタフライ演算部の２倍のクロック周波数が必要であったのに対し、２バンク構成とすれば、１倍のクロック周波数のままでよい。
なお、信号変換部２００は、１バンク構成であっても、任意の２つのアドレスを同時にアクセス可能なデュアルポートを採用すれば、２バンク構成と同様に、１倍のクロック周波数のままとすることが可能である。ところが、デュアルポート構成は、多ポート化に伴い、回路規模が増大する。一方で、２バンク構成は、バンク間を跨いだアドレスにアクセスできない構成であり、１バンク構成に対する回路規模の増大は、無視できる程度である。
すなわち、信号変換部２００は、図４に示すような２バンク構成とすることにより、回路規模が増大するマルチポートの使用を回避しつつ、実時間内の受信処理を、更に低い動作クロック周波数で実現することが可能となる。
なお、各バタフライ演算部は、バタフライ演算に必要な回転子についても、ステージ毎に適切な値を取得する必要がある。図３および図４では、各バタフライ演算部が回転子を格納していることを前提としたが、バタフライ演算部の外部に、各ステージの回転子を格納した回転子メモリを配置してもよい。
図５は、信号変換部２００の構成の第３の例を示すブロック図である。
図５に示すように、信号変換部２００は、図３の構成に加えて、回転子用ワイドビットメモリ２０８および回転子用レジスタ群２０９を有する。なお、図５に示すバタフライ演算部群２０４は、回転子を保持していない。
回転子用ワイドビットメモリ２０８は、Ｍ回転子分の信号（データ）を読み書きすることが可能な、ワードサイズの大きいメモリである。そして、回転子用ワイドビットメモリ２０８は、各ステージ毎に割り当てられたアドレスを有し、各ステージにおける回転子を予め格納している。
回転子用レジスタ群２０９は、回転子用ワイドビットメモリ２０８にそれぞれアクセス可能なＭ個のレジスタから成る。すなわち、回転子用レジスタ群２０９は、回転子用ワイドビットメモリ２０８に対して、Ｍ個の回転子を並列化させた同時アクセスを行う。そして、回転子用レジスタ群２０９は、ステージ毎に、回転子用ワイドビットメモリ２０８から、対応するＭ個の回転子を読み出し、バタフライ演算部群２０４の適切なバタフライ演算部へ渡す。
このような構成により、信号変換部２００は、バタフライ演算部毎に回転子保持用のメモリを設ける必要がなくなり、回路規模を更に縮小することが可能となる。
以上のように、本実施の形態に係る適応等化器１００は、ワードサイズの大きいメモリとこれにアクセスする複数のレジスタとを用いた信号変換部２００を備えるようにした。これにより、適応等化器１００は、回路規模の増大および動作クロック周波数の増加を抑えることができる。
また、必要以上に高速な動作クロック周波数を用意することなく実時間で処理することが可能となるため、低消費電力化をも図ることができる。
なお、通常の高速フーリエ変換では、信号をビットリバースの関係に並び換える必要がある。この並び替えの手法としては、最初に行う手法や、最後に行う手法、他には、バタフライ演算途中で巧妙に行う手法などが知られている。
本実施の形態に係る信号変換部２００の構成において、ビットリバースの関係に並び替えを行うためには、まとめて読み出すサンプル内だけで閉じた処理に収まらず、他のアドレスから読み出したデータとの並び替えが必要となる。すなわち、ビットリバースの関係の並び替えには、並び替えのためだけの一時保持用のレジスタを追加しなければならず、メモリアクセスが増えるため、サイクル数も増大してしまう。
一方で、本実施の形態に係る適応等化器１００全体では、一旦高速フーリエ変換したものを必ず逆高速フーリエ変換するという条件が成立している。
このため、本実施の形態に係る適応等化器１００の各信号変換部２００は、敢えてビットリバースを行わない構成とすることが望ましい。
なお、適応等化器１００は、ステージ毎に備えたバタフライ演算部群２０４を直列に接続した構成であってもよい。この場合、第１の接続切替部２０３および第２の接続切替部２０５は、不要となるが、図３の構成に比べて、回路規模が増大し得る。
（実施の形態２）
本発明の実施の形態２は、時間領域処理による判定帰還型のフィードバックフィルタ（以下「時間領域フィルタ」という）を配置し、信号変換部の乗算器およびレジスタを、時間領域フィルタの乗算器およびレジスタと共用にした例である。
図６は、本実施の形態に係る適応等化器の構成の第１の例を示すブロック図であり、実施の形態１の図１に対応するものである。図１と同一部分については、同一符号を付し、これについての説明を省略する。
図６において、適応等化器１００ａの第１の係数更新部１２０ａは、図１に示す構成に加え、時間領域フィルタ１３１ａおよび第２の加算器１３２ａを有する。
時間領域フィルタ１３１ａは、トランスバーサルフィルタであり、判定部１０８の出力および誤差抽出部１０９の出力を入力し、時間領域のフィードバック信号を出力する。
第２の加算器１３２ａは、ブロック抽出部１０７の出力と時間領域フィルタ１３１ａの出力であるフィードバック信号とを加算し、得られた信号を出力する。なお、判定部１０８および誤差抽出部１０９は、ブロック抽出部１０７の出力ではなく、第２の加算器１３２ａの出力を入力する。
図７は、時間領域フィルタ１３１ａの構成の一例を示すブロック図である。
図７において、時間領域フィルタ１３１ａは、フィルタ演算部３１０ａおよび第２の係数更新部３２０ａを有する。
フィルタ演算部３１０ａは、Ｎタップの係数を有しており、Ｎ個の乗算器３１１ａ、Ｎ個のレジスタ３１２ａ、および加算器３１３ａなどを有する。フィルタ演算部３１０ａにおけるタップ係数（ｗｂ０，ｗｂ１，ｗｂ２，ｗｂ３，・・・，ｗｂＮ−１）は、第２の係数更新部３２０ａにて求まる係数である。
第２の係数更新部３２０ａは、Ｎ個の乗算器３２１ａ、Ｎ個のステップサイズ係数（μ）乗算器３２２ａ、Ｎ個の加算器３２３ａ、Ｎ個のレジスタ３２４ａなどを有する。第２の係数更新部３２０ａは、適応フィルタとして動作し、フィルタ演算部３１０ａにおけるタップ係数（ｗｂ０，ｗｂ１，ｗｂ２，ｗｂ３，・・・，ｗｂＮ−１）を求める。
以上のような構成を有する適応等化器１００ａは、時間領域においても適応等化処理を行うことができ、受信性能を更に向上させることができる。
ところで、時間領域フィルタ１３１ａには、ブロックサイズ単位でまとまって信号が入力される。すなわち、前段の周波数領域での適応等化処理が完了するまでは、入力信号が存在しないため、演算を行うことができない。逆に言えば、周波数領域での適応等化処理と、時間領域での適応等化処理とは、同時並行で実行することが可能である。
そこで、本実施の形態に係る適応等化器１００ａは、この特徴を利用して、周波数領域での適応等化処理で使用する回路の一部と、時間領域での適応等化処理で使用する回路の一部とを、共用とすることができる。
例えば、適応等化器１００ａは、信号変換部２００（図３参照）の各バタフライ演算部の乗算器（図３では図示せず）と、時間領域フィルタ１３１ａの乗算器３１１ａ、乗算器３２１ａとを、共用とすることができる。また、適応等化器１００ａは、信号変換部２００（図３参照）の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａのレジスタ３１２ａ、３２４ａとを、共用とすることができる。
ただし、このように回路の共有を実現するためには、回路の入出力を切り替えるための構成が必要となる。
次に、信号変換部２００の各バタフライ演算部の乗算器と、時間領域フィルタ１３１ａの乗算器３１１ａ、３２１ａとの共用を実現するための構成について説明する。
図８は、バタフライ演算部の周辺の構成の一例を示すブロック図である。
図８に示すバタフライ演算部４１０ａは、実施の形態１で説明した信号変換部２００のバタフライ演算部群２０４（図３参照）の個々のバタフライ演算部に対応している。
図８において、バタフライ演算部４１０ａは、２個の加算器４１１ａ、４１２ａと、一方の加算器４１２ａの出力側に配置された、回転子を乗算するための乗算器４１３ａとを有する。そして、バタフライ演算部４１０ａは、更に、加算器４１２ａと乗算器４１３ａとの間に、第１の切替部４１４ａを配置している。
また、信号変換部（図示せず）は、回転子を保持した回転子レジスタ４２０ａと乗算器４１３ａとの間に、第２の切替部４３０ａを配置し、乗算器４１３ａの出力側に、第３の切替部４４０ａを配置している。更に、信号変換部は、第１〜第３の切替部４１４ａ、４３０ａ、４４０ａの接続状態の切り替えを制御する制御部４５０ａを有している。
第１の切替部４１４ａは、乗算器４１３ａの一方の入力を、加算器４１２ａの出力と、信号変換部以外の演算部（以下「他の演算部」という）の出力との間で切り替えるようになっている。
第２の切替部４３０ａは、乗算器４１３ａの他方の入力を、回転子レジスタ４２０ａの出力と、他の演算部の出力との間で切り替えるようになっている。
第３の切替部４４０ａは、乗算器４１３ａの出力先を、信号変換部の接続切替部と、他の演算部との間で切り替えるようになっている。
高速フーリエ変換／逆高速フーリエ変換の演算処理を実施する場合、制御部４５０ａは、バタフライ演算部４１０ａの通常の接続となるように、第１〜第３の切替部４１４ａ、４３０ａ、４４０ａを制御する。つまり、制御部４５０ａは、バタフライ演算部４１０ａの乗算器４１３ａが、高速フーリエ変換／逆高速フーリエ変換の演算処理に用いられるようにする。
一方、高速フーリエ変換／逆高速フーリエ変換の演算処理を実施しない場合、制御部４５０ａは、上記通常の接続とは逆の接続となるように、第１〜第３の切替部４１４ａ、４３０ａ、４４０ａを制御する。つまり、制御部４５０ａは、バタフライ演算部４１０ａの乗算器４１３ａが、例えば、時間領域フィルタ１３１ａの乗算器３１１ａ、３２１ａ（図７参照）として機能するように、第１〜第３の切替部４１４ａ、４３０ａ、４４０ａを制御する。
以上で、信号変換部の各バタフライ演算部の乗算器と、時間領域フィルタ１３１ａの乗算器３１１ａ、３２１ａとの共用を実現するための構成についての説明を終える。
次に、信号変換部の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａのフィルタ演算部３１０ａのレジスタ３１２ａとの共用を実現するための構成について説明する。
図９は、レジスタ周辺の構成の第１の例を示すブロック図である。
図９において、レジスタ群配置部５００ａは、レジスタ入力側切替部群５１０ａ、レジスタ群５２０ａ、レジスタ出力側切替部群５３０ａ、および制御部５４０ａを有する。レジスタ群５２０ａは、実施の形態１で説明した信号変換部２００の第１および第２のレジスタ群２０２、２０６（図３参照）に対応している。
図９において、レジスタ入力側切替部群５１０ａは、レジスタ群５２０ａの２Ｍ個のレジスタ５２１ａの入力側に１対１で配置された、２Ｍ個のレジスタ入力側切替部５１１ａを有する。レジスタ出力側切替部群５３０ａは、レジスタ群５２０ａの個々のレジスタ５２１ａの出力側に１対１で配置された、２Ｍ個のレジスタ出力側切替部５３１ａを有する。
レジスタ入力側切替部５１１ａの１つは、対応するレジスタ５２１ａの入力を、信号変換部２００（図３参照）と、判定部１０８（図６参照）との間で切り替えるようになっている。そして、他のレジスタ入力側切替部５１１ａは、対応するレジスタ５２１ａの入力を、信号変換部２００（図３参照）と、対応するレジスタ５２１ａの隣のレジスタ５２１ａの出力との間で切り替える。
レジスタ出力側切替部５３１ａは、対応するレジスタ５２１ａの出力先を、信号変換部２００（図３参照）と、対応するレジスタ５２１ａの隣のレジスタ５２１ａの入力側（レジスタ入力側切替部５１１ａの入力側）との間で切り替える。
高速フーリエ変換／逆高速フーリエ変換の演算処理を実施する場合、制御部５４０ａは、レジスタ群５２０ａの通常の接続となる様に、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。すなわち、制御部５４０ａは、レジスタ群５２０ａが、高速フーリエ変換／逆高速フーリエ変換の演算処理に用いられる。
一方、時間領域フィルタ１３１ａの演算処理を実施する場合、制御部５４０ａは、上記通常の接続とは逆の接続となるように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。具体的には、制御部５４０ａは、隣り合うレジスタ５２１ａ間が接続され、レジスタ群５２０ａ全体がシフトレジスタとして機能するようにする。制御部５４０ａは、レジスタ群５２０ａが、時間領域フィルタ１３１ａのフィルタ演算部３１０ａのレジスタ３１２ａ（図７参照）として機能するように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。
以上で、信号変換部の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａのフィルタ演算部３１０ａのレジスタ３１２ａとの共用を実現するための構成についての説明を終える。
次に、信号変換部の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａの第２の係数更新部３２０ａのレジスタ３２４ａとの共用を実現するための構成について説明する。
図１０は、レジスタ周辺の構成の第２の例を示すブロック図であり、図９に対応するものである。図９と同一部分には同一符号を付し、これについての説明を省略する。
図１０において、各レジスタ入力側切替部５１１ａは、対応するレジスタ５２１ａの入力を、信号変換部２００（図３参照）と、時間領域フィルタ１３１ａの第２の係数更新部３２０ａの加算器３２３ａ（図７参照）との間で切り替える。
レジスタ出力側切替部５３１ａは、対応するレジスタ５２１ａの出力先を、信号変換部２００（図３参照）と、第２の係数更新部３２０ａの加算器３２３ａおよびフィルタ演算部３１０ａの乗算器３１１ａ（図７参照）との間で切り替える。
高速フーリエ変換／逆高速フーリエ変換の演算処理を実施する場合、制御部５５０ａは、上述の通常の接続となるように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。
一方、時間領域フィルタ１３１ａの演算処理を実施する場合、制御部５５０ａは、上記通常の接続とは逆の接続となるように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。制御部５５０ａは、レジスタ群５２０ａが、時間領域フィルタ１３１ａの第２の係数更新部３２０ａのレジスタ３２４ａ（図７参照）として機能するように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。
以上で、信号変換部の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａの第２の係数更新部３２０ａのレジスタ３２４ａとの共用を実現するための構成についての説明を終える。
なお、第２の係数更新部３２０ａのレジスタ３２４ａは、過去の係数値を保持しておく必要がある。このため、本実施の形態のように、信号変換部のレジスタと第２の係数更新部３２０ａのレジスタ３２４ａとを共用にする場合は、切替え前にレジスタのデータをメモリに蓄積しておき、切替え後に再度メモリからデータを読み出す必要がある。
この場合、図１１に示すように、レジスタ入力側切替部５１１ａは、対応するレジスタ５２１ａの入力側に、更に、過去の係数値を保持する係数値メモリのメモリ読出部（いずれも図示せず）の出力側に切り替えて接続するようになっている。また、レジスタ出力側切替部５３１ａは、対応するレジスタ５２１ａの出力側を、更に、係数値メモリのメモリ書込部（図示せず）に切り替えて接続するようになっている。そして、制御部５６０ａは、上述の制御部５５０ａと同様の制御を行う。更に、制御部５６０ａは、時間領域フィルタ１３１ａの演算処理において、係数値メモリに対して係数値の読み出しおよび書き込みが行われるように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。
以上説明した構成により、適応等化器１００ａは、回路規模の増大を抑えた状態で、受信性能の向上を図ることができる。
なお、時間領域でのフィードバックの頻度（時間領域フィルタ１３１ａの係数更新の頻度）は、ブロックサイズ毎に一度の割合とすることもできる。これは、周波数領域でのフィードバックの頻度（図６の第１の係数更新部１２０ａの係数更新の頻度）と同じである。この場合、時間領域フィルタ１３１ａの第２の係数更新部３２０ａは、不要となる。
図１２は、適応等化器１００ａの構成の第２の例を示すブロック図であり、図６に対応するものである。図６と同一部分には、同一符号を付し、これについての説明を省略する。
図１２に示す適応等化器１００ａは、時間領域フィルタ１３１ａにおいて、図７で説明した第２の係数更新部３２０ａを有していない。図１２に示す適応等化器１００ａは、第２の係数更新部３２０ａに代えて、第４のＦＦＴ部１４１ａ、第４の乗算器１４２ａ、第３のＩＦＦＴ部１４３ａ、第５の乗算器１４４ａ、第３の加算器１４５ａ、および第２の遅延部１４６ａを有する。
第４のＦＦＴ部１４１ａは、判定部１０８の出力（判定後のフィードバック信号）に対して高速フーリエ変換（周波数領域への変換）を行い、得られた信号を出力する。
第４の乗算器１４２ａは、第２のＦＦＴ部１１１の出力と第４のＦＦＴ部１４１ａの出力とを乗算し、得られた信号を出力する。
第３のＩＦＦＴ部１４３ａは、第４の乗算器１４２ａの出力（判定値との誤差成分）に対して逆高速フーリエ変換（時間領域への変換）を行い、得られた信号を出力する。
第５の乗算器１４４ａは、第３のＩＦＦＴ部１４３ａの出力と係数更新のステップサイズ（μ）とを乗じ、得られた信号を出力する。
第３の加算器１４５ａは、第５の乗算器１４４ａの出力と、後段の第２の遅延部１４６ａの出力とを加算し、得られた信号を出力する。
第２の遅延部１４６ａは、第３の加算器１４５ａの出力を遅延させて、時間領域に変換された適応等化器係数として、時間領域フィルタ１３１ａへ出力する。
すなわち、第３の加算器１４５ａおよび第２の遅延部１４６ａは、第５の乗算器１４４ａの出力を累積する累積部として機能する。
このような構成により、適応等化器１００ａは、フィードバック部に多数の係数を保有しなくてはならない場合でも、トランスバーサルフィルタに必要な乗算器やレジスタの数を削減することができ、回路規模を低減することができる。
（実施の形態３）
本発明の実施の形態３は、信号変換部のワイドビットメモリを他の装置部のメモリと共用にした例である。
上述のＯＦＤＭ系復調部（マルチキャリア方式復調部）の場合、復調の基本的な処理に必要とされる高速フーリエ変換演算処理の回数が１回のみであるうえ、適応処理が必要なフィードバック系が無い。このため、ＯＦＤＭ系復調部では、パイプライン的に、同時に複数の回路で演算処理を行うことができ、本発明の信号変換部の構成を用いなくても、実時間処理が可能である。
一方で、ＯＦＤＭ系復調部では、チャネル推定などにおいて、規則的に配置されたスキャッタードパイロット信号などを利用した、比較的複雑なメモリアクセスを必要とする。すなわち、ワードサイズの大きいメモリは、ＯＦＤＭ系復調部に必須のメモリである。
また、ＯＦＤＭ系復調部の受信処理と、ＡＴＳＣ系復調部の受信処理とは、必ずしも同時に行う必要がない。
そこで、ＯＦＤＭ系復調部のメモリを備えた受信装置では、ＯＦＤＭ系復調部に必須のメモリを、適応等化器１００のメモリと共用とすることで、適応等化器１００の追加による装置全体の回路規模の増大を抑えることが考えられる。
ＯＦＤＭ系復調部は、高速フーリエ変換によって時間領域の信号を周波数領域の信号に変換し、チャネル推定値を基に等化する方式である。したがって、ＯＦＤＭ系復調部は、適応等化器とは構成が大きく異なり、これらに共通する部分は少ない。このため、ＡＴＳＣ系とＯＦＤＭ系の両方式に対応可能な回路を実現する際には、従来では、大きな面積が必要であり、コストの増大が避けられなかった。
この点、本実施の形態に係る適応等化器１００を採用した受信装置は、メモリを共用とすることにより、ＡＴＳＣ系とＯＦＤＭ系の両方式に対応可能な回路の回路規模をより小さくすることが可能となる。
ただし、このようなメモリの共用を実現するためには、ＡＴＳＣ用にはワイドビットメモリの複数サンプルに一括でアクセスし、ＯＦＤＭ用には１サンプル毎にアクセスすることが必要である。そこで、このようなアクセス方式の切り替えが可能な構成について説明する。
図１３は、本実施の形態に係るメモリ周辺の構成の第１の例を示すブロック図である。
図１３に示すように、本実施の形態に係る適応等化器（図示せず）は、アドレス変換部６２０ｂ、シリアル／パラレル変換部６３０ｂ、パラレル／シリアル変換部６４０ｂ、およびＡＴＳＣ／ＯＦＤＭ切替部６５０ｂを有する。これらは、ワイドビットメモリ６１０ｂのデータ入出力部である。
ワイドビットメモリ６１０ｂは、実施の形態１で説明した第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７（図３参照）に対応している。ワイドビットメモリ６１０ｂは、読み出しモード／書き込みモードを指定する信号、アドレス信号、およびデータ信号が入力されると、これらに従ってデータの読み出し／書き込みを行う。
アドレス変換部６２０ｂは、ＡＴＳＣ用の動作を行うＡＴＳＣモードのとき、アドレス信号を、変換せずにそのままワイドビットメモリ６１０ｂへ入力する。
また、アドレス変換部６２０ｂは、ＯＦＤＭ用の動作を行うＯＦＤＭモードのとき、アドレス信号をＬｏｇ２（Ｍ）ビットだけ右にシフトし、上位ビットのみをワイドビットメモリ６１０ｂへ入力する。そして、アドレス変換部６２０ｂは、右シフトによって切り捨てられたビットを、シリアル／パラレル変換部６３０ｂおよびパラレル／シリアル変換部６４０ｂへ入力する。すなわち、シリアル／パラレル変換部６３０ｂおよびパラレル／シリアル変換部６４０ｂは、Ｍサンプル分まとめて保持されているデータのどの位置に相当するかを指定される。
シリアル／パラレル変換部６３０ｂは、ＡＴＳＣモードのとき、入力データを、変換せずにそのままワイドビットメモリ６１０ｂへ入力する。
また、シリアル／パラレル変換部６３０ｂは、ＯＦＤＭモードのとき、ワイドビットメモリ６１０ｂのうち、アドレス変換部６２０ｂから指定された位置のデータのみを、入力データで上書きする。この際、他の指定されていない位置のデータは、そのまま書き戻す必要がある。このため、シリアル／パラレル変換部６３０ｂは、指定されるアドレスのデータを一旦読み出しておき、読み出したＭサンプル分のデータのうち指定された位置のデータだけを、入力データで上書きして書き戻す。
パラレル／シリアル変換部６４０ｂは、ＡＴＳＣモードのとき、ワイドビットメモリ６１０ｂから出力されるＭサンプル分のデータを、変換せずにそのまま出力データとする。
また、パラレル／シリアル変換部６４０ｂは、ＯＦＤＭモードのとき、ワイドビットメモリ６１０ｂから出力されるＭサンプル分のデータのうち、アドレス変換部６２０ｂから指定された位置のデータのみを抽出し、出力データとする。
ＡＴＳＣ／ＯＦＤＭ切替部６５０ｂは、アドレス変換部６２０ｂ、シリアル／パラレル変換部６３０ｂ、およびパラレル／シリアル変換部６４０ｂに対して、ＡＴＳＣモード／ＯＦＤＭモードの切り替えを行う。
このような構成により、適応等化器は、ＡＴＳＣ系とＯＦＤＭ系とでワイドビットメモリを共用化することができる。すなわち、本実施の形態の適応等化器は、ＯＦＤＭ系復調部のメモリを、ＡＴＳＣの様なシングルキャリア系の復調にも活用することで、マルチモードに対応する小型な復調部を実現することができる。
なお、図１３に示す構成は、ワイドビットメモリ６１０ｂへのアクセス方法が、ランダムである場合にも連続である場合にも対応可能な構成となっている。
一方で、メモリへのアクセス方法が連続に限定されている場合には、図１４に示すように、シリアル／パラレル変換の頻度を低減できる構成が可能である。
図１４に示すように、本実施の形態に係る適応等化器（図示せず）は、ワイドビットメモリ６１０ｂのデータ入出力部として、更に、Ｍカウンタ６６０ｂを有する。
この構成では、アドレス変換部６２０ｂは、上述の右シフトによって切り捨てられたビットを、Ｍカウンタ６６０ｂに出力する。
Ｍカウンタ６６０ｂは、入力されるビット（切り捨てられたビット）がゼロのタイミングで、カウントを開始する。そして、Ｍカウンタ６６０ｂは、カウント値がＭになる毎に、そのタイミングを示す信号を、シリアル／パラレル変換部６３０ｂおよびパラレル／シリアル変換部６４０ｂへ入力する。
シリアル／パラレル変換部６３０ｂは、連続する入力データを並列化し、Ｍカウンタ６６０ｂからの信号入力タイミングに基づいて（つまり、Ｍサンプル毎に１回）、並列化したデータをワイドビットメモリ６１０ｂに書き込む。
パラレル／シリアル変換部６４０ｂは、同様に、Ｍカウンタ６６０ｂからの信号入力タイミングに基づいて（つまり、Ｍサンプル毎に１回）、ワイドビットメモリ６１０ｂにアクセスしてデータを読み出す。そして、パラレル／シリアル変換部６４０ｂは、出力データとして、読み出したデータを、１サンプルずつ連続的に出力する。
このような構成では、ワイドビットメモリ６１０ｂへのアクセス回数を抑えることができ、消費電力の低減に寄与できる。
なお、適応等化器は、図１３に示す構成と図１４に示す構成とを組み合わせた構成を有してもよい。そして、適応等化器は、ワイドビットメモリ６１０ｂへのアクセス方法がランダムであるか連続であるかに応じて、データ入出力部の構成を切り替える制御部を更に有してもよい。
（実施の形態４）
本発明の実施の形態４は、メモリ−ロジック間及びメモリ−メモリ間を接続する配線の総本数の増大を抑えた例である。
前述の通り、実施の形態１では、複数の系統に分離して並列演算することで、１ブロック毎に実行しなくてはならないＦＦＴ及びＩＦＦＴの演算回数を削減することができる（図２参照）。その結果、実施の形態１では、ＦＦＴ及びＩＦＦＴに対して許容される処理時間の条件が緩和される。
一方、並列演算の実現には、ロジック回路のみでなく、メモリも複数系等分用意する必要があり、回路規模が増大する。この際、メモリ−ロジック間及びメモリ−メモリ間の配線は、複雑化し、配線に必要な領域が増大してしまう。特に、図１２に示すような構成では、配線の複雑化が顕著である。したがって、図１２に示すような構成では、面積の増大に加え、所望の動作速度を得ることが困難となる場合がある。また、例えば、ＦＰＧＡでは、配線の絶対数が限定されており、配線不能となる場合がある。
本実施の形態では、配線の複雑化を極力低減するようにしたものである。図１５は、本実施の形態に係る適応等化器１５００の構成を示すブロック図である。
図１５において、適応等化器１５００は、図１の適応等化器１００と比較して、第２の遅延部１５０１を追加する。なお、図１５において、図１と同一構成である部分については同一符号を付して、その説明を省略する。
第２の遅延部１５０１は、第１のＦＦＴ部１０３から入力された信号を、１ブロックサイズ分遅延させて第１の乗算器１０５に出力する。
図１５に示した適応等化器１５００の構成において、第１のＦＦＴ部１０３の出力は、第１の乗算器１０５及び複素共役部１０４に入力される。複素共役部１０４の出力は、第２の乗算器１１２に入力される。第１の乗算器１０５における演算では、受信信号とフィルタ係数とを乗ずる。第１の乗算器１０５がいわゆる等化処理の本線系で行われるのに対し、第２の乗算器１１２の演算は、受信信号と誤差とを乗じ、フィルタ係数の更新成分を導出するものである。
ここで、フィルタ係数の更新成分を導出するには、誤差を生じさせていたタイミングの受信信号と誤差とを乗ずる必要がある。したがって、係数更新の際の第１の遅延部１１８における遅延（１ブロック分必要）を考慮すると、図１５に示すように、第１のＦＦＴ部１０３の後段に第２の遅延部１５０１を設けて、入力信号を１ブロック分遅延させておく必要がある。
図１６は、本実施の形態における信号変換部１６００の構成を示すブロック図である。
図１６の信号変換部１６００は、図３の信号変換部２００と比較して、第１のワイドビットメモリ２０１及び第２のワイドビットメモリ２０７の代わりに、アドレス空間が２倍のワイドビットシンプル・デュアルポートメモリ１６０１を有する。なお、図１６において、図３と同一構成である部分については、同一符号を付して、その説明を省略する。
ワイドビットシンプル・デュアルポートメモリ１６０１は、２Ｍサンプル分の信号に対して、読み（Ｒｅａｄ）と書き（Ｗｒｉｔｅ）とを、異なるアドレスに対して同時に行うことができる。一般的な完全デュアルポートメモリは、読み（Ｒｅａｄ）と読み（Ｒｅａｄ）、または書き（Ｗｒｉｔｅ）と書き（Ｗｒｉｔｅ）も、異なるアドレスに対して同時に行うことができる。これに対して、シンプル・デュアルポートメモリは、読み（Ｒｅａｄ）と書き（Ｗｒｉｔｅ）のみしか同時に行うことができない。ただし、シンプル・デュアルポートメモリは、一般的な完全デュアルポートメモリよりも小さい面積で実現される。
図１７は、シングルポートメモリを用いる適応等化器１７００の回路構成の要部を示すブロック図である。図１７は、図２に示すように、２系統のＦＦＴ及びＩＦＦＴにより並列的に処理する場合において、シングルポートメモリを用いる場合を示す。
シングルポートメモリを用いる場合の適応等化器１７００は、判定部１０８と、誤差抽出部１０９と、第１の加算器１１７と、第１のメモリ１７０１と、第２のメモリ１７０２と、第３のメモリ１７０３と、第４のメモリ１７０４と、第５のメモリ１７０５と、第１の選択部１７０６と、第１のデータ変換部１７０７と、ＦＦＴ／ＩＦＦＴ演算部１７０８と、第２のデータ変換部１７０９と、切替部１７１０と、第２の選択部１７１１と、第６のメモリ１７１２と、第７のメモリ１７１３と、ＦＦＴ演算部１７１４とを主に有している。なお、図１７において、図１５と同一構成である部分については、同一符号を付して、その説明を省略する。
第１のメモリ１７０１は、ＦＦＴまたはＩＦＦＴにおける各ステージの演算結果および最終演算結果を保存する。
第２のメモリ１７０２は、ＦＦＴまたはＩＦＦＴにおける各ステージの演算結果および最終演算結果を保存する。
第３のメモリ１７０３は、ＦＦＴ結果、ＩＦＦＴ結果または乗算結果を保存する。
第４のメモリ１７０４は、フィルタ係数を保存する。
第５のメモリ１７０５は、フィルタ係数を保存する。
第１の選択部１７０６は、第１のメモリ１７０１、第３のメモリ１７０３、または第５のメモリ１７０５を選択して、データの読み出しまたは書き込みを行う。
第１のデータ変換部１７０７は、ＦＦＴ結果と時定数との乗算処理、あるいは、複素共役化等を行う。
ＦＦＴ／ＩＦＦＴ演算部１７０８は、ＦＦＴ演算、ＩＦＦＴ演算または乗算を行う。
第２のデータ変換部１７０９は、ＦＦＴ結果と時定数との乗算処理、あるいは、複素共役化等を行う。
切替部１７１０は、第１の加算器１１７から入力された加算結果の第１の選択部１７０６への出力と第２の選択部１７１１への出力とを切り替える。
第２の選択部１７１１は、第２のメモリ１７０２または第４のメモリ１７０４を選択して、データの読み出しまたは書き込みを行う。
第６のメモリ１７１２は、ＦＦＴ結果またはＩＦＦＴ結果を保存する。
第７のメモリ１７１３は、ＦＦＴ結果またはＩＦＦＴ結果を保存する。
ＦＦＴ演算部１７１４は、ＦＦＴ演算を行う。
ブロック間連結部１０２（図１５参照）で行う処理に対応する処理は、図１７における第１のメモリ１７０１に入力信号を書込み、これを所望のタイミングで読み出すことで実現される。ブロック間連結された信号は、ＦＦＴ／ＩＦＦＴ演算部１７０８においてＦＦＴされる。ＦＦＴ／ＩＦＦＴ演算部１７０８の演算は、第１のＦＦＴ部１０３で行う演算に対応する。例えば、１０２４ポイントのＦＦＴを行う場合は、データが第１のメモリ１７０１と第２のメモリ１７０２との間を５往復する。そして、ＦＦＴした結果は、第１のメモリ１７０１に保存される。第６のメモリ１７１２または第７のメモリ１７１３には、ＦＦＴ演算部１７１４において実施したＦＦＴの結果が保存されている。ＦＦＴ演算部１７１４の演算は、第２のＦＦＴ部１１１で行う演算に対応する。第２の乗算器１１２（図１５参照）で行う演算は、第６のメモリ１７１２または第７のメモリ１７１３に保存されているＦＦＴ結果と、第１のメモリ１７０１に保存されているＦＦＴ結果を複素共役化したものとを乗算する演算に対応する。第２の乗算器１１２で行う乗算に対応する乗算は、ＦＦＴ／ＩＦＦＴ演算部１７０８において実施される。この乗算結果は、第３のメモリ１７０３に保存される。ここで、ＦＦＴ／ＩＦＦＴ演算部１７０８は、ＦＦＴ及びＩＦＦＴ以外の乗算において、バタフライ演算部の乗算器を共用できる構成になっている。図１７において、複素共役化は、演算処理機能の関係を示す図１５では複素共役部１０４が行い、演算回路構成を示す図１７ではデータ変換部１７０７が行っている。なお、第１のメモリ１７０１に保存されているデータは、後述の処理で使用するため、保持したままにしておく必要がある。
第２のゼロ挿入部１１４で行う処理に対応する処理は、第２のデータ変換部１７０９で実施される。ＦＦＴ／ＩＦＦＴ演算部１７０８は、第３のメモリ１７０３に保存された乗算結果のＦＦＴを実施する。第３のメモリ１７０３に保存された乗算結果は、第３のＦＦＴ部１１５における乗算結果に対応する。第３のＦＦＴ部１１５におけるＦＦＴの実施に伴って、データは、第３のメモリ１７０３と第１のメモリ１７０１との間を５往復する。そして、ＦＦＴした結果は、第３のメモリ１７０３に上書き保存される。
第３のメモリ１７０３に保存されたＦＦＴ結果は、第２のデータ変換部１７０９において、更新された時定数μを乗ぜられる。ここで、時定数μを乗ずる演算は、回路規模削減のためにビットシフト等の簡易的な処理で十分である。したがって、時定数μを乗ずる演算は、第２のデータ変換部１７０９において実施される。時定数μが乗じられたデータは、過去のフィルタ係数と加算される。ここで、例えば、過去のフィルタ係数は、第４のメモリ１７０４に保存されている。時定数μが乗じられたデータは、第１の加算器１１７において、第４のメモリ１７０４に保存されているフィルタ係数と加算される。この加算結果は、切替部１７１０によりブロック毎に切り替えられ、第４のメモリ１７０４と逆側の第５のメモリ１７０５にフィルタ係数として保存される。第５のメモリ１７０５に保存されたフィルタ係数は、第１のメモリ１７０１に保存された演算結果（既に実施したＦＦＴ／ＩＦＦＴ演算部１７０８における演算結果）と乗ぜられる。そして、この乗算結果は、第３のメモリ１７０３に上書き保存される。
第３のメモリ１７０３に保存された乗算結果は、ＩＦＦＴされる。このＩＦＦＴの演算は、第１のＩＦＦＴ部１０６（図１５参照）で行う演算に対応する。また、このＩＦＦＴの演算は、ＦＦＴ／ＩＦＦＴ演算部１７０８において、ＦＦＴ演算の設定をＩＦＦＴ演算の設定に代えることで実施される。ＦＦＴ演算部をＩＦＦＴ演算として活用するには、メモリアクセスのアドレス制御順序をＦＦＴと逆にすれば良い。このＩＦＦＴに伴って、データは、第３のメモリ１７０３と第２のメモリ１７０２との間を５往復する。第１のＩＦＦＴ１０３における演算結果は、第３のメモリ１７０３に上書き保存され、等化した結果として出力される。また、第１のＩＦＦＴ１０３における演算結果は、判定部１０８における判定及び誤差抽出部１０９における誤差の抽出を実施するために、シンボル単位で第３のメモリ１７０３から出力される。抽出された誤差は、ＦＦＴ演算部１７１４の系統の第６のメモリ１７１２に保存される。ＦＦＴ演算部１７１４は、第６のメモリ１７１２と第７のメモリ１７１３との間でデータを往復させて、演算を実施する。ＦＦＴ演算部１７１４の演算は、第２のＦＦＴ部１１１で行う演算に対応する。この演算結果は、第６のメモリ１７１２または第７のメモリ１７１３に保存される。ＦＦＴ演算部１７１４における上記の演算は、図２に示されるように、ＦＦＴ／ＩＦＦＴ演算部１７０８における演算（第１のＦＦＴ１０３で行う演算に対応する演算）と同じタイミングで、並列に行うことが可能である。
図１８は、本実施の形態に係る適応等化器１５００の回路構成の要部を示すブロック図である。図１８は、図１６に示すワイドビットシンプル・デュアルポートメモリ１６０１を用いた場合を示す。なお、図１８は、本実施の形態に係る適応等化器１５００を実現する回路構成（メモリ及び演算回路等の接続関係）を説明するものである。
図１８に示す適応等化器１５００は、判定部１０８と、誤差抽出部１０９と、第１の加算器１１７と、第１のメモリ１８０１と、データ変換部１８０２と、第１の選択部１８０３と、ＦＦＴ／ＩＦＦＴ演算部１８０４と、第２の選択部１８０５と、Ｓ／Ｐ部１８０６と、第２のメモリ１８０７と、ＦＦＴ演算部１８０８とを主に有している。なお、図１８において、図１５と同一構成である部分については、同一符号を付して、その説明を省略する。
第１のメモリ１８０１は、ＦＦＴ演算結果、ＩＦＦＴ演算結果またはフィルタ係数を保存する。
データ変換部１８０２は、ＦＦＴ演算結果と時定数との乗算処理、あるいは、複素共役化等を行う。
第１の選択部１８０３は、データ変換部１８０２から入力されたデータと、第２のメモリ１８０７から読み出されたデータとの何れか一方を選択してＦＦＴ／ＩＦＦＴ演算部１８０４に出力する。
ＦＦＴ／ＩＦＦＴ演算部１８０４は、ＦＦＴ演算、ＩＦＦＴ演算または乗算を行う。
第２の選択部１８０５は、ＦＦＴ／ＩＦＦＴ演算部１８０４から入力されたＦＦＴ演算結果、または、第１の加算器１１７から入力された加算結果を選択して第１のメモリ１８０１に出力する。
Ｓ／Ｐ部１８０６は、第１の選択部１８０３から入力されたデータをシリアルデータ形式からパラレルデータ形式に変換して第１の加算器１１７に出力する。
第２のメモリ１８０７は、ＦＦＴ結果またはＩＦＦＴ結果を保存する。
ＦＦＴ演算部１８０８は、ＦＦＴ演算またはＩＦＦＴ演算を行う。
図１７と図１８とを比較すると、図１８の構成は、図１７の構成に比べて、メモリの個数が削減され（１つのメモリ当たりのアドレス空間は増大）、配線の集中が緩和されている。
具体的には、図１７に示す適応等化器１７００では、受信信号をＦＦＴした結果とフィルタ係数をＦＦＴした結果とを、別々のメモリバンクに保存されるようにアドレスを割り当てれば、両者を同時に読み出すことが可能となる。しかしながら、適応等化器１７００では、受信信号をＦＦＴした結果とフィルタ係数をＦＦＴした結果とを、別々のメモリバンクに格納することにより以下の課題が生じる。即ち、適応等化器１７００では、回転子用メモリの拡張アドレス空間に対して、フィルタ係数をＦＦＴした結果をコピーするか、またはフィルタ係数をＦＦＴした結果を保存しているメモリバンクの出力を、乗算器４１３ａに接続する。このとき、メモリバンクの出力は、選択部４３０ａを介して、乗算部４１３ａに接続される。このように、図１７に示す適応等化器１７００では、メモリ−メモリ間またはメモリ−ロジック間を接続すると配線領域が増大してしまう。
一方、本実施の形態では、ワイドビットシンプル・デュアルポートメモリ１６０１（図１６参照）のアドレス空間を拡大する。そして、本実施の形態では、ワイドビットシンプル・デュアルポートメモリ１６０１におけるＦＦＴ演算用、及びＩＦＦＴ演算用のアドレス空間とは異なるアドレス空間に、フィルタ係数をＦＦＴした更新結果を保存している。これにより、本実施の形態は、同一のメモリバンクとの接続のみとなり、配線領域の増大を防ぐことができる。
また、本実施の形態では、第１のＦＦＴ部１０３における演算の結果を１ブロック分遅延させるための信号を、ワイドビットシンプル・デュアルポートメモリ１６０１のアドレス空間を２倍よりもさらに拡大したアドレス空間に保存する。
さらに、本実施の形態では、ＦＦＴ及びＩＦＦＴにおけるバタフライ演算で用いる乗算器と第１の乗算器１０５とを共用することを想定し、ワイドビットシンプル・デュアルポートメモリ１６０１を用いる。
図１９は、本実施の形態に係る適応等化器１５００の回路構成の変形例の要部を示すブロック図である。図１９では、ワイドビットシンプル・デュアルポートメモリ１６０１ａ、１６０１ｂを用い、メモリアクセス回数を半分にする。
図１９の構成では、回転子用ワイドビットメモリ１９０２及び回転子用レジスタ群１９０３を追加した。また、図１９の構成では、図５と比較して、第１のワイドビットメモリ２０１及び第２のワイドビットメモリ２０７の代わりに、アドレス空間が２倍のワイドビットシンプル・デュアルポートメモリ１６０１ａ、１６０１ｂを有する。
なお、図１９において、図５と同一構成である部分には、同一符号を付して、その説明を省略する。また、回転子用ワイドビットメモリ１９０２は、回転子用ワイドビットメモリ２０８と同一構成であり、回転子用レジスタ群１９０３は回転子用レジスタ群２０９と同一構成であるので、その説明を省略する。また、ワイドビットシンプル・デュアルポートメモリ１６０１ａ、１６０１ｂは、ワイドビットシンプル・デュアルポートメモリ１６０１と同一構成であるので、その説明を省略する。
フィルタ係数をＦＦＴしたデータ、及び１ブロック前の受信信号をＦＦＴしたデータ等を保存するメモリ構成は、ワイドビットシンプル・デュアルポートメモリ１６０１ａ、１６０１ｂのアドレス空間を２倍よりも拡張しておくと好適である。
図２０は、シングルポートメモリを用いる場合の適応等化器のメモリ周辺の構成を示すブロック図である。
図２０より、シングルポートメモリを用いる適応等化器は、第３の乗算器１１６と、第１の加算器１１７と、ＦＦＴ結果を蓄積しているＦＦＴ結果シングルポートメモリ２００１と、第１の切替部２００２と、フィルタ係数蓄積用の第１のシングルポートメモリ２００３と、フィルタ係数蓄積用の第２のシングルポートメモリ２００４と、第２の切替部２００５とから主に構成されている。なお、図２０において、図１５と同一構成である部分には、同一符号を付して、その説明を省略する。
ＦＦＴ結果シングルポートメモリ２００１は、例えば、図３の第２のワイドビットメモリ２０７などに対応する。ＦＦＴ結果シングルポートメモリ２００１は、入力されたＦＦＴ結果を保存する。
第１の切替部２００２は、第１の加算器１１７から入力された加算結果を、第１のシングルポートメモリ２００３へ出力するか、または第２のシングルポートメモリ２００４へ出力する。
第１のシングルポートメモリ２００３は、第１の切替部２００２から入力されたＦＦＴ結果を保存する。
第２のシングルポートメモリ２００４は、第１の切替部２００２から入力されたＦＦＴ結果を保存する。
第２の切替部２００５は、第１のシングルポートメモリ２００３に保存されているＦＦＴ結果と、第２のシングルポートメモリ２００４に保存されているＦＦＴ結果とを、選択して第１の加算器１１７に出力する。
ＦＦＴ結果シングルポートメモリ２００１は、例えば、図３の第２のワイドビットメモリ２０７等に対応する。ＦＦＴ結果シングルポートメモリ２００１には、フィルタ係数更新分のＦＦＴ結果が蓄積される。ＦＦＴ結果シングルポートメモリ２００１に蓄積されているＦＦＴ結果は、係数更新の際に読み出される。第３の乗算器１１６では、ＦＦＴ結果シングルポートメモリ２００１に蓄積されているＦＦＴ結果に対して、更新された時定数μが乗ぜられる。そして、第１の加算器１１７では、過去のフィルタ係数のＦＦＴ結果が蓄積されている第１のシングルポートメモリ２００３、または第２のシングルポートメモリ２００４からの出力と、第３の乗算器１１６における乗算結果とが加算される。この加算結果は、第１のシングルポートメモリ２００３と第２のシングルポートメモリ２００４とのうち、読出したシングルポートメモリバンクと逆側のメモリバンクに書き込まれる。
第１の切替部２００２及び第２の切替部２００５における、第１のシングルポートメモリ２００３と第２のシングルポートメモリ２００４との切替えは、ブロック単位で行われる。シングルポートメモリは、読み出しと書き込みとが同時にできないため、読み出したクロックサイクルの後に書き込みのクロックサイクル分だけ待たねばならず、その間、次のアドレスの読出しができない。このため、シングルポートメモリの場合、一つのメモリバンクだけでは、サイクル数が２倍必要となってしまう。したがって、処理サイクル数の制約が厳しい場合には、第１のシングルポートメモリ２００３と第２のシングルポートメモリ２００４との２つのメモリバンクを構成しなくてはならない。即ち、シングルポートメモリで適応等化器を構成する場合には、フィルタ係数の更新サイクル数を節約するため、第１のシングルポートメモリ２００３及び第２のシングルポートメモリ２００４の複数のメモリを用意する必要がある。
図２１は、本実施の形態に係る適応等化器１５００のメモリの周辺の構成を示すブロック図である。
図２１において、適応等化器１５００は、第３の乗算器１１６と、第１の加算器１１７と、ＦＦＴ結果を蓄積するＦＦＴ結果シングルポートメモリ２１０１と、フィルタ係数蓄積用のワイドビットシンプル・デュアルポートメモリ２１０２とを主に有する。なお、図２１において、図１５と同一構成である部分には、同一符号を付して、その説明を省略する。
ＦＦＴ結果シングルポートメモリ２１０１は、入力されたＦＦＴ結果を保存する。
ワイドビットシンプル・デュアルポートメモリ２１０２は、第１の加算器１１７から入力された加算結果を保存する。
本実施の形態のように、ワイドビットシンプル・デュアルポートメモリ１６０１を用いる場合には、ワイドビットシンプル・デュアルポートメモリ２１０２のような一つのメモリバンクのみでよい。ただし、ワイドビットシンプル・デュアルポートメモリ２１０２では、アドレス空間が２倍必要となる。また、ワイドビットシンプル・デュアルポートメモリ２１０２では、上位アドレスから読出して下位アドレスに書き込む場合と、下位アドレスから読出して上位アドレスに書き込む場合とを、１ブロック毎に切替える。
ワイドビットシンプル・デュアルポートメモリ２１０２には、第１の加算器１１７における加算結果であるフィルタ係数更新分のＦＦＴ結果が保存される。ワイドビットシンプル・デュアルポートメモリ２１０２に保存されているＦＦＴ結果は、フィルタ係数の更新の際に読み出される。第３の乗算器１１６では、ＦＦＴ結果シングルポートメモリ２１０１に保存されているＦＦＴ結果に対して、更新された時定数μが乗ぜられる。そして、第１の加算器１１７では、過去のフィルタ係数のＦＦＴ結果が保存されているワイドビットシンプル・デュアルポートメモリ２１０２からの出力と、第３の乗算器１１６における乗算結果とが加算される。この加算結果は、ワイドビットシンプル・デュアルポートメモリ２１０２に書き込まれる。
本実施の形態では、ワイドビットシンプル・デュアルポートメモリ１６０１のアドレス空間、またはワイドビットシンプル・デュアルポートメモリ１６０１ａ、１６０１ｂのアドレス空間を拡張する。これにより、本実施の形態では、図２１に示す構成を実現することができるため、シングルポートメモリで構成する場合のような新たな配線の必要はない。また、図１９の場合では、ワイドビットシンプル・デュアルポートメモリ１６０１ａ側にフィルタ係数更新分のＦＦＴ結果を蓄積し、ワイドビットシンプル・デュアルポートメモリ１６０１ｂ側に過去のフィルタ係数のＦＦＴ結果を蓄積できる。この結果、本実施の形態では、蓄積されたＦＦＴ結果とフィルタ係数更新分とを同時に読出して、加算演算などを行った後に、ワイドビットシンプル・デュアルポートメモリ１６０１ｂに書き込むことができる。さらに、本実施の形態では、同時に、ワイドビットシンプル・デュアルポートメモリ１６０１ａと１６０１ｂとの両方から、次のアドレスの読み出しを行うことができるため、サイクル数の増大をすることが無い。
ここで、本実施の形態では、フィルタ係数更新分のＦＦＴ結果及び過去のフィルタ係数のＦＦＴ結果の全てを、一方のワイドビットシンプル・デュアルポートメモリに蓄積するのではない。本実施の形態では、フィルタ係数更新分のＦＦＴ結果及び過去のフィルタ係数のＦＦＴ結果を、２つのワイドビットシンプルデュアルポートメモリに半分ずつ分けて蓄積する。ＦＦＴ結果の総数を保存するためには、（１０２４／Ｍ）×２個分のアドレス空間が必要である。したがって、実際には、フィルタ係数更新分のＦＦＴ結果及び過去のフィルタ係数のＦＦＴ結果は、２つのワイドビットシンプル・デュアルポートメモリ１６０１ａ、１６０１ｂに分けて保存されることとなる。
また、本実施の形態では、ワイドビットシンプル・デュアルポートメモリ１６０１ａとワイドビットシンプル・デュアルポートメモリ１６０１ｂとにおける、上位側アドレスと下位側アドレスとを逆転するように配置する。これにより、本実施の形態では、フィルタ係数更新データと過去のフィルタ係数データとの読出しを同時に行うことができる。
例えば、過去のフィルタ係数のＦＦＴ結果は、上位側アドレスに対応するデータをワイドビットシンプル・デュアルポートメモリ１６０１ａに保存する。また、過去のフィルタ係数のＦＦＴ結果の下位側アドレスに対応するデータは、ワイドビットシンプル・デュアルポートメモリ１６０１ｂに保存する。一方、フィルタ係数更新部のＦＦＴ結果の下位アドレス側に対応するデータは、ワイドビットシンプル・デュアルポートメモリ１６０１ａに保存する。また、フィルタ係数更新部のＦＦＴ結果の上位側アドレスに対応するデータは、ワイドビットシンプル・デュアルポートメモリ１６０１ｂに保存する。これにより、下位アドレス側のフィルタ係数の更新では、更新されるフィルタ係数をワイドビットシンプル・デュアルポートメモリ１６０１ａから読み出すことができる。同時に、過去のフィルタ係数は、ワイドビットシンプル・デュアルポートメモリ１６０１ｂから読み出すことができる。上位アドレス側についても同様に、更新されるフィルタ係数は、ワイドビットシンプル・デュアルポートメモリ１６０１ｂから読み出すことができる。同時に、過去のフィルタ係数は、ワイドビットシンプル・デュアルポートメモリ１６０１ａから読み出すことができる。
図２２は、本実施の形態に係る適応等化器１５００の回路構成のさらなる変形例の要部を示すブロック図である。なお、図２２において、図１８と同一構成である部分には、同一符号を付して、その説明を省略する。
また、図２２において、メモリ１８０１ａ、１８０１ｂは、メモリバンク数が２倍になっている以外は第１のメモリ１８０１と同一構成を有している。データ変換部１８０２ａ、１８０２ｂは、データ変換部１８０２と同一構成を有している。選択部１８０３ａ、１８０３ｂは、第１の選択部１８０３と同一構成を有している。選択部１８０５ａ、１８０５ｂは、第２の選択部１８０５と同一構成を有している。メモリ１８０７ａ、１８０７ｂは、メモリバンク数は２倍になっている以外は第２のメモリ１８０７と同一構成を有している。上記より、これらの構成の説明を省略する。
切替部２２０１は、第１の加算器１１７における加算結果の選択部１８０５ａへの出力と選択部１８０５ｂへの出力とを切り替える。
選択部２２０２は、メモリ１８０１ａに保存されているデータとメモリ１８０１ｂに保存されているデータとの何れか一方を選択して、判定部１０８に出力するとともに外部に出力する。
図２２では、シンプル・デュアルポートメモリを用いて、メモリアクセス回数を半分に低減する。図１８と図２２とを比較すると、メモリバンク数は２倍になっているものの、メモリアクセスのクロック速度は、ＦＦＴ演算のバタフライ演算で必要となるクロック速度と同じでよく、低消費電力化が期待できる。
このように、本実施の形態では、２Ｍサンプル分の信号の読み出しと書き込みとを、異なるアドレスに対して同時に行うことができるワイドビットシンプル・デュアルポートメモリを１つだけ設ける。これにより、本実施の形態は、メモリ−ロジック間及びメモリ−メモリ間を接続する配線の総本数の増大を抑制することができる。
なお、信号変換部の回路の共用の態様は、以上説明した各実施の形態の例に限定されるものではない。例えば、適応等化器は、第１〜第３の乗算器と、時間領域フィルタの乗算器とを、共用とする構成であってもよい。
本発明に係る適応等化器は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、高速フーリエ変換および逆高速フーリエ変換の少なくとも１つを行う信号変換部を有し、前記信号変換部は、２Ｍ（Ｍは自然数）サンプル分の信号を読み書きすることができるメモリと、前記メモリにアクセス可能な２Ｍ個のレジスタと、Ｍ個のバタフライ演算部と、前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有する。
本発明に係る適応等化器は、前記構成において、前記信号変換部は、前記メモリと前記２Ｍ個のレジスタとの組を２組有し、前記切替制御部は、高速フーリエ変換／逆高速フーリエ変換のステージごとに、前記メモリの役割が、出力用メモリと入力用メモリとの間で切り替わるように、一方の組の前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態、および、他方の組の前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える。
本発明に係る適応等化器は、前記構成において、高速フーリエ変換を行う前記信号変換部としての第１の信号変換部と、前記第１の信号変換部により高速フーリエ変換が行われた信号に対して逆高速フーリエ変換を行う前記信号変換部としての第２の信号変換部と、を有し、前記第１の信号変換部は、高速フーリエ変換におけるビットリバースの並べ替えを実施せず、前記第２の信号変換部は、逆高速フーリエ変換におけるビットリバースの並べ替えを実施しない。
本発明に係る適応等化器は、前記構成において、前記信号変換部は、高速フーリエ変換／逆高速フーリエ変換の各ステージにおける回転子を格納した、Ｍサンプル分の信号を読み書きすることができる回転子用メモリと、前記回転子用メモリにアクセス可能であって、前記回転子を取得して前記Ｍ個のバタフライ演算部へ渡すＭ個の回転子用レジスタと、を更に有する。
本発明に係る適応等化器は、前記構成において、前記時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する蓄積部と、前回蓄積されたブロックと最新のブロックとを連結するブロック間連結部と、前記ブロック間連結部の出力に対して高速フーリエ変換を行う前記信号変換部としての第１の高速フーリエ変換部と、前記第１の高速フーリエ変換部の出力と周波数領域に変換された適応等化器係数とを乗じる第１の乗算器と、前記第１の乗算器の出力に対して逆高速フーリエ変換を行う前記信号変換部としての第１の逆高速フーリエ変換部と、前記第１の逆高速フーリエ変換部の出力から最新の信号系列ブロックを抽出するブロック抽出部と、前記第１の逆高速フーリエ変換部の出力から理想信号点との誤差を抽出する誤差抽出部と、抽出された前記誤差の系列のうち、所望のタップ係数以外の箇所をゼロにする第１のゼロ挿入部と、前記第２のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号変換部としての第２の高速フーリエ変換部と、前記第１の高速フーリエ変換部の出力の複素共役と前記第２の高速フーリエ変換部の出力とを乗じる第２の乗算器と、前記第２の乗算器の乗算結果に対して逆高速フーリエ変換を行う前記信号処理部としての第２の逆高速フーリエ変換部と、前記第２の逆高速フーリエ変換部の出力のうち、所望のタップ係数以外の箇所をゼロにするゼロ挿入部と、前記第２のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号処理部としての第３の高速フーリエ変換部と、前記第３の高速フーリエ変換部の出力と所定の係数とを乗じる第３の乗算器と、前記第３の乗算器の出力を累積する累積部と、を有する。
本発明に係る適応等化器は、前記構成において、前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも１つが、前記時間領域フィルタ部の畳込み演算用乗算器と共用となっている。
本発明に係る適応等化器は、前記構成において、前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも１つが、前記第１〜第３の乗算器の少なくとも１つと共用となっている。
本発明に係る適応等化器は、前記構成において、前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記レジスタの少なくとも１つが、前記時間領域フィルタ部のレジスタと共用となっている。
本発明に係る適応等化器は、前記構成において、マルチキャリア方式復調部を備えた受信装置に設けられ、前記メモリは、前記マルチキャリア方式復調部のメモリと共用となっている。
本発明に係る適応等化器は、前記構成において、アドレス変換部、シリアル／パラレル変換部、およびパラレル／シリアル変換部を含み、前記メモリの信号の入出力を制御する入出力部と、前記メモリへのアクセス方法がランダムであるか連続であるかに応じて、前記入出力部の構成を切り替える制御部と、を更に有する。
本発明に係る適応等化器は、前記構成において、前記入出力部は、前記メモリへのアクセス方法がランダムである場合の書き込みモードにおいて、書き込みを行う前に前記メモリから２Ｍサンプル分のデータを読み出し、データの上書きを前記メモリの所定の位置に対してのみ行う。
本発明に係る適応等化器は、前記構成において、前記信号変換部は、前記２Ｍサンプル分の信号の読み込みと書き込みとを各々異なるアドレスに対して同時に実施可能な１つの前記メモリを有する。
２０１１年１０月１７日出願の特願２０１１−２２７９２２の日本出願に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。
本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器として有用である。特に、本発明は、ＡＴＳＣなどで採用されている、多値ＶＳＢ（Vestigial Sideband：残留側波帯）変調に対応する受信装置の適応等化器に好適である。また、本発明は、無線伝送の適応等化器以外にも、多数のタップ数が必要とされる、音声エコーキャンセラ、ノイズキャンセラーなどの各種デジタル適応等化器に好適である。
１００、１００ａ 適応等化器
１０１ 蓄積部
１０２ ブロック間連結部
１０３ 第１のＦＦＴ部
１０４ 複素共役部
１０５ 第１の乗算器
１０６ 第１のＩＦＦＴ部
１０７ ブロック抽出部
１０８ 判定部
１０９ 誤差抽出部
１１０ 第１のゼロ挿入部
１１１ 第２のＦＦＴ部
１１２ 第２の乗算器
１１３ 第２のＩＦＦＴ部
１１４ 第２のゼロ挿入部
１１５ 第３のＦＦＴ部
１１６ 第３の乗算器
１１７ 第１の加算器
１１８ 第１の遅延部
１２０、１２０ａ 第１の係数更新部
１３１ａ 時間領域フィルタ
１３２ａ 第２の加算器
１４１ａ 第４のＦＦＴ部
１４２ａ 第４の乗算器
１４３ａ 第３のＩＦＦＴ部
１４４ａ 第５の乗算器
１４５ａ 第３の加算器
１４６ａ 第２の遅延部
２００ 信号変換部
２０１ 第１のワイドビットメモリ
２０１ａ、２０１ｂ、２０７ａ、２０７ｂ ワイドビットメモリ
２０２ 第１のレジスタ群
２０２ａ、２０２ｂ、２０６ａ、２０６ｂ レジスタ群
２０３ 第１の接続切替部
２０４ バタフライ演算部群
２０５ 第２の接続切替部
２０６ 第２のレジスタ群
２０７ 第２のワイドビットメモリ
２０８ 回転子用ワイドビットメモリ
２０９ 回転子用レジスタ群
３１０ａ フィルタ演算部
３１１ａ、３２１ａ、４１３ａ 乗算器
３１２ａ、５２１ａ レジスタ
３１３ａ、３２３ａ、４１１ａ、４１２ａ 加算器
３２０ａ 第２の係数更新部
３２２ａ ステップサイズ係数乗算器
３２４ａ レジスタ
４１０ａ バタフライ演算部
４１４ａ 第１の切替部
４２０ａ 回転子レジスタ
４３０ａ 第２の切替部
４４０ａ 第３の切替部
４５０ａ、５４０ａ、５５０ａ、５６０ａ 制御部
５００ａ レジスタ群配置部
５１０ａ レジスタ入力側切替部群
５１１ａ レジスタ入力側切替部
５２０ａ レジスタ群
５３０ａ レジスタ出力側切替部群
５３１ａ レジスタ出力側切替部
６１０ｂ ワイドビットメモリ
６２０ｂ アドレス変換部
６３０ｂ シリアル／パラレル変換部
６４０ｂ パラレル／シリアル変換部
６５０ｂ ＡＴＳＣ／ＯＦＤＭ切替部
６６０ｂ Ｍカウンタ

Claims (12)

  1. 時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、
    高速フーリエ変換および逆高速フーリエ変換の少なくとも１つを行う信号変換部を有し、
    前記信号変換部は、
    ２Ｍ（Ｍは自然数）サンプル分の信号を読み書きすることができるメモリと、
    前記メモリにアクセス可能な２Ｍ個のレジスタと、
    Ｍ個のバタフライ演算部と、
    前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有する、
    適応等化器。
  2. 前記信号変換部は、
    前記メモリと前記２Ｍ個のレジスタとの組を２組有し、
    前記切替制御部は、
    高速フーリエ変換／逆高速フーリエ変換のステージごとに、前記メモリの役割が、出力用メモリと入力用メモリとの間で切り替わるように、一方の組の前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態、および、他方の組の前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える、
    請求項１記載の適応等化器。
  3. 高速フーリエ変換を行う前記信号変換部としての第１の信号変換部と、前記第１の信号変換部により高速フーリエ変換が行われた信号に対して逆高速フーリエ変換を行う前記信号変換部としての第２の信号変換部と、を有し、
    前記第１の信号変換部は、
    高速フーリエ変換におけるビットリバースの並べ替えを実施せず、
    前記第２の信号変換部は、
    逆高速フーリエ変換におけるビットリバースの並べ替えを実施しない、
    請求項２記載の適応等化器。
  4. 前記信号変換部は、
    高速フーリエ変換／逆高速フーリエ変換の各ステージにおける回転子を格納した、Ｍサンプル分の信号を読み書きすることができる回転子用メモリと、
    前記回転子用メモリにアクセス可能であって、前記回転子を取得して前記Ｍ個のバタフライ演算部へ渡すＭ個の回転子用レジスタと、を更に有する、
    請求項１記載の適応等化器。
  5. 前記時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する蓄積部と、
    前回蓄積されたブロックと最新のブロックとを連結するブロック間連結部と
    前記ブロック間連結部の出力に対して高速フーリエ変換を行う前記信号変換部としての第１の高速フーリエ変換部と、
    前記第１の高速フーリエ変換部の出力と周波数領域に変換された適応等化器係数とを乗じる第１の乗算器と、
    前記第１の乗算器の出力に対して逆高速フーリエ変換を行う前記信号変換部としての第１の逆高速フーリエ変換部と、
    前記第１の逆高速フーリエ変換部の出力から最新の信号系列ブロックを抽出するブロック抽出部と、
    前記第１の逆高速フーリエ変換部の出力から理想信号点との誤差を抽出する誤差抽出部と、
    抽出された前記誤差の系列のうち、所望のタップ係数以外の箇所をゼロにする第１のゼロ挿入部と、
    前記第２のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号変換部としての第２の高速フーリエ変換部と、
    前記第１の高速フーリエ変換部の出力の複素共役と前記第２の高速フーリエ変換部の出力とを乗じる第２の乗算器と、
    前記第２の乗算器の乗算結果に対して逆高速フーリエ変換を行う前記信号処理部としての第２の逆高速フーリエ変換部と、
    前記第２の逆高速フーリエ変換部の出力のうち、所望のタップ係数以外の箇所をゼロにするゼロ挿入部と、
    前記第２のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号処理部としての第３の高速フーリエ変換部と、
    前記第３の高速フーリエ変換部の出力と所定の係数とを乗じる第３の乗算器と、
    前記第３の乗算器の出力を累積する累積部と、を有する、
    請求項１記載の適応等化器。
  6. 前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
    前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも１つが、前記時間領域フィルタ部の畳込み演算用乗算器と共用となっている、
    請求項５記載の適応等化器。
  7. 前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも１つが、前記第１〜第３の乗算器の少なくとも１つと共用となっている、
    請求項５記載の適応等化器。
  8. 前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
    前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記レジスタの少なくとも１つが、前記時間領域フィルタ部のレジスタと共用となっている、
    請求項５記載の適応等化器。
  9. マルチキャリア方式復調部を備えた受信装置に設けられ、
    前記メモリは、
    前記マルチキャリア方式復調部のメモリと共用となっている、
    請求項１記載の適応等化器。
  10. アドレス変換部、シリアル／パラレル変換部、およびパラレル／シリアル変換部を含み、前記メモリの信号の入出力を制御する入出力部と、
    前記メモリへのアクセス方法がランダムであるか連続であるかに応じて、前記入出力部の構成を切り替える制御部と、を更に有する、
    請求項９記載の適応等化器。
  11. 前記入出力部は、
    前記メモリへのアクセス方法がランダムである場合の書き込みモードにおいて、書き込みを行う前に前記メモリから２Ｍサンプル分のデータを読み出し、データの上書きを前記メモリの所定の位置に対してのみ行う、
    請求項９記載の適応等化器。
  12. 前記信号変換部は、
    前記２Ｍサンプル分の信号の読み込みと書き込みとを各々異なるアドレスに対して同時に実施可能な１つの前記メモリを有する、
    請求項１記載の適応等化器。
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