JPWO2013057856A1 - 適応等化器 - Google Patents

適応等化器 Download PDF

Info

Publication number
JPWO2013057856A1
JPWO2013057856A1 JP2013539499A JP2013539499A JPWO2013057856A1 JP WO2013057856 A1 JPWO2013057856 A1 JP WO2013057856A1 JP 2013539499 A JP2013539499 A JP 2013539499A JP 2013539499 A JP2013539499 A JP 2013539499A JP WO2013057856 A1 JPWO2013057856 A1 JP WO2013057856A1
Authority
JP
Japan
Prior art keywords
unit
fourier transform
fast fourier
memory
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013539499A
Other languages
English (en)
Other versions
JP5945831B2 (ja
Inventor
四方 英邦
英邦 四方
松岡 昭彦
昭彦 松岡
貴司 丸山
貴司 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2013057856A1 publication Critical patent/JPWO2013057856A1/ja
Application granted granted Critical
Publication of JP5945831B2 publication Critical patent/JP5945831B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L25/03159Arrangements for removing intersymbol interference operating in the frequency domain
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10Complex mathematical operations
    • G06F17/14Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141Discrete Fourier transforms
    • G06F17/142Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L25/03012Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems
    • H04L27/01Equalisers
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L2025/0335Arrangements for removing intersymbol interference characterised by the type of transmission
    • H04L2025/03375Passband transmission
    • H04L2025/03414Multicarrier
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L2025/03433Arrangements for removing intersymbol interference characterised by equaliser structure
    • H04L2025/03535Variable structures
    • H04L2025/03541Switching between domains, e.g. between time and frequency

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Optimization (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Theoretical Computer Science (AREA)
  • Pure & Applied Mathematics (AREA)
  • Power Engineering (AREA)
  • Algebra (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Discrete Mathematics (AREA)
  • Complex Calculations (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器。適応等化器(100)は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器である。信号変換部(200)は、複数サンプル分の信号を読み書きすることができる第1のワイドビットメモリ(201)と、これら第1のワイドビットメモリ(201)にアクセス可能な複数のレジスタから成る第1のレジスタ群(202)と、複数のバタフライ演算部から成るバタフライ演算部群(204)と、複数のレジスタと複数のバタフライ演算部との間の接続状態を切り替える第1の接続切替部(203)とを有する。

Description

本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器に関する。
無線伝搬路では、反射物などに起因して主波以外にマルチパス波が生じる。このため、無線信号の受信装置は、この影響を取り除く必要がある。北米地域や韓国などでは、デジタルテレビ放送方式として、ATSC(Advanced Television Systems Committee)方式を用いている。ATSC方式は、シングルキャリア変調を採用している。このため、ATSC方式の受信装置は、マルチキャリア変調を採用したOFDM(Orthogonal Frequency Division Multiplexing)系など、他の放送規格とは異なり、適応等化器の適用を前提としている。
シングルキャリア変調は、時間領域での適応等化処理を行うことが一般的である。ところが、時間領域における適応等化処理では、フィルタ処理および係数更新処理にて畳込み演算が必要とされ、タップ数増大に伴い回路規模が大きくなる。
そこで、時間領域の信号に対する適応等化処理を、時間領域ではなく周波数領域で行うようにする技術が存在する(例えば、特許文献1、特許文献2、および非特許文献1参照)。特許文献1、特許文献2、および非特許文献1に記載の技術(以下「従来技術」という)は、時間領域の信号を高速フーリエ変換によって周波数領域の信号に変換してから適応等化処理を行う。更に、従来技術では、適応等化処理後の周波数領域の信号を、逆高速フーリエ変換によって時間領域の信号に変換する。このような従来技術を用いたシングルキャリア変調信号の受信装置では、回路規模の増大を抑えつつ、受信性能を向上させることが可能である。
特表2004−503180号公報 特表2004−530365号公報
John J. Shynk, "Frequency-Domain and Multirate Adaptive Filtering", IEEE SP MAGAZINE, January 1992, p. 14-37
しかしながら、従来技術は、必要とされるタップ数が多い場合や、受信処理を高速に行う必要がある場合、適応等化器に必要な動作クロック周波数が高くなるという課題を有する。従来技術では、動作クロック周波数が増加すると、適応等化器の消費電力が増大したり、FPGA(Field Programmable Gate Array)に実装する場合に支障が出るなどの問題が生じる。したがって、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器では、回路規模の増大および動作クロック周波数の増加をできるだけ抑えられることが望まれる。
本発明の目的は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器を提供することである。
本発明の適応等化器は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、高速フーリエ変換および逆高速フーリエ変換の少なくとも1つを行う信号変換部を有し、前記信号変換部は、2M(Mは自然数)サンプル分の信号を読み書きすることができるメモリと、前記メモリにアクセス可能な2M個のレジスタと、M個のバタフライ演算部と、前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える切替制御部とを有する。
本発明によれば、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる。
本発明の実施の形態1に係る適応等化器の構成を示すブロック図 本発明の実施の形態1における各信号変換部の処理タイミングの一例を示すチャート図 本発明の実施の形態1に係る信号変換部の構成の第1の例を示すブロック図 本発明の実施の形態1に係る信号変換部の構成の第2の例を示すブロック図 本発明の実施の形態1に係る信号変換部の構成の第3の例を示すブロック図 本発明の実施の形態2に係る適応等化器の構成の第1の例を示すブロック図 本発明の実施の形態2における時間領域フィルタの構成の一例を示すブロック図 本発明の実施の形態2におけるバタフライ演算部の周辺の構成の一例を示すブロック図 本発明の実施の形態2におけるレジスタ周辺の構成の第1の例を示すブロック図 本発明の実施の形態2におけるレジスタ周辺の構成の第2の例を示すブロック図 本発明の実施の形態2におけるレジスタ周辺の構成の第3の例を示すブロック図 本発明の実施の形態2に係る適応等化器の構成の第2の例を示すブロック図 本発明の実施の形態3に係る適応等化器におけるメモリ周辺の構成の第1の例を示すブロック図 本発明の実施の形態3に係る適応等化器におけるメモリ周辺の構成の第2の例を示すブロック図 本発明の実施の形態4に係る適応等化器の構成を示すブロック図 本発明の実施の形態4における信号変換部の構成を示すブロック図 シングルポートメモリを用いる適応等化器の回路構成の要部を示すブロック図 本発明の実施の形態4に係る適応等化器の回路構成の要部を示すブロック図 本発明の実施の形態4に係る適応等化器の回路構成の変形例の要部を示すブロック図 シングルポートメモリを用いる場合の適応等化器のメモリ周辺の構成を示すブロック図 本発明の実施の形態4に係る適応等化器のメモリの周辺の構成を示すブロック図 本発明の実施の形態4に係る適応等化器の回路構成のさらなる変形例の要部を示すブロック図
以下、本発明の各実施の形態について、図面を参照して詳細に説明する。
(実施の形態1)
図1は、本発明の実施の形態1に係る適応等化器の構成を示すブロック図である。
図1において、適応等化器100は、蓄積部101、ブロック間連結部102、第1の高速フーリエ変換部(以下「FFT部」と表記する)103、複素共役部104、および第1の乗算器105を有する。また、適応等化器100は、第1の逆高速フーリエ変換部(以下「IFFT部」と表記する)106、ブロック抽出部107、判定部108、誤差抽出部109、第1のゼロ挿入部110、および第2のFFT部111を有する。また、適応等化器100は、第2の乗算器112、第2のIFFT部113、第2のゼロ挿入部114、第3のFFT部115、第3の乗算器116、第1の加算器117、および第1の遅延部118を有する。
蓄積部101は、時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する。
ブロック間連結部102は、蓄積部101に蓄積されたブロックと最新のブロックとを連結して出力する。
第1のFFT部103は、ブロック間連結部102の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
複素共役部104は、第1のFFT部103の複素共役を出力する。
第1の乗算器105は、第1のFFT部103の出力と、後述の第1の遅延部118の出力(周波数領域に変換された適応等化器係数)とを乗じ、得られた信号を出力する。
第1のIFFT部106は、第1の乗算器105の出力に対して逆高速フーリエ変換を行い、得られた信号を出力する。
ブロック抽出部107は、第1のIFFT部106の出力から最新の信号系列ブロックを抽出して出力する。
判定部108は、ブロック抽出部107の出力に対する判定結果を出力する。
誤差抽出部109は、判定部108の出力に基づいて、ブロック抽出部107の出力(つまり、第1のIFFT106の出力)から、理想信号点との誤差を抽出し、抽出した誤差を出力する。
第1のゼロ挿入部110は、誤差抽出部109により抽出された誤差を入力し、誤差の系列のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を出力する。
第2のFFT部111は、第1のゼロ挿入部110の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
第2の乗算器112は、複素共役部104の出力(つまり、第1のFFT部103の出力の複素共役)と第2のFFT部111の出力とを乗じ、得られた信号を出力する。
第2のIFFT部113は、第2の乗算器112の乗算結果に対して逆高速フーリエ変換を行い、得られた信号を出力する。
第2のゼロ挿入部114は、第2のIFFT部113の出力のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を出力する。
第3のFFT部115は、第2のゼロ挿入部114の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
なお、適応等化器100は、第2のIFFT部113、第2のゼロ挿入部114、第3のFFT部115を、第2の乗算器112の後段に配置する。これにより、本実施の形態の適応等化器100は、非連続的な信号をフーリエ変換することにより生ずる影響を、取り除くことを可能にしている。すなわち、これらの部分は、誤差系列と入力信号との周波数領域上での乗算結果を、敢えて時間領域に戻し、タップ係数として無効な部分をゼロにした後に、再び周波数領域に変換する機能を有している。これにより、時間領域におけるブロック更新と全く同じ演算結果を得ることが可能となり、高い受信性能を維持することができる。
第3の乗算器116は、第3のFFT部115の出力と所定の係数μとを乗じ、得られた信号を出力する。
第1の加算器117は、第3の乗算器116の出力と、後段の第1の遅延部118の出力とを加算し、得られた信号を出力する。
第1の遅延部118は、第1の加算器117の出力を遅延させて、周波数領域に変換された適応等化器係数として、第1の乗算器105へ出力する。
すなわち、第1の加算器117および第1の遅延部118は、第3の乗算器116の出力を累積する累積部として機能する。
また、複素共役部104および判定部108から第1の遅延部118までの部分は、適応等化器100における第1の係数更新部120として機能する。
図1に示すように構成することにより、適応等化器100は、時間領域の信号に対する適応等化処理を、時間領域ではなく周波数領域で行うようにすることができる。
ところで、受信信号がテレビジョン放送の信号である場合、放送を途切れることなく連続して視聴するためには、受信信号に対する処理を、実時間以内で処理しなくてはならない。すなわち、適応等化器100で実行される演算の全ては、ブロックサイズの時間内に完了する必要がある。
適応等化器100において、高速フーリエ変換/逆高速フーリエ変換は、第1〜第3のFFT部103、111、115、第1および第2のIFFT部106、113の5箇所で行われる。これらの高速フーリエ変換/逆高速フーリエ変換は、その演算処理の一部を、複数並列に実行することにより、必要となる演算回数を低減させ、適応等化器100の演算処理に要する時間を短縮することが可能である。したがって、適応等化器100は、並列実行が可能な高速フーリエ変換/逆高速フーリエ変換の演算について、並列して実行するようにしてもよい。
以下の説明において、ブロック間連結部102から複素共役部104を経て第1の乗算器105へ至る系統は、A系統と呼ぶ。また、第1の乗算器105から判定部108を経てA系統の第2の乗算器112へ至る系統は、B系統と呼ぶ。また、図1に示すように、第1のFFT部103の演算処理は処理A−1、第2のIFFT部113の演算処理は処理A−2、第3のFFT部115の演算処理は処理A−3、第1のIFFT部106の演算処理は処理A−4と表す。そして、第2のFFT部111の演算処理は、処理B−1と表す。また、第1〜第3のFFT部103、111、115、第1および第2のIFFT部106、113は、適宜、「信号変換部」と総称する。
図2は、適応等化器100の各信号変換部の処理タイミングの一例を示すチャート図である。
処理A−1と、処理B−1とは、互いに依存性はない。そこで、適応等化器100は、高速フーリエ変換/逆高速フーリエ変換の演算処理を行う系統を2系統設け、例えば、図2に示すように、処理A−1と処理B−1とを、並列実行する。これにより、適応等化器100は、1回分の高速フーリエ変換/逆高速フーリエ変換の演算処理の時間を短縮することができる。
ところが、処理A−2は、処理B−1の処理データに依存しており、その開始タイミングよりも先に処理B−1が完了していなければならない。したがって、図2に示す様に、適応等化器100は、A系統については、処理A−1〜A−4を、ブロックサイズ内に完了させる必要がある。
すなわち、適応等化器100は、信号処理データの依存性の制約により、3系統以上に回路を増やしても、ブロックサイズ当たりに必要とされる高速フーリエ変換/逆高速フーリエ変換の演算時間を、4回分の時間未満に低減できない。
周波数領域にて一括して処理する受信シンボル数(ブロックサイズ)を、ATSC規格で規定されている1セグメントの半分である416シンボルとした場合、ブロックサイズの演算時間は、約38.65μsecとなる。したがって、ATSC規格では、約38.65μsecの間に、1024ポイントの高速フーリエ変換/逆高速フーリエ変換を、全部で5回(上述の例では4回)実施しなくてはならない。高速フーリエ変換/逆高速フーリエ変換以外の処理時間を無視しても、1回の高速フーリエ変換/逆高速フーリエ変換の演算処理は、7.73μsec(上述の例では9.66μsec)以内に完了しなければならない。
仮に、係数更新を最新の等化器出力を基に行う必要がなければ、適応等化器は、パイプライン的に処理させて処理遅延を長くしても、特に問題は生じない。ところが、実際の適応等化器では、最新の等化器出力を基に係数更新を行わなければ、著しく特性が劣化し、無線チャネルの動的変動により係数が収束せず、受信不能となる。
また、従来、高速フーリエ変換/逆高速フーリエ変換演算の処理サイクル数と、回路規模とは、相反関係にある。
より詳細に説明すると、放送事業者にとっては、通常、インフラコストを抑えるため、なるべく放送エリアを広くし、大出力で信号を送出することが望ましい。このため、遠方の反射物による遅延波は、数百シンボル以上も遅延して到来するため、適応等化器で対応しなければならないタップ数も数百タップ以上に上る。
すなわち、想定される適用先システムでは、40μsec以上の長遅延マルチパスに対応しなくてはならず、少なくとも500タップ以上のタップ数が必要とされる。高速フーリエ変換/逆高速フーリエ変換においては、ブロックサイズ416とタップ数500との畳込み演算と同じ結果を算出する必要がある。したがって、512<(416+500)
<1024の関係から、少なくとも1024ポイントが必要である。すなわち、416/5=83.2シンボルに1度の割合で、1024ポイントの高速フーリエ変換/逆高速フーリエ変換の演算を完了させる必要がある。
なお、OFDM系の場合、例えば、8192ポイント、ガードインターバル1/8を仮定すると、9216サンプルの間に8192ポイント高速フーリエ変換を一度完了させれば十分であり、処理サイクル数の制約が緩い。
1024ポイント高速フーリエ変換の場合、複素数の乗算回数は5120回である。したがって、仮にシングルポートメモリと単一のバタフライ演算回路とで実装すると、信号変換部は、5120/83.2=61.5倍のオーバーサンプリング周波数で動作させなくてはならない。
また、適応等化器は、複数のバタフライ演算回路を並列的に構成し、マルチポートメモリと組み合わせることで、サイクル数を低減させることも考えられる。ところが、ポート数の増大に伴い回路規模が増大するうえ、10ポートを越える様なポート数に対応したメモリは一般には用いられることが少なく、使用の制約がある。さらに、メモリは、レジスタに置き換えることも考えられるが、やはり回路規模が増大する。
そこで、本実施の形態の適応等化器100は、同時アクセスに制限の無いレジスタで回路を構成し、シングルポートメモリの活用を実現するようにしたものである。一般に、同じ容量のデジタルデータを保持する手段としてのメモリは、レジスタに比べて数分の1以下の面積で実現可能である。すなわち、本実施の形態の適応等化器100は、各信号変換部において、複数の信号サンプルを読み書き可能なメモリと、これにアクセス可能な複数のレジスタとを用いることにより、回路規模の増大を抑えることができる。
図3は、本実施の形態に係る信号変換部の構成の第1の例を示すブロック図である。なお、信号変換部とは、上述の通り、図1に示す、第1〜第3のFFT部103、111、115、第1および第2のIFFT部106、113である。高速フーリエ変換/逆高速フーリエ変換で行われる各演算ステージは、以下、単に「ステージ」という。
信号変換部200は、第1のワイドビットメモリ201、第1のレジスタ群202、第1の接続切替部203、バタフライ演算部群204、第2の接続切替部205、第2のレジスタ群206、および第2のワイドビットメモリ207を有する。
第1のワイドビットメモリ201および第2のワイドビットメモリ207は、Mサンプル分(2回で2Mサンプル分)の信号(データ)を読み書きすることが可能な、ワードサイズの大きいメモリである。第1のワイドビットメモリ201および第2のワイドビットメモリ207に保持されるデータの順序は、通常の高速フーリエ変換/逆高速フーリエ変換演算で読み出されるデータの順序と同一である。ただし、第1のワイドビットメモリ201および第2のワイドビットメモリ207は、Mサンプル分のデータを、まとめて一つのアドレスに格納する。
第1のレジスタ群202は、第1のワイドビットメモリ201にそれぞれアクセス可能な2M個のレジスタから成る。第1のレジスタ群202は、第1のワイドビットメモリ201に対して、2回アクセスすることにより、実質的に2M個のサンプルを並列化させた同時アクセスを行う。
第1の接続切替部203は、第1のレジスタ群202と、バタフライ演算部群204との間の接続状態(以下「第1のレジスタ群202側の接続状態」という)を切り替える。
バタフライ演算部群204は、M個のバタフライ演算部から成り、それぞれバタフライ演算を行う。
第2の接続切替部205は、バタフライ演算部群204と、第2のレジスタ群206との間の接続状態(以下「第2のレジスタ群206側の接続状態」という)を切り替える。
第2のレジスタ群206は、第2のワイドビットメモリ207にそれぞれアクセス可能な2M個のレジスタから成る。第2のレジスタ群206は、第2のワイドビットメモリ207に対して、2回アクセスすることにより、実質的に2M個のサンプルを並列化させた同時アクセスを行う。
なお、第1のレジスタ群202および第2のレジスタ群206のメモリアクセスに必要な動作クロック周波数は、バタフライ演算部群204の動作クロック周波数の2倍である。第1のレジスタ群202および第2のレジスタ群206は、1つのステージを完了するのに、2×(1024/M)回、メモリアクセスを行う必要がある。そして、第1の接続切替部203および第2の接続切替部205は、2回のメモリアクセス毎に、各レジスタと各バタフライ演算部との間の接続状態の切り替えを、適切に制御しなければならない。
第1の接続切替部203および第2の接続切替部205は、ステージごとに、第1のワイドビットメモリ201および第2のワイドビットメモリ207のそれぞれの役割が、出力用メモリと入力用メモリとの間で切り替わるようにする。すなわち、第1の接続切替部203および第2の接続切替部205は、ステージごとに、第1のレジスタ群202側の接続状態および第2のレジスタ群206側の接続状態を、適切な状態に切り替える。適切な状態とは、各バタフライ演算部に適切なレジスタから信号が入力され、各バタフライ演算部から適切なレジスタから信号が出力される状態である。
そして、バタフライ演算部群204は、各ステージの演算を、接続状態の切り替えに従って順次実施する。
すなわち、図3において、信号の進行方向は、ステージ毎に、左右に切り替わる。すなわち、10ステージの演算が必要な場合には、例えば、1ステージ目では図3において右方向に信号が進み、次の2ステージ目では図3において左方向に信号が進む。このように、信号処理部200(FFT部/IFFT部)は、ステージ毎に信号の進む方向を切り替え、反復的に回路を使用することにより、回路規模の増大を防ぐことができる。
また、信号変換部(FFT部/IFFT部)200は、回路規模が増大するマルチポートの使用を回避しつつ、実時間内の受信処理を、低い動作クロック周波数で実現することができる。
なお、信号変換部200は、2バンクのワイドビットメモリを用いてもよい。
図4は、信号変換部200の構成の第2の例を示すブロック図である。
図4に示すように、例えば、信号変換部200は、図3の第1のワイドビットメモリ201および第1のレジスタ群202に代えて、ワイドビットメモリ201a、201bおよびレジスタ群202a、202bを有する。また、信号変換部200は、図3の第2のワイドビットメモリ207および第2のレジスタ群206に代えて、ワイドビットメモリ207a、207bおよびレジスタ群206a、206bを有する。
ワイドビットメモリ201a、201b、207a、207bは、それぞれ、Mサンプル分のデータを一つのアドレスに格納し、アドレス空間が1024/2Mである。
レジスタ群202a、202b、206a、206bは、それぞれ、順に、ワイドビットメモリ201a、201b、207a、207bにアクセスする。
このように、信号変換部200は、2バンクのワイドビットメモリを構成することにより、メモリアクセス回数の低減が可能となる。すなわち、1バンク構成(図3参照)の場合に2×(1024/M)回必要であったメモリアクセス回数は、半分に低減される。したがって、レジスタ群の動作クロック周波数は、バタフライ演算部と同一とし、図3に示す構成の半分とすることができる。すなわち、メモリアクセスの動作では、1バンク構成の場合にはバタフライ演算部の2倍のクロック周波数が必要であったのに対し、2バンク構成とすれば、1倍のクロック周波数のままでよい。
なお、信号変換部200は、1バンク構成であっても、任意の2つのアドレスを同時にアクセス可能なデュアルポートを採用すれば、2バンク構成と同様に、1倍のクロック周波数のままとすることが可能である。ところが、デュアルポート構成は、多ポート化に伴い、回路規模が増大する。一方で、2バンク構成は、バンク間を跨いだアドレスにアクセスできない構成であり、1バンク構成に対する回路規模の増大は、無視できる程度である。
すなわち、信号変換部200は、図4に示すような2バンク構成とすることにより、回路規模が増大するマルチポートの使用を回避しつつ、実時間内の受信処理を、更に低い動作クロック周波数で実現することが可能となる。
なお、各バタフライ演算部は、バタフライ演算に必要な回転子についても、ステージ毎に適切な値を取得する必要がある。図3および図4では、各バタフライ演算部が回転子を格納していることを前提としたが、バタフライ演算部の外部に、各ステージの回転子を格納した回転子メモリを配置してもよい。
図5は、信号変換部200の構成の第3の例を示すブロック図である。
図5に示すように、信号変換部200は、図3の構成に加えて、回転子用ワイドビットメモリ208および回転子用レジスタ群209を有する。なお、図5に示すバタフライ演算部群204は、回転子を保持していない。
回転子用ワイドビットメモリ208は、M回転子分の信号(データ)を読み書きすることが可能な、ワードサイズの大きいメモリである。そして、回転子用ワイドビットメモリ208は、各ステージ毎に割り当てられたアドレスを有し、各ステージにおける回転子を予め格納している。
回転子用レジスタ群209は、回転子用ワイドビットメモリ208にそれぞれアクセス可能なM個のレジスタから成る。すなわち、回転子用レジスタ群209は、回転子用ワイドビットメモリ208に対して、M個の回転子を並列化させた同時アクセスを行う。そして、回転子用レジスタ群209は、ステージ毎に、回転子用ワイドビットメモリ208から、対応するM個の回転子を読み出し、バタフライ演算部群204の適切なバタフライ演算部へ渡す。
このような構成により、信号変換部200は、バタフライ演算部毎に回転子保持用のメモリを設ける必要がなくなり、回路規模を更に縮小することが可能となる。
以上のように、本実施の形態に係る適応等化器100は、ワードサイズの大きいメモリとこれにアクセスする複数のレジスタとを用いた信号変換部200を備えるようにした。これにより、適応等化器100は、回路規模の増大および動作クロック周波数の増加を抑えることができる。
また、必要以上に高速な動作クロック周波数を用意することなく実時間で処理することが可能となるため、低消費電力化をも図ることができる。
なお、通常の高速フーリエ変換では、信号をビットリバースの関係に並び換える必要がある。この並び替えの手法としては、最初に行う手法や、最後に行う手法、他には、バタフライ演算途中で巧妙に行う手法などが知られている。
本実施の形態に係る信号変換部200の構成において、ビットリバースの関係に並び替えを行うためには、まとめて読み出すサンプル内だけで閉じた処理に収まらず、他のアドレスから読み出したデータとの並び替えが必要となる。すなわち、ビットリバースの関係の並び替えには、並び替えのためだけの一時保持用のレジスタを追加しなければならず、メモリアクセスが増えるため、サイクル数も増大してしまう。
一方で、本実施の形態に係る適応等化器100全体では、一旦高速フーリエ変換したものを必ず逆高速フーリエ変換するという条件が成立している。
このため、本実施の形態に係る適応等化器100の各信号変換部200は、敢えてビットリバースを行わない構成とすることが望ましい。
なお、適応等化器100は、ステージ毎に備えたバタフライ演算部群204を直列に接続した構成であってもよい。この場合、第1の接続切替部203および第2の接続切替部205は、不要となるが、図3の構成に比べて、回路規模が増大し得る。
(実施の形態2)
本発明の実施の形態2は、時間領域処理による判定帰還型のフィードバックフィルタ(以下「時間領域フィルタ」という)を配置し、信号変換部の乗算器およびレジスタを、時間領域フィルタの乗算器およびレジスタと共用にした例である。
図6は、本実施の形態に係る適応等化器の構成の第1の例を示すブロック図であり、実施の形態1の図1に対応するものである。図1と同一部分については、同一符号を付し、これについての説明を省略する。
図6において、適応等化器100aの第1の係数更新部120aは、図1に示す構成に加え、時間領域フィルタ131aおよび第2の加算器132aを有する。
時間領域フィルタ131aは、トランスバーサルフィルタであり、判定部108の出力および誤差抽出部109の出力を入力し、時間領域のフィードバック信号を出力する。
第2の加算器132aは、ブロック抽出部107の出力と時間領域フィルタ131aの出力であるフィードバック信号とを加算し、得られた信号を出力する。なお、判定部108および誤差抽出部109は、ブロック抽出部107の出力ではなく、第2の加算器132aの出力を入力する。
図7は、時間領域フィルタ131aの構成の一例を示すブロック図である。
図7において、時間領域フィルタ131aは、フィルタ演算部310aおよび第2の係数更新部320aを有する。
フィルタ演算部310aは、Nタップの係数を有しており、N個の乗算器311a、N個のレジスタ312a、および加算器313aなどを有する。フィルタ演算部310aにおけるタップ係数(wb,wb,wb,wb,・・・,wbN−1)は、第2の係数更新部320aにて求まる係数である。
第2の係数更新部320aは、N個の乗算器321a、N個のステップサイズ係数(μ)乗算器322a、N個の加算器323a、N個のレジスタ324aなどを有する。第2の係数更新部320aは、適応フィルタとして動作し、フィルタ演算部310aにおけるタップ係数(wb,wb,wb,wb,・・・,wbN−1)を求める。
以上のような構成を有する適応等化器100aは、時間領域においても適応等化処理を行うことができ、受信性能を更に向上させることができる。
ところで、時間領域フィルタ131aには、ブロックサイズ単位でまとまって信号が入力される。すなわち、前段の周波数領域での適応等化処理が完了するまでは、入力信号が存在しないため、演算を行うことができない。逆に言えば、周波数領域での適応等化処理と、時間領域での適応等化処理とは、同時並行で実行することが可能である。
そこで、本実施の形態に係る適応等化器100aは、この特徴を利用して、周波数領域での適応等化処理で使用する回路の一部と、時間領域での適応等化処理で使用する回路の一部とを、共用とすることができる。
例えば、適応等化器100aは、信号変換部200(図3参照)の各バタフライ演算部の乗算器(図3では図示せず)と、時間領域フィルタ131aの乗算器311a、乗算器321aとを、共用とすることができる。また、適応等化器100aは、信号変換部200(図3参照)の第1および第2のレジスタ群202、206と、時間領域フィルタ131aのレジスタ312a、324aとを、共用とすることができる。
ただし、このように回路の共有を実現するためには、回路の入出力を切り替えるための構成が必要となる。
次に、信号変換部200の各バタフライ演算部の乗算器と、時間領域フィルタ131aの乗算器311a、321aとの共用を実現するための構成について説明する。
図8は、バタフライ演算部の周辺の構成の一例を示すブロック図である。
図8に示すバタフライ演算部410aは、実施の形態1で説明した信号変換部200のバタフライ演算部群204(図3参照)の個々のバタフライ演算部に対応している。
図8において、バタフライ演算部410aは、2個の加算器411a、412aと、一方の加算器412aの出力側に配置された、回転子を乗算するための乗算器413aとを有する。そして、バタフライ演算部410aは、更に、加算器412aと乗算器413aとの間に、第1の切替部414aを配置している。
また、信号変換部(図示せず)は、回転子を保持した回転子レジスタ420aと乗算器413aとの間に、第2の切替部430aを配置し、乗算器413aの出力側に、第3の切替部440aを配置している。更に、信号変換部は、第1〜第3の切替部414a、430a、440aの接続状態の切り替えを制御する制御部450aを有している。
第1の切替部414aは、乗算器413aの一方の入力を、加算器412aの出力と、信号変換部以外の演算部(以下「他の演算部」という)の出力との間で切り替えるようになっている。
第2の切替部430aは、乗算器413aの他方の入力を、回転子レジスタ420aの出力と、他の演算部の出力との間で切り替えるようになっている。
第3の切替部440aは、乗算器413aの出力先を、信号変換部の接続切替部と、他の演算部との間で切り替えるようになっている。
高速フーリエ変換/逆高速フーリエ変換の演算処理を実施する場合、制御部450aは、バタフライ演算部410aの通常の接続となるように、第1〜第3の切替部414a、430a、440aを制御する。つまり、制御部450aは、バタフライ演算部410aの乗算器413aが、高速フーリエ変換/逆高速フーリエ変換の演算処理に用いられるようにする。
一方、高速フーリエ変換/逆高速フーリエ変換の演算処理を実施しない場合、制御部450aは、上記通常の接続とは逆の接続となるように、第1〜第3の切替部414a、430a、440aを制御する。つまり、制御部450aは、バタフライ演算部410aの乗算器413aが、例えば、時間領域フィルタ131aの乗算器311a、321a(図7参照)として機能するように、第1〜第3の切替部414a、430a、440aを制御する。
以上で、信号変換部の各バタフライ演算部の乗算器と、時間領域フィルタ131aの乗算器311a、321aとの共用を実現するための構成についての説明を終える。
次に、信号変換部の第1および第2のレジスタ群202、206と、時間領域フィルタ131aのフィルタ演算部310aのレジスタ312aとの共用を実現するための構成について説明する。
図9は、レジスタ周辺の構成の第1の例を示すブロック図である。
図9において、レジスタ群配置部500aは、レジスタ入力側切替部群510a、レジスタ群520a、レジスタ出力側切替部群530a、および制御部540aを有する。レジスタ群520aは、実施の形態1で説明した信号変換部200の第1および第2のレジスタ群202、206(図3参照)に対応している。
図9において、レジスタ入力側切替部群510aは、レジスタ群520aの2M個のレジスタ521aの入力側に1対1で配置された、2M個のレジスタ入力側切替部511aを有する。レジスタ出力側切替部群530aは、レジスタ群520aの個々のレジスタ521aの出力側に1対1で配置された、2M個のレジスタ出力側切替部531aを有する。
レジスタ入力側切替部511aの1つは、対応するレジスタ521aの入力を、信号変換部200(図3参照)と、判定部108(図6参照)との間で切り替えるようになっている。そして、他のレジスタ入力側切替部511aは、対応するレジスタ521aの入力を、信号変換部200(図3参照)と、対応するレジスタ521aの隣のレジスタ521aの出力との間で切り替える。
レジスタ出力側切替部531aは、対応するレジスタ521aの出力先を、信号変換部200(図3参照)と、対応するレジスタ521aの隣のレジスタ521aの入力側(レジスタ入力側切替部511aの入力側)との間で切り替える。
高速フーリエ変換/逆高速フーリエ変換の演算処理を実施する場合、制御部540aは、レジスタ群520aの通常の接続となる様に、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。すなわち、制御部540aは、レジスタ群520aが、高速フーリエ変換/逆高速フーリエ変換の演算処理に用いられる。
一方、時間領域フィルタ131aの演算処理を実施する場合、制御部540aは、上記通常の接続とは逆の接続となるように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。具体的には、制御部540aは、隣り合うレジスタ521a間が接続され、レジスタ群520a全体がシフトレジスタとして機能するようにする。制御部540aは、レジスタ群520aが、時間領域フィルタ131aのフィルタ演算部310aのレジスタ312a(図7参照)として機能するように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。
以上で、信号変換部の第1および第2のレジスタ群202、206と、時間領域フィルタ131aのフィルタ演算部310aのレジスタ312aとの共用を実現するための構成についての説明を終える。
次に、信号変換部の第1および第2のレジスタ群202、206と、時間領域フィルタ131aの第2の係数更新部320aのレジスタ324aとの共用を実現するための構成について説明する。
図10は、レジスタ周辺の構成の第2の例を示すブロック図であり、図9に対応するものである。図9と同一部分には同一符号を付し、これについての説明を省略する。
図10において、各レジスタ入力側切替部511aは、対応するレジスタ521aの入力を、信号変換部200(図3参照)と、時間領域フィルタ131aの第2の係数更新部320aの加算器323a(図7参照)との間で切り替える。
レジスタ出力側切替部531aは、対応するレジスタ521aの出力先を、信号変換部200(図3参照)と、第2の係数更新部320aの加算器323aおよびフィルタ演算部310aの乗算器311a(図7参照)との間で切り替える。
高速フーリエ変換/逆高速フーリエ変換の演算処理を実施する場合、制御部550aは、上述の通常の接続となるように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。
一方、時間領域フィルタ131aの演算処理を実施する場合、制御部550aは、上記通常の接続とは逆の接続となるように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。制御部550aは、レジスタ群520aが、時間領域フィルタ131aの第2の係数更新部320aのレジスタ324a(図7参照)として機能するように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。
以上で、信号変換部の第1および第2のレジスタ群202、206と、時間領域フィルタ131aの第2の係数更新部320aのレジスタ324aとの共用を実現するための構成についての説明を終える。
なお、第2の係数更新部320aのレジスタ324aは、過去の係数値を保持しておく必要がある。このため、本実施の形態のように、信号変換部のレジスタと第2の係数更新部320aのレジスタ324aとを共用にする場合は、切替え前にレジスタのデータをメモリに蓄積しておき、切替え後に再度メモリからデータを読み出す必要がある。
この場合、図11に示すように、レジスタ入力側切替部511aは、対応するレジスタ521aの入力側に、更に、過去の係数値を保持する係数値メモリのメモリ読出部(いずれも図示せず)の出力側に切り替えて接続するようになっている。また、レジスタ出力側切替部531aは、対応するレジスタ521aの出力側を、更に、係数値メモリのメモリ書込部(図示せず)に切り替えて接続するようになっている。そして、制御部560aは、上述の制御部550aと同様の制御を行う。更に、制御部560aは、時間領域フィルタ131aの演算処理において、係数値メモリに対して係数値の読み出しおよび書き込みが行われるように、レジスタ入力側切替部群510aおよびレジスタ出力側切替部群530aを制御する。
以上説明した構成により、適応等化器100aは、回路規模の増大を抑えた状態で、受信性能の向上を図ることができる。
なお、時間領域でのフィードバックの頻度(時間領域フィルタ131aの係数更新の頻度)は、ブロックサイズ毎に一度の割合とすることもできる。これは、周波数領域でのフィードバックの頻度(図6の第1の係数更新部120aの係数更新の頻度)と同じである。この場合、時間領域フィルタ131aの第2の係数更新部320aは、不要となる。
図12は、適応等化器100aの構成の第2の例を示すブロック図であり、図6に対応するものである。図6と同一部分には、同一符号を付し、これについての説明を省略する。
図12に示す適応等化器100aは、時間領域フィルタ131aにおいて、図7で説明した第2の係数更新部320aを有していない。図12に示す適応等化器100aは、第2の係数更新部320aに代えて、第4のFFT部141a、第4の乗算器142a、第3のIFFT部143a、第5の乗算器144a、第3の加算器145a、および第2の遅延部146aを有する。
第4のFFT部141aは、判定部108の出力(判定後のフィードバック信号)に対して高速フーリエ変換(周波数領域への変換)を行い、得られた信号を出力する。
第4の乗算器142aは、第2のFFT部111の出力と第4のFFT部141aの出力とを乗算し、得られた信号を出力する。
第3のIFFT部143aは、第4の乗算器142aの出力(判定値との誤差成分)に対して逆高速フーリエ変換(時間領域への変換)を行い、得られた信号を出力する。
第5の乗算器144aは、第3のIFFT部143aの出力と係数更新のステップサイズ(μ)とを乗じ、得られた信号を出力する。
第3の加算器145aは、第5の乗算器144aの出力と、後段の第2の遅延部146aの出力とを加算し、得られた信号を出力する。
第2の遅延部146aは、第3の加算器145aの出力を遅延させて、時間領域に変換された適応等化器係数として、時間領域フィルタ131aへ出力する。
すなわち、第3の加算器145aおよび第2の遅延部146aは、第5の乗算器144aの出力を累積する累積部として機能する。
このような構成により、適応等化器100aは、フィードバック部に多数の係数を保有しなくてはならない場合でも、トランスバーサルフィルタに必要な乗算器やレジスタの数を削減することができ、回路規模を低減することができる。
(実施の形態3)
本発明の実施の形態3は、信号変換部のワイドビットメモリを他の装置部のメモリと共用にした例である。
上述のOFDM系復調部(マルチキャリア方式復調部)の場合、復調の基本的な処理に必要とされる高速フーリエ変換演算処理の回数が1回のみであるうえ、適応処理が必要なフィードバック系が無い。このため、OFDM系復調部では、パイプライン的に、同時に複数の回路で演算処理を行うことができ、本発明の信号変換部の構成を用いなくても、実時間処理が可能である。
一方で、OFDM系復調部では、チャネル推定などにおいて、規則的に配置されたスキャッタードパイロット信号などを利用した、比較的複雑なメモリアクセスを必要とする。すなわち、ワードサイズの大きいメモリは、OFDM系復調部に必須のメモリである。
また、OFDM系復調部の受信処理と、ATSC系復調部の受信処理とは、必ずしも同時に行う必要がない。
そこで、OFDM系復調部のメモリを備えた受信装置では、OFDM系復調部に必須のメモリを、適応等化器100のメモリと共用とすることで、適応等化器100の追加による装置全体の回路規模の増大を抑えることが考えられる。
OFDM系復調部は、高速フーリエ変換によって時間領域の信号を周波数領域の信号に変換し、チャネル推定値を基に等化する方式である。したがって、OFDM系復調部は、適応等化器とは構成が大きく異なり、これらに共通する部分は少ない。このため、ATSC系とOFDM系の両方式に対応可能な回路を実現する際には、従来では、大きな面積が必要であり、コストの増大が避けられなかった。
この点、本実施の形態に係る適応等化器100を採用した受信装置は、メモリを共用とすることにより、ATSC系とOFDM系の両方式に対応可能な回路の回路規模をより小さくすることが可能となる。
ただし、このようなメモリの共用を実現するためには、ATSC用にはワイドビットメモリの複数サンプルに一括でアクセスし、OFDM用には1サンプル毎にアクセスすることが必要である。そこで、このようなアクセス方式の切り替えが可能な構成について説明する。
図13は、本実施の形態に係るメモリ周辺の構成の第1の例を示すブロック図である。
図13に示すように、本実施の形態に係る適応等化器(図示せず)は、アドレス変換部620b、シリアル/パラレル変換部630b、パラレル/シリアル変換部640b、およびATSC/OFDM切替部650bを有する。これらは、ワイドビットメモリ610bのデータ入出力部である。
ワイドビットメモリ610bは、実施の形態1で説明した第1のワイドビットメモリ201および第2のワイドビットメモリ207(図3参照)に対応している。ワイドビットメモリ610bは、読み出しモード/書き込みモードを指定する信号、アドレス信号、およびデータ信号が入力されると、これらに従ってデータの読み出し/書き込みを行う。
アドレス変換部620bは、ATSC用の動作を行うATSCモードのとき、アドレス信号を、変換せずにそのままワイドビットメモリ610bへ入力する。
また、アドレス変換部620bは、OFDM用の動作を行うOFDMモードのとき、アドレス信号をLog(M)ビットだけ右にシフトし、上位ビットのみをワイドビットメモリ610bへ入力する。そして、アドレス変換部620bは、右シフトによって切り捨てられたビットを、シリアル/パラレル変換部630bおよびパラレル/シリアル変換部640bへ入力する。すなわち、シリアル/パラレル変換部630bおよびパラレル/シリアル変換部640bは、Mサンプル分まとめて保持されているデータのどの位置に相当するかを指定される。
シリアル/パラレル変換部630bは、ATSCモードのとき、入力データを、変換せずにそのままワイドビットメモリ610bへ入力する。
また、シリアル/パラレル変換部630bは、OFDMモードのとき、ワイドビットメモリ610bのうち、アドレス変換部620bから指定された位置のデータのみを、入力データで上書きする。この際、他の指定されていない位置のデータは、そのまま書き戻す必要がある。このため、シリアル/パラレル変換部630bは、指定されるアドレスのデータを一旦読み出しておき、読み出したMサンプル分のデータのうち指定された位置のデータだけを、入力データで上書きして書き戻す。
パラレル/シリアル変換部640bは、ATSCモードのとき、ワイドビットメモリ610bから出力されるMサンプル分のデータを、変換せずにそのまま出力データとする。
また、パラレル/シリアル変換部640bは、OFDMモードのとき、ワイドビットメモリ610bから出力されるMサンプル分のデータのうち、アドレス変換部620bから指定された位置のデータのみを抽出し、出力データとする。
ATSC/OFDM切替部650bは、アドレス変換部620b、シリアル/パラレル変換部630b、およびパラレル/シリアル変換部640bに対して、ATSCモード/OFDMモードの切り替えを行う。
このような構成により、適応等化器は、ATSC系とOFDM系とでワイドビットメモリを共用化することができる。すなわち、本実施の形態の適応等化器は、OFDM系復調部のメモリを、ATSCの様なシングルキャリア系の復調にも活用することで、マルチモードに対応する小型な復調部を実現することができる。
なお、図13に示す構成は、ワイドビットメモリ610bへのアクセス方法が、ランダムである場合にも連続である場合にも対応可能な構成となっている。
一方で、メモリへのアクセス方法が連続に限定されている場合には、図14に示すように、シリアル/パラレル変換の頻度を低減できる構成が可能である。
図14に示すように、本実施の形態に係る適応等化器(図示せず)は、ワイドビットメモリ610bのデータ入出力部として、更に、Mカウンタ660bを有する。
この構成では、アドレス変換部620bは、上述の右シフトによって切り捨てられたビットを、Mカウンタ660bに出力する。
Mカウンタ660bは、入力されるビット(切り捨てられたビット)がゼロのタイミングで、カウントを開始する。そして、Mカウンタ660bは、カウント値がMになる毎に、そのタイミングを示す信号を、シリアル/パラレル変換部630bおよびパラレル/シリアル変換部640bへ入力する。
シリアル/パラレル変換部630bは、連続する入力データを並列化し、Mカウンタ660bからの信号入力タイミングに基づいて(つまり、Mサンプル毎に1回)、並列化したデータをワイドビットメモリ610bに書き込む。
パラレル/シリアル変換部640bは、同様に、Mカウンタ660bからの信号入力タイミングに基づいて(つまり、Mサンプル毎に1回)、ワイドビットメモリ610bにアクセスしてデータを読み出す。そして、パラレル/シリアル変換部640bは、出力データとして、読み出したデータを、1サンプルずつ連続的に出力する。
このような構成では、ワイドビットメモリ610bへのアクセス回数を抑えることができ、消費電力の低減に寄与できる。
なお、適応等化器は、図13に示す構成と図14に示す構成とを組み合わせた構成を有してもよい。そして、適応等化器は、ワイドビットメモリ610bへのアクセス方法がランダムであるか連続であるかに応じて、データ入出力部の構成を切り替える制御部を更に有してもよい。
(実施の形態4)
本発明の実施の形態4は、メモリ−ロジック間及びメモリ−メモリ間を接続する配線の総本数の増大を抑えた例である。
前述の通り、実施の形態1では、複数の系統に分離して並列演算することで、1ブロック毎に実行しなくてはならないFFT及びIFFTの演算回数を削減することができる(図2参照)。その結果、実施の形態1では、FFT及びIFFTに対して許容される処理時間の条件が緩和される。
一方、並列演算の実現には、ロジック回路のみでなく、メモリも複数系等分用意する必要があり、回路規模が増大する。この際、メモリ−ロジック間及びメモリ−メモリ間の配線は、複雑化し、配線に必要な領域が増大してしまう。特に、図12に示すような構成では、配線の複雑化が顕著である。したがって、図12に示すような構成では、面積の増大に加え、所望の動作速度を得ることが困難となる場合がある。また、例えば、FPGAでは、配線の絶対数が限定されており、配線不能となる場合がある。
本実施の形態では、配線の複雑化を極力低減するようにしたものである。図15は、本実施の形態に係る適応等化器1500の構成を示すブロック図である。
図15において、適応等化器1500は、図1の適応等化器100と比較して、第2の遅延部1501を追加する。なお、図15において、図1と同一構成である部分については同一符号を付して、その説明を省略する。
第2の遅延部1501は、第1のFFT部103から入力された信号を、1ブロックサイズ分遅延させて第1の乗算器105に出力する。
図15に示した適応等化器1500の構成において、第1のFFT部103の出力は、第1の乗算器105及び複素共役部104に入力される。複素共役部104の出力は、第2の乗算器112に入力される。第1の乗算器105における演算では、受信信号とフィルタ係数とを乗ずる。第1の乗算器105がいわゆる等化処理の本線系で行われるのに対し、第2の乗算器112の演算は、受信信号と誤差とを乗じ、フィルタ係数の更新成分を導出するものである。
ここで、フィルタ係数の更新成分を導出するには、誤差を生じさせていたタイミングの受信信号と誤差とを乗ずる必要がある。したがって、係数更新の際の第1の遅延部118における遅延(1ブロック分必要)を考慮すると、図15に示すように、第1のFFT部103の後段に第2の遅延部1501を設けて、入力信号を1ブロック分遅延させておく必要がある。
図16は、本実施の形態における信号変換部1600の構成を示すブロック図である。
図16の信号変換部1600は、図3の信号変換部200と比較して、第1のワイドビットメモリ201及び第2のワイドビットメモリ207の代わりに、アドレス空間が2倍のワイドビットシンプル・デュアルポートメモリ1601を有する。なお、図16において、図3と同一構成である部分については、同一符号を付して、その説明を省略する。
ワイドビットシンプル・デュアルポートメモリ1601は、2Mサンプル分の信号に対して、読み(Read)と書き(Write)とを、異なるアドレスに対して同時に行うことができる。一般的な完全デュアルポートメモリは、読み(Read)と読み(Read)、または書き(Write)と書き(Write)も、異なるアドレスに対して同時に行うことができる。これに対して、シンプル・デュアルポートメモリは、読み(Read)と書き(Write)のみしか同時に行うことができない。ただし、シンプル・デュアルポートメモリは、一般的な完全デュアルポートメモリよりも小さい面積で実現される。
図17は、シングルポートメモリを用いる適応等化器1700の回路構成の要部を示すブロック図である。図17は、図2に示すように、2系統のFFT及びIFFTにより並列的に処理する場合において、シングルポートメモリを用いる場合を示す。
シングルポートメモリを用いる場合の適応等化器1700は、判定部108と、誤差抽出部109と、第1の加算器117と、第1のメモリ1701と、第2のメモリ1702と、第3のメモリ1703と、第4のメモリ1704と、第5のメモリ1705と、第1の選択部1706と、第1のデータ変換部1707と、FFT/IFFT演算部1708と、第2のデータ変換部1709と、切替部1710と、第2の選択部1711と、第6のメモリ1712と、第7のメモリ1713と、FFT演算部1714とを主に有している。なお、図17において、図15と同一構成である部分については、同一符号を付して、その説明を省略する。
第1のメモリ1701は、FFTまたはIFFTにおける各ステージの演算結果および最終演算結果を保存する。
第2のメモリ1702は、FFTまたはIFFTにおける各ステージの演算結果および最終演算結果を保存する。
第3のメモリ1703は、FFT結果、IFFT結果または乗算結果を保存する。
第4のメモリ1704は、フィルタ係数を保存する。
第5のメモリ1705は、フィルタ係数を保存する。
第1の選択部1706は、第1のメモリ1701、第3のメモリ1703、または第5のメモリ1705を選択して、データの読み出しまたは書き込みを行う。
第1のデータ変換部1707は、FFT結果と時定数との乗算処理、あるいは、複素共役化等を行う。
FFT/IFFT演算部1708は、FFT演算、IFFT演算または乗算を行う。
第2のデータ変換部1709は、FFT結果と時定数との乗算処理、あるいは、複素共役化等を行う。
切替部1710は、第1の加算器117から入力された加算結果の第1の選択部1706への出力と第2の選択部1711への出力とを切り替える。
第2の選択部1711は、第2のメモリ1702または第4のメモリ1704を選択して、データの読み出しまたは書き込みを行う。
第6のメモリ1712は、FFT結果またはIFFT結果を保存する。
第7のメモリ1713は、FFT結果またはIFFT結果を保存する。
FFT演算部1714は、FFT演算を行う。
ブロック間連結部102(図15参照)で行う処理に対応する処理は、図17における第1のメモリ1701に入力信号を書込み、これを所望のタイミングで読み出すことで実現される。ブロック間連結された信号は、FFT/IFFT演算部1708においてFFTされる。FFT/IFFT演算部1708の演算は、第1のFFT部103で行う演算に対応する。例えば、1024ポイントのFFTを行う場合は、データが第1のメモリ1701と第2のメモリ1702との間を5往復する。そして、FFTした結果は、第1のメモリ1701に保存される。第6のメモリ1712または第7のメモリ1713には、FFT演算部1714において実施したFFTの結果が保存されている。FFT演算部1714の演算は、第2のFFT部111で行う演算に対応する。第2の乗算器112(図15参照)で行う演算は、第6のメモリ1712または第7のメモリ1713に保存されているFFT結果と、第1のメモリ1701に保存されているFFT結果を複素共役化したものとを乗算する演算に対応する。第2の乗算器112で行う乗算に対応する乗算は、FFT/IFFT演算部1708において実施される。この乗算結果は、第3のメモリ1703に保存される。ここで、FFT/IFFT演算部1708は、FFT及びIFFT以外の乗算において、バタフライ演算部の乗算器を共用できる構成になっている。図17において、複素共役化は、演算処理機能の関係を示す図15では複素共役部104が行い、演算回路構成を示す図17ではデータ変換部1707が行っている。なお、第1のメモリ1701に保存されているデータは、後述の処理で使用するため、保持したままにしておく必要がある。
第2のゼロ挿入部114で行う処理に対応する処理は、第2のデータ変換部1709で実施される。FFT/IFFT演算部1708は、第3のメモリ1703に保存された乗算結果のFFTを実施する。第3のメモリ1703に保存された乗算結果は、第3のFFT部115における乗算結果に対応する。第3のFFT部115におけるFFTの実施に伴って、データは、第3のメモリ1703と第1のメモリ1701との間を5往復する。そして、FFTした結果は、第3のメモリ1703に上書き保存される。
第3のメモリ1703に保存されたFFT結果は、第2のデータ変換部1709において、更新された時定数μを乗ぜられる。ここで、時定数μを乗ずる演算は、回路規模削減のためにビットシフト等の簡易的な処理で十分である。したがって、時定数μを乗ずる演算は、第2のデータ変換部1709において実施される。時定数μが乗じられたデータは、過去のフィルタ係数と加算される。ここで、例えば、過去のフィルタ係数は、第4のメモリ1704に保存されている。時定数μが乗じられたデータは、第1の加算器117において、第4のメモリ1704に保存されているフィルタ係数と加算される。この加算結果は、切替部1710によりブロック毎に切り替えられ、第4のメモリ1704と逆側の第5のメモリ1705にフィルタ係数として保存される。第5のメモリ1705に保存されたフィルタ係数は、第1のメモリ1701に保存された演算結果(既に実施したFFT/IFFT演算部1708における演算結果)と乗ぜられる。そして、この乗算結果は、第3のメモリ1703に上書き保存される。
第3のメモリ1703に保存された乗算結果は、IFFTされる。このIFFTの演算は、第1のIFFT部106(図15参照)で行う演算に対応する。また、このIFFTの演算は、FFT/IFFT演算部1708において、FFT演算の設定をIFFT演算の設定に代えることで実施される。FFT演算部をIFFT演算として活用するには、メモリアクセスのアドレス制御順序をFFTと逆にすれば良い。このIFFTに伴って、データは、第3のメモリ1703と第2のメモリ1702との間を5往復する。第1のIFFT103における演算結果は、第3のメモリ1703に上書き保存され、等化した結果として出力される。また、第1のIFFT103における演算結果は、判定部108における判定及び誤差抽出部109における誤差の抽出を実施するために、シンボル単位で第3のメモリ1703から出力される。抽出された誤差は、FFT演算部1714の系統の第6のメモリ1712に保存される。FFT演算部1714は、第6のメモリ1712と第7のメモリ1713との間でデータを往復させて、演算を実施する。FFT演算部1714の演算は、第2のFFT部111で行う演算に対応する。この演算結果は、第6のメモリ1712または第7のメモリ1713に保存される。FFT演算部1714における上記の演算は、図2に示されるように、FFT/IFFT演算部1708における演算(第1のFFT103で行う演算に対応する演算)と同じタイミングで、並列に行うことが可能である。
図18は、本実施の形態に係る適応等化器1500の回路構成の要部を示すブロック図である。図18は、図16に示すワイドビットシンプル・デュアルポートメモリ1601を用いた場合を示す。なお、図18は、本実施の形態に係る適応等化器1500を実現する回路構成(メモリ及び演算回路等の接続関係)を説明するものである。
図18に示す適応等化器1500は、判定部108と、誤差抽出部109と、第1の加算器117と、第1のメモリ1801と、データ変換部1802と、第1の選択部1803と、FFT/IFFT演算部1804と、第2の選択部1805と、S/P部1806と、第2のメモリ1807と、FFT演算部1808とを主に有している。なお、図18において、図15と同一構成である部分については、同一符号を付して、その説明を省略する。
第1のメモリ1801は、FFT演算結果、IFFT演算結果またはフィルタ係数を保存する。
データ変換部1802は、FFT演算結果と時定数との乗算処理、あるいは、複素共役化等を行う。
第1の選択部1803は、データ変換部1802から入力されたデータと、第2のメモリ1807から読み出されたデータとの何れか一方を選択してFFT/IFFT演算部1804に出力する。
FFT/IFFT演算部1804は、FFT演算、IFFT演算または乗算を行う。
第2の選択部1805は、FFT/IFFT演算部1804から入力されたFFT演算結果、または、第1の加算器117から入力された加算結果を選択して第1のメモリ1801に出力する。
S/P部1806は、第1の選択部1803から入力されたデータをシリアルデータ形式からパラレルデータ形式に変換して第1の加算器117に出力する。
第2のメモリ1807は、FFT結果またはIFFT結果を保存する。
FFT演算部1808は、FFT演算またはIFFT演算を行う。
図17と図18とを比較すると、図18の構成は、図17の構成に比べて、メモリの個数が削減され(1つのメモリ当たりのアドレス空間は増大)、配線の集中が緩和されている。
具体的には、図17に示す適応等化器1700では、受信信号をFFTした結果とフィルタ係数をFFTした結果とを、別々のメモリバンクに保存されるようにアドレスを割り当てれば、両者を同時に読み出すことが可能となる。しかしながら、適応等化器1700では、受信信号をFFTした結果とフィルタ係数をFFTした結果とを、別々のメモリバンクに格納することにより以下の課題が生じる。即ち、適応等化器1700では、回転子用メモリの拡張アドレス空間に対して、フィルタ係数をFFTした結果をコピーするか、またはフィルタ係数をFFTした結果を保存しているメモリバンクの出力を、乗算器413aに接続する。このとき、メモリバンクの出力は、選択部430aを介して、乗算部413aに接続される。このように、図17に示す適応等化器1700では、メモリ−メモリ間またはメモリ−ロジック間を接続すると配線領域が増大してしまう。
一方、本実施の形態では、ワイドビットシンプル・デュアルポートメモリ1601(図16参照)のアドレス空間を拡大する。そして、本実施の形態では、ワイドビットシンプル・デュアルポートメモリ1601におけるFFT演算用、及びIFFT演算用のアドレス空間とは異なるアドレス空間に、フィルタ係数をFFTした更新結果を保存している。これにより、本実施の形態は、同一のメモリバンクとの接続のみとなり、配線領域の増大を防ぐことができる。
また、本実施の形態では、第1のFFT部103における演算の結果を1ブロック分遅延させるための信号を、ワイドビットシンプル・デュアルポートメモリ1601のアドレス空間を2倍よりもさらに拡大したアドレス空間に保存する。
さらに、本実施の形態では、FFT及びIFFTにおけるバタフライ演算で用いる乗算器と第1の乗算器105とを共用することを想定し、ワイドビットシンプル・デュアルポートメモリ1601を用いる。
図19は、本実施の形態に係る適応等化器1500の回路構成の変形例の要部を示すブロック図である。図19では、ワイドビットシンプル・デュアルポートメモリ1601a、1601bを用い、メモリアクセス回数を半分にする。
図19の構成では、回転子用ワイドビットメモリ1902及び回転子用レジスタ群1903を追加した。また、図19の構成では、図5と比較して、第1のワイドビットメモリ201及び第2のワイドビットメモリ207の代わりに、アドレス空間が2倍のワイドビットシンプル・デュアルポートメモリ1601a、1601bを有する。
なお、図19において、図5と同一構成である部分には、同一符号を付して、その説明を省略する。また、回転子用ワイドビットメモリ1902は、回転子用ワイドビットメモリ208と同一構成であり、回転子用レジスタ群1903は回転子用レジスタ群209と同一構成であるので、その説明を省略する。また、ワイドビットシンプル・デュアルポートメモリ1601a、1601bは、ワイドビットシンプル・デュアルポートメモリ1601と同一構成であるので、その説明を省略する。
フィルタ係数をFFTしたデータ、及び1ブロック前の受信信号をFFTしたデータ等を保存するメモリ構成は、ワイドビットシンプル・デュアルポートメモリ1601a、1601bのアドレス空間を2倍よりも拡張しておくと好適である。
図20は、シングルポートメモリを用いる場合の適応等化器のメモリ周辺の構成を示すブロック図である。
図20より、シングルポートメモリを用いる適応等化器は、第3の乗算器116と、第1の加算器117と、FFT結果を蓄積しているFFT結果シングルポートメモリ2001と、第1の切替部2002と、フィルタ係数蓄積用の第1のシングルポートメモリ2003と、フィルタ係数蓄積用の第2のシングルポートメモリ2004と、第2の切替部2005とから主に構成されている。なお、図20において、図15と同一構成である部分には、同一符号を付して、その説明を省略する。
FFT結果シングルポートメモリ2001は、例えば、図3の第2のワイドビットメモリ207などに対応する。FFT結果シングルポートメモリ2001は、入力されたFFT結果を保存する。
第1の切替部2002は、第1の加算器117から入力された加算結果を、第1のシングルポートメモリ2003へ出力するか、または第2のシングルポートメモリ2004へ出力する。
第1のシングルポートメモリ2003は、第1の切替部2002から入力されたFFT結果を保存する。
第2のシングルポートメモリ2004は、第1の切替部2002から入力されたFFT結果を保存する。
第2の切替部2005は、第1のシングルポートメモリ2003に保存されているFFT結果と、第2のシングルポートメモリ2004に保存されているFFT結果とを、選択して第1の加算器117に出力する。
FFT結果シングルポートメモリ2001は、例えば、図3の第2のワイドビットメモリ207等に対応する。FFT結果シングルポートメモリ2001には、フィルタ係数更新分のFFT結果が蓄積される。FFT結果シングルポートメモリ2001に蓄積されているFFT結果は、係数更新の際に読み出される。第3の乗算器116では、FFT結果シングルポートメモリ2001に蓄積されているFFT結果に対して、更新された時定数μが乗ぜられる。そして、第1の加算器117では、過去のフィルタ係数のFFT結果が蓄積されている第1のシングルポートメモリ2003、または第2のシングルポートメモリ2004からの出力と、第3の乗算器116における乗算結果とが加算される。この加算結果は、第1のシングルポートメモリ2003と第2のシングルポートメモリ2004とのうち、読出したシングルポートメモリバンクと逆側のメモリバンクに書き込まれる。
第1の切替部2002及び第2の切替部2005における、第1のシングルポートメモリ2003と第2のシングルポートメモリ2004との切替えは、ブロック単位で行われる。シングルポートメモリは、読み出しと書き込みとが同時にできないため、読み出したクロックサイクルの後に書き込みのクロックサイクル分だけ待たねばならず、その間、次のアドレスの読出しができない。このため、シングルポートメモリの場合、一つのメモリバンクだけでは、サイクル数が2倍必要となってしまう。したがって、処理サイクル数の制約が厳しい場合には、第1のシングルポートメモリ2003と第2のシングルポートメモリ2004との2つのメモリバンクを構成しなくてはならない。即ち、シングルポートメモリで適応等化器を構成する場合には、フィルタ係数の更新サイクル数を節約するため、第1のシングルポートメモリ2003及び第2のシングルポートメモリ2004の複数のメモリを用意する必要がある。
図21は、本実施の形態に係る適応等化器1500のメモリの周辺の構成を示すブロック図である。
図21において、適応等化器1500は、第3の乗算器116と、第1の加算器117と、FFT結果を蓄積するFFT結果シングルポートメモリ2101と、フィルタ係数蓄積用のワイドビットシンプル・デュアルポートメモリ2102とを主に有する。なお、図21において、図15と同一構成である部分には、同一符号を付して、その説明を省略する。
FFT結果シングルポートメモリ2101は、入力されたFFT結果を保存する。
ワイドビットシンプル・デュアルポートメモリ2102は、第1の加算器117から入力された加算結果を保存する。
本実施の形態のように、ワイドビットシンプル・デュアルポートメモリ1601を用いる場合には、ワイドビットシンプル・デュアルポートメモリ2102のような一つのメモリバンクのみでよい。ただし、ワイドビットシンプル・デュアルポートメモリ2102では、アドレス空間が2倍必要となる。また、ワイドビットシンプル・デュアルポートメモリ2102では、上位アドレスから読出して下位アドレスに書き込む場合と、下位アドレスから読出して上位アドレスに書き込む場合とを、1ブロック毎に切替える。
ワイドビットシンプル・デュアルポートメモリ2102には、第1の加算器117における加算結果であるフィルタ係数更新分のFFT結果が保存される。ワイドビットシンプル・デュアルポートメモリ2102に保存されているFFT結果は、フィルタ係数の更新の際に読み出される。第3の乗算器116では、FFT結果シングルポートメモリ2101に保存されているFFT結果に対して、更新された時定数μが乗ぜられる。そして、第1の加算器117では、過去のフィルタ係数のFFT結果が保存されているワイドビットシンプル・デュアルポートメモリ2102からの出力と、第3の乗算器116における乗算結果とが加算される。この加算結果は、ワイドビットシンプル・デュアルポートメモリ2102に書き込まれる。
本実施の形態では、ワイドビットシンプル・デュアルポートメモリ1601のアドレス空間、またはワイドビットシンプル・デュアルポートメモリ1601a、1601bのアドレス空間を拡張する。これにより、本実施の形態では、図21に示す構成を実現することができるため、シングルポートメモリで構成する場合のような新たな配線の必要はない。また、図19の場合では、ワイドビットシンプル・デュアルポートメモリ1601a側にフィルタ係数更新分のFFT結果を蓄積し、ワイドビットシンプル・デュアルポートメモリ1601b側に過去のフィルタ係数のFFT結果を蓄積できる。この結果、本実施の形態では、蓄積されたFFT結果とフィルタ係数更新分とを同時に読出して、加算演算などを行った後に、ワイドビットシンプル・デュアルポートメモリ1601bに書き込むことができる。さらに、本実施の形態では、同時に、ワイドビットシンプル・デュアルポートメモリ1601aと1601bとの両方から、次のアドレスの読み出しを行うことができるため、サイクル数の増大をすることが無い。
ここで、本実施の形態では、フィルタ係数更新分のFFT結果及び過去のフィルタ係数のFFT結果の全てを、一方のワイドビットシンプル・デュアルポートメモリに蓄積するのではない。本実施の形態では、フィルタ係数更新分のFFT結果及び過去のフィルタ係数のFFT結果を、2つのワイドビットシンプルデュアルポートメモリに半分ずつ分けて蓄積する。FFT結果の総数を保存するためには、(1024/M)×2個分のアドレス空間が必要である。したがって、実際には、フィルタ係数更新分のFFT結果及び過去のフィルタ係数のFFT結果は、2つのワイドビットシンプル・デュアルポートメモリ1601a、1601bに分けて保存されることとなる。
また、本実施の形態では、ワイドビットシンプル・デュアルポートメモリ1601aとワイドビットシンプル・デュアルポートメモリ1601bとにおける、上位側アドレスと下位側アドレスとを逆転するように配置する。これにより、本実施の形態では、フィルタ係数更新データと過去のフィルタ係数データとの読出しを同時に行うことができる。
例えば、過去のフィルタ係数のFFT結果は、上位側アドレスに対応するデータをワイドビットシンプル・デュアルポートメモリ1601aに保存する。また、過去のフィルタ係数のFFT結果の下位側アドレスに対応するデータは、ワイドビットシンプル・デュアルポートメモリ1601bに保存する。一方、フィルタ係数更新部のFFT結果の下位アドレス側に対応するデータは、ワイドビットシンプル・デュアルポートメモリ1601aに保存する。また、フィルタ係数更新部のFFT結果の上位側アドレスに対応するデータは、ワイドビットシンプル・デュアルポートメモリ1601bに保存する。これにより、下位アドレス側のフィルタ係数の更新では、更新されるフィルタ係数をワイドビットシンプル・デュアルポートメモリ1601aから読み出すことができる。同時に、過去のフィルタ係数は、ワイドビットシンプル・デュアルポートメモリ1601bから読み出すことができる。上位アドレス側についても同様に、更新されるフィルタ係数は、ワイドビットシンプル・デュアルポートメモリ1601bから読み出すことができる。同時に、過去のフィルタ係数は、ワイドビットシンプル・デュアルポートメモリ1601aから読み出すことができる。
図22は、本実施の形態に係る適応等化器1500の回路構成のさらなる変形例の要部を示すブロック図である。なお、図22において、図18と同一構成である部分には、同一符号を付して、その説明を省略する。
また、図22において、メモリ1801a、1801bは、メモリバンク数が2倍になっている以外は第1のメモリ1801と同一構成を有している。データ変換部1802a、1802bは、データ変換部1802と同一構成を有している。選択部1803a、1803bは、第1の選択部1803と同一構成を有している。選択部1805a、1805bは、第2の選択部1805と同一構成を有している。メモリ1807a、1807bは、メモリバンク数は2倍になっている以外は第2のメモリ1807と同一構成を有している。上記より、これらの構成の説明を省略する。
切替部2201は、第1の加算器117における加算結果の選択部1805aへの出力と選択部1805bへの出力とを切り替える。
選択部2202は、メモリ1801aに保存されているデータとメモリ1801bに保存されているデータとの何れか一方を選択して、判定部108に出力するとともに外部に出力する。
図22では、シンプル・デュアルポートメモリを用いて、メモリアクセス回数を半分に低減する。図18と図22とを比較すると、メモリバンク数は2倍になっているものの、メモリアクセスのクロック速度は、FFT演算のバタフライ演算で必要となるクロック速度と同じでよく、低消費電力化が期待できる。
このように、本実施の形態では、2Mサンプル分の信号の読み出しと書き込みとを、異なるアドレスに対して同時に行うことができるワイドビットシンプル・デュアルポートメモリを1つだけ設ける。これにより、本実施の形態は、メモリ−ロジック間及びメモリ−メモリ間を接続する配線の総本数の増大を抑制することができる。
なお、信号変換部の回路の共用の態様は、以上説明した各実施の形態の例に限定されるものではない。例えば、適応等化器は、第1〜第3の乗算器と、時間領域フィルタの乗算器とを、共用とする構成であってもよい。
本発明に係る適応等化器は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、高速フーリエ変換および逆高速フーリエ変換の少なくとも1つを行う信号変換部を有し、前記信号変換部は、2M(Mは自然数)サンプル分の信号を読み書きすることができるメモリと、前記メモリにアクセス可能な2M個のレジスタと、M個のバタフライ演算部と、前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有する。
本発明に係る適応等化器は、前記構成において、前記信号変換部は、前記メモリと前記2M個のレジスタとの組を2組有し、前記切替制御部は、高速フーリエ変換/逆高速フーリエ変換のステージごとに、前記メモリの役割が、出力用メモリと入力用メモリとの間で切り替わるように、一方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態、および、他方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える。
本発明に係る適応等化器は、前記構成において、高速フーリエ変換を行う前記信号変換部としての第1の信号変換部と、前記第1の信号変換部により高速フーリエ変換が行われた信号に対して逆高速フーリエ変換を行う前記信号変換部としての第2の信号変換部と、を有し、前記第1の信号変換部は、高速フーリエ変換におけるビットリバースの並べ替えを実施せず、前記第2の信号変換部は、逆高速フーリエ変換におけるビットリバースの並べ替えを実施しない。
本発明に係る適応等化器は、前記構成において、前記信号変換部は、高速フーリエ変換/逆高速フーリエ変換の各ステージにおける回転子を格納した、Mサンプル分の信号を読み書きすることができる回転子用メモリと、前記回転子用メモリにアクセス可能であって、前記回転子を取得して前記M個のバタフライ演算部へ渡すM個の回転子用レジスタと、を更に有する。
本発明に係る適応等化器は、前記構成において、前記時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する蓄積部と、前回蓄積されたブロックと最新のブロックとを連結するブロック間連結部と、前記ブロック間連結部の出力に対して高速フーリエ変換を行う前記信号変換部としての第1の高速フーリエ変換部と、前記第1の高速フーリエ変換部の出力と周波数領域に変換された適応等化器係数とを乗じる第1の乗算器と、前記第1の乗算器の出力に対して逆高速フーリエ変換を行う前記信号変換部としての第1の逆高速フーリエ変換部と、前記第1の逆高速フーリエ変換部の出力から最新の信号系列ブロックを抽出するブロック抽出部と、前記第1の逆高速フーリエ変換部の出力から理想信号点との誤差を抽出する誤差抽出部と、抽出された前記誤差の系列のうち、所望のタップ係数以外の箇所をゼロにする第1のゼロ挿入部と、前記第2のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号変換部としての第2の高速フーリエ変換部と、前記第1の高速フーリエ変換部の出力の複素共役と前記第2の高速フーリエ変換部の出力とを乗じる第2の乗算器と、前記第2の乗算器の乗算結果に対して逆高速フーリエ変換を行う前記信号処理部としての第2の逆高速フーリエ変換部と、前記第2の逆高速フーリエ変換部の出力のうち、所望のタップ係数以外の箇所をゼロにするゼロ挿入部と、前記第2のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号処理部としての第3の高速フーリエ変換部と、前記第3の高速フーリエ変換部の出力と所定の係数とを乗じる第3の乗算器と、前記第3の乗算器の出力を累積する累積部と、を有する。
本発明に係る適応等化器は、前記構成において、前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、前記第1〜第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記時間領域フィルタ部の畳込み演算用乗算器と共用となっている。
本発明に係る適応等化器は、前記構成において、前記第1〜第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記第1〜第3の乗算器の少なくとも1つと共用となっている。
本発明に係る適応等化器は、前記構成において、前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、前記第1〜第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記レジスタの少なくとも1つが、前記時間領域フィルタ部のレジスタと共用となっている。
本発明に係る適応等化器は、前記構成において、マルチキャリア方式復調部を備えた受信装置に設けられ、前記メモリは、前記マルチキャリア方式復調部のメモリと共用となっている。
本発明に係る適応等化器は、前記構成において、アドレス変換部、シリアル/パラレル変換部、およびパラレル/シリアル変換部を含み、前記メモリの信号の入出力を制御する入出力部と、前記メモリへのアクセス方法がランダムであるか連続であるかに応じて、前記入出力部の構成を切り替える制御部と、を更に有する。
本発明に係る適応等化器は、前記構成において、前記入出力部は、前記メモリへのアクセス方法がランダムである場合の書き込みモードにおいて、書き込みを行う前に前記メモリから2Mサンプル分のデータを読み出し、データの上書きを前記メモリの所定の位置に対してのみ行う。
本発明に係る適応等化器は、前記構成において、前記信号変換部は、前記2Mサンプル分の信号の読み込みと書き込みとを各々異なるアドレスに対して同時に実施可能な1つの前記メモリを有する。
2011年10月17日出願の特願2011−227922の日本出願に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。
本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器として有用である。特に、本発明は、ATSCなどで採用されている、多値VSB(Vestigial Sideband:残留側波帯)変調に対応する受信装置の適応等化器に好適である。また、本発明は、無線伝送の適応等化器以外にも、多数のタップ数が必要とされる、音声エコーキャンセラ、ノイズキャンセラーなどの各種デジタル適応等化器に好適である。
100、100a 適応等化器
101 蓄積部
102 ブロック間連結部
103 第1のFFT部
104 複素共役部
105 第1の乗算器
106 第1のIFFT部
107 ブロック抽出部
108 判定部
109 誤差抽出部
110 第1のゼロ挿入部
111 第2のFFT部
112 第2の乗算器
113 第2のIFFT部
114 第2のゼロ挿入部
115 第3のFFT部
116 第3の乗算器
117 第1の加算器
118 第1の遅延部
120、120a 第1の係数更新部
131a 時間領域フィルタ
132a 第2の加算器
141a 第4のFFT部
142a 第4の乗算器
143a 第3のIFFT部
144a 第5の乗算器
145a 第3の加算器
146a 第2の遅延部
200 信号変換部
201 第1のワイドビットメモリ
201a、201b、207a、207b ワイドビットメモリ
202 第1のレジスタ群
202a、202b、206a、206b レジスタ群
203 第1の接続切替部
204 バタフライ演算部群
205 第2の接続切替部
206 第2のレジスタ群
207 第2のワイドビットメモリ
208 回転子用ワイドビットメモリ
209 回転子用レジスタ群
310a フィルタ演算部
311a、321a、413a 乗算器
312a、521a レジスタ
313a、323a、411a、412a 加算器
320a 第2の係数更新部
322a ステップサイズ係数乗算器
324a レジスタ
410a バタフライ演算部
414a 第1の切替部
420a 回転子レジスタ
430a 第2の切替部
440a 第3の切替部
450a、540a、550a、560a 制御部
500a レジスタ群配置部
510a レジスタ入力側切替部群
511a レジスタ入力側切替部
520a レジスタ群
530a レジスタ出力側切替部群
531a レジスタ出力側切替部
610b ワイドビットメモリ
620b アドレス変換部
630b シリアル/パラレル変換部
640b パラレル/シリアル変換部
650b ATSC/OFDM切替部
660b Mカウンタ

Claims (12)

  1. 時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、
    高速フーリエ変換および逆高速フーリエ変換の少なくとも1つを行う信号変換部を有し、
    前記信号変換部は、
    2M(Mは自然数)サンプル分の信号を読み書きすることができるメモリと、
    前記メモリにアクセス可能な2M個のレジスタと、
    M個のバタフライ演算部と、
    前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有する、
    適応等化器。
  2. 前記信号変換部は、
    前記メモリと前記2M個のレジスタとの組を2組有し、
    前記切替制御部は、
    高速フーリエ変換/逆高速フーリエ変換のステージごとに、前記メモリの役割が、出力用メモリと入力用メモリとの間で切り替わるように、一方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態、および、他方の組の前記2M個のレジスタと前記M個のバタフライ演算部との間の接続状態を切り替える、
    請求項1記載の適応等化器。
  3. 高速フーリエ変換を行う前記信号変換部としての第1の信号変換部と、前記第1の信号変換部により高速フーリエ変換が行われた信号に対して逆高速フーリエ変換を行う前記信号変換部としての第2の信号変換部と、を有し、
    前記第1の信号変換部は、
    高速フーリエ変換におけるビットリバースの並べ替えを実施せず、
    前記第2の信号変換部は、
    逆高速フーリエ変換におけるビットリバースの並べ替えを実施しない、
    請求項2記載の適応等化器。
  4. 前記信号変換部は、
    高速フーリエ変換/逆高速フーリエ変換の各ステージにおける回転子を格納した、Mサンプル分の信号を読み書きすることができる回転子用メモリと、
    前記回転子用メモリにアクセス可能であって、前記回転子を取得して前記M個のバタフライ演算部へ渡すM個の回転子用レジスタと、を更に有する、
    請求項1記載の適応等化器。
  5. 前記時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する蓄積部と、
    前回蓄積されたブロックと最新のブロックとを連結するブロック間連結部と
    前記ブロック間連結部の出力に対して高速フーリエ変換を行う前記信号変換部としての第1の高速フーリエ変換部と、
    前記第1の高速フーリエ変換部の出力と周波数領域に変換された適応等化器係数とを乗じる第1の乗算器と、
    前記第1の乗算器の出力に対して逆高速フーリエ変換を行う前記信号変換部としての第1の逆高速フーリエ変換部と、
    前記第1の逆高速フーリエ変換部の出力から最新の信号系列ブロックを抽出するブロック抽出部と、
    前記第1の逆高速フーリエ変換部の出力から理想信号点との誤差を抽出する誤差抽出部と、
    抽出された前記誤差の系列のうち、所望のタップ係数以外の箇所をゼロにする第1のゼロ挿入部と、
    前記第2のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号変換部としての第2の高速フーリエ変換部と、
    前記第1の高速フーリエ変換部の出力の複素共役と前記第2の高速フーリエ変換部の出力とを乗じる第2の乗算器と、
    前記第2の乗算器の乗算結果に対して逆高速フーリエ変換を行う前記信号処理部としての第2の逆高速フーリエ変換部と、
    前記第2の逆高速フーリエ変換部の出力のうち、所望のタップ係数以外の箇所をゼロにするゼロ挿入部と、
    前記第2のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号処理部としての第3の高速フーリエ変換部と、
    前記第3の高速フーリエ変換部の出力と所定の係数とを乗じる第3の乗算器と、
    前記第3の乗算器の出力を累積する累積部と、を有する、
    請求項1記載の適応等化器。
  6. 前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
    前記第1〜第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記時間領域フィルタ部の畳込み演算用乗算器と共用となっている、
    請求項5記載の適応等化器。
  7. 前記第1〜第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも1つが、前記第1〜第3の乗算器の少なくとも1つと共用となっている、
    請求項5記載の適応等化器。
  8. 前記第1の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
    前記第1〜第3の高速フーリエ変換部および前記第1および第2の逆高速フーリエ変換部の前記レジスタの少なくとも1つが、前記時間領域フィルタ部のレジスタと共用となっている、
    請求項5記載の適応等化器。
  9. マルチキャリア方式復調部を備えた受信装置に設けられ、
    前記メモリは、
    前記マルチキャリア方式復調部のメモリと共用となっている、
    請求項1記載の適応等化器。
  10. アドレス変換部、シリアル/パラレル変換部、およびパラレル/シリアル変換部を含み、前記メモリの信号の入出力を制御する入出力部と、
    前記メモリへのアクセス方法がランダムであるか連続であるかに応じて、前記入出力部の構成を切り替える制御部と、を更に有する、
    請求項9記載の適応等化器。
  11. 前記入出力部は、
    前記メモリへのアクセス方法がランダムである場合の書き込みモードにおいて、書き込みを行う前に前記メモリから2Mサンプル分のデータを読み出し、データの上書きを前記メモリの所定の位置に対してのみ行う、
    請求項9記載の適応等化器。
  12. 前記信号変換部は、
    前記2Mサンプル分の信号の読み込みと書き込みとを各々異なるアドレスに対して同時に実施可能な1つの前記メモリを有する、
    請求項1記載の適応等化器。
JP2013539499A 2011-10-17 2012-06-29 適応等化器 Expired - Fee Related JP5945831B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011227922 2011-10-17
JP2011227922 2011-10-17
PCT/JP2012/004252 WO2013057856A1 (ja) 2011-10-17 2012-06-29 適応等化器

Publications (2)

Publication Number Publication Date
JPWO2013057856A1 true JPWO2013057856A1 (ja) 2015-04-02
JP5945831B2 JP5945831B2 (ja) 2016-07-05

Family

ID=48140528

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013539499A Expired - Fee Related JP5945831B2 (ja) 2011-10-17 2012-06-29 適応等化器
JP2013539498A Expired - Fee Related JP5984122B2 (ja) 2011-10-17 2012-06-29 適応等化器

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013539498A Expired - Fee Related JP5984122B2 (ja) 2011-10-17 2012-06-29 適応等化器

Country Status (6)

Country Link
US (3) US9191253B2 (ja)
EP (1) EP2733622A4 (ja)
JP (2) JP5945831B2 (ja)
KR (2) KR20140092292A (ja)
CN (2) CN103733192B (ja)
WO (2) WO2013057856A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140092292A (ko) * 2011-10-17 2014-07-23 파나소닉 주식회사 적응 등화기
GB2515755A (en) * 2013-07-01 2015-01-07 Ibm Method and apparatus for performing a FFT computation
US9952648B2 (en) 2013-09-24 2018-04-24 Nec Corporation Digital filtering device, digital filtering method, and storage media storing program
US9977676B2 (en) * 2013-11-15 2018-05-22 Qualcomm Incorporated Vector processing engines (VPEs) employing reordering circuitry in data flow paths between execution units and vector data memory to provide in-flight reordering of output vector data stored to vector data memory, and related vector processor systems and methods
KR101630115B1 (ko) 2015-02-11 2016-06-13 한양대학교 산학협력단 등화기 제어 방법 및 시스템
US10404284B1 (en) * 2015-07-21 2019-09-03 L-3 Communications Corp. Parallel-to-parallel conversion and reordering of a block of data elements
EP3883129A1 (en) 2015-07-28 2021-09-22 Rambus Inc. Burst-tolerant decision feedback equalization
CN105610749B (zh) * 2015-12-28 2018-09-14 中国电子科技集团公司第五十四研究所 一种基于相位选择的快速同步自适应均衡解调装置
WO2017183563A1 (ja) 2016-04-19 2017-10-26 日本電気株式会社 デジタルフィルタ装置、デジタルフィルタ処理方法およびプログラム記録媒体
JP6786948B2 (ja) * 2016-08-12 2020-11-18 富士通株式会社 演算処理装置及び演算処理装置の制御方法
CN106953818B (zh) * 2017-02-10 2020-10-20 张家港康得新光电材料有限公司 均衡器设置装置
CN115842740A (zh) * 2021-08-13 2023-03-24 华为技术有限公司 均衡器的调整方法、调整装置和接收机
CN116455708B (zh) * 2023-06-13 2023-08-25 成都星联芯通科技有限公司 信号畸变补偿方法、装置、设备及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0863969A (ja) * 1994-08-19 1996-03-08 Toshiba Corp 半導体記憶装置
JP2002314498A (ja) * 2001-04-12 2002-10-25 Mitsubishi Electric Corp 通信装置および通信方法
JP2004530365A (ja) * 2001-04-23 2004-09-30 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 周波数領域・時間領域ハイブリッド型等化器
WO2007060879A1 (ja) * 2005-11-25 2007-05-31 Matsushita Electric Industrial Co., Ltd. 高速フーリエ変換回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883852A (en) 1998-02-23 1999-03-16 Dynachip Corporation Configurable SRAM for field programmable gate array
US6912258B2 (en) 2000-07-07 2005-06-28 Koninklijke Philips Electtronics N.V. Frequency-domain equalizer for terrestrial digital TV reception
US6856649B2 (en) * 2001-03-30 2005-02-15 Koninklijke Philips Electronics N.V. Initialization scheme for a hybrid frequency-time domain equalizer
KR100836050B1 (ko) * 2001-05-23 2008-06-09 엘지전자 주식회사 고속 푸리에 변환 연산 장치
US6944244B2 (en) * 2001-09-18 2005-09-13 Thomson Licensing S.A. Mechanism for OFDM equalizer tap initialization using an adaptive algorithm
US20040059766A1 (en) * 2002-09-23 2004-03-25 Yeou-Min Yeh Pipelined low complexity FFT/IFFT processor
KR100483462B1 (ko) * 2002-11-25 2005-04-14 삼성전자주식회사 고속 푸리에 변환 장치와, 이를 이용한 고속 푸리에 변환 방법 및 이를 갖는 직교 주파수 분할 다중 변조 방식의 수신장치
JP4303548B2 (ja) * 2003-09-22 2009-07-29 富士通株式会社 準固定回路
US7251186B1 (en) 2004-06-07 2007-07-31 Virage Logic Corporation Multi-port memory utilizing an array of single-port memory cells
CN1845539B (zh) * 2005-04-08 2010-12-29 上海奇普科技有限公司 一种具有重叠结构的时域自适应均衡器
TWI298448B (en) * 2005-05-05 2008-07-01 Ind Tech Res Inst Memory-based fast fourier transformer (fft)
FR2895605A1 (fr) * 2005-12-22 2007-06-29 Thomson Licensing Sas Procede de reception d'un signal a porteuses multiples, procede d'emission, recepteur et emetteur correspondants
CN100585583C (zh) * 2007-12-19 2010-01-27 沖电气(新加坡)技术中心 3780点离散傅利叶变换处理器
US8331422B2 (en) * 2008-02-28 2012-12-11 Magellan Systems Japan, Inc. Method and apparatus for acquisition, tracking, and transfer using sub-microsecond time transfer using weak GPS/GNSS signals
US8271569B2 (en) 2008-06-17 2012-09-18 Freescale Semiconductor, Inc. Techniques for performing discrete fourier transforms on radix-2 platforms
KR20140092292A (ko) * 2011-10-17 2014-07-23 파나소닉 주식회사 적응 등화기

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0863969A (ja) * 1994-08-19 1996-03-08 Toshiba Corp 半導体記憶装置
JP2002314498A (ja) * 2001-04-12 2002-10-25 Mitsubishi Electric Corp 通信装置および通信方法
JP2004530365A (ja) * 2001-04-23 2004-09-30 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 周波数領域・時間領域ハイブリッド型等化器
WO2007060879A1 (ja) * 2005-11-25 2007-05-31 Matsushita Electric Industrial Co., Ltd. 高速フーリエ変換回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6016000623; John J. SHYNK: 'Frequency-Domain and Multirate Adaptive Filtering' IEEE Signal Processing Magazine vol. 9, no. 1, 199201, pages 14-37, IEEE *

Also Published As

Publication number Publication date
US20150341192A1 (en) 2015-11-26
CN103748576B (zh) 2017-04-05
JP5945831B2 (ja) 2016-07-05
KR20140092292A (ko) 2014-07-23
CN103733192A (zh) 2014-04-16
US9154347B2 (en) 2015-10-06
US9191253B2 (en) 2015-11-17
EP2733622A1 (en) 2014-05-21
US20140192855A1 (en) 2014-07-10
WO2013057855A1 (ja) 2013-04-25
CN103733192B (zh) 2016-06-29
KR20140092293A (ko) 2014-07-23
CN103748576A (zh) 2014-04-23
EP2733622A4 (en) 2015-06-24
US20140192856A1 (en) 2014-07-10
WO2013057856A1 (ja) 2013-04-25
JPWO2013057855A1 (ja) 2015-04-02
JP5984122B2 (ja) 2016-09-06

Similar Documents

Publication Publication Date Title
JP5945831B2 (ja) 適応等化器
EP1665594A2 (en) Combined inverse fast fourier transform and guard interval processing for efficient implementation of ofdm based systems
JP2008533873A (ja) 高速フーリエ変換トゥイドル乗算
JP2008537655A (ja) Ofdmシステムでの高速フーリエ変換処理
US20090187616A1 (en) Method for Representing Complex Numbers in a Communication System
CN100558020C (zh) 副载波重定位和保护间隔插入的多载波传输系统及方法
KR20090127462A (ko) Fft/ifft 연산코어
KR101229648B1 (ko) 순환 급속 푸리에 변환
KR100720949B1 (ko) 직교 주파수 분할 다중화 시스템에서의 고속 푸리에 변환프로세서 및 그 변환 방법
US20120166507A1 (en) Method and apparatus of performing fast fourier transform
US8484273B1 (en) Processing system and method for transform
KR100576520B1 (ko) 반복 연산 기법을 이용한 가변 고속 푸리에 변환프로세서
US8977885B1 (en) Programmable logic device data rate booster for digital signal processing
WO2015052598A1 (en) Multi-branch down converting fractional rate change filter
CN107454030B (zh) 一种电力线宽带载波半并行发射机及其实现方法
JP5131346B2 (ja) 無線通信装置
US20030023779A1 (en) Symbol window correlative operation circuit and address generation circuit therefor
US8711921B1 (en) System and method for multi-threaded MIMO OFDM channel equalizer
Camarda et al. Towards a reconfigurable FFT: application to digital communication systems
Gay-Bellile et al. A reconfigurable superimposed 2D-mesh array for channel equalization
Raj et al. A HIGH SPEED FFT/IFFT PROCESSOR FOR MIMO OFDM SYSTEMS
KR20040074282A (ko) 직교 주파수 다중 변조 송수신기의 중간주파 변조를이용한 보간기

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160112

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160512

R151 Written notification of patent or utility model registration

Ref document number: 5945831

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees