JP2007148623A - 高速フーリエ変換回路 - Google Patents
高速フーリエ変換回路 Download PDFInfo
- Publication number
- JP2007148623A JP2007148623A JP2005340148A JP2005340148A JP2007148623A JP 2007148623 A JP2007148623 A JP 2007148623A JP 2005340148 A JP2005340148 A JP 2005340148A JP 2005340148 A JP2005340148 A JP 2005340148A JP 2007148623 A JP2007148623 A JP 2007148623A
- Authority
- JP
- Japan
- Prior art keywords
- fourier transform
- fast fourier
- butterfly
- buffer
- digital signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/141—Discrete Fourier transforms
- G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/26—Systems using multi-frequency codes
- H04L27/2601—Multicarrier modulation systems
- H04L27/2647—Arrangements specific to the receiver only
- H04L27/2649—Demodulators
- H04L27/265—Fourier transform demodulators, e.g. fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators
- H04L27/26522—Fourier transform demodulators, e.g. fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators using partial FFTs
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Data Mining & Analysis (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Discrete Mathematics (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Algebra (AREA)
- Computer Networks & Wireless Communication (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Complex Calculations (AREA)
Abstract
【解決手段】FFT回路100は、2つの並列した2M−1個のデジタル信号に対して(M−1)段のFFT処理を行う第1のFFT処理部110と、2N個のデジタル信号に対して(N−M+1)段のFFT処理を行う第2のFFT処理部120と、2M個のデジタル信号に対して1段のFFT処理を行う第3のFFT処理部130とを有する。第1のFFT処理部110の出力信号を第2のFFT処理部120と第3のFFT処理部130とでFFT処理することにより、2Nポイントと2MポイントのFFT処理を同時に行う。
【選択図】図1
Description
図1は、本発明の実施の形態1に係る高速フーリエ変換回路の構成を示すブロック図である。
f1(2、n)=f1(1、n)+W1(1、n)×f1(1、n+1)…(式1)
f1(2、n+1)=f1(1、n)−W1(1、n)×f1(1、n+1)…(式2)
f2(2、n)=f2(1、n)+W2(1、n)×f2(1、n+1)…(式3)
f2(2、n+1)=f2(1、n)−W2(1、n)×f2(1、n+1)…(式4)
W1(1、n)=exp(−j2πk1(1、n)/2N) …(式5)
また、係数W2(1、n)は、次の(式6)で表される。
W2(1、n)=exp(−j2πk2(1、n)/2M) …(式6)
f1(M、n)
=f1(M−1、n)+W1(M−1、n)×f1(M−1、n+2M−2)…(式7)
f1(M、n+2M−2)
=f1(M−1、n)−W1(M−1、n)×f1(M−1、n+2M−2)…(式8)
タル信号は、次の(式9)および(式10)で表される。
f2(M、n)
=f2(M−1、n)+W2(M−1、n)×f2(M−1、n+2M−2)…(式9)
f2(M、n+2M−2)
=f2(M−1、n)−W2(M−1、n)×f2(M−1、n+2M−2)…(式10)
W1(M−1、n)=exp(−j2πk1(M−1、n)/2N) …(式11)
また、係数W2(M−1、n)は、次の(式12)で表される。
W2(M−1、n)=exp(−j2πk2(M−1、n)/2M) …(式12)
f1(N+1、n)
=f1(N、n)+W1(N、n)×f1(N、n+2N−1) …(式13)
f1(N+1、n+2N−1)
=f1(N、n)−W1(N、n)×f1(N、n+2N−1) …(式14)
W1(N、n)=exp(−j2πk1(N、n)/2N) …(式15)
W1(N、n)
=exp(−j2π/2N×(0、1、…、2N−2、2N−1)) …(式16)
f2(M+1、n)
=f2(M、n)+W2(M、n)×f2(M、n+2M−1) …(式17)
f2(M+1、n+2M−1)
=f2(M、n)−W2(M、n)×f2(M、n+2M−1) …(式18)
W2(M、n)=exp(−j2πk2(M、n)/2M) …(式19)
W2(M、n)
=exp(−j2π/2M×(0、1、…、2M−2、2M−1)) …(式20)
図7は、本発明の実施の形態2に係る高速フーリエ変換回路の構成を示すブロック図である。なお、図7の高速フーリエ変換回路(FFT回路)200は、図1に示すFFT回路100と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。
図10は、本発明の実施の形態3に係る通信装置の構成を示すブロック図である。なお、ここでは、実施の形態1のFFT回路100を通信装置に適用した場合について説明する。
110 第1のFFT処理部
111、211 第1のバッファ
112、114、121、131、171、181、212、214 データ蓄積部
115、122、132、172、182、215 バタフライ演算部
113、213 第2のバッファ
120、120a、120b 第2のFFT処理部
130、130a 第3のFFT処理部
140、140a 係数蓄積部
150、150a 制御部
191、192、216 スイッチ
300 通信回路
310、312 アンテナ
320、322 受信部
330、332 ベースバンド信号処理部
Claims (11)
- 2N(Nは自然数)個のデジタル信号を蓄積し、各ビットの並び順を逆転させたビットリバーサルの位置に並び替えたデジタル信号を出力する第1のバッファと、
2M(Mは自然数、但し、M≦N)個のデジタル信号を蓄積し、ビットリバーサルの位置に並び替えたデジタル信号を出力する第2のバッファと、
前記第1のバッファから出力されたデジタル信号に対して、2M−1個ずつ(M−1)段の第1のバタフライ演算処理と、前記第2のバッファから出力されたデジタル信号に対して、2M−1個ずつ(M−1)段の第2のバタフライ演算処理とを行う第1の高速フーリエ変換処理部と、
前記第1のバタフライ演算処理後のデジタル信号に対して、2N個ずつ(N−M+1)段のバタフライ演算処理を行う第2の高速フーリエ変換処理部と、
前記第2のバタフライ演算処理後のデジタル信号に対して、2M個ずつ1段のバタフライ演算処理を行う第3の高速フーリエ変換処理部と、
を有する高速フーリエ変換回路。 - 前記第1の高速フーリエ変換処理部は、
前記第1のバタフライ演算処理および前記第2のバタフライ演算処理に使用する係数を共用する、
請求項1記載の高速フーリエ変換回路。 - 2N(Nは自然数)個のデジタル信号を蓄積し、各ビットの並び順を逆転させたビットリバーサルの位置に並び替えたデジタル信号を出力する第1のバッファと、
2M(Mは自然数、但し、M≦N)個のデジタル信号を蓄積し、ビットリバーサルの位置に並び替えたデジタル信号を出力する第2のバッファと、
前記第1のバッファから出力されたデジタル信号に対して、2M−1個ずつ(M−1)段の第1のバタフライ演算処理と、前記第2のバッファから出力されたデジタル信号に対して、2M−1個ずつ(M−1)段の第2のバタフライ演算処理とを行う第1の高速フーリエ変換処理部と、
前記第1のバタフライ演算処理後のデジタル信号に対して、2M個ずつ1段の第3のバタフライ演算処理と、前記第2のバタフライ演算処理後のデジタル信号に対して、2M個ずつ1段の第4のバタフライ演算処理とを行う第2の高速フーリエ変換処理部と、
前記第3のバタフライ演算処理後のデジタル信号に対して、2N個ずつ(N−M)段のバタフライ演算処理を行う第3の高速フーリエ変換処理部と、
を有する高速フーリエ変換回路。 - 前記第1の高速フーリエ変換処理部は、
前記第1のバタフライ演算処理および前記第2のバタフライ演算処理に使用する係数を共用し、
前記第2の高速フーリエ変換処理部は、
前記第3のバタフライ演算処理および前記第4のバタフライ演算処理に使用する係数を共用する、
請求項3記載の高速フーリエ変換回路。 - 前記第1の高速フーリエ変換処理部および前記第2の高速フーリエ変換処理部で行われるバタフライ演算処理は、パイプライン型である、請求項1記載の高速フーリエ変換回路。
- 前記第2の高速フーリエ変換処理部で行われるバタフライ演算処理は、メモリベース型である、請求項1記載の高速フーリエ変換回路。
- 前記第1の高速フーリエ変換処理部および前記第3の高速フーリエ変換処理部で行われるバタフライ演算処理は、パイプライン型である、請求項3記載の高速フーリエ変換回路。
- 前記第3の高速フーリエ変換処理部で行われるバタフライ演算処理は、メモリベース型である、請求項3記載の高速フーリエ変換回路。
- 前記第1の高速フーリエ変換処理部は、
前記第1のバタフライ演算処理および前記第2のバタフライ演算処理に供給するバッファ出力を切り替えるスイッチを有し、
前記スイッチを切り替えて、前記第1のバッファおよび前記第2のバッファのいずれか一方のバッファから出力されたデジタル信号に対して、前記第1のバタフライ演算処理および前記第2のバタフライ演算処理を行うことにより、2M個ずつ(M−1)段のバタフライ演算処理を行う、
請求項1または請求項3記載の高速フーリエ変換回路。 - 2N(Nは自然数)個のデジタル信号を蓄積し、各ビットの並び順を逆転させたビットリバーサルの位置に並び替えたデジタル信号を出力する第1のバッファと、
2N−1個のデジタル信号を蓄積し、ビットリバーサルの位置に並び替えたデジタル信号を出力する第2のバッファと、
前記第1のバッファの後段側に接続され、21個から2N個のデジタル信号を蓄積するN個のデータ蓄積部と、
前記第2のバッファの後段側に接続され、21個から2N−1個のデジタル信号を蓄積する(N−1)個のデータ蓄積部と、
前記N個のデータ蓄積部に蓄積されたデジタル信号に対して、1段目からN段目のバタフライ演算処理と、前記(N−1)個のデータ蓄積部に蓄積されたデジタル信号に対して、1段目から(N−1)段目のバタフライ演算処理とを行うN個のバタフライ演算部と、
前記第1のバッファまたは前記第2のバッファならびに前記N個のバタフライ演算部から入力したデジタル信号の出力先を切り替えるN個のスイッチと、を有し、
前記N個のスイッチは、それぞれ、
入力したデジタル信号を設定に応じて次段のデータ蓄積部または次段のスイッチに出力する、
高速フーリエ変換回路。 - 請求項1から請求項10のいずれかに記載の高速フーリエ変換回路を有する通信装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005340148A JP4698394B2 (ja) | 2005-11-25 | 2005-11-25 | 高速フーリエ変換回路 |
CNA2006800440560A CN101317172A (zh) | 2005-11-25 | 2006-11-16 | 快速傅立叶变换电路 |
US12/094,966 US8145694B2 (en) | 2005-11-25 | 2006-11-16 | Fast Fourier transformation circuit |
PCT/JP2006/322885 WO2007060879A1 (ja) | 2005-11-25 | 2006-11-16 | 高速フーリエ変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005340148A JP4698394B2 (ja) | 2005-11-25 | 2005-11-25 | 高速フーリエ変換回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007148623A true JP2007148623A (ja) | 2007-06-14 |
JP2007148623A5 JP2007148623A5 (ja) | 2008-07-24 |
JP4698394B2 JP4698394B2 (ja) | 2011-06-08 |
Family
ID=38067110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005340148A Expired - Fee Related JP4698394B2 (ja) | 2005-11-25 | 2005-11-25 | 高速フーリエ変換回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8145694B2 (ja) |
JP (1) | JP4698394B2 (ja) |
CN (1) | CN101317172A (ja) |
WO (1) | WO2007060879A1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009519637A (ja) * | 2005-12-14 | 2009-05-14 | テレフオンアクチーボラゲット エル エム エリクソン(パブル) | 円高速フーリエ変換 |
KR100918118B1 (ko) * | 2007-12-17 | 2009-09-22 | 한국전자통신연구원 | 이산 푸리에 변환 장치 및 방법 |
KR20140092292A (ko) * | 2011-10-17 | 2014-07-23 | 파나소닉 주식회사 | 적응 등화기 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100113041A1 (en) * | 2008-10-31 | 2010-05-06 | Maik Bienas | Method of signalling system information, method of receiving system information, radio base station and radio communication terminal |
CN101800720B (zh) * | 2009-02-09 | 2012-09-19 | 财团法人工业技术研究院 | 快速傅里叶转换处理器 |
CN101937423B (zh) * | 2009-07-01 | 2012-06-13 | 中兴通讯股份有限公司 | 一种流水式fft/ifft的处理系统 |
CN101794275B (zh) * | 2010-03-22 | 2012-04-25 | 华为技术有限公司 | 快速傅立叶变换运算的设备 |
CN102929837B (zh) * | 2012-09-18 | 2015-06-17 | 西安电子科技大学 | 基于fpga的高速定点fft处理器及其处理方法 |
CN105718424B (zh) * | 2016-01-26 | 2018-11-02 | 北京空间飞行器总体设计部 | 一种并行快速傅立叶变换处理方法 |
JP7086321B2 (ja) * | 2020-04-14 | 2022-06-17 | 三菱電機株式会社 | 周波数解析装置、周波数解析方法、制御回路および記憶媒体 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0619955A (ja) * | 1992-07-03 | 1994-01-28 | Fujitsu Ltd | 可変高速フーリエ変換回路 |
JPH06195368A (ja) * | 1992-12-24 | 1994-07-15 | Fujitsu Ltd | 高速フーリエ変換装置 |
JPH08137832A (ja) * | 1994-11-07 | 1996-05-31 | Fujitsu Ltd | バタフライ演算回路および同回路を用いた高速フーリエ変換装置 |
JP2002117015A (ja) * | 2000-10-06 | 2002-04-19 | Takuro Sato | 高速フーリエ変換回路 |
JP2004186852A (ja) * | 2002-12-02 | 2004-07-02 | Denso Corp | Ofdm受信機 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2950703B2 (ja) * | 1992-04-30 | 1999-09-20 | シャープ株式会社 | 高速フーリエ変換用ディジット反転のためのアドレス発生器及び反転フィールドシーケンス発生器並びにディジット反転シーケンス信号発生方法 |
DE69837299T2 (de) * | 1997-01-22 | 2007-06-28 | Matsushita Electric Industrial Co., Ltd., Kadoma | System und Verfahren zur schnellen Fourier-Transformation |
JP3668356B2 (ja) * | 1997-04-07 | 2005-07-06 | シャープ株式会社 | 高速フーリエ変換演算回路 |
JP2000123000A (ja) | 1998-10-15 | 2000-04-28 | Toshiba Corp | サイズ可変離散フーリエ変換処理装置 |
US7062523B1 (en) * | 2000-08-01 | 2006-06-13 | Analog Devices, Inc. | Method for efficiently computing a fast fourier transform |
JP2002312343A (ja) * | 2001-04-16 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 高速フーリエ変換を実行する方法及びフィルタ装置 |
US6963892B2 (en) * | 2001-12-26 | 2005-11-08 | Tropic Networks Inc. | Real-time method and apparatus for performing a large size fast fourier transform |
US6988117B2 (en) * | 2001-12-28 | 2006-01-17 | Ceva D.S.P. Ltd. | Bit-reversed indexing in a modified harvard DSP architecture |
US7653676B2 (en) * | 2006-05-05 | 2010-01-26 | Hitachi, Ltd. | Efficient mapping of FFT to a reconfigurable parallel and pipeline data flow machine |
US7669017B1 (en) * | 2006-09-27 | 2010-02-23 | Xilinx, Inc. | Method of and circuit for buffering data |
-
2005
- 2005-11-25 JP JP2005340148A patent/JP4698394B2/ja not_active Expired - Fee Related
-
2006
- 2006-11-16 US US12/094,966 patent/US8145694B2/en not_active Expired - Fee Related
- 2006-11-16 WO PCT/JP2006/322885 patent/WO2007060879A1/ja active Application Filing
- 2006-11-16 CN CNA2006800440560A patent/CN101317172A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0619955A (ja) * | 1992-07-03 | 1994-01-28 | Fujitsu Ltd | 可変高速フーリエ変換回路 |
JPH06195368A (ja) * | 1992-12-24 | 1994-07-15 | Fujitsu Ltd | 高速フーリエ変換装置 |
JPH08137832A (ja) * | 1994-11-07 | 1996-05-31 | Fujitsu Ltd | バタフライ演算回路および同回路を用いた高速フーリエ変換装置 |
JP2002117015A (ja) * | 2000-10-06 | 2002-04-19 | Takuro Sato | 高速フーリエ変換回路 |
JP2004186852A (ja) * | 2002-12-02 | 2004-07-02 | Denso Corp | Ofdm受信機 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009519637A (ja) * | 2005-12-14 | 2009-05-14 | テレフオンアクチーボラゲット エル エム エリクソン(パブル) | 円高速フーリエ変換 |
KR100918118B1 (ko) * | 2007-12-17 | 2009-09-22 | 한국전자통신연구원 | 이산 푸리에 변환 장치 및 방법 |
KR20140092292A (ko) * | 2011-10-17 | 2014-07-23 | 파나소닉 주식회사 | 적응 등화기 |
KR20140092293A (ko) * | 2011-10-17 | 2014-07-23 | 파나소닉 주식회사 | 적응 등화기 |
Also Published As
Publication number | Publication date |
---|---|
CN101317172A (zh) | 2008-12-03 |
JP4698394B2 (ja) | 2011-06-08 |
US20090150470A1 (en) | 2009-06-11 |
WO2007060879A1 (ja) | 2007-05-31 |
US8145694B2 (en) | 2012-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4698394B2 (ja) | 高速フーリエ変換回路 | |
US20210028921A1 (en) | Method of Operation for a Configurable Number Theoretic Transform (NTT) Butterfly Circuit For Homomorphic Encryption | |
EP1808774A1 (en) | A hierarchical reconfigurable computer architecture | |
EP1897310B1 (en) | Multi-stream fft for mimo-ofdm systems | |
US20070110164A1 (en) | Motion estimation circuit and motion estimation processing element | |
JP6256348B2 (ja) | 高速フーリエ変換回路、高速フーリエ変換処理方法及び高速フーリエ変換処理プログラム | |
CN112134686A (zh) | 一种基于可重构计算的aes硬件实现方法及运行该方法的计算机设备与可读存储介质 | |
JP5601327B2 (ja) | データ並べ替え回路、可変遅延回路、高速フーリエ変換回路、およびデータ並べ替え方法 | |
KR100836624B1 (ko) | 가변 고속 푸리에 변환 장치 및 그 방법 | |
EP0701218B1 (en) | Parallel processor | |
EP2190206B1 (en) | Device for motion search in dynamic image encoding | |
KR20140142927A (ko) | 혼합 기수 파이프라인 fft 프로세서 및 이를 이용한 fft 프로세싱 방법 | |
CN104811738B (zh) | 基于资源共享的低开销多标准8×8一维离散余弦变换电路 | |
JP2003098959A (ja) | 暗号処理装置 | |
JP3065979B2 (ja) | 高速フーリエ変換装置および方法、可変ビットリバース回路、逆高速フーリエ変換装置および方法、並びにofdm受信および送信装置 | |
CN115270057A (zh) | 多模式fft实现设备和方法 | |
US6732131B1 (en) | Discrete cosine transformation apparatus, inverse discrete cosine transformation apparatus, and orthogonal transformation apparatus | |
KR20120109214A (ko) | Ofdm 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법 | |
KR101652899B1 (ko) | 8-병렬 엠디씨 구조를 적용한 고속 푸리에 변환 장치 | |
CN101562744A (zh) | 二维反变换装置 | |
Chandran et al. | NEDA based hybrid architecture for DCT—HWT | |
US11531497B2 (en) | Data scheduling register tree for radix-2 FFT architecture | |
Jinhe et al. | An efficient implementation of fft based on cgra | |
JP2006293693A (ja) | 2次元逆変換装置 | |
WO2009110022A1 (ja) | 無線通信装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080610 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080610 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101116 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110301 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4698394 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |