JP3668356B2

JP3668356B2 - 高速フーリエ変換演算回路

Info

Publication number: JP3668356B2
Application number: JP08799997A
Authority: JP
Inventors: 祐治大井; 武司川辺; 哲也小川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-04-07
Filing date: 1997-04-07
Publication date: 2005-07-06
Anticipated expiration: 2017-04-07
Also published as: JPH10283341A

Description

【０００１】
【発明の属する技術分野】
本発明は、信号処理、データ解析、線形システム等に利用される高速フーリエ変換に係り、特に、入力データ点数Ｎに対して、入力データ点数が減少しても、高速フーリエ変換（以下、ＦＦＴと略称する）が行える高速フーリエ変換演算回路に関するものである。
【０００２】
【従来の技術】
近年のディジタル技術の発展に伴い、地上波テレビ放送が現行のアナログ放送からディジタル放送へ移行しようと準備が行われている。この地上波ディジタルテレビ放送では変調方式としてマルチキャリア直交周波数分割多重変調方式（以下、ＯＦＤＭと略称する）の採用が見込まれている。このＯＦＤＭでは搬送波の変復調に高速フーリエ変換が用いられている。この変調方式で用いられる高速フーリエ変換の高速フーリエ変換点数ＮはＯＦＤＭの搬送波数Ｋに依存する。
【０００３】
この搬送波数Ｋは規格上では１７０５本、６８１７本、と様々であり、また、これらの規格はさらに増える可能性がある。これらの複数の搬送波の本数に対応させるためにはそれぞれ専用の高速フーリエ変換演算回路を用意する必要があった。また、従来存在している複数のデータ点数に対応可能な高速フーリエ変換演算回路は点数Ｎに対してＮ／Ｒ、Ｎ／Ｒ²、（Ｒは基数）…というようにＲのべき乗で分割された点数しか計算できない。
【０００４】
また、異なる基数のバタフライ演算回路を持たせることで、多くの点数に対応した高速フーリエ変換回路も存在するが、この場合に全ての並べ替え回路の構造を変更する必要があり、演算回路の制御が困難になる。したがってＲに関係なく同一の回路で様々な点数に対応することができ、かつ、データ点列の変更に対しての制御が容易な回路は存在していない。
【０００５】
【発明が解決しようとする課題】
前述のように、従来の高速フーリエ変換を行う回路では点数Ｎが決定されると、回路構成も一意に定まってしまう。したがって、入力データの点数が変更になり、減少しても同一の回路で演算を行うことができないという問題点があった。
【０００６】
また、点数を可変にすることのできる高速フーリエ変換演算回路でも点数の変更は基数Ｒのべき乗分の１でしか変更することができない。即ち、点数の変更が基数Ｒに左右されるという問題点があった。
【０００７】
本発明は、上記従来の欠点に鑑み、入力データ点数が減少しても、基数Ｒに左右されることなく変換点数を設定し、同一の回路で変換が行える回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
図１は本発明の原理を説明する図であり、図１（ａ）は基本回路へのデータ入力の概念を示し、図１（ｂ）は本発明の基本回路の構成例を示している。図２は本発明におけるバタフライ演算回路の構成例を示し、図３はデータ並べ替え回路の構成例を示している。上記の問題点は下記の如く構成した高速フーリエ変換回路によって解決される。
【０００９】
（１）処理する高速フーリエ変換（ＦＦＴ）点数Ｎについて、高速フーリエ変換を行う回路であって、バタフライ演算部１、回転因子乗算部３、データ並べ替え回路２からなるＲ入力の基本演算回路１００を１段として、これをＭ個（＝ｌｏｇ_RＮ）（Ｒは基数）直列に並べて高速フーリエ変換が行えるように構成し、バタフライ演算部１では、上記Ｒ入力間で基数Ｒのたすき掛け演算を行い、回転因子乗算部３では、バタフライ演算部２の出力のうちＲ−１個の出力に対して回転因子の乗算を行い、データ並べ替え回路２では、上記入力データＮに対し２段目以降の演算に必要となるデータの組を生成し、さらに、外部からの制御信号により、バタフライ演算部１の基数が変更可能であり、回転因子乗算部３および、データ並べ替え回路２を基数に応じて変更できる基本演算回路１００を１個もしくは複数個備え、そのうち、１個もしくは複数個の基本演算回路１００の基数を変更することで、上記高速フーリエ変換点数Ｎが基数Ｒに関わりなくＮ／２、Ｎ／４、…となっても同一の回路で高速フーリエ変換を行う。
【００１０】
（２）（１）に示した高速フーリエ変換演算回路であり、バタフライ演算の途中経過を出力する信号線を備え、選択回路５により、前記信号線の信号とほかの計算結果が選択できるバタフライ演算部１を備え、外部からの信号により、基数の変更を可能にした。
【００１１】
（３）（１）に示した高速フーリエ変換回路であり、基本演算回路１００におけるデータ並べ替え回路で、入力段に複数の遅延量が可変な遅延素子６，７，８を備え、基数に応じて切り替え状態を変更できるスイッチ回路９を備え、出力段に複数の遅延量が可変の遅延素子６，７，８を備え、外部からの制御信号に基づいて基数が変更に対応することが可能なデータ並べ替え回路を持つ。
【００１２】
（４）（１）に示した高速フーリエ変換演算回路であり、Ｍ段の基本演算回路１００を直列に接続した回路において、前方からＬ段（Ｌ≦Ｍ）を基数が変更可能な基本演算回路とする。
【００１３】
（５）（１）に示した高速フーリエ変換演算回路であり、全ての基本演算回路１００を基数が変更可能な演算回路とし、すべての基本演算回路１００で基数をＲより小さく、同一の値に設定し、請求項３におけるデータ並べ替え回路２において、遅延量を変更できる遅延素子６，８の遅延量を等しくし、外部からの制御信号に基づいてそれぞれ独立した入力データをフーリエ変換し出力することが可能なもの。
【００１５】
以上の構成において更に、処理する高速フーリエ変換（ＦＦＴ）点数Ｎについて、高速フーリエ変換を行う回路であって、バタフライ演算部１、回転因子乗算部３、データ並べ替え回路２からなる基本演算回路１００を複数個並べることで構成する。このうち１個もしくは複数個の基本演算回路１００のバタフライ演算部１を基数が変更可能な回路構成にする。この演算回路に入力データを適切に入力することでＮ点の高速フーリエ変換の結果が得られる。
【００１６】
このとき、１個もしくは複数個のバタフライ演算部１の基数を変更することで、基数Ｒに関係することなくフレキシブルにＮ／２、Ｎ／４、…、２点の高速フーリエ変換が可能となる。さらに、この演算回路を用いることで、これまでに高速フーリエ変換点数ごとに必要となっていた演算回路がただ一つの演算回路でよくなるので、ハードウェアの削減ができる。また、地上波ディジタル放送の種々の伝送パラメータに対応でき、受信システムを瞬時に切り替えることができる。
【００１７】
本発明によると、ハードウェアの大幅な増大なしに複数のデータ点列数に対応した高速フーリエ変換が可能である。また、本発明の構成によると、独立した２つのデータを高速にフーリエ変換できる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。図１〜図３は本発明の原理を説明する図であり、図４〜図１２は本発明の実施の形態を示した図である。図１３は従来の高速フーリエ変換を説明する図であり、図１４〜図１６は本発明の他の実施の形態を示している。
【００１９】
本発明において、高速フーリエ変換（ＦＦＴ）点数Ｎの高速フーリエ変換演算回路は図４に示すように、基本演算回路１００をＭ個（＝ｌｏｇ_RＮ）並べて構成する。各基本演算回路１００はバタフライ演算部１、回転因子演算部３、データ並べ替え回路２から構成される。バタフライ演算部１では、図１３に示すたすき掛け演算を行い、回転因子演算部３では対応する回転因子とデータを乗算し、データ並べ替え回路２では、次段の入力に対応したデータを生成するためにデータの並べ替えを行う。
【００２０】
このような高速フーリエ変換演算回路について入力データ数Ｎが減少した場合、バタフライ演算回路における基数Ｒを変更することで、入力データ数の変更に対応する。この場合における演算の例として基数Ｒが４、高速フーリエ変換点数Ｎ＝６４とする。
【００２１】
６４＝４³であるので、バタフライ演算部１、回転因子乗算部３、データ並べ替え部２からなる基本回路１００を３個直列に並べる。この演算回路の全体の構成を図４に示す。
【００２２】
データ点列数６４の高速フーリエ変換を実行する場合を図５を用いて説明する。入力データＡ₀…Ａ₆₃を図のように１段目の入力としてあたえる。１段目のバタフライ演算部１０で基数４のバタフライ演算が行われデータＢ₀…Ｂ₆₃が出力される。これらのデータを２段目の入力に適するように、データの組を変更する必要がある。これを遅延量４のデータ並べ替え回路１１で実行する。このデータ並べ替え回路１１を経てデータは次段の入力に適したデータの組に変更される。
【００２３】
並べ替えられたデータＢ₀…Ｂ₆₃は２段目のバタフライ演算部１２に入力されて、基数４のバタフライ演算が実行され、データＣ₀…Ｃ₆₃が出力される。前段と同様に、これらのデータはデータ並べ替え回路１３でデータの組が変更され、３段目のバタフライ演算部１４に入力される。３段目のバタフライ演算回路で基数４のバタフライ演算が実行されて、データＤ₀…Ｄ₆₃が出力される。このデータＤ₀…Ｄ₆₃が高速フーリエ変換の結果となる。
【００２４】
次に、この回路を用いてデータ点列数３２の高速フーリエ変換を実行する場合を図６を用いて説明する。入力データＡ₀…Ａ₃₁を図のように１段目の入力としてあたえ、１段目のバタフライ演算部１５の基数を変更し、この演算部で基数２のバタフライ演算を行う。１段目のバタフライ演算部１５の出力データＢ₀…Ｂ₃₁はデータ並べ替え回路１６でデータの組の変更が行われ、次段に入力される。２段目以降は６４点の変換と同様に基数４のバタフライ演算が実行され、得られた結果Ｄ₀…Ｄ₃₁が高速フーリエ変換の結果となる。
【００２５】
同様にデータ点列数１６の高速フーリエ変換を実行する場合は、図７に示すように入力データは１段目のバタフライ演算部１７、データ並べ替え回路１８をスキップする。これ以降の演算回路で基数４のバタフライ演算を行うことで得られるＣ₀…Ｃ₁₆が高速フーリエ変換の結果となっている。
【００２６】
基数の変更や基本演算回路のスキップといった動作はデータ点列数Ｎをさらに増加させたときも同様の効果を示し、図８に示す回路では１６〜１６３８４点の高速フーリエ変換に対応することができる。
【００２７】
次に、基数の変更について図９、図１０を用いて詳細に説明する。この場合、演算の切り替え方法は以下のとおりである。高速フーリエ変換の性質として、データ点列数の大きな高速フーリエ変換は、データ点列数のより小さな高速フーリエ変換を内部に含んでいる。この性質から、基数４のバタフライ演算には基数２のバタフライ演算が含まれていることがわかる。そこで、基数の切り替えが可能な演算回路では、基数４のバタフライ演算の途中で、基数２のバタフライ演算の結果を出力できるようにしておく。
【００２８】
これは図９において、２段に接続された複素加減算器４の１段目の出力を取り出すことで実現される。この出力は２段目の複素加減算器４の入力と選択回路５の入力に接続される。２段目の複素加減算器４で演算された結果は基数４のバタフライ演算の結果となっているので、この基数４のバタフライ演算の結果と、基数２のバタフライ演算の結果を選択回路５で選択することで基数の変更を実現している。
【００２９】
図９は基数が２のときのバタフライ演算部１、回転因子乗算部３の動作を示しており、実線で示した経路を通ってデータが流れていく。また、このときの回転因子は出力Ｂと出力Ｄにのみ乗算されるので、出力Ｃに乗算するための複素乗算器１９は１を乗じるようにしておく。基数が４のときのバタフライ演算部１の動作は図１０に示すようになり、図９と同様に実線部分をデータが流れていく。
【００３０】
次に、基本演算回路のスキップについて説明する。この処理はある段の基本演算回路１００の演算をまったく行わない。また、スキップされる基本演算回路１００は常に前方の段であるので、基本演算回路１００にスキップ用の特別な回路を付加することなく、スキップする段の次段に直接入力すればよいことになる。したがって、高速フーリエ変換演算回路の入力部で複数の段への入力を行えるようにしておき、この入力線を選択することでスキップ処理が容易に行えるようになる。
【００３１】
これより、基本回路の内部には付加回路がないので、回路構成の縮小に役立てることができる。また、本発明においてはスキップする演算回路は常に前方のステージである。こうすることでスキップ処理を施した演算回路以降の演算において変更を加えることなく演算することができる。これは演算の流れ図を示した、図５〜７において最終の２段の演算の順番が同じであるということから容易に理解できる。この性質はデータ点列数が多くなっても同様である。
【００３２】
データ並べ替え回路２の変更方法について図１１、図１２を用いて詳細に説明する。データ並べ替え回路２はバタフライ演算部１の基数Ｒによって変更を加える必要がある。図３に示すのは基数４のときに用いられる構成である。データ並べ替え回路２では、まず、データ点列を入力Ａ、入力Ｂ、入力Ｃ、入力Ｄからそれぞれシリアルに入力する。
【００３３】
入力Ｂ、入力Ｃ、入力Ｄから入力されたそれぞれのデータは、高速フーリエ変換の各基本回路で必要とされるだけ遅延させる。このとき、入力Ｃに接続される遅延素子７の遅延量は入力Ｂに接続される遅延素子６の遅延量の２倍、入力Ｄに接続される遅延素子８の遅延量は遅延素子６の遅延量の３倍である。
【００３４】
遅延させたデータは４個の入力を適切に配分するスイッチング回路９に入力する。スイッチング回路では図１２に示すようにデータの交換を行う。データ交換を行った後、出力Ａ、出力Ｂ、出力Ｃのデータを遅延させ、データ出力のタイミングをあわせ、出力する。このようにして各基本回路で必要となるデータの組になるように並べ替えを行う。また、基数２のバタフライ演算部１に対応する場合の回路のブロック図を図１１に示す。
【００３５】
基数２のバタフライ演算部１に対応したデータ並べ替え回路２の動作は以下のとおりである。データ点列は入力Ａ、入力Ｂ、入力Ｃ、入力Ｄからそれぞれシリアルに入力され、入力Ｂ、入力Ｄから入力されたデータを高速フーリエ変換で必要な数だけ遅延させる。このとき、入力Ｂと入力Ｄに接続される遅延素子６，８の遅延量は等しくなる。
【００３６】
この後、入力Ａと入力Ｂ、入力Ｃと入力Ｄとでデータ交換をスイッチング回路２０，２１で、図１２に示すように必要な部分で行う。データ交換を行った後、出力Ａ、出力Ｃで入力で行った数の遅延を行い、出力のタイミングを調整し、出力する。
【００３７】
本発明ではすべての基本演算回路の基数を変更可能にすることで、２個の高速フーリエ変換を同時に実行することが可能になる。この場合の回路のブロック図を図１４に、データの流れ図を図１５に示す。この演算では、すべての基本演算回路１００で基数を２として演算する。また、この場合のデータ並べ替え回路２は上記に示した基数２のときの動作と同じ動作を示すが、遅延素子６，８における遅延量は上記の場合の平方根をとった数となる。
【００３８】
本発明の高速フーリエ変換回路をマルチキャリア直交周波数分割多重方式（ＯＦＤＭ）の受信機に用いた場合の構成を図１６に示す。この場合、放送波の搬送波数Ｋは放送波からの信号により取り出すことができ、この情報は情報分離回路２２で分離され、高速フーリエ変換回路の制御部２４に送られる。この情報によりＦＦＴの基本回路２３に制御部２４から制御信号が送られ、高速フーリエ変換回路の処理点数が変更される。このようにして、ＯＦＤＭの搬送波数Ｋに対応した高速フーリエ変換点数Ｎ（Ｎ≧Ｋ）に瞬時に変更することが可能になる。
【００３９】
上記実施形態においては、例として基数が４の場合の回路の構成方法について述べてきたが、これは基数Ｒを大きくしても同様の効果が得られ、ハードウェアの削減、高速化など新たな効果が期待できる。
【００４０】
【発明の効果】
以上、説明したように、本発明の高速フーリエ変換演算回路は、処理するデータ点列数Ｎが基数Ｒに関係なくＮ／２、Ｎ／４、…と変更になっても同一の回路で高速フーリエ変換を行えるようにしたものである。この演算回路を用いることで、様々な点数の高速フーリエ変換にただ一つの回路で対応することができるようになったことが、本発明の最大の効果である。これにより、多様な入力数Ｎで高速フーリエ変換処理を必要とする場合に、単一のハードウェアで実現が可能となり、物量の削減等に効果を発揮できる。
【００４１】
請求項１の発明では、様々な点数の高速フーリエ変換にただ１つの回路で対応することができる。請求項２の発明では、これまで複数個必要であったバタフライ演算回路を１個にすることができ、部品点数の削減に効果がある。請求項３の発明では、請求項２と同様にデータ並べ替え回路を１個にすることができ、部品点数の削減に効果がある。請求項４の発明では、後方の演算回路になんら影響を与えないので制御系統が簡略化される。請求項５の発明では、これまで同時に実行するには２個の演算回路が必要であったが、これを１個で行えることから、部品点数の削減、制御系統の簡略化の効果がある。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の原理説明におけるバタフライ演算部のブロック図である。
【図３】本発明の原理説明におけるデータ並べ替え回路のブロック図である。
【図４】本発明の実施の形態の６４点高速フーリエ変換回路のブロック図である。
【図５】本発明の実施の形態の６４点高速フーリエ変換のデータの流れ図である。
【図６】本発明の実施の形態の３２点高速フーリエ変換のデータの流れ図である。
【図７】本発明の実施の形態の１６点高速フーリエ変換のデータの流れ図である。
【図８】本発明の実施の形態の１６〜１６３８４点に対応した高速フーリエ変換演算回路である。
【図９】本発明の実施の形態の基数が２の時の動作である。
【図１０】本発明の実施の形態の基数が４の時の動作である。
【図１１】本発明の実施の形態の基数が２の時のデータ並べ替え回路の動作ブロック図である。
【図１２】本発明の実施の形態の３２点高速フーリエ変換におけるデータ並べ替え回路の動作説明図である。
【図１３】従来の高速フーリエ変換を説明する図である。
【図１４】本発明の他の実施の形態のすべての基本演算回路を変更可能にしたときの演算回路である。
【図１５】本発明の他の実施の形態の２個の高速フーリエ変換を同時に実行したときのデータの流れ図である。
【図１６】本発明の他の実施の形態のＯＦＤＭ受信機における本発明の利用である。
【符号の説明】
１００高速フーリエ変換基本回路
１，１０，１２，１４，１５，１７バタフライ演算部
２，１１，１３，１６，１８データ並べ替え回路
３回転因子乗算部
４複素加減算器
５選択回路
６，７，８遅延素子
９，２０，２１スイッチ回路
１９複素乗算器
２２制御信号分離部
２３ＦＦＴ基本回路群
２４高速フーリエ変換回路の制御部

Claims

処理する高速フーリエ変換点数Ｎについて、高速フーリエ変換を行う回路であって、
バタフライ演算部１、回転因子乗算部３、データ並べ替え回路２からなるＲ入力の基本演算回路１００を１段として、これをＭ個（＝ｌｏｇRＮ）（Ｒは基数）直列に並べて高速フーリエ変換が行えるように構成し、
前記バタフライ演算部１では、上記Ｒ入力間で基数Ｒのたすき掛け演算を行い、
前記回転因子乗算部３では、バタフライ演算部２の出力のうちＲ−１個の出力に対して回転因子の乗算を行い、
前記データ並べ替え回路２では、上記入力データＮに対し２段目以降の演算に必要となるデータの組を生成し、
さらに、外部からの制御信号により、前記バタフライ演算部１の基数が変更可能であり、
前記回転因子乗算部３、および前記データ並べ替え回路２を基数に応じて変更できる基本演算回路１００を１個もしくは複数個備え、そのうち、１個もしくは複数個の基本演算回路１００の基数を変更することで、上記高速フーリエ変換点数Ｎが基数Ｒに関わりなくＮ／２、Ｎ／４、…となっても同一の回路で高速フーリエ変換を行うことを特徴とする高速フーリエ変換演算回路。
前記請求項１に記載の高速フーリエ変換演算回路において、
バタフライ演算の途中経過を出力する信号線を備え、選択回路５により、前記信号線の信号とほかの計算結果が選択できるバタフライ演算部１を備え、外部からの信号により、基数の変更を可能にしたことを特徴とする高速フーリエ変換演算回路。
前記請求項１に記載の高速フーリエ変換演算回路において、
基本演算回路１００におけるデータ並べ替え回路で、入力段に複数の遅延量が可変な遅延素子６，７，８を備え、基数に応じて切り替え状態を変更できるスイッチ回路９を備え、出力段に複数の遅延量が可変の遅延素子６，７，８を備え、外部からの制御信号に基づいて基数が変更に対応することが可能なデータ並べ替え回路を持つことを特徴とする高速フーリエ変換演算回路。
前記請求項１に記載の高速フーリエ変換演算回路において、
Ｍ段の基本演算回路１００を直列に接続した回路は、前方からＬ段（Ｌ≦Ｍ）を基数が変更可能な基本演算回路であることを特徴とする高速フーリエ変換演算回路。
前記請求項１に記載の高速フーリエ変換演算回路において、
全ての基本演算回路１００を基数が変更可能な演算回路とし、すべての基本演算回路１００で基数をＲより小さく、同一の値に設定し、前記データ並べ替え回路２は、遅延量を変更できる遅延素子６，８の遅延量を等しくし、外部からの制御信号に基づいてそれぞれ独立した入力データをフーリエ変換し出力することが可能であることを特徴とする高速フーリエ変換演算回路。