JP2000123000A - サイズ可変離散フーリエ変換処理装置 - Google Patents
サイズ可変離散フーリエ変換処理装置Info
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- JP2000123000A JP2000123000A JP29370898A JP29370898A JP2000123000A JP 2000123000 A JP2000123000 A JP 2000123000A JP 29370898 A JP29370898 A JP 29370898A JP 29370898 A JP29370898 A JP 29370898A JP 2000123000 A JP2000123000 A JP 2000123000A
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Abstract
(57)【要約】
【課題】小規模な回路構成で、任意のポイント数のデー
タが得られ、さらに装置全体として低コスト化を図り得
るサイズ可変離散フーリエ変換処理装置を提供する。 【解決手段】互いに同一構成で、入力データを特定ポイ
ント数のデータに変換する離散フーリエ変換装置１１〜
１Ｌを並列に接続して用い、これら離散フーリエ変換装
置１１〜１Ｌの個数を切替制御回路１４で切換制御する
とともに、この切換状態に基づいて位相生成回路１５に
て位相データを生成し、この位相データをそれぞれ離散
フーリエ変換装置１１〜１Ｌに与えて、離散フーリエ変
換装置１１〜１Ｌ各々の出力の位相を制御してデータセ
レクタ回路１３により順次導出することにより、任意の
ポイント数のデータを得るようにしている。
タが得られ、さらに装置全体として低コスト化を図り得
るサイズ可変離散フーリエ変換処理装置を提供する。 【解決手段】互いに同一構成で、入力データを特定ポイ
ント数のデータに変換する離散フーリエ変換装置１１〜
１Ｌを並列に接続して用い、これら離散フーリエ変換装
置１１〜１Ｌの個数を切替制御回路１４で切換制御する
とともに、この切換状態に基づいて位相生成回路１５に
て位相データを生成し、この位相データをそれぞれ離散
フーリエ変換装置１１〜１Ｌに与えて、離散フーリエ変
換装置１１〜１Ｌ各々の出力の位相を制御してデータセ
レクタ回路１３により順次導出することにより、任意の
ポイント数のデータを得るようにしている。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばデジタル
ＦＭ放送、デジタルテレビジョン放送及びデジタル音声
放送の変復調器に使用されるサイズ可変離散フーリエ変
換処理装置に関する。
ＦＭ放送、デジタルテレビジョン放送及びデジタル音声
放送の変復調器に使用されるサイズ可変離散フーリエ変
換処理装置に関する。
【０００２】
【従来の技術】一般に、例えばデジタルＦＭ放送、デジ
タルテレビジョン放送及びデジタル音声放送の変復調器
においては、データ数を任意に設定可能なサイズ可変離
散フーリエ変換処理装置が使用されている。このサイズ
可変離散フーリエ変換処理装置は、１Ｋ、２Ｋ、４Ｋ、
８Ｋ（１Ｋ当たり１０２４個のデータ数）というよう
に、専用の出力ポイント数のデータを出力する複数の離
散フーリエ変換装置を並列に配置して構成している。そ
して、選択回路によりそれぞれの離散フーリエ変換装置
の出力を選択的に切換導出することにより、任意のポイ
ント数のデータを得るようにしている。
タルテレビジョン放送及びデジタル音声放送の変復調器
においては、データ数を任意に設定可能なサイズ可変離
散フーリエ変換処理装置が使用されている。このサイズ
可変離散フーリエ変換処理装置は、１Ｋ、２Ｋ、４Ｋ、
８Ｋ（１Ｋ当たり１０２４個のデータ数）というよう
に、専用の出力ポイント数のデータを出力する複数の離
散フーリエ変換装置を並列に配置して構成している。そ
して、選択回路によりそれぞれの離散フーリエ変換装置
の出力を選択的に切換導出することにより、任意のポイ
ント数のデータを得るようにしている。
【０００３】しかし、上記サイズ可変離散フーリエ変換
処理装置では、ポイント数を変更するために、複数の離
散フーリエ変換装置それぞれにＲＯＭまたはＲＡＭ等で
構成されるデータテーブルを備えなければならないた
め、回路規模が大きくなる。また、任意のポイント数の
データを得るために、それぞれ異なるポイント数が設定
された離散フーリエ変換装置を並列に使用しているた
め、装置全体としては高価格となる。
処理装置では、ポイント数を変更するために、複数の離
散フーリエ変換装置それぞれにＲＯＭまたはＲＡＭ等で
構成されるデータテーブルを備えなければならないた
め、回路規模が大きくなる。また、任意のポイント数の
データを得るために、それぞれ異なるポイント数が設定
された離散フーリエ変換装置を並列に使用しているた
め、装置全体としては高価格となる。
【０００４】
【発明が解決しようとする課題】上記したように、デー
タのポイント数を変更するために、複数の離散フーリエ
変換装置それぞれにＲＯＭまたはＲＡＭ等で構成される
データテーブルを備えなければならず、また、任意のポ
イント数のデータを得るために、それぞれ異なるポイン
ト数が設定された離散フーリエ変換装置を並列に使用し
ているため、装置全体としては高価格となるという問題
を有している。
タのポイント数を変更するために、複数の離散フーリエ
変換装置それぞれにＲＯＭまたはＲＡＭ等で構成される
データテーブルを備えなければならず、また、任意のポ
イント数のデータを得るために、それぞれ異なるポイン
ト数が設定された離散フーリエ変換装置を並列に使用し
ているため、装置全体としては高価格となるという問題
を有している。
【０００５】この発明の目的は、小規模な回路構成で、
任意のポイント数のデータが得られ、さらに装置全体と
して低コスト化を図り得るサイズ可変離散フーリエ変換
処理装置を提供することにある。
任意のポイント数のデータが得られ、さらに装置全体と
して低コスト化を図り得るサイズ可変離散フーリエ変換
処理装置を提供することにある。
【０００６】
【課題を解決するための手段】この発明に係るサイズ可
変離散フーリエ変換処理装置は、入力データを特定のポ
イント数のデータに変換する可変ポイント変換手段と、
この可変ポイント変換手段の出力に対して高速フーリエ
変換処理を実行するポイント数固定の高速フーリエ変換
手段とを有する第１の離散フーリエ変換装置と、この第
１の離散フーリエ変換装置に、並列に配置して接続さ
れ、同じく入力データを特定のポイント数のデータに変
換する可変ポイント変換手段と、この可変ポイント変換
手段の出力に対して高速フーリエ変換処理を実行するポ
イント数固定の高速フーリエ変換手段とを有する第２の
離散フーリエ変換装置と、第１及び第２の離散フーリエ
変換装置から任意のポイント数のデータを得るように、
選択的に第１の離散フーリエ変換装置単独もしくは前記
第１及び第２の離散フーリエ変換装置を組み合わせた状
態に切換制御する切換制御手段と、この切換制御手段の
切換結果に基づいて、第１及び第２の離散フーリエ変換
装置の動作タイミングを決定するタイミング決定手段
と、このタイミング決定手段の出力及び切換制御手段の
切換結果に基づいて、第１及び第２の離散フーリエ変換
装置の出力の位相制御を実行するための位相データを生
成し、この位相データを第１及び第２の離散フーリエ変
換装置各々に対応する可変ポイント変換手段に与えるこ
とで、第１及び第２の離散フーリエ変換装置の出力の位
相をそれぞれ制御する位相制御手段と、切換制御手段の
切換結果に基づいて、第１の離散フーリエ変換装置単独
の出力、及び第１及び第２の離散フーリエ変換装置を組
み合わせた出力を選択的に切換導出する選択導出手段と
を備えるようにしたものである。
変離散フーリエ変換処理装置は、入力データを特定のポ
イント数のデータに変換する可変ポイント変換手段と、
この可変ポイント変換手段の出力に対して高速フーリエ
変換処理を実行するポイント数固定の高速フーリエ変換
手段とを有する第１の離散フーリエ変換装置と、この第
１の離散フーリエ変換装置に、並列に配置して接続さ
れ、同じく入力データを特定のポイント数のデータに変
換する可変ポイント変換手段と、この可変ポイント変換
手段の出力に対して高速フーリエ変換処理を実行するポ
イント数固定の高速フーリエ変換手段とを有する第２の
離散フーリエ変換装置と、第１及び第２の離散フーリエ
変換装置から任意のポイント数のデータを得るように、
選択的に第１の離散フーリエ変換装置単独もしくは前記
第１及び第２の離散フーリエ変換装置を組み合わせた状
態に切換制御する切換制御手段と、この切換制御手段の
切換結果に基づいて、第１及び第２の離散フーリエ変換
装置の動作タイミングを決定するタイミング決定手段
と、このタイミング決定手段の出力及び切換制御手段の
切換結果に基づいて、第１及び第２の離散フーリエ変換
装置の出力の位相制御を実行するための位相データを生
成し、この位相データを第１及び第２の離散フーリエ変
換装置各々に対応する可変ポイント変換手段に与えるこ
とで、第１及び第２の離散フーリエ変換装置の出力の位
相をそれぞれ制御する位相制御手段と、切換制御手段の
切換結果に基づいて、第１の離散フーリエ変換装置単独
の出力、及び第１及び第２の離散フーリエ変換装置を組
み合わせた出力を選択的に切換導出する選択導出手段と
を備えるようにしたものである。
【０００７】この構成によれば、互いに同一構成で、そ
れぞれ入力データを特定ポイント数のデータに変換する
第１及び第２の離散フーリエ変換装置を並列に接続して
用い、これら第１及び第２の離散フーリエ変換装置を単
独もしくは組み合わせた状態に切換制御するとともに、
この切換状態に基づいて位相データを生成し、この位相
データをそれぞれ第１及び第２の離散フーリエ変換装置
に与えて、第１及び第２の離散フーリエ変換装置各々の
出力の位相を制御することにより、任意のポイント数の
データを得るようにしている。この場合、位相制御され
た第１及び第２の離散フーリエ変換装置各々の出力を選
択導出手段により順次導出することにより、任意のポイ
ント数のデータを生成している。
れぞれ入力データを特定ポイント数のデータに変換する
第１及び第２の離散フーリエ変換装置を並列に接続して
用い、これら第１及び第２の離散フーリエ変換装置を単
独もしくは組み合わせた状態に切換制御するとともに、
この切換状態に基づいて位相データを生成し、この位相
データをそれぞれ第１及び第２の離散フーリエ変換装置
に与えて、第１及び第２の離散フーリエ変換装置各々の
出力の位相を制御することにより、任意のポイント数の
データを得るようにしている。この場合、位相制御され
た第１及び第２の離散フーリエ変換装置各々の出力を選
択導出手段により順次導出することにより、任意のポイ
ント数のデータを生成している。
【０００８】この結果、上記第１及び第２の離散フーリ
エ変換装置が同一構成であることにより、第１及び第２
の離散フーリエ変換装置をワンボード化もしくはワンチ
ップ化でき、これにより小規模な回路構成を実現でき、
また装置全体の低コスト化にも寄与できる。また、切替
状態に応じた位相データを生成して第１及び第２の離散
フーリエ変換装置にそれぞれ与えることで、任意のポイ
ント数のデータを得るようにしているので、第１及び第
２の離散フーリエ変換装置それぞれにポイント数変更の
ための制御回路等を設けずに済み、これにより回路構成
の複雑化もしくは大型化させずに済む。
エ変換装置が同一構成であることにより、第１及び第２
の離散フーリエ変換装置をワンボード化もしくはワンチ
ップ化でき、これにより小規模な回路構成を実現でき、
また装置全体の低コスト化にも寄与できる。また、切替
状態に応じた位相データを生成して第１及び第２の離散
フーリエ変換装置にそれぞれ与えることで、任意のポイ
ント数のデータを得るようにしているので、第１及び第
２の離散フーリエ変換装置それぞれにポイント数変更の
ための制御回路等を設けずに済み、これにより回路構成
の複雑化もしくは大型化させずに済む。
【０００９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。図１は、この発明
の一実施の形態を示している。図１において、互いに同
一構成であるＬ（Ｌは整数）個の離散フーリエ変換装置
１１〜１Ｌを並列に接続している。これらＬ個の離散フ
ーリエ変換装置１１〜１Ｌは、それぞれ入力信号処理回
路１２から出力される入力信号を特定のポイント数のデ
ータに変換する可変ポイント変換回路１１１〜１Ｌ１
と、可変ポイント変換回路１１１〜１Ｌ１の出力に対し
て高速フーリエ変換処理を実行するポイント数固定（１
Ｋ）の１ＫポイントＦＦＴ回路１１２〜１Ｌ２とにより
構成されている。そして、これらＬ個の離散フーリエ変
換装置１１〜１Ｌの各々の出力は、例えばＲＡＭ等によ
り構成されるデータセレクタ回路１３にて、選択的に順
次導出され、これにより任意のポイント数のデータが得
られる。なお、入力信号処理回路１２は、入力信号のデ
ータ順序の並び替えとデータレートを高速化するための
回路であり、例えばＲＡＭが用いられている。
いて図面を参照して詳細に説明する。図１は、この発明
の一実施の形態を示している。図１において、互いに同
一構成であるＬ（Ｌは整数）個の離散フーリエ変換装置
１１〜１Ｌを並列に接続している。これらＬ個の離散フ
ーリエ変換装置１１〜１Ｌは、それぞれ入力信号処理回
路１２から出力される入力信号を特定のポイント数のデ
ータに変換する可変ポイント変換回路１１１〜１Ｌ１
と、可変ポイント変換回路１１１〜１Ｌ１の出力に対し
て高速フーリエ変換処理を実行するポイント数固定（１
Ｋ）の１ＫポイントＦＦＴ回路１１２〜１Ｌ２とにより
構成されている。そして、これらＬ個の離散フーリエ変
換装置１１〜１Ｌの各々の出力は、例えばＲＡＭ等によ
り構成されるデータセレクタ回路１３にて、選択的に順
次導出され、これにより任意のポイント数のデータが得
られる。なお、入力信号処理回路１２は、入力信号のデ
ータ順序の並び替えとデータレートを高速化するための
回路であり、例えばＲＡＭが用いられている。
【００１０】また、Ｌ個の離散フーリエ変換装置１１〜
１Ｌ、入力信号処理回路１２及びデータセレクタ回路１
３は、切替制御回路１４によりそれぞれ制御されてい
る。切替制御回路１４は、任意のポイント数のデータを
データセレクタ回路１３から出力するように、例えば離
散フーリエ変換装置１１〜１Ｌの個数を切り替えてお
り、この切替結果に基づいて、入力信号処理回路１２か
ら出力される入力信号のポイント数を変化させたり、デ
ータセレクタ回路１３から導出する離散フーリエ変換装
置１１〜１Ｌの出力の個数を切り替えて導出するように
している。
１Ｌ、入力信号処理回路１２及びデータセレクタ回路１
３は、切替制御回路１４によりそれぞれ制御されてい
る。切替制御回路１４は、任意のポイント数のデータを
データセレクタ回路１３から出力するように、例えば離
散フーリエ変換装置１１〜１Ｌの個数を切り替えてお
り、この切替結果に基づいて、入力信号処理回路１２か
ら出力される入力信号のポイント数を変化させたり、デ
ータセレクタ回路１３から導出する離散フーリエ変換装
置１１〜１Ｌの出力の個数を切り替えて導出するように
している。
【００１１】さらに、離散フーリエ変換装置１１〜１Ｌ
各々に対応する可変ポイント変換回路１１１〜１Ｌ１に
は、位相生成回路１５から発生される位相データθ0 〜
θL-1 がそれぞれ対応して与えられる。この位相生成回
路１５は、離散フーリエ変換装置１１〜１Ｌの動作タイ
ミングを決定するカウンタ回路１６のカウント結果に基
づいて、離散フーリエ変換装置１１〜１Ｌの出力の位相
を互いに同一にするための位相データθ0 〜θL-1 を生
成している。また、これら位相生成回路１５及びカウン
タ回路１６は、切替制御回路１４の切替結果に基づい
て、動作している。
各々に対応する可変ポイント変換回路１１１〜１Ｌ１に
は、位相生成回路１５から発生される位相データθ0 〜
θL-1 がそれぞれ対応して与えられる。この位相生成回
路１５は、離散フーリエ変換装置１１〜１Ｌの動作タイ
ミングを決定するカウンタ回路１６のカウント結果に基
づいて、離散フーリエ変換装置１１〜１Ｌの出力の位相
を互いに同一にするための位相データθ0 〜θL-1 を生
成している。また、これら位相生成回路１５及びカウン
タ回路１６は、切替制御回路１４の切替結果に基づい
て、動作している。
【００１２】次に、上記可変ポイント変換回路１１１〜
１Ｌ１について図２を参照して説明する。なお、図２に
おいて、可変ポイント変換回路１１１〜１Ｌ１は、互い
に同一構成であるので、可変ポイント変換回路１１１を
代表して説明する。
１Ｌ１について図２を参照して説明する。なお、図２に
おいて、可変ポイント変換回路１１１〜１Ｌ１は、互い
に同一構成であるので、可変ポイント変換回路１１１を
代表して説明する。
【００１３】すなわち、可変ポイント変換回路１１１
は、大別すると、複素演算器１１１ａ，複素累積器１１
１ｂ及びＲＡＭ等からなる回転子データテーブル１１１
ｃにより構成されている。このうち、回転子データテー
ブル１１１ｃは、位相生成回路１５から与えられる位相
データθ0 に基づいて、入力信号に含まれるＩ軸データ
及びＱ軸データに対して位相変化を与えるための実軸及
び虚軸の回転子データＩr ，Ｑr を発生させる。
は、大別すると、複素演算器１１１ａ，複素累積器１１
１ｂ及びＲＡＭ等からなる回転子データテーブル１１１
ｃにより構成されている。このうち、回転子データテー
ブル１１１ｃは、位相生成回路１５から与えられる位相
データθ0 に基づいて、入力信号に含まれるＩ軸データ
及びＱ軸データに対して位相変化を与えるための実軸及
び虚軸の回転子データＩr ，Ｑr を発生させる。
【００１４】また、複素演算器１１１ａは、例えば乗算
器１１１ａ１〜１１１ａ４及び加算器１１１ａ５，１１
１ａ６により構成されている。そして、複素演算器１１
１ａは、入力信号処理回路１２から出力されるＩ軸デー
タ及びＱ軸データを入力し、これらＩ軸データ及びＱ軸
データに対して複数の乗算器１１１ａ１〜１１１ａ４で
回転子データＩr ，Ｑr をそれぞれ乗算し、これら乗算
器１１１ａ１〜１１１ａ４の出力をそれぞれ加算器１１
１ａ５，１１１ａ６で加算することにより、位相制御さ
れたＩ軸データＤ１、Ｑ軸データＤ２を生成する。
器１１１ａ１〜１１１ａ４及び加算器１１１ａ５，１１
１ａ６により構成されている。そして、複素演算器１１
１ａは、入力信号処理回路１２から出力されるＩ軸デー
タ及びＱ軸データを入力し、これらＩ軸データ及びＱ軸
データに対して複数の乗算器１１１ａ１〜１１１ａ４で
回転子データＩr ，Ｑr をそれぞれ乗算し、これら乗算
器１１１ａ１〜１１１ａ４の出力をそれぞれ加算器１１
１ａ５，１１１ａ６で加算することにより、位相制御さ
れたＩ軸データＤ１、Ｑ軸データＤ２を生成する。
【００１５】また、複素累積器１１１ｂは、入力信号に
対し、設定されるポイント数に相当する時間保持するラ
ッチ回路１１１ｂ１，１１１ｂ２と、これらラッチ回路
１１１ｂ１，１１１ｂ２により保持された信号と入力信
号とを加算する加算器とにより構成されている。そし
て、複素演算器１１１ａから出力されるＩ軸データＤ
１、Ｑ軸データＤ２を入力して、設定されるポイント数
に応じた累算処理を実行することにより、１Ｋポイント
ＦＦＴ回路１１２に与えるＩ軸データＤ３、Ｑ軸データ
Ｄ４を生成する。なお、複素累積器１１１ｂ内のラッチ
回路１１１ｂ１，１１１ｂ２は、クリア回路１１１ｄか
ら発生するクリア信号ＣＬＲにより入力信号の出力保持
タイミングが設定されており、また、クリア回路１１１
ｄは、切替制御回路１４から発生される制御信号により
動作される。
対し、設定されるポイント数に相当する時間保持するラ
ッチ回路１１１ｂ１，１１１ｂ２と、これらラッチ回路
１１１ｂ１，１１１ｂ２により保持された信号と入力信
号とを加算する加算器とにより構成されている。そし
て、複素演算器１１１ａから出力されるＩ軸データＤ
１、Ｑ軸データＤ２を入力して、設定されるポイント数
に応じた累算処理を実行することにより、１Ｋポイント
ＦＦＴ回路１１２に与えるＩ軸データＤ３、Ｑ軸データ
Ｄ４を生成する。なお、複素累積器１１１ｂ内のラッチ
回路１１１ｂ１，１１１ｂ２は、クリア回路１１１ｄか
ら発生するクリア信号ＣＬＲにより入力信号の出力保持
タイミングが設定されており、また、クリア回路１１１
ｄは、切替制御回路１４から発生される制御信号により
動作される。
【００１６】以後、複素累積器１１１ｂから出力される
Ｉ軸データＤ３、Ｑ軸データＤ４は、１ＫポイントＦＦ
Ｔ回路１１２により高速フーリエ変換処理が施され、１
Ｋポイントの出力データに生成されることになる。
Ｉ軸データＤ３、Ｑ軸データＤ４は、１ＫポイントＦＦ
Ｔ回路１１２により高速フーリエ変換処理が施され、１
Ｋポイントの出力データに生成されることになる。
【００１７】次に、上記カウンタ回路１６について図３
を参照して説明する。すなわち、カウンタ回路１６は、
切替制御回路１６による切替結果に基づいて、Ｌ個の離
散フーリエ変換装置１１〜１Ｌの動作タイミングを決定
するカウンタ１６１と、このカウンタ１６１の出力をデ
コードする例えばデータテーブルから成るデコーダ１６
２とにより構成されている。また、デコーダ１６２に
は、カウンタ１６１によりカウントされたポイント数と
このポイント数に対応するデコードビットとの関係を示
すテーブル１６３が内蔵されている。
を参照して説明する。すなわち、カウンタ回路１６は、
切替制御回路１６による切替結果に基づいて、Ｌ個の離
散フーリエ変換装置１１〜１Ｌの動作タイミングを決定
するカウンタ１６１と、このカウンタ１６１の出力をデ
コードする例えばデータテーブルから成るデコーダ１６
２とにより構成されている。また、デコーダ１６２に
は、カウンタ１６１によりカウントされたポイント数と
このポイント数に対応するデコードビットとの関係を示
すテーブル１６３が内蔵されている。
【００１８】そして、カウンタ１６１は、切替制御回路
１６による切替結果が２Ｋを示す場合に０〜２０４７カ
ウント値までカウントし、４Ｋを示す場合に０〜４０９
５カウント値、８Ｋを示す場合に０〜８１９１カウント
値までカウントする。そして、デコーダ１６２は、カウ
ンタ１６１からのカウント値に基づいて、テーブル１６
３を参照することにより、上位複数ビットと下位複数ビ
ットとを位相生成回路１５に出力する。
１６による切替結果が２Ｋを示す場合に０〜２０４７カ
ウント値までカウントし、４Ｋを示す場合に０〜４０９
５カウント値、８Ｋを示す場合に０〜８１９１カウント
値までカウントする。そして、デコーダ１６２は、カウ
ンタ１６１からのカウント値に基づいて、テーブル１６
３を参照することにより、上位複数ビットと下位複数ビ
ットとを位相生成回路１５に出力する。
【００１９】次に、上記位相生成回路１５について図４
〜図６を参照して説明する。図４は、切替制御回路１５
の切替結果が２Ｋを示す場合の位相生成回路１５の構成
を示している。
〜図６を参照して説明する。図４は、切替制御回路１５
の切替結果が２Ｋを示す場合の位相生成回路１５の構成
を示している。
【００２０】図４において、デコーダ１６２から出力さ
れる下位１ビットの信号（Ｂ0 ）は、ＬＳＢ１０ｂｉｔ
付加回路１５ａ１にて符号「０」を示す下位１０ビット
付加されて１１ビットの信号に生成され、加算器１５ａ
３の一方の入力端に供給される。また、デコーダ１６２
から出力される上位１０ビットの信号（Ｃ9 〜Ｃ0 ）
は、ＭＳＢ１ｂｉｔ付加回路１５ａ２にて符号「０」を
示す最上位ビット付加されて１１ビットの信号に生成さ
れて加算器１５ａ３の他方の入力端に供給される。加算
器１５ａ３は、それぞれ入力された１１ビットの信号を
加算することにより、１１ビットの２進符号（２0 、２
1 、２2 、…２11）で表現されるポイント数２Ｋの位相
データθ1 を生成する。なお、位相データθ0 は０とな
る。
れる下位１ビットの信号（Ｂ0 ）は、ＬＳＢ１０ｂｉｔ
付加回路１５ａ１にて符号「０」を示す下位１０ビット
付加されて１１ビットの信号に生成され、加算器１５ａ
３の一方の入力端に供給される。また、デコーダ１６２
から出力される上位１０ビットの信号（Ｃ9 〜Ｃ0 ）
は、ＭＳＢ１ｂｉｔ付加回路１５ａ２にて符号「０」を
示す最上位ビット付加されて１１ビットの信号に生成さ
れて加算器１５ａ３の他方の入力端に供給される。加算
器１５ａ３は、それぞれ入力された１１ビットの信号を
加算することにより、１１ビットの２進符号（２0 、２
1 、２2 、…２11）で表現されるポイント数２Ｋの位相
データθ1 を生成する。なお、位相データθ0 は０とな
る。
【００２１】図５は、切替制御回路１５の切替結果が４
Ｋを示す場合の位相生成回路１５の構成を示している。
図５において、デコーダ１６２から出力される下位２ビ
ットの信号（Ｂ1 、Ｂ0 ）は１ｂｉｔシフト回路１５ｂ
１にて符号「１１」が「１０」に変換された後、加算器
１５ｂ２の一方の入力端に供給される。この加算器１５
ａ２は、下位２ビットの信号（Ｂ1 、Ｂ0 ）を供給して
加算し、この加算出力をＬＳＢ１０ｂｉｔ付加回路１５
ｂ３に出力する。ＬＳＢ１０ｂｉｔ付加回路１５ｂ３
は、加算器１５ｂ２の出力に符号「０」を示す下位１０
ビットを付加して１２ビットの信号を生成して加算回路
１５ｂ４に出力する。また、１ｂｉｔシフト回路１５ｂ
１及びデコーダ１６２の出力も同様に、ＬＳＢ１０ｂｉ
ｔ付加回路１５ｂ５，１５ｂ６にて１２ビットの信号に
生成されて加算回路１５ｂ４にそれぞれ出力される。
Ｋを示す場合の位相生成回路１５の構成を示している。
図５において、デコーダ１６２から出力される下位２ビ
ットの信号（Ｂ1 、Ｂ0 ）は１ｂｉｔシフト回路１５ｂ
１にて符号「１１」が「１０」に変換された後、加算器
１５ｂ２の一方の入力端に供給される。この加算器１５
ａ２は、下位２ビットの信号（Ｂ1 、Ｂ0 ）を供給して
加算し、この加算出力をＬＳＢ１０ｂｉｔ付加回路１５
ｂ３に出力する。ＬＳＢ１０ｂｉｔ付加回路１５ｂ３
は、加算器１５ｂ２の出力に符号「０」を示す下位１０
ビットを付加して１２ビットの信号を生成して加算回路
１５ｂ４に出力する。また、１ｂｉｔシフト回路１５ｂ
１及びデコーダ１６２の出力も同様に、ＬＳＢ１０ｂｉ
ｔ付加回路１５ｂ５，１５ｂ６にて１２ビットの信号に
生成されて加算回路１５ｂ４にそれぞれ出力される。
【００２２】一方、デコーダ１６２から出力される上位
１０ビットの信号Ｃ9 〜Ｃ0 は、１ｂｉｔシフト回路１
５ｂ７にて例えば符号「１１１１１１１１１１」を「１
１１１１１１１１０」に変換されたのち、ＭＳＢ２ｂｉ
ｔ付加回路１５ｂ８にて符号「０」を示す上位２ビット
が付加されて加算器１５ｂ９の一方の入力端に入力され
る。また、上位１０ビットの信号Ｃ9 〜Ｃ0 は、ＭＳＢ
２ｂｉｔ付加回路１５ｂ１０にて符号「０」を示す上位
２ビットが付加されて加算器１５ｂ９の他方の入力端に
入力される。そして、加算器１５ｂ９は、入力された１
２ビットの信号をそれぞれ加算し、この加算結果を加算
回路１５ｂ４に出力する。また、ＭＳＢ２ｂｉｔ付加回
路１５ｂ８，１５ｂ１０のそれぞれの出力も同様に、加
算回路１５ｂ４に出力される。
１０ビットの信号Ｃ9 〜Ｃ0 は、１ｂｉｔシフト回路１
５ｂ７にて例えば符号「１１１１１１１１１１」を「１
１１１１１１１１０」に変換されたのち、ＭＳＢ２ｂｉ
ｔ付加回路１５ｂ８にて符号「０」を示す上位２ビット
が付加されて加算器１５ｂ９の一方の入力端に入力され
る。また、上位１０ビットの信号Ｃ9 〜Ｃ0 は、ＭＳＢ
２ｂｉｔ付加回路１５ｂ１０にて符号「０」を示す上位
２ビットが付加されて加算器１５ｂ９の他方の入力端に
入力される。そして、加算器１５ｂ９は、入力された１
２ビットの信号をそれぞれ加算し、この加算結果を加算
回路１５ｂ４に出力する。また、ＭＳＢ２ｂｉｔ付加回
路１５ｂ８，１５ｂ１０のそれぞれの出力も同様に、加
算回路１５ｂ４に出力される。
【００２３】加算回路１５ｂ４は、それぞれ入力された
１２ビットの信号に対して、加算処理を実行することに
より、１２ビットの位相データθ1 〜θ3 を生成する。
図６は、切替制御回路１５の切替結果が８Ｋを示す場合
の位相生成回路１５の構成を示している。
１２ビットの信号に対して、加算処理を実行することに
より、１２ビットの位相データθ1 〜θ3 を生成する。
図６は、切替制御回路１５の切替結果が８Ｋを示す場合
の位相生成回路１５の構成を示している。
【００２４】図６において、位相生成回路１５は、大別
すると、シフト回路１５ｃ１、組み合わせ加算回路１５
ｃ２及び加算回路１５ｃ３により構成されている。な
お、図６において、各回路の演算処理が上記図４に示す
各回路の演算処理と同様であるので、詳細な説明を省略
する。また、上記図４と異なる点において、シフト回路
１５ｃ１は、デコーダ１６２から出力される下位３ビッ
トの信号（Ｂ2 〜Ｂ0 ）に対して、０ビット、１ビッ
ト、２ビットの３通りのシフト値を生成している。ま
た、シフト回路１５ｃ１は、デコーダ１６２から出力さ
れる上位１０ビットの信号（Ｃ9 〜Ｃ0 ）に対しても同
様に３通りのシフト値を生成している。
すると、シフト回路１５ｃ１、組み合わせ加算回路１５
ｃ２及び加算回路１５ｃ３により構成されている。な
お、図６において、各回路の演算処理が上記図４に示す
各回路の演算処理と同様であるので、詳細な説明を省略
する。また、上記図４と異なる点において、シフト回路
１５ｃ１は、デコーダ１６２から出力される下位３ビッ
トの信号（Ｂ2 〜Ｂ0 ）に対して、０ビット、１ビッ
ト、２ビットの３通りのシフト値を生成している。ま
た、シフト回路１５ｃ１は、デコーダ１６２から出力さ
れる上位１０ビットの信号（Ｃ9 〜Ｃ0 ）に対しても同
様に３通りのシフト値を生成している。
【００２５】そして、組み合わせ加算回路１５ｃ２は、
シフト回路１５ｃ１で得られた３通りのシフト値を用い
て、８通りの組み合わせパターンを生成して加算回路１
５ｃ３に出力する。そして、加算回路１５ｃ３は、８通
りの組み合わせパターンを入力して、加算処理を実行す
ることにより１３ビットの位相データθ0 〜θ7 を生成
する。
シフト回路１５ｃ１で得られた３通りのシフト値を用い
て、８通りの組み合わせパターンを生成して加算回路１
５ｃ３に出力する。そして、加算回路１５ｃ３は、８通
りの組み合わせパターンを入力して、加算処理を実行す
ることにより１３ビットの位相データθ0 〜θ7 を生成
する。
【００２６】なお、上記図４〜図６に示す位相生成回路
１５によれば、切替制御回路１４による切替結果に基づ
いて、全てデジタル信号処理により実行するようにして
いる。このため、１つの位相生成回路１５でいくつもの
パターンの回路構成を実現することができ、装置全体の
小型化にも寄与することができる。
１５によれば、切替制御回路１４による切替結果に基づ
いて、全てデジタル信号処理により実行するようにして
いる。このため、１つの位相生成回路１５でいくつもの
パターンの回路構成を実現することができ、装置全体の
小型化にも寄与することができる。
【００２７】したがって、上記実施の形態によれば、互
いに同一構成で、入力データを特定ポイント数のデータ
に変換する離散フーリエ変換装置１１〜１Ｌを並列に接
続して用い、これら離散フーリエ変換装置１１〜１Ｌの
個数を切替制御回路１４にて切換制御するとともに、こ
の切換状態に基づいて位相生成回路１５にて位相データ
を生成し、この位相データをそれぞれ離散フーリエ変換
装置１１〜１Ｌに与えて、離散フーリエ変換装置１１〜
１Ｌ各々の出力の位相を制御することにより、任意のポ
イント数のデータを得るようにしている。この場合、位
相制御された離散フーリエ変換装置１１〜１Ｌ各々の出
力をデータセレクタ回路１３により順次導出することに
より、任意のポイント数のデータを生成している。
いに同一構成で、入力データを特定ポイント数のデータ
に変換する離散フーリエ変換装置１１〜１Ｌを並列に接
続して用い、これら離散フーリエ変換装置１１〜１Ｌの
個数を切替制御回路１４にて切換制御するとともに、こ
の切換状態に基づいて位相生成回路１５にて位相データ
を生成し、この位相データをそれぞれ離散フーリエ変換
装置１１〜１Ｌに与えて、離散フーリエ変換装置１１〜
１Ｌ各々の出力の位相を制御することにより、任意のポ
イント数のデータを得るようにしている。この場合、位
相制御された離散フーリエ変換装置１１〜１Ｌ各々の出
力をデータセレクタ回路１３により順次導出することに
より、任意のポイント数のデータを生成している。
【００２８】この結果、まず、離散フーリエ変換装置１
１〜１Ｌが同一構成であることにより、離散フーリエ変
換装置１１〜１Ｌをワンボード化もしくはワンチップ
（ＩＣ）化でき、これにより小規模な回路構成を実現で
き、また装置全体の低コスト化にも寄与できる。また、
１つの位相生成回路１５により離散フーリエ変換装置１
１〜１Ｌの個数に対応したパターンの位相データを生成
して離散フーリエ変換装置１１〜１Ｌにそれぞれ与える
ことで、任意のポイント数のデータを得るようにしてい
ることで、離散フーリエ変換装置１１〜１Ｌそれぞれに
ポイント数変更のための制御回路等を設けずに済み、こ
れにより回路構成の複雑化もしくは大型化させずに済
む。
１〜１Ｌが同一構成であることにより、離散フーリエ変
換装置１１〜１Ｌをワンボード化もしくはワンチップ
（ＩＣ）化でき、これにより小規模な回路構成を実現で
き、また装置全体の低コスト化にも寄与できる。また、
１つの位相生成回路１５により離散フーリエ変換装置１
１〜１Ｌの個数に対応したパターンの位相データを生成
して離散フーリエ変換装置１１〜１Ｌにそれぞれ与える
ことで、任意のポイント数のデータを得るようにしてい
ることで、離散フーリエ変換装置１１〜１Ｌそれぞれに
ポイント数変更のための制御回路等を設けずに済み、こ
れにより回路構成の複雑化もしくは大型化させずに済
む。
【００２９】なお、上記実施の形態では、離散フーリエ
変換装置１１〜１Ｌ内に、１Ｋポイントに固定された１
ＫポイントＦＦＴ回路１１２〜１Ｌ２を備えるようにし
た例について説明しているが、この１Ｋポイント以外の
ポイント数に設定するようにしても実現できる。
変換装置１１〜１Ｌ内に、１Ｋポイントに固定された１
ＫポイントＦＦＴ回路１１２〜１Ｌ２を備えるようにし
た例について説明しているが、この１Ｋポイント以外の
ポイント数に設定するようにしても実現できる。
【００３０】図７には任意のポイント数に設定されたＦ
ＦＴ回路を備えた離散フーリエ変換装置の一例のブロッ
ク構成を示している。なお、図１と同一機能を有する部
分には同一符号を付して説明し、ここでは異なる部分の
みを説明する。
ＦＴ回路を備えた離散フーリエ変換装置の一例のブロッ
ク構成を示している。なお、図１と同一機能を有する部
分には同一符号を付して説明し、ここでは異なる部分の
みを説明する。
【００３１】図７において、図中符号２１〜２Ｌは互い
に同一構成であるＬ個の離散フーリエ変換装置で、各々
Ｎ（Ｎは整数）／Ｍ（Ｍは整数）ポイント変換回路２１
１〜２Ｌ１と、ＭポイントＦＦＴ回路２１２〜２Ｌ２と
により構成されている。すなわち、ＭポイントＦＦＴ回
路２１２〜２Ｌ２は、固定ポイント数をＭに設定してお
り、それに伴ってＮ／Ｍポイント変換回路２１１〜２Ｌ
１は、入力信号処理回路１２により出力されるポイント
数Ｎの入力データに対して、ポイント数をＮ／Ｍに設定
するようにしている。
に同一構成であるＬ個の離散フーリエ変換装置で、各々
Ｎ（Ｎは整数）／Ｍ（Ｍは整数）ポイント変換回路２１
１〜２Ｌ１と、ＭポイントＦＦＴ回路２１２〜２Ｌ２と
により構成されている。すなわち、ＭポイントＦＦＴ回
路２１２〜２Ｌ２は、固定ポイント数をＭに設定してお
り、それに伴ってＮ／Ｍポイント変換回路２１１〜２Ｌ
１は、入力信号処理回路１２により出力されるポイント
数Ｎの入力データに対して、ポイント数をＮ／Ｍに設定
するようにしている。
【００３２】ここで、位相生成回路１５は、図８（ａ）
に示す位相生成テーブルを参照することにより、各Ｎ／
Ｍポイント変換回路２１１〜２Ｌ１に与える位相データ
θ0〜θL-1 を生成している。まず、位相データθ0
は、ｌ（ｌはＬ分割した離散フーリエ変換装置の番号）
＝０で図８（ａ）に示す位相生成テーブルを計算するこ
とにより求められる（図８（ｂ）参照）。次に、位相デ
ータθ1 は、ｌ＝１で図８（ａ）に示す位相生成テーブ
ルを計算することにより求められる（図８（ｃ）参
照）。最後に位相データθL-1 は、ｌ＝Ｌ−１で図８
（ａ）に示す位相生成テーブルを計算することにより求
められる（図８（ｄ）参照）。
に示す位相生成テーブルを参照することにより、各Ｎ／
Ｍポイント変換回路２１１〜２Ｌ１に与える位相データ
θ0〜θL-1 を生成している。まず、位相データθ0
は、ｌ（ｌはＬ分割した離散フーリエ変換装置の番号）
＝０で図８（ａ）に示す位相生成テーブルを計算するこ
とにより求められる（図８（ｂ）参照）。次に、位相デ
ータθ1 は、ｌ＝１で図８（ａ）に示す位相生成テーブ
ルを計算することにより求められる（図８（ｃ）参
照）。最後に位相データθL-1 は、ｌ＝Ｌ−１で図８
（ａ）に示す位相生成テーブルを計算することにより求
められる（図８（ｄ）参照）。
【００３３】すなわち、位相生成回路１５は、Ｎ／Ｍポ
イント変換回路２１１に位相データθ0 を与え、Ｎ／Ｍ
ポイント変換回路２２１に位相データθ1 を与え、Ｌ個
目のＮ／Ｍポイント変換回路２Ｌ１に位相データθL-1
を与えるようにしている。そして、離散フーリエ変換装
置２１〜２Ｌの各々の出力は、データセレクタ回路１３
により順次切替導出されることにより、任意のポイント
数のデータに変換される。なお、位相生成テーブルにお
いて、ｉは離散フーリエ変換装置２１〜２Ｌの順番に対
応しており、ｍはＭポイントＦＦＴ回路２１２〜２Ｌ２
に設定されるポイント数（１Ｋ単位）に対応している。
イント変換回路２１１に位相データθ0 を与え、Ｎ／Ｍ
ポイント変換回路２２１に位相データθ1 を与え、Ｌ個
目のＮ／Ｍポイント変換回路２Ｌ１に位相データθL-1
を与えるようにしている。そして、離散フーリエ変換装
置２１〜２Ｌの各々の出力は、データセレクタ回路１３
により順次切替導出されることにより、任意のポイント
数のデータに変換される。なお、位相生成テーブルにお
いて、ｉは離散フーリエ変換装置２１〜２Ｌの順番に対
応しており、ｍはＭポイントＦＦＴ回路２１２〜２Ｌ２
に設定されるポイント数（１Ｋ単位）に対応している。
【００３４】すなわち、上記の例によれば、上記実施の
形態と同様の効果が得られるとともに、離散フーリエ変
換装置２１〜２Ｌに使用されるＦＦＴ回路の固定ポイン
ト数を自由に設定することも可能である。なお、図８に
示す位相生成テーブルは、例えば位相生成回路１５内に
設定される。
形態と同様の効果が得られるとともに、離散フーリエ変
換装置２１〜２Ｌに使用されるＦＦＴ回路の固定ポイン
ト数を自由に設定することも可能である。なお、図８に
示す位相生成テーブルは、例えば位相生成回路１５内に
設定される。
【００３５】また、この発明は、上記実施の形態に必ず
しも限定されるものではなく、その他この発明の要旨を
逸脱しない範囲で種々変形して実施できることはもちろ
んのことである。
しも限定されるものではなく、その他この発明の要旨を
逸脱しない範囲で種々変形して実施できることはもちろ
んのことである。
【００３６】
【発明の効果】以上詳述したようにこの発明によれば、
小規模な回路構成で、任意のポイント数のデータが得ら
れ、さらに装置全体として低コスト化を図り得るサイズ
可変離散フーリエ変換処理装置を提供することができ
る。
小規模な回路構成で、任意のポイント数のデータが得ら
れ、さらに装置全体として低コスト化を図り得るサイズ
可変離散フーリエ変換処理装置を提供することができ
る。
【図１】この発明に係るサイズ可変離散フーリエ変換処
理装置の一実施の形態を示すブロック構成図。
理装置の一実施の形態を示すブロック構成図。
【図２】同実施の形態における可変ポイント変換回路の
具体的構成を示すブロック構成図。
具体的構成を示すブロック構成図。
【図３】同実施の形態におけるカウンタ回路の具体的構
成を示すブロック構成図。
成を示すブロック構成図。
【図４】同実施の形態における位相生成回路の構成例を
示す図。
示す図。
【図５】同じく位相生成回路の構成例を示す図。
【図６】同じく位相生成回路の構成例を示す図。
【図７】この発明の離散フーリエ変換装置の他の例を示
すブロック構成図。
すブロック構成図。
【図８】同じく離散フーリエ変換装置の他の例に適用さ
れる位相生成テーブルを示す図。
れる位相生成テーブルを示す図。
１１〜１Ｌ，２１〜２Ｌ…離散フーリエ変換装置、 １２…入力信号処理回路、 １３…データセレクタ回路、 １４…切替制御回路、 １５…位相生成回路、 １６…カウンタ回路、 １１１〜１Ｌ１…可変ポイント変換回路、 １１２〜１Ｌ２…１ＫポイントＦＦＴ回路、 ２１１〜２Ｌ１…Ｎ／Ｍポイント変換回路、 ２１２〜２Ｌ２…Ｍポイント変換回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B056 AA01 BB13 DD03 FF02 HH05 5C057 AA06 CC00 DA05 DA09 DA10 EA02 EA07 EA11 EL01 EM07 GF05 GF08 GG03 GG04 GJ01 5C059 KK06 LA00 MA21 PP16 RD03 SS01 UA02 UA05 UA25 UA38 5K022 DD01 DD23 DD33
Claims (4)
- 【請求項１】 入力データを特定のポイント数のデータ
に変換する可変ポイント変換手段と、この可変ポイント
変換手段の出力に対して高速フーリエ変換処理を実行す
るポイント数固定の高速フーリエ変換手段とを有する第
１の離散フーリエ変換装置と、 この第１の離散フーリエ変換装置に、並列に配置して接
続され、同じく入力データを特定のポイント数のデータ
に変換する可変ポイント変換手段と、この可変ポイント
変換手段の出力に対して高速フーリエ変換処理を実行す
るポイント数固定の高速フーリエ変換手段とを有する第
２の離散フーリエ変換装置と、 前記第１及び第２の離散フーリエ変換装置から任意のポ
イント数のデータを得るように、選択的に前記第１の離
散フーリエ変換装置単独もしくは前記第１及び第２の離
散フーリエ変換装置を組み合わせた状態に切換制御する
切換制御手段と、 この切換制御手段の切換結果に基づいて、前記第１及び
第２の離散フーリエ変換装置の動作タイミングを決定す
るタイミング決定手段と、 このタイミング決定手段の出力及び前記切換制御手段の
切換結果に基づいて、前記第１及び第２の離散フーリエ
変換装置各々の出力の位相制御を実行するための位相デ
ータを生成し、この位相データを前記第１及び第２の離
散フーリエ変換装置各々に対応する可変ポイント変換手
段に与えることで、前記第１及び第２の離散フーリエ変
換装置の出力の位相をそれぞれ制御する位相制御手段
と、 前記切換制御手段の切換結果に基づいて、前記第１の離
散フーリエ変換装置単独の出力、及び前記第１及び第２
の離散フーリエ変換装置を組み合わせた出力を選択的に
切換導出する選択導出手段とを具備してなることを特徴
とするサイズ可変離散フーリエ変換処理装置。 - 【請求項２】 前記第１及び第２の離散フーリエ変換装
置各々に対応する前記可変ポイント変換手段は、前記位
相制御手段から出力される位相データに基づいて、前記
入力データに含まれるＩ軸データ及びＱ軸データに対し
て位相変化を与えるための回転子データを発生させる回
転子データ発生手段と、前記Ｉ軸データ及びＱ軸データ
と前記回転子データ発生手段から発生される回転子デー
タとを複素演算する複素演算手段と、この複素演算手段
の出力を累算する累算手段とを有し、 前記ポイント数固定の高速フーリエ変換手段は、前記累
算手段の出力を高速フーリエ変換処理する手段を有して
なることを特徴とする請求項１記載のサイズ可変離散フ
ーリエ変換処理装置。 - 【請求項３】 前記位相制御手段は、前記タイミング決
定手段の出力及び前記切換制御手段の切換結果に基づい
て、第１及び第２の離散フーリエ変換装置各々の出力の
位相を互いに同一位相にするための位相データを演算す
る演算手段を有してなることを特徴とする請求項１記載
のサイズ可変離散フーリエ変換処理装置。 - 【請求項４】 さらに、前記第１及び第２の離散フーリ
エ変換装置と同じ離散フーリエ変換装置をＬ（Ｌは整
数）個並列に接続しており、 前記切換制御手段は、Ｌ個の離散フーリエ変換装置から
任意のポイント数のデータを得るように、前記離散フー
リエ変換装置の個数を切り換えるようにし、 前記選択導出手段は、前記切換制御手段により切り換え
られた個数の離散フーリエ変換装置各々の出力を順次切
換導出するようにしたことを特徴とする請求項１記載の
サイズ可変離散フーリエ変換処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29370898A JP2000123000A (ja) | 1998-10-15 | 1998-10-15 | サイズ可変離散フーリエ変換処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29370898A JP2000123000A (ja) | 1998-10-15 | 1998-10-15 | サイズ可変離散フーリエ変換処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000123000A true JP2000123000A (ja) | 2000-04-28 |
Family
ID=17798216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29370898A Pending JP2000123000A (ja) | 1998-10-15 | 1998-10-15 | サイズ可変離散フーリエ変換処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000123000A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007522767A (ja) * | 2004-02-09 | 2007-08-09 | クゥアルコム・インコーポレイテッド | Ｏｆｄｍをベースにした通信システムのためのサブバンドをベースにした復調 |
| JP2008512031A (ja) * | 2004-09-03 | 2008-04-17 | エレクトロニクス アンド テレコミュニケーションズ リサーチ インスチチュート | 可変ポイントｉｆｆｔ／ｆｆｔ方法及び装置 |
| JP2008533865A (ja) * | 2005-03-10 | 2008-08-21 | クゥアルコム・インコーポレイテッド | より簡単なアナログフィルタリングのためにｏｆｄｍシステムにおいてｉｆｆｔを用いたデジタルアップサンプリングの効率的な使用 |
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| JP2009232024A (ja) * | 2008-03-21 | 2009-10-08 | Kddi Corp | 直交周波数分割多重通信装置及び方法 |
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| WO2018092183A1 (ja) * | 2016-11-15 | 2018-05-24 | 三菱電機株式会社 | 演算装置および演算方法 |
-
1998
- 1998-10-15 JP JP29370898A patent/JP2000123000A/ja active Pending
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