CN106130507B - 高速并行位同步滤波器时变系数更新环路 - Google Patents

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本发明提出了一种高速并行位同步滤波器时变系数更新环路，利用本发明能有效降低高速率下并行位同步的硬件实现复杂度。本发明通过下述技术方案予以实现：在每个时刻，并行滤波器组将输出并行数据通过时钟转换模块完成工作时钟的转换后，送入位同步误差提取模块进行位同步误差的提取，将实时提取工作时钟位同步误差送入重采样时钟生成器，产生重采样时钟和时钟偏移量；重采样时钟生成器将重采样时钟及时钟偏移量输入到RAM模块，RAM存储事先计算的多组并行滤波器系数；在每个时刻，通过当前时钟偏移量读取RAM存储内容，获取与该钟偏移量对应的并行滤波器系数，将该读取并行滤波器系数作为下一个时刻的并行滤波器系数，更新并行滤波器组的时变系数。

Description

高速并行位同步滤波器时变系数更新环路
技术领域
本发明是关于无线通信领域中，一种变滤波器系数的高速并行位同步硬件实现方法。更具体地说，本发明通过实时更新并行滤波器系数的方式，使得并行滤波器同时实现下变频滤波、重采样内插、抽取三种功能，简化高速并行位同步的硬件实现复杂度的方法。
技术背景
随着航空、航天技术的进步，人类开发利用太空的进程加快，空间活动呈现加速发展的趋势，在地球的中低轨道分布着各式各样的飞行器，所承载的业务类型越来越多，需要与地面站之间传输数据速率要求也越来越高，庞大的实时运算量和高度复杂的算法都对处理速度和传输速度提出了更高的要求。一些国家早在20世纪80年代就开展了100Mbps的高速数传系统研制，到目前为止，美国NASA已有包括6颗在轨星和由第一代与第二代白沙地面站组成的白沙综合站，并已提出了在21世纪初投入使用的第二代跟踪与数据中继卫星系统(TDRSH，I，J)的计划。美国的TDRSS系统具有相控阵地址功能，能对20个目标进行跟踪测控。数据传输能力达800Mbps。日本工程人员对新近发射升空的日本数据通信卫星Kizuna双向互联网传输测试中，成功获得1.2Gbps的单向数据传输速率最高纪录。在我国，高速数据传输技术在航天测控、遥感、卫星通信等领域受到高度的重视，而且近年来发展速度极快，市场需求也在不断地提高；超光谱图像、SAR图像、多仪器平台数据，是未来需要高速传输链路的主要对象。
对于高速率的数据接收，需要采用G量级的高速率的时钟进行采样，在G量级的高速率的条件下完成数据的载波恢复和位同步。而当前的FPGA工作速率只有兆量级。为实现高速率数据接收，美国JPL实验室在上世纪97年提出了APRX结构，采用并行结构实现高速全数字解调。通过串并转换，将G量级的串行处理转化为兆量级的并行处理，一方面，并行处理低了单路工作时钟频率，以适应FPGA工作能力，为高速的数据处理的FPGA实现提供的基础。另一方面，并行意味着资源消耗的成倍增长和算法实现复杂度的成倍增长。
在现有技术中，Conway提出了一种采用数论变换的方法实现并行滤波器,该方法可以大幅度节省乘法器数目,并且只引入很短的延迟。Sinha提出了一种新型可重构数字信号处理器,用于实现高速并行FIR滤波器。Cheng Chad提出了一种基于两级滤波器的方法,以增加延迟和加法器数目为代价,该方法可以大大节省滤波器的资源。Cheng Chao把并行FIR滤波器应用到离散小波变换的实现当中,采用了并行FIR滤波器方法,离散小波变换的吞吐率可以提高4倍,而占用的资源只提高3倍。Chung Jin-Gyun提出了一种基于滤波器频谱特性设计滤波器结构的方法,并且提出了一种新型的针对子滤波器模块的量化方法。以上参考文献主要采用以延迟和加法器为代价,减少乘法器数目,以降低硬件资源；研究内容主要集中在算法层次上,并没有给出FPGA实现的实际例子以及实际的速率。研究结果表明,当滤波器阶数很短时,以上参考文献带来的硬件资源节省效果并不明显,但却给滤波运算带来了额外的不必要的延迟。对于改进型的结构主要在于并行矢量乘法器模块,由于它占用这个系统的大量资源,其设计决定了整个系统设计是否优良.并行矢量乘法器模块的设计方法有许多种,输入数据与冲击响应相乘是通过乘法器完成的,然后利用加法器把它们相加起来.这样设计存在比较大的缺陷,主要是乘法器的实现非常困难,会占用很多资源,系统冗余很大,因此需要的时钟延迟也比较长。传统滤波器是通过高速乘法累加器来实现的,这种方法的缺陷在于,在下一个采样周期到来期间，只能进行有限操作，从而限制了带宽。现实中的信号都是以一定的序列进入处理器的，因此处理器在一个时间周期内只能处理有限的位数，不能完全并行处理。
位同步是数据传输中的数据接收端的重要手段。位同步的目的是使每个码元得到最佳的解调和判决。同步是数字通信中必须解决的一种重要的问题。所谓同步就是要求通信的收发双方在时间基准上保持一致，包括在开始时间、位边界、重复频率等上的一致。数据通信收发双方在时钟频率上存在差异，而这种差异将导致不同的时钟周期的微小误差。尽管这种差异是微小的，但在大量的数据传输过程中，这种微小误差的积累足以造成传输的错误。因此，在数据通信中，首先要解决的是收发双方计算机的时钟频率的一致性问题。一般方法是，要求接收端根据发送端发送数据的起止时间和时钟频率，来校正自己的时间基准和时钟频率，这个过程叫位同步。可见，位同步的目的是使接收端接收的每一位信息都与发送端保持同步。由于传输距离远所导致的接收信号信噪比很低的实际应用情况下不能达到同步的要求。而且，接收的高速率调制信号是宽带信号，受信道或接收机前端模拟滤波器非恒定群时延特性影响严重，同步解调性能大大降低，需要解决群时延对同步性能的影响。在高速数据传输系统中，由于基带信号的带宽很宽，必须在微波频段完成调制和解调，此时载波恢复很容易带来较大的相位抖动。要将载波相位抖动控制在可以接受的范围内，则需要对载波恢复电路进行精心而合理的设计，判决调整信号，并行处理定时恢复。随着并行路数的增加，环路的捕获带宽有所减小。由于数字解调器的解调数据率往往受到数字器件工作速率的限制，为了摆脱数字器件工作频率的限制实现高速率解调的手段是采用并行处理结构。并行处理是以资源换速度来提高数字信号处理速度。在并行位同步解调过程中，位同步是一个非常重要的环节，定时恢复的好坏将直接影响到解调的误码率。用于恢复数据时钟信息，是接收机正确采样判决的基础，后续的数字信号处理部分的工作全都基于对数据时钟的正确恢复。
本发明中的并行滤波器组包含的滤波器数量H与系统采样率fs、并行路数M、数据符号速率fr有关。当前文献可见的高速率并行位同步结构是，M路并行数据首先通过M个并行滤波器进行滤波，滤波后的数据根据重采样生成器提供的信息进行数据内插、数据抽取。该结构的滤波器数量为M，若滤波器阶数为N，阶，需要消耗MN个乘法器。以M＝32，N＝64为例，乘法器数量高达4096个。数据抽取模块每个时刻需要在M个数据中选取有效数据，有效数据可能出现在M路中的任意位置，且个数也不确定，因此可能性为2M种，以M＝32为例，则可能性高达4294967296种，选择器的设计非常复杂。
发明内容
本发明的目的是针对上述现有技术的不足之处，提出一种能够减小滤波器的数量，并能减化数据抽取的复杂度，实现更为简单，一种高速并行位同步滤波器时变系数更新环路方法。
为了达到上述目的，本发明提出的一种高速并行位同步滤波器时变系数更新环路，包括：并行滤波器组、时钟转换模块、位同步误差提取模块、重采样时钟生成器和RAM模块，其特征在于：在每个时刻，当前时刻的M路并行数据同时输入到包含H个相同滤波器的并行滤波器组，并行滤波器组将输出并行数据通过时钟转换模块完成工作时钟的转换后，送入位同步误差提取模块进行位同步误差的提取，将实时提取工作时钟位同步误差送入重采样时钟生成器，产生重采样时钟和时钟偏移量；重采样时钟生成器将重采样时钟及内插时钟偏移量输入到RAM模块，RAM存储事先计算的多组并行滤波器系数；在每个时刻，RAM模块通过当前内插时钟偏移量读取RAM存储内容，获取与当前内插时钟偏移量对应的并行滤波器系数，将该读取并行滤波器系数作为下一个时刻的并行滤波器系数，更新并行滤波器组的时变系数。本发明相比于现有技术具有如下有益效果：
减小了滤波器的数量。本发明将当前时刻的M路并行数据同时输入到包含H个相同滤波器的并行滤波器组，且H远小于M，滤波器数量从M降低到H，只需数据远小于M的H个滤波器，以及RAM模块，完成下变频滤波、重采样内插、抽取三种功能。本发明将当前时刻的并行数据首先输入到并行滤波器组，数据完成滤波后输出到时钟转换模块，通过时钟转换模块完成工作时钟的转换；位同步误差提取模块实时进行位同步误差的提取，只需在位同步环路中构造RAM，存储事先计算的多组并行滤波器系数，并通过每个时刻时钟偏移量读取，实现更新并行滤波器系数。并行滤波器组通过实时更新并行滤波器系数，使得并行滤波器同时实现下变频滤波、重采样内插、抽取三种功能。从而减小滤波器数量，减化数据选择复杂度，节省了大量硬件资源。解决了传统并行位同步结构中需要M个滤波器，以及2M种复杂的数据选择模块完成下变频滤波、重采样内插、抽取三种功能的缺陷。
减化数据抽取的复杂度。本发明采用并行滤波器组、时钟转换模块、位同步误差提取模块、重采样时钟生成器和RAM模块构成反馈环路，在每个时刻，通过当前时钟偏移量，读取RAM存储内容，获取与该钟偏移量对应的并行滤波器系数，将该并行滤波器系数作为下一时刻的并行滤波器组系数，通过读取RAM替代实时计算，减小复杂运算。时钟转换模块的输出数据进入位同步误差提取模块，提取位同步误差信息，通过位同步误差提取模块将实时提取工作时钟位同步误差送入重采样时钟生成器，运用误差信息控制重采样时钟生成器产生重采样时钟和内插的时钟偏移量，将重采样时钟及时钟偏移量输入到RAM，读取下一时刻的并行滤波器系数，实现并行滤波器系数更新，减化了数据抽取的复杂度。通过事先设计的下变频低通滤波器系数、事先选定的内插函数，根据不同的时钟偏移量，计算出不同的并行滤波器系数，时钟偏移量与并行滤波器系数一一对应，并将结果按存储在RAM中，突破了高速并行情况下，传统位同步结构资源消耗高的技术难点。
实现更为简单。本发明将当前时刻的并行数据首先输入到并行滤波器组，数据完成滤波后输出到时钟转换模块。时钟转换模块的输出数据进入位同步误差提取模块，提取位同步误差信息，通过误差信息控制重采样时钟生成器产生重采样时钟及时钟偏移量，最后将重采样时钟及内插的时钟偏移量输入到RAM，读取下一时刻的并行滤波器系数，实现并行滤波器系数更新。实现并行滤波器系数更新更为简单。
本发明适用于各种高速并行位同步的硬件实现，在卫星信号传输、遥感、高速无线信号处理方面有广泛的应用前景。
本发明方法适用于各种需要并行位同步的数字解调接收机。
附图说明
为了更清楚地理解本发明，现将通过本发明实施例，同时参照附图，来描述本发明，其中：
图1是本发明高速并行位同步滤波器时变系数更新环路原理示意图。
图2是现有高速并行位同步硬件实现原理示意图。
图3是本发明采用的现有内插值估计曲线示意图。
具体实施方式
参阅图1。在以下描述的实施例中，一种高速并行位同步滤波器时变系数更新环路，包括：并行滤波器组、时钟转换模块、位同步误差提取模块、重采样时钟生成器和RAM模块。并行滤波器组串联时钟转换模块，位同步误差提取模块、重采样时钟生成器和RAM模块并联在上述时钟转换模块输出端与并行滤波器组之间构成位同步反馈环路。并行位同步反馈环路完成时钟转换后的数据为位同步的输出数据。位同步误差提取模块运用误差信息控制重采样时钟生成器产生重采样时钟和时钟偏移量。并行滤波器组系数需要实时更新，每个时刻的并行滤波器组系数与下变频低通滤波器系数、内插函数、以及内插时钟偏移量三个量相关。并行滤波器组包含H个相同的低通滤波器，与并行滤波器组系数相关的下变频低通滤波器系数和内插函数在每个时刻是固定不变的，只有内插时钟偏移量是实时变化的，因此并行滤波器组系数根据固定的下变频滤波器系数和内插函数，计算不同的内插时钟偏移量对应的不同的并行滤波器组系数，并将计算结果一一对应存储在RAM模块中。
在每个时刻，并行滤波器组输出数据通过时钟转换模块后，送入位同步误差提取模块，位同步误差提取模块将实时提取工作时钟位同步误差送入重采样时钟生成器，产生重采样时钟和内插时钟偏移量；重采样时钟生成器将重采样时钟及时钟偏移量输入到RAM模块，读取RAM存储的并行滤波器系数，该读取并行滤波器系数作为下一个时刻的并行滤波器系数，从而实现并行滤波器系数更新。
参阅图2。在现有的高速并行位同步硬件实现结构中，并行数据x0(n)分别通过下变频滤波器组、内插、抽取三个模块后，送入时钟转换模块输出转换工作时钟clk2。本发明通过一个并行滤波器组取代上述三个模块，同时实现下变频滤波器组、内插、抽取三个功能，因此本发明的关键在于并行滤波器组的设计。
假定进入并行滤波组模块的并行数据为x0(n)，并行路数为M，下变频滤波器阶数为N，下变频滤波器系数为fk，k＝0,…,N-1，下变频滤波器输出为下变频后的并行数据x1(n)，则n+m时刻的下变频滤波器输出x1(n+m)表示为：
重采样时钟生成器通过位同步误差控制重采样频率，使内插模块的重采样点能恢复出码元最佳判决点和过零点的值。假设抽取模块的降采样率为D，即每隔D-1个数据才有一个数据被抽取到，故其余D-1个数据无需进行计算，只需计算被抽取到的数据即可。
时钟转换模块根据H＝M/R路并行数据的时钟信息进行时钟转换，将工作时钟clk1转为与数据符号速率fr相关的工作时钟clk2，其中数据符号速率fr是clk2的整数倍。位同步误差提取模块对完成时钟转换后的数据提取位同步误差信息，重采样时钟生成器通过位同步误差信息获得新时刻的重采样时钟偏移量，RAM模块根据重采样时钟生成器中读取与该偏移量对应的并行滤波器系数，并送入并行滤波器组。假定系统采样率fs与数据符号速率fr的比值R＝fs/fr表示每个符号采样点数，在并行滤波器组下变滤波后的数据中，每R个数据只有一个内插数据生成。因此，每R路数据可共用一个滤波器，则滤波器个数可减少为H＝M/R。
参阅图3。在本发明采用的内插值估计曲线中，重采样点的值可以根据重采样时刻周围几个实际采样点的值，通过内插获得。内插方法有多种，本发明选用了现有的一种立方内插，内插公式：
Y＝c-2y-2+c-1y-1+c0y0+c1y1 (2)
其中，Y为内插点的值，y-2，y-1，y0，y1为内插点Y前后4个实际采样得到的点。c-2，c-1，c0，c1为4个内插系数，表达式如下：
其中，μ为内插偏移量。
假定重采样发生在j时刻，内插点为x2，内插点前后4个实际采样点为x1(j-2)，x1(j-1)，x1(j)，x1(j+1)j为采样点的采样时刻。依据式(2)内插点x2可表示为：
x2＝c-2x1(j-2)+c-1x1(j-1)+c0x1(j)+c1x1(j+1) (7)
将式(1)代入式(7)：
将上式分解可得：
定义并行滤波器系数为pi，i＝-2,…,N，数学表达式为：p-2＝c-2f0
p-1＝c-2f1+c-1f0
p0＝c-2f2+c-1f1+c0f0
pl＝c-2f2+l+c-1f1+l+c0fl+c1fl-1,l＝1,2,…,N-3
pN-2＝c-1fN-1+c0fN-2+c1fN-3
pN-1＝c0fN-1+c1fN-2
pN＝c1fN-1 (9)
则式(8)写为：
x2＝p-2·x0(j-2)+p-1·x0(j-1)+…+pN·x0(j+N) (10)
只需通过式(10)计算获得并行滤波器系数pi，i＝-2,…,N，并将pi作为本发明中的并行滤波器系数就可同时完成滤波和内插两个功能。由上述推导可知，下变频滤波器系数fk固定不变，并行滤波器系数p是关于内插偏移量μ的函数，在每个重采样点时刻，RAM根据内插偏移量μ进行寻址获取并行滤波器系数系数pi，对内插偏移量μ在[0,1]间进行取值，位同步环路设计者计算对应的并行滤波器系数pi，将计算结果存储在RAM中。

Claims (10)

1.一种高速并行位同步滤波器时变系数更新环路，包括：并行滤波器组、时钟转换模块、位同步误差提取模块、重采样时钟生成器和RAM模块，其特征在于：在每个时刻，当前时刻的M路并行数据同时输入到包含H个相同滤波器的并行滤波器组，并行滤波器组将输出并行数据通过时钟转换模块完成工作时钟的转换后，送入位同步误差提取模块进行位同步误差的提取，将实时提取工作时钟位同步误差送入重采样时钟生成器，产生重采样时钟和内插的时钟偏移量；重采样时钟生成器将重采样时钟及内插的时钟偏移量输入到RAM模块，RAM存储事先计算的多组并行滤波器系数；在每个时刻，RAM模块通过当前内插的时钟偏移量读取RAM存储内容，获取与当前内插的时钟偏移量对应的并行滤波器系数，将该读取并行滤波器系数作为下一个时刻的并行滤波器系数，更新并行滤波器组的时变系数。
2.如权利要求1所述的高速并行位同步滤波器时变系数更新环路，其特征在于，并行滤波器组串联时钟转换模块，位同步误差提取模块、重采样时钟生成器和RAM模块并联在上述时钟转换模块输出端与并行滤波器组之间构成位同步反馈环路。
3.如权利要求2所述的高速并行位同步滤波器时变系数更新环路，其特征在于，并行位同步反馈环路完成时钟转换后的数据为位同步的输出数据。
4.如权利要求1所述的高速并行位同步滤波器时变系数更新环路，其特征在于，位同步误差提取模块运用误差信息控制重采样时钟生成器产生重采样时钟和时钟偏移量。
5.如权利要求1所述的高速并行位同步滤波器时变系数更新环路，其特征在于，并行滤波器系数实时更新时，每个时刻的并行滤波器系数与下变频低通滤波器系数、内插函数、以及RAM存储内插时钟偏移量三个量相关。
6.如权利要求5所述的高速并行位同步滤波器时变系数更新环路，其特征在于，与并行滤波器系数相关的下变频低通滤波器系数和内插函数在每个时刻是固定不变的，只有内插的时钟偏移量是实时变化的；位同步环路设计者根据固定的下变频滤波器系数和内插函数，计算不同的内插的时钟偏移量对应的不同的并行滤波器系数，并将计算结果一一对应存储在RAM模块中。
7.如权利要求1所述的高速并行位同步滤波器时变系数更新环路，其特征在于，时钟转换模块根据H路并行数据的时钟信息进行时钟转换，将工作时钟clk1转换为数据符号速率fr相关的工作时钟clk2，其中数据符号速率fr是工作时钟clk2的整数倍，H＜M。
8.如权利要求1所述的高速并行位同步滤波器时变系数更新环路，其特征在于，位同步误差提取模块对完成时钟转换后的数据提取位同步误差信息，重采样时钟生成器通过位同步误差信息获得新时刻的重采样时钟偏移量，RAM模块根据重采样时钟生成器中读取与该重采样时钟偏移量对应的并行滤波器系数，并送入并行滤波器组。
9.如权利要求1所述的高速并行位同步滤波器时变系数更新环路，其特征在于，接收机系统的采样率fs与数据符号速率fr的比值R＝fs/fr表示每个符号采样点数，在并行滤波器组下变滤波后的数据中，每R个数据只有一个内插数据生成。
10.如权利要求6所述的高速并行位同步滤波器时变系数更新环路，其特征在于，定义并行滤波器系数为pi，i＝-2,…,N，并行滤波器系数pi关于内插的时钟偏移量μ的函数，在每个重采样点时刻，RAM模块根据内插的时钟偏移量μ进行寻址获取并行滤波器系数pi，对内插的时钟偏移量μ在[0,1]间进行取值，位同步环路设计者计算对应的并行滤波器系数pi，将计算结果存储在RAM中。
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