CN102540146B

CN102540146B - 一种用于全极化微波辐射计系统中可配置的数字相关器

Info

Publication number: CN102540146B
Application number: CN 201110020107
Authority: CN
Inventors: 陆浩; 王振占; 刘璟怡; 姜景山
Original assignee: National Space Science Center of CAS
Current assignee: National Space Science Center of CAS
Priority date: 2010-12-24
Filing date: 2011-01-18
Publication date: 2013-07-24
Anticipated expiration: 2031-01-18
Also published as: CN102540146A

Abstract

本发明涉及一种用于全极化微波辐射计系统中可配置的数字相关器，全极化微波辐射计系统射频前端通过混频放大和正交变换后的信号转化为差分信号输入至四个超高速ADC输入端进行采样转换为数字信号，经多路复用后输入数字相关电路；数字相关电路包括参数选择模块和相关计算模块；参数选择模块通过计算机串口返回命令修改FPGA中的数字相关位数参数和积分时间参数实时对FPGA配置，实现从2位到12位的数字相关及积分时间从5ms到50ms的选择；相关计算模块在确定量化位数和积分时间后，对输入的数字信号进行降速和相关计算处理，将相关结果通过数据格式转换和外部接口电路按要求的顺序输出到计算机上。

Description

一种用于全极化微波辐射计系统中可配置的数字相关器

技术领域

本发明涉及数字相关器，特别涉及一种用于全极化微波辐射计系统中可配置的数字相关器。

背景技术

数字相关器是指利用数字方法对输入的信号进行相关处理。数字相关技术广泛应用于通信和微波遥感系统中，尤其广泛应用于全极化微波辐射计系统和合成孔径辐射计系统。在合成孔径辐射计系统中，主要是利用数字相关实现多个通道的交叉互相关，一片相关器可以完成多路信号交叉的相关计算，节省很多体积重量和功耗。在全极化微波辐射计系统中，主要是利用数字相关器实现双极化通道经过混频放大和正交变化后的宽带复相关，这里要求极高带宽和较高精度，实时的相关。

全极化微波辐射计在传统微波辐射计的基础上，进一步提取了观测目标的极化信息，是国际上19世纪90年代中后期才发展起来的一种新型的微波遥感器。相对于微波散射计，全极化微波辐射计进行海面风场测量具有功耗低、高风速条件下精度高等重要优势，适用于卫星平台，是国际上星载微波遥感技术的前沿方向，也是美国、欧洲等国家和地区的研究热点。国际上第一个载有全极化微波辐射传感器WindSat的试验卫星于2003年升空，其主要目的是验证全极化微波辐射计的可靠性，建立相应的海面风速、风向算法。全极化微波辐射计中数据处理的核心部件数字相关器的研究对于我国制造自己的全极化微波辐射计有重要的意义。

全极化辐射计在短时间内获得全球大面积风场结果的同时还可以获得大气云水含量、水汽含量和海表温度等参数。获得的短重复周期、同时刻、同区域的大气海洋参数，对于海洋和气候研究相当的有利，同时有利于提高大气和海洋预报模式的准确性。

相关计算可以采用数字相关和模拟相关两种途径。数字相关器与模拟相关器相比，没有通道互耦，而且一致性较好。主要特点是能够用资源换速度，利用超大规模集成电路技术实现全并行宽带数字相关处理，当带宽超过2000MHz时，作模拟实时相关处理有较大难度。数字相关器可以同时完成自相关和互相关计算，直接和电脑通讯。模拟相关器自相关和互相关采用不同的系统分别完成，且输出结果是模拟值还需要进一步的采集和量化，不易于控制。

现有的数字相关器采用两种技术。

用电子电路完成数字相关计算，即通过乘法单元、累加单元和数控单元搭建整个系统，例如NASA使用的PSR数字微波辐射计，采用3阶量化即2位相关，1GHz带宽。电子电路搭建整体系统体积庞大，功耗超过百瓦，而且不能随时配置。

随着集成电路的高速发展，已经可以通过FPGA完成相关计算和数据控制。例如NASA研制的HSCC高速数字相关器，带宽500MHz，2位量化。应用在国际GEM工程中，基于FPGA对C波段信号经过混频放大后的信号作处理的数字相关器，带宽200MHz，采用8位量化。当前利用集成电路实现的数字相关器较多，但是没有达到3.2GHz带宽下12位量化的水平，且相关计算精度和积分时间不可随时调整，限制了数字相关器的使用范围。随着全极化微波辐射计前端中频带宽的增加，宽带的数字相关器十分必要。

发明内容

本发明的目的在于，提出一种用于全极化微波辐射计系统中可配置的数字相关器来解决上述问题，实现提高现有的数字相关器的精度和带宽并且精度可调。

为实现上述发明目的，提出一种用于全极化微波辐射计系统中可配置的数字相关器，该数字相关器包括：超高速ADC、数字相关电路、数据格式转换和外部接口电路；其特征在于，

所述的全极化微波辐射计系统射频前端通过混频放大和正交变换后的信号转化为差分信号输入至四个所述的超高速ADC输入端；其中，V通道的I路和Q路信号分别输入到第一超高速ADC1和第三超高速ADC3，H通道的I路信号和Q路信号分别输入到第二超高速ADC2和第四超高速ADC4；所述的超高速ADC将输入的差分信号进行采样转换为数字信号，把数字信号经多路复用后输入所述的数字相关电路；

所述的数字相关电路包括参数选择模块和相关计算模块；所述的参数选择模块，通过计算机串口返回命令修改FPGA中的数字相关位数参数和积分时间参数实时对FPGA配置，实现从2位到12位的数字相关及积分时间从5ms到50ms的选择；所述的相关计算模块，在所述的参数选择模块确定量化位数和计算累加时间后，对输入的数字信号进行降速和相关处理，将相关结果通过所述的数据格式转换和外部接口电路按要求的顺序输出到计算机上。因为FPGA中的乘法核只能完成2位以上的相乘，且根据精度需要数字相关器不能选择1位的数字相关。

该数字相关器还包括：同步采样时钟电路和复位电路；所述的同步采样时钟电路，用于确保到达每个所述的超高速ADC的采样时钟的相位一致；所述的复位电路用于控制高/低电平信号复位数字相关器中的四个超高速ADC以控制四个超高速ADC的同步工作。

所述的同步采样时钟电路包括锁相环和高速时钟分配器；所述的锁相环，用于产生1.6GHz差分时钟，所述的高速时钟分配器驱动输出四路同步采样时钟。

所述的高速时钟分配器采用ADCLK946。

所述的复位电路采用MAX811执行复位功能。

所述的差分信号通过变压器转换得到。

所述的超高速ADC的采样率为3.2GHz以上。

所述的超高速ADC通过欠采样的方式进行采样。

所述的超高速ADC的多路复用采用1:4的多路复用方式。

所述的FPGA芯片采用FPGA-Virtex5芯片。

所述的相关计算模块中的降速方法采用首先对数据信号和差分时钟经缓存器转换为单端信号，然后对时钟做分频处理，最后在分频后的时钟控制下进行多路复用。

所述的分频通过所述的FPGA-Virtex5芯片中的DCM时钟驱动模块完成二分频。

所述的相关计算模块中的多路复用采用1:2的多路复用方式。

所述的相关计算模块通过式(2)、式(3)、式(4)和式(5)分别计算得到V通道自相关、H通道自相关、互相关实部和互相关虚部；

|E_v|²＝V_DI×V_DI+V_DQ×V_DQ (2)

|E_h|²＝H_DI×H_DI+H_DQ×H_DQ (3)

ReE_vE_h ^*＝V_DI×H_DI+V_DQ×H_DQ (4)

ImE_vE_h ^*＝V_DQ×H_DI-V_DI×H_DQ (5)

其中，V_DI表示V通道I路的信号，V_DQ表示V通道Q路的信号，H_DI表示H通道I路的信号，H_DQ表示H通道Q路的信号，E_V＝V_DI+V_DQ*i，E_H＝H_DI+H_DQ*i。

所述的数据格式转换和外部接口电路中的数据格式转换通过FPGA编程实现。

所述的串口返回命令通过RS485串口芯片或RS232串口芯片传输至FPGA芯片内。

所述的RS485串口芯片采用的驱动芯片是SP3491；所述的RS232串口芯片采用的驱动芯片是MAX3232。

本发明的优点在于，本发明的数字相关器采用的高速ADC高达3.2GHz采样率，并利用了欠采样技术，利用该技术可以在保证信号不产生混叠的前提下，完成正交变换前极化通道3.2GHz的带宽采样；本发明的数字相关器通过串口返回命令实时对FPGA配置，可以实现2位到12位的数字相关，实现精度可调。

本发明的数字相关器通过一片FPGA完成所有自相关和互相关计算，体积小、易于控制、功耗低，整体功耗在30W以内。本发明的数字相关器可以根据系统总体机构不同，重新配置FPGA实现不同格式和速度的数据传输。本发明的数字相关器可以通过串口返回命令修改FPGA相关计算的积分时间。

附图说明

图1为全极化微波辐射计系统框图；

图2为本发明的数字相关器的结构框图；

图3为本发明的FPGA内部数据控制流程图；

图4为本发明的DCM二分频结构框图；

图5为本发明的数字相关计算原理框图；

图6为本发明的相关结果输出顺序控制状态图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细的说明。

本设计克服了电子电路的缺点，提高了现有集成电路实现方法的精度和带宽，利用高集成电路和现有超高速ADC实现了3.2GHz带宽、12位数字相关的可配置易删改的数字相关器。

本发明的目的是这样实现的：

本发明提供一种高达3.2GHz带宽的数字相关器，包括：超高速ADC、数字相关、数据格式转换和外部接口电路。所述的高速ADC从外部的接收机接收经过混频放大的模拟信号，并将模拟信号转为数字信号，随后进入数字相关电路，相关处理结果通过数据转换和外部接口电路传输到计算机，并按要求输出指定的数据顺序。其中超高速ADC采用美国国家半导体公司最新的可实现12位量化芯片。数字相关电路采用Xilinx公司最新V5系列芯片XC5VSX完成，所述的数字相关电路可利用FPGA的反复可擦写功能重新配置，并可以实现数字相关位数和积分时间的修改。

所述的超高速ADC是指采样率在3.2GHz的ADC。本发明ADC输出可以设置成多路复用模式，可以降低输出到FPGA的数据流，使FPGA可以接收。在FPGA中又将进一步降速到可以进行相关运算。

所述的ADC的功能是对全极化微波辐射计系统射频前端通过混频放大和正交变换后的信号进行采集，将模拟信号转换为数字信号后传输到FPGA。ADC通过欠采样的方式对极化通道进行采样。

数字的降速和相关计算以及相关结果的传输都在一片FPGA芯片中完成，具有高集成度、易删改、体积小的特点。

相关计算最终得到的是全极化辐射计中极化通道的自相关和互相关，即全部的stokes参数。自相关处理指各个通道内的自相关，互相关处理是指两个通道之间的互相关，包括互相关实部和互相关虚部。

在FPGA中相关计算的累加时间可以通过串口返回命令，根据实际需要适时修改。默认积分时间为10ms，改变FPGA程序中的一个时间参数就可以完成全部修改。

通过串口施加FPGA命令可以根据实际需要选择不同位数的相关处理，节约不必要使用的资源。位数越多计算结果精度越高，但是功耗也越高。

下面参照附图，对本发明做进一步的描述。

图1为全极化微波辐射计系统结构框图。辐射信道采用两个接收机，天线输出信号经过正交模式变换器(OMT)分成垂直(V)极化和水平(H)极化两路信号，进入两个接收机通道，经高频放大、混频、中频放大以后，每路信号分别通过功分器分成两路信号，其中一路信号做90°移相。信号在相关器中实现垂直极化信号和水平极化信号的自相关和互相关处理。数字相关处理部分是辐射计信号处理的核心。

根据奈奎斯特采样定律要求的采样频率必须大于等于两倍被采样信号带宽才能避免信息的损失，这就使得采样电路工作在很高的频率上，对电路的精度和速度提出了很高的要求。本文介绍了一种高频高可靠性的信号采样和相关处理系统，可以完成1.6GHz带宽的无失真采样，即系统中V和H通道3.2GHz带宽的相关处理。

全极化辐射计同时使用多路相关技术，对水平和垂直极化信号进行相关处理，产生反演海面风场模型所需的参量。修正的Stokes矢量中的元素以亮温K作为单位，如下式所示：

T_{B} = (\begin{matrix} T_{v} \\ T_{h} \\ T_{3} \\ T_{4} \end{matrix}) = (\begin{matrix} T_{v} \\ T_{h} \\ T_{45} - T_{- 45} \\ T_{cl} - T_{cr} \end{matrix}) = \frac{λ^{2}}{κ_{B} \times η} (\begin{matrix} ({| E_{v} |}^{2}) \\ ({| E_{h} |}^{2}) \\ 2 Re (E_{v} {E_{h}}^{*}) \\ 2 Im (E_{v} {E_{h}}^{*}) \end{matrix}) - - - (1)

式中λ是波长，η是介质阻抗，k是Boltzmann常数。参数T_v和T_h，是垂直和水平极化的亮温，他们的和就是全辐射亮温。其它两个参数包含了辐射场极化特性的信息。

下面结合图2做进一步说明，数字相关器系统框图如图2所示。信号采集模块中，四片ADC同时完成四路信号的采样。单端被采信号通过变压器BUFFER转化为差分信号输入ADC。数字全极化辐射计中V通道的I路和Q路信号输入到ADC1和ADC3，H通道的I路信号和Q路信号输入到ADC2和ADC4。ADC输出数据为LVDS模式，采用1:4的多路复用，即单个ADC同时并行输出四个采样点值，位宽12bit。采用FPGA-Virtex5实现对四个ADC输出数据的接收和相关运算处理。FPGA实现了对四个ADC的复位控制，同步复位可以触发所有ADC同步工作，只有同步采样最终的相关结果才有意义。本方案设计中采用锁相环PLL产生1.6GHz差分时钟，然后由高速时钟分配器ADCLK946驱动输出四路同步采样时钟，确保到达每个ADC的采样时钟的相位一致。通过MAX811控制低电平信号触发以复位整个系统包括所有ADC。同时设置FPGA在上电1s后自动复位系统，确保不在人为控制下所有ADC可以得到同时复位达到输出一致性。FPGA计算的相关结果通过串口上传到PC机。

设计中采用的ADC是一款高性能的模数转换芯片ADC12D1800，典型功耗4.4W。本数字相关器中，每个通道采样率3.2GHz，12bit分辨率，全功率带宽1.75GHz，内置跟踪和保持放大器以及校准范围更大的自我校准电路，因此即使输入频率超过2GHz，也可对所有动态参数作出较为平直的响应。设计ADC上电5.2*10⁷个采样时钟周期以后自动校准，设定输入峰峰值为800mV。设计被采信号在ADC内部通过1:4的多路复用模块，即一次输出四个采样点的值。DCLK送给外部器件来锁存数据。ADC输入时钟为其内部采样时钟的一半，3.2GHz速率采样则CLK时钟速率为1.6GHz。DCLK工作在DDR传输模式，即在时钟DCLK双边沿输出数字信号，此时输出的时钟DCLK为输入时钟CLK的四分频，这是系统降速的第一步操作。OR管脚为高电平，指示输入超出量程。将OR连接到FPGA并驱动外接LED。四个ADC的时钟由ADCLK946芯片分出。ADCLK946可以同步输出六对最高4.8GHz的差分时钟。

DCLK_RST是ADC的复位管脚。DCLK_RST的同步触发是保证ADC同步工作的主要方法。一个正脉冲可以复位ADC的DCLK输出。复位信号必须持续五个采样时钟周期以上复位才有效。四个DCLK_RST信号实现对四片ADC的同时复位，使得输出一致。将复位管脚连接到FPGA，编程实现对四个ADC的自动复位，在上电3s以后DCLK_RST自动置于高电平并持续五个采样周期。系统外设复位按钮并通过MAX811芯片连接至FPGA，点击按钮可再次触发FPGA对ADC的复位操作。

ADCLK946输出的四个差分时钟速率1.6GHz，需要严格等长。每片ADC输出的采样信号，时钟DCLK和溢出指示信号OR都是LVDS电平传输。所有LVDS在走线的时候需要保持等长和平行。PCB分成了独立的合理的模拟电路区域和数字电路区，AD转换器跨分区放置。

如图3为FPGA中数据流程结构框图。Virtex5采用65nm工艺，与前一代90nmFPGA相比，速度平均提高30％，逻辑容量增加65％，同时动态功耗降低了35％，系统时钟最高达到550MHz。Virtex5系列芯片外围电路简单，只需要几个滤波电容，根据其推荐电路设计即可。Virtex5内核电压仅为1V，内核电压上电瞬间会有较大过冲，为了不对电源芯片造成冲击损坏芯片，使用TI公司PTH05000大功率DC-DC芯片。

每路被采数据以800MHz的速率进入FPGA，时钟速率是400MHz。输入的LVDS采样信号和差分时钟首先通过BUFFER转化成单端信号，随后进入编程实现的多路复用模块DEMUX。进入FPGA的数据可以被接收识别，但是相对于整个相关计算的处理周期速率还是较高。为降低数据速率，以资源换取速度，将采样数据做1:2的多路复用，即分别在时钟上升沿和下降沿积累两个时间点的采样值再输出到下一个单元。同时需要将输入的控制时钟做二分频。分频后时钟200MHz在上升沿驱动每个通道16个采样值。经过FPGA里的多路复用后就完成了对3.2GHz速率的全部降速过程。

经过DEMUX后的采样值在分频后的时钟驱动下进入参数选择模块。程序中设计出位数选择参数和积分时间选择参数。具体实施办法是，在相关计算之前作位数和积分时间判断。位数默认是12位，积分时间默认是10ms。当位数参数变化为12至2时，计算位数也截取相应的高位位数。而当积分时间参数变化为5至50之间的整数时，计算积分时间也相应选择在5ms至50ms之间。参数都是通过串口返回命令进行修改。串口可以接收也可以发送，接收的是相关结果，发送的是参数命令。接收与发送都可以随时进行，即可以达到通过计算机随时修改FPGA参数。

确定两个参数后，所有采样值进入相关计算模块。相关计算模块按照算法由一个个计算模块组成。用FPGA里的IP模块设计8bit宽乘法器，使用-3级别的Virtex5芯片其计算速度最高达到550MHz。通过VHDL编程实现相乘结果后续的加法器、减法器和64bit宽累加器。通过IP核调用8bit×2048同步FIFO。相关结果通过FIFO顺序输出，最后通过串口到PC机。软件实现中大部分采用直接调用FPGA内部IP核的方法，使得程序可以运行在速度最理想的状态。

图4是DCM二分频结构框图，分频由Virtex5的DCM时钟驱动模块完成。通过DCM模块不仅能对时钟进行同步、移相、分频和倍频等变换，而且可以使全局时钟的输出达到无抖动延迟。设计中高精度相位和频率调节主要是采用IBUFG+DCM+BUFG结构来实现。IBUFG和BUFG是FPGA里的缓冲器，可以直接调用。

图5为相关计算模块流程框图。V_DI表示V通道I路的信号，V_DQ表示V通道Q路的信号。H_DI表示H通道I路的信号，H_DQ表示H通道Q路的信号。E_V＝V_DI+V_DQ*i，E_H＝H_DI+H_DQ*i。复相关按下式计算然后累加指定时间输出。默认状态下这里的各路信号都代表一个12bit的值。

|E_v|²＝V_DI×V_DI+V_DQ ×V_DQ (2)

|E_h|²＝H_DI×H_DI+H_DQ×H_DQ (3)

ReE_vE_h ^*＝V_DI×H_DI+V_DQ×H_DQ (4)

ImE_vE_h ^*＝V_DQ×H_DI-V_DI×H_DQ (5)

图6为FPGA中状态机控制输出时序流程图。数据累加10ms通过串口输出到PC机。相关结果按照自相关1，自相关2，互相关实部，互相关虚部顺序输出。通过状态机编程控制端口输出顺序。首先建立各个输出状态和判断条件，按照指定的顺序编程，采用if语句，当条件满足时则由当前状态进入下一个状态，以此进行直至进入最后一个状态然后返回第一个状态，如此反复。状态机模块提供一个读取数据信号，当处于某个状态时，读取信号返回一个命令到FIFO，读取相应的相关结果。通过编程实现的时序控制较于电子电路设计方法，稳定可靠，易于修改。直接修改程序中状态设定的顺序就可以改变输出的时序。

串口设计两个在系统内，一个是RS485，另一个是RS232。RS485用于较远距离的传输。按照串口的手册要求连接。RS232芯片选择MAX3232，有输入输出两个通道驱动，都是CMOS信号的传输。RS485传输选择的驱动芯片是SP3491。它有两对差分驱动和相应使能管脚。使能管脚通过FPGA控制。将串口芯片的输入输出管脚接到FPGA，即可以按照FPGA内部默认设置传输相关结果，也可以按照串口协议格式，通过计算机返回命令修改相关过程中的两个重要参数，相关位数和积分时间。还可以通过重新配置FPGA修改串口输出速率，默认波特率是57600。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.一种用于全极化微波辐射计系统中可配置的数字相关器，该数字相关器包括：超高速ADC、数字相关电路、数据格式转换和外部接口电路；其特征在于，

所述的数字相关电路包括参数选择模块和相关计算模块；所述的参数选择模块，通过计算机串口返回命令修改FPGA中的数字相关位数参数和积分时间参数实时对FPGA配置，实现从2位到12位的数字相关及积分时间从5ms到50ms的选择；所述的相关计算模块，在所述的参数选择模块确定量化位数和计算累加时间后，对输入的数字信号进行降速和相关计算处理，将相关结果通过所述的数据格式转换和外部接口电路按要求的顺序输出到计算机上。

2.根据权利要求1所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，该数字相关器还包括：同步采样时钟电路和复位电路；

所述的同步采样时钟电路，用于确保到达每个所述的超高速ADC的采样时钟的相位一致；

所述的复位电路用于控制高/低电平信号复位数字相关器中的四个超高速ADC以控制四个超高速ADC的同步工作。

3.根据权利要求2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的同步采样时钟电路包括锁相环和高速时钟分配器；所述的锁相环，用于产生1.6GHz差分时钟，所述的高速时钟分配器驱动输出四路同步采样时钟。

4.根据权利要求3所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的高速时钟分配器采用ADCLK946。

5.根据权利要求2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的复位电路采用MAX811执行复位。

6.根据权利要求1或2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的差分信号通过变压器转换得到。

7.根据权利要求1或2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的超高速ADC的采样率为3.2GHz以上。

8.根据权利要求1或2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的超高速ADC通过欠采样的方式进行采样。

9.根据权利要求1或2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的多路复用方式采用1：4的多路复用方式。

10.根据权利要求1或2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的FPGA芯片采用FPGA-Virtex5芯片。

11.根据权利要求1或2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的相关计算模块中的降速方法采用首先对数据信号和差分时钟经缓存器转换为单端信号，然后对时钟做分频处理，最后在分频后的时钟控制下进行多路复用。

12.根据权利要求11所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的分频通过所述的FPGA-Virtex5芯片中的DCM时钟驱动模块完成二分频。

13.根据权利要求11所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的多路复用采用1：2的多路复用。

14.根据权利要求1或2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的相关计算模块通过式（2）、式（3）、式（4）和式（5）分别计算得到V通道自相关、H通道自相关、互相关实部和互相关虚部；

其中，V_DI表示V通道I路的信号，V_DQ表示V通道Q路的信号，H_DI表示H通道I路的信号，H_DQ表示H通道Q路的信号，E_v=V_DI+V_DQ*i，E_h=H_DI+H_DQ*i。

15.根据权利要求1或2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的数据格式转换和外部接口电路中的数据格式转换通过FPGA编程实现。

16.根据权利要求1或2所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的串口返回命令通过RS485串口芯片或RS232串口芯片传输至FPGA芯片内。

17.根据权利要求16所述的用于全极化微波辐射计系统中可配置的数字相关器，其特征在于，所述的RS485串口芯片采用的驱动芯片是SP3491；所述的RS232串口芯片采用的驱动芯片是MAX3232。