CN103995255B - 一种综合孔径微波遥感辐射计中多通道数字相关器 - Google Patents

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Abstract

本发明提供一种综合孔径微波遥感辐射计中多通道数字相关器，其主要由门时钟生成单元、延迟分发单元、多个二级相关单元和数据汇聚单元依次连接组成；门时钟生成单元将FIFO的满标志信号作为使能端，控制辐射计上4倍于低频时钟Wr_clk的高频时钟Rd_clk的通断形成断续时钟，所述断续时钟作为FIFO的读时钟、延时分发单元和二级相关单元的处理时钟；延时分发单元，对接收的多个通道的信号进行延时分发后传输给二级相关单元；二级相关单元的前级相关单元分时对接收的信号进行复相关运算，二级相关单元的后级相关单元将与其对应的前级相关单元运算结果进行累加输出；数据汇聚单元，用于将多个二级相关单元并行输出的相关结果转换成串行数据流输出。

Description

一种综合孔径微波遥感辐射计中多通道数字相关器
技术领域
本发明涉及一种综合孔径微波遥感辐射计中多通道数字相关器，属于微波遥感技术领域。
背景技术
微波遥感辐射计是通过非接触的方式对地物的微波特性进行测量和分析，从而得到目标的特性参数的方法。传统真实孔径微波辐射计由于其遥感机制的固有特点，空间分辨率受到天线物理孔径以及波束驻留时间的限制，使得星载系统的地面分辨力一般只在几十到百公里的数量级。
综合孔径微波辐射计是提高星载被动微波遥感器空间分辨力的一个有效途径。其工作原理是通过一些小孔径天线单元在不同空间位置上进行相互干涉测量，然后对干涉测量的结果进行傅立叶变换，得到实际物体的辐射亮温。由于天线孔径大，重量减轻，便于折叠，因此可以实现较高的空间分辨率。另外，由于不需进行机械扫描，因此不存在天线越大积分时间越短的现象。
综合孔径微波辐射计的核心部件是复相关器。在数字系统中，常常使用FPGA实现多通道数字相关器。系统对图像最高空间分辨力的要求越高，复相关通道数也越多。尽管经过稀疏的天线阵列单元数不是很多，但是其交叉相关的数量将很大。比如对一个高分辨力的两维系统，其相关器的数量可达上万个。当系统复相关通道数很多时，传统的数字相关运算方法会消耗掉大量的FPGA逻辑资源，对系统实现带来很大困难。
因此需要针对多通道数字相关器系统的需求设计新的相关器。
发明内容
本发明的目的是为了克服已有技术的缺陷，解决传统多通道数字相关器资源消耗量过大的问题，提出了一种综合孔径微波遥感辐射计中多通道数字相关器。
实现本发明的技术方案如下：
一种综合孔径微波遥感辐射计中多通道数字相关器，所述多通道数字相关器基于FPGA实现，其主要由门时钟生成单元、延迟分发单元、多个二级相关单元和数据汇聚单元依次连接组成；
所述门时钟生成单元，在辐射计上低频时钟Wr_clk控制下，将辐射计上ADC采集的信号写入门时钟生成单元上的FIFO；当FIFO中数据多于深度的2/3时，FIFO满标志Prog_Full信号被拉高，当FIFO中数据少于深度的1/3时，则满标志Prog_Full信号被拉低；门时钟生成单元将满标志信号作为使能端，控制辐射计上4倍于低频时钟Wr_clk的高频时钟Rd_clk的通断形成断续时钟，所述断续时钟作为FIFO的读时钟、延时分发单元和二级相关单元的处理时钟Gated_Clock；所述FIFO在读时钟的控制下，将其上存储的信息传输给延时分发单元；
所述延时分发单元，根据处理时钟Gated_Clock对接收的多个通道的信号进行延时，并将每两个通道信号的实部和虚部按照(I1,I2)，(I1,Q2)，(Q1,I2)，(Q1,Q1)的顺序依次送入二级相关单元中的一个前级相关单元，其中I1和Q1分别为两通道的其中一通道信号的实部和虚部，I2和Q2分别为两通道的另一通道信号的实部和虚部；
所述二级相关单元，包括多个前级相关单元和一个后级相关单元；前级相关单元分时对(I1,I2)，(I1,Q2)，(Q1,I2)，(Q1,Q1)进行乘法运算，依次从FPGA的分布式RAM中取出累加结果与当前乘法结果进行累加，然后将累加的结果存放到RAM中，至此完成了一次复相关运算；后级相关单元在其对应的各前级相关单元完成设定时间的复相关运算时，依次从FPGA的BlockRAM中读出累加结果与前级相关单元当前复相关运算的结果进行累加，然后将累加结果依前级相关单元顺序存储在BlockRAM中，当后级相关单元完成设定时长的累加处理后，后级相关单元将BlockRAM中相关结果依次输出并清零；
数据汇聚单元，用于将多个二级相关单元并行输出的相关结果转换成串行数据流输出。
有益效果
本发明方法中，前后级相关单元均采用时分复用技术，能够显著降低数字相关器的资源消耗；此外，系统工作在门时钟生成单元产生的在断续时钟下，能实现后级逻辑的流型处理，可以降低控制逻辑的复杂度，减少资源消耗，并且能优化FPGA的布局布线效果，以满足更高的时序要求；因此，本发明具有增加辐射计相关通道数、提高系统性能的效果。
附图说明
图1为本发明的二级相关系统结构框图。
图2为门时钟生成单元结构框图。
图3为前级相关单元结构框图。
图4为前级相关单元工作时序。
图5为前级相关单元结构框图。
图6为后级相关单元状态转换图。
具体实施方式
下面结合附图对本发明进行详细描述。
本发明综合孔径微波遥感辐射计中多通道数字相关器，其中所述多通道数字相关器基于FPGA实现，其主要由门时钟生成单元、延迟分发单元、多个二级相关单元和数据汇聚单元依次连接组成，系统框图如图1所示。
门时钟生成单元，在辐射计上低频时钟Wr_clk控制下，将辐射计上ADC采集的信号写入门时钟生成单元上的满标志滞回的FIFO，FIFO非空的时候进行读操作；即当FIFO中数据多于深度的2/3时，FIFO满标志Prog_Full信号被拉高，当FIFO中数据少于深度的1/3时，则满标志Prog_Full信号被拉低；门时钟生成单元将满标志信号作为使能端，控制辐射计上4倍于低频时钟Wr_clk的高频时钟Rd_clk的通断形成断续时钟，所述断续时钟作为FIFO的读时钟、延时分发单元及二级相关单元的处理时钟Gated_Clock；所述FIFO在读时钟的控制下，将其上存储的信息传输给延时分发单元。
门时钟生成单元输出断续时钟和信号，由于断续时钟是在FIFO满标志Prog_Full信号被拉高时才存在输出(拉高后的满标志控制高频时钟Rd_clk的输出形成断续时钟)，在断续时钟的门时钟域下，FIFO中存储有不少于1/3深度的信号，因此门时钟生成单元可以在断续时钟的控制下保持输出信号的连续，如此便能实现后级逻辑的流型处理，降低控制逻辑的复杂度，减少资源消耗。门时钟生成单元结构框图如图2所示。
延时分发单元，根据处理时钟Gated_Clock对接收的多个通道的信号进行延时，并将每两个通道信号的实部和虚部按照(I1,I2)，(I1,Q2)，(Q1,I2)，(Q1,Q1)的顺序依次送入二级相关单元中的一个前级相关单元，其中I1和Q1分别为两通道的其中一通道信号的实部和虚部，I2和Q2分别为两通道的另一通道信号的实部和虚部。
由于门时钟生成单元传输过来多个通道的信号，延时分发单元将接收的多个通道的信号每两个通道分成一组，例如若存在10个通道的信号，每两个通道分成一组，则可分成组，每一组上两通道信号按照(I1,I2)，(I1,Q2)，(Q1,I2)，(Q1,Q1)顺序传输给一个前级相关单元作复相关运算。
二级相关单元，包括多个前级相关单元和一个后级相关单元，多个前级相关处理单元并为一组复用一个后级相关单元，同组内的前级相关单元分时启动，为保证各个前级相关单元的处理窗口起始时刻一致，需要在相关时刻开始前补零，补零数与一组内前级相关器数量相等。通常情况下二级相关单元设置的数量较多，至少保证二级相关单元上所有前级相关单元的总数不少于延时分发单元所划分的组数。
前级相关单元分时对(I1,I2)，(I1,Q2)，(Q1,I2)，(Q1,Q1)进行乘法运算，依次从FPGA的分布式RAM中取出累加结果与当前乘法结果进行累加，然后将累加的结果存放在RAM中，至此完成了一次复相关运算。由于前级相关单元分时对信号进行乘加运算，因此其通过复用一个乘法器和加法器实现复相关运算。乘法器和加法器使用FPGA中的寄存器、查找表、分布式RAM等逻辑资源实现，点数固定且累加周期短以降低逻辑资源消耗，其结构框图如图3所示，工作时序图如图4所示。
后级相关单元在其对应的各前级相关单元完成设定时间的复相关运算时，依次从FPGA的BlockRAM中读出累加结果与前级相关单元当前复相关运算的结果进行累加，然后将累加结果依前级相关单元顺序存储在BlockRAM中，当后级相关单元完成设定时长的累加处理后，后级相关单元将BlockRAM中相关结果依次输出并清零。
后级相关单元的乘法器和加法器使用DSP48资源构建的长点数累加器完成，DSP48包含硬件乘法累加器，不消耗逻辑资源。完成系统要求时长的相关处理后，二级相关单元将BlockRAM中相关结果数据依次输出并清零，开始新一轮相关处理，并以此方式循环；后级相关单元的结构框图如图5所示，处理流程图如图6所示。
本发明前级相关单元使用基本逻辑资源构建，后级相关单元使用DSP48资源构建，能均衡系统各单元资源消耗。
数据汇聚单元将多个二级相关单元并行输出的相关结果转换成串行数据流输出。
综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种综合孔径微波遥感辐射计中多通道数字相关器，其特征在于，所述多通道数字相关器基于FPGA实现，其主要由门时钟生成单元、延时分发单元、多个二级相关单元和数据汇聚单元依次连接组成；
所述门时钟生成单元，在低频时钟Wr_clk控制下，将辐射计上ADC采集的信号写入门时钟生成单元上的FIFO；当FIFO中数据多于深度的2/3时，FIFO满标志Prog_Full信号被拉高，当FIFO中数据少于深度的1/3时，则满标志Prog_Full信号被拉低；门时钟生成单元将满标志信号作为使能端，控制辐射计上4倍于低频时钟Wr_clk的高频时钟Rd_clk的通断形成断续时钟，所述断续时钟作为FIFO的读时钟、延时分发单元和二级相关单元的处理时钟Gated_Clock；所述FIFO在读时钟的控制下，将其上存储的信息传输给延时分发单元；
所述延时分发单元，对接收的多个通道的信号进行延时分发后传输给二级相关单元；
所述二级相关单元，包括多个前级相关单元和一个后级相关单元；前级相关单元分时对接收的信号进行复相关运算，后级相关单元将与其对应的前级相关单元传输过来的运算结果进行累加输出；
数据汇聚单元，用于将多个二级相关单元并行输出的相关结果转换成串行数据流输出；
所述延时分发为：根据处理时钟Gated_Clock对接收的多个通道的信号进行延时，并将每两个通道信号的实部和虚部按照(I1,I2)，(I1,Q2)，(Q1,I2)，(Q1,Q2)的顺序依次送入二级相关单元中的一个前级相关单元，其中I1和Q1分别为两通道的其中一通道信号的实部和虚部，I2和Q2分别为两通道的另一通道信号的实部和虚部；
前级相关单元的复相关运算为：前级相关单元分时对(I1,I2)，(I1,Q2)，(Q1,I2)，(Q1,Q2)进行乘法运算，依次从FPGA的分布式RAM中取出累加结果与当前乘法结果进行累加，然后将累加的结果存放回RAM中；
后级相关单元的累加输出为：后级相关单元在其对应的各前级相关单元完成设定时间的复相关运算时，依次从FPGA的BlockRAM中读出累加结果与前级相关单元当前复相关运算的结果进行累加，然后将累加结果依前级相关单元顺序存储回BlockRAM中，当后级相关单元完成设定时长的累加处理后，后级相关单元将BlockRAM中相关结果依次输出并清零。
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