CN103095220B - 基于快行fir滤波器的微型sar数字下变频器设计方法 - Google Patents

基于快行fir滤波器的微型sar数字下变频器设计方法 Download PDF

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CN103095220B CN201310047053.4A CN201310047053A CN103095220B CN 103095220 B CN103095220 B CN 103095220B CN 201310047053 A CN201310047053 A CN 201310047053A CN 103095220 B CN103095220 B CN 103095220B
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Abstract

本发明公开了基于快行FIR滤波器的微型SAR数字下变频器设计方法，其实现步骤为：利用并行处理方法，在一个时钟周期内处理8个输入数据，让FPGA内部时钟运行在250MHz，使微型SAR中采样率达到2Gsps；用微型SAR参数对传统数字下变频器实现结构进行优化，对优化后结构中的Q路并行滤波器，按照工作频率为250MHz，系数取原低通滤波器奇数位，设计出两种FIR滤波器，并优选快行FIR滤波器设计数字下变频器。最终设计微型SAR数字处理硬件模块用于数字下变频器数据处理。本发明按照微型SAR要求，用FPGA实现高速直接数字下变频模块，兼顾其高采样率，优化筛选出最优结构，提高了雷达的数字化程度和性能。

Description

基于快行FIR滤波器的微型SAR数字下变频器设计方法
技术领域
本发明涉及雷达器件设计领域，尤其涉及雷达信号的数字下变频器的设计方法，具体是一种基于快行FIR滤波器的微型SAR数字下变频器设计方法，用于对采样频率极高的雷达信号进行数字下变频。
背景技术
现代战争需要对战场态势的即时掌握，合成孔径雷达(SAR)能得到地面的高分辨图像，并且不受各种恶劣天气如大雾、大雨、沙尘暴和云层的影响，也不受白天和黑夜的影响，具有很大的作用距离，可以大大提高雷达的信息获取能力，因此已成为战场侦察的主要手段。微型系统将有助于减少对载体的空间和负荷的需求，有利于增加载体的机动性、灵活性和续航能力。同时微型系统也将扩展SAR的使用范围，使得具有该功能的传感器可以装在更小、更灵活和更为廉价的无人飞行器，小型卫星上，或者装在全天候精确制导武器上以便对目标进行精确打击，军事和民用前景广阔。
目前，微型SAR要求的分辨率较高，发射信号带宽也达到900MHz，传统的模拟处理方法是直接对模拟信号进行正交解调后得到基带信号，然后再使用双路1Gsps采样速率的A/D采样得到数字信号，但是由于模拟器件的限制，两路信号在幅度和相位上很难完全取得一致，无法满足对系统性能的要求，且由于集成电路发展迅速，高速AD芯片和高性能FPGA芯片的出现，例如高速AD芯片速度已经达到2Gsps、3Gsps甚至5Gsps，高性能FPGA芯片的速度和规模都逐年提高，故多使用单路的采样速率对模拟信号进行直接中频采样，其正交性和一致性也要远远好于传统模拟方法得到的正交双路信号。现在高采样率的AD器件已经十分成熟，但专用的数字下变频芯片所适用的采样频率较低，还无法满足需要高采样率的微型SAR信号处理，本方法设计了一种基于高性能FPGA芯片，来提高数字下变频芯片的采样速率以及系统性能的方法。
对雷达回波信号的直接中频采样遵循带通采样定理，即要求采样频率Fs大于信号带宽B的2倍，即Fs≥2B；信号的中心频率F0等于信号采样频率Fs的4分之一的奇数倍，即F0＝(2n-1)·Fs/4，n取为正整数。
直接中频采样后需要进行数字下变频以得到基带信号，目前数字下变频的常见方法有低通滤波法、希尔伯特变换法、贝塞尔插值法以及多相滤波法，这些方法本质上都可以归结为低通滤波器的设计。低通滤波法的结构与传统模拟处理方法有相似之处，只是将移频放在A/D变换之后。希尔伯特变换法和插值法都是只对一路通道进行滤波，另一路通道则保留了原来的采样值，在低通滤波法中，首先将中频数字信号分别与NCO产生的两路正交本振相乘，得到两路信号，然后分别经过FIR低通滤波器和抽取单元，输出降低速率的两路基带信号I和Q，使用这种传统的实现结构处理微型SAR信号会增加结构的复杂性以及系统处理的速度，本方法给出一种优化后的实现结构。
任何一种方法，I/Q两路幅度一致性和正交性取决于所采用滤波器的理想程度，要求越高，则需要的滤波器级数越多，实现起来越复杂，因此需要对Q路滤波器的结构进行优化设计。
发明内容
本发明所要解决的技术问题是，克服现有技术中数字下变频芯片采样率低，结构复杂，滤波器设计难的问题，提供了一种能够适用于微型SAR信号高采样率的数字下变频器设计方法，首先针对微型SAR信号参数特点优化了数字下变频器的传统实现结构，然后提供了设计中Q路并行度为4的FIR滤波器的两种实现结构，并优选其中一种实现结构完成设计，从而减少了系统的复杂性，提高了整个雷达的数字化程度和性能，最后在此基础上设计了该数字下变频器所适用的数字处理部分硬件结构。
本发明解决技术问题所采用的技术方案是：
(1)为达到2Gsps高采样频率，在AD接口处的数据接收部分对微型SAR信号直接中频采样，使用LVDS接口模块自动将接收数据分成8路并行数据，其中4路属于偶数序列，输入到I路，4路属于奇数序列，送给Q路，每路数据的输入速度为250MHz，设置FPGA内部时钟为250MHz，在一个时钟周期内处理8个输入数据，完成数字下变频器的采样处理；
(2)用微型SAR的设计参数对数字下变频器进行优化设计：
选取中频频率F0为1.5GHz，采样频率Fs为2GHz，则有F0＝3/4Fs，将其代入混频信号可得
cos(2πF0·n/Fs)＝cos(3π/2·n)＝1，0，-1，0，1，0，-1，0，…(1)
-sin(2πF0·n/Fs)＝-sin(3π/2·n)＝0，1，0，-1，0，1，0，-1，…(2)
使用(1)式中数据1，0，-1，0，…与I路输入数据相乘混频，混频后，I路的偶数位都为零，只余下奇数位，将输入数据的奇数位送给I路的低通滤波器，所设计的低通滤波器是一个半波带滤波器，除中心抽头外的偶系数为零，故I路的低通滤波器只剩下中心抽头处的一个系数，直接对4路数据分别进行延时实现I路的滤波；
使用(2)式中数据0，1，0，-1，…与Q路输入数据相乘混频，混频后，Q路的奇数位都为零，只余下偶数位，将输入数据的偶数位送给Q路的低通滤波器，在Q路设计一个能够同时接收4个数据输入和4个数据输出的并行滤波器；
(3)对步骤(2)中设计的Q路并行滤波器，按照工作频率为250MHz，系数取原低通滤波器奇数位，设计出两种并行度均为4的快行FIR滤波器和并行FIR滤波器；
(4)对步骤(3)设计的快行FIR滤波器和并行FIR滤波器所占用的资源，最高工作时钟参数进行比较，选择快行FIR滤波器实现SAR信号数字下变频器结构。
为了达到上述目的，本发明提供的基于快行FIR滤波器的微型SAR数字下变频器设计方法，依据微型SAR的要求，在FPGA中实现了一个高速直接数字下变频模块，该模块采用并行处理技术提高处理速度，支持采样速度达到2Gsps的应用，并对数字下变频器的实现结构进行了优化。
步骤(2)中的数字下变频器结构中的混频相乘部分通过与(-1)n相乘来实现，n为式(1)和(2)中非零数列的序号，经过混频后，I路和Q路都有4路数据同时输入，I路的延时并行处理使用FIF0或者寄存器实现；
步骤(3)中并行FIR滤波器的设计方法是：首先将系数进行多相分解，并得到相应的多相系统函数{H0，H1，H2，H3}，然后根据式(3)分别实现每一个子滤波器，将每一个子滤波器都重复使用4次，最后给定输入数据，将输出数据合成得到最终结果；
Y 0 = X 0 H 0 + z - 1 X 1 H 3 + z - 1 X 2 H 2 + z - 1 X 3 H 1 Y 1 = X 0 H 1 + X 1 H 0 + z - 1 X 2 H 3 + z - 1 X 3 H 2 Y 2 = X 0 H 2 + X 1 H 1 + X 2 H 0 + z - 1 X 3 H 3 Y 3 = X 0 H 3 + X 1 H 2 + X 2 H 1 + X 3 H 0 - - - ( 3 )
其中，FIR滤波器的系数为h(n)，输入为x(n)，输出为y(n)，将其Z域变换后得到Hn，Xn，Yn，n＝0，1，2，3；
快行FIR滤波器的设计方法是：首先，将系数进行多相分解，得到相应的多相系统函数，然后由多相系统函数根据式(4)得到9个子滤波器系数，接着分别实现得到的9个子滤波器，最后将各个子滤波器输入输出合成，得到最终结果；
Y 0 = X 0 ( H 0 - H 1 - H 2 + H 3 ) + ( X 0 + z - 1 X 2 ) ( H 2 - H 3 ) + ( X 0 + z - 1 X 3 ) ( H 1 - H 3 ) + ( X 0 + z - 1 X 3 + z - 1 ( X 1 + X 2 ) ) H 3 Y 2 = - X 0 ( H 0 - H 1 - H 2 + H 3 ) + ( X 0 + X 2 ) ( H 0 - H 1 ) - ( X 0 + z - 1 X 3 ) ( H 1 - H 3 ) + ( X 0 + z - 1 X 3 + X 1 + X 2 ) H 1 Y 1 = - X 0 ( H 0 - H 1 - H 2 + H 3 ) - ( X 0 + z - 1 X 2 ) ( H 2 - H 3 ) + ( X 0 + X 1 ) ( H 0 - H 2 ) + ( X 0 + X 1 + z - 1 ( X 2 + X 3 ) ) H 2 Y 3 = + X 0 ( H 0 - H 1 - H 2 + H 3 ) - ( X 0 + X 2 ) ( H 0 - H 1 ) - ( X 0 + X 1 ) ( H 0 - H 2 ) + ( X 0 + X 1 + X 2 + X 3 ) H 0 - - - ( 4 )
其中，FIR滤波器的系数为h(n)，输入为x(n)，输出为y(n)，将其Z域变换后得到Hn，Xn，Yn，n＝0，1，2，3。
所述微型SAR数字处理硬件模块包括高速AD采样模块，FPGA1，FPGA2，三片DDRIISDRAM，64片FLASH芯片及两片DSP，其中，两片DDRII SDRAM分别为FPGA自带，另一片DDRII SDRAM为两片DSP共享的，完成各自组件的数据存储，所述高速AD采样模块直接与FPGA1连接，FPGA1与FPGA2相互连接，FPGA2与两片DSP及其共享SDRAM相连，最终通过CPCI总线与其他外部模块相连。
数字处理硬件模块的信号传输关系为：基准时钟和采样时钟信号直接接入高速AD采样模块，惯导数据导入FLASH存储，控制信息与存储部分互相传递数据，雷达回波中频信号与高速AD采样模块相连，AD采样模块进行2Gsps高频采样及模数转换，然后将数据传送给FPGA1，由FPGA1完成对回波信号的数字正交下变频、多普勒中心校正、方位向预滤波和成像处理中的距离压缩，再将距离压缩后的数据传送给FPGA2和DSP，由DSP完成参数估计，由FPGA2完成运动补偿和方位压缩，得出实时的图像，各组成部分的数据以及最后的图像数据都存储在FLASH中，最终通过CPCI总线向外部模块传输，与此同时，外部数据通过CPCI总线反馈给FPGA2，DSP完成参数估计后也将数据反馈给FPGA2，再由FPGA2传输给FPGA1，完成数据的反馈控制。
实际应用结果也显示了设计的正确性，该数字下变频器也可以应用到其他需要高速直接中频采样后数字下变频的场合。
本发明的设计方法，与现有技术相比，具有以下有益效果：
①利用高性能FPGA芯片，对微型SAR直接中频采样而不是在基带对模拟信号进行采样，省去了模拟的正交解调环节，其正交性和一致性要远远好于传统模拟方法得到的正交双路信号，同时也增强了可编程性和灵活性；
②采用并行处理技术完成了采样频率高达2Gsps的SAR信号数字下变频，在与AD接口处的数据接收部分，对微型SAR信号直接中频采样后使用LVDS接口模块自动将数据分成8路并行输入，其中4路送给I路，另外4路直接送给Q路，每路数据的输入速度为250MHz，使FPGA内部时钟工作在250MHz，在一个时钟周期内处理了8个输入数据，从而减少了系统的复杂性，提高了整个雷达的数字化程度和性能；
③用微型SAR具体设计参数对数字下变频器的实现结构进行了优化，然后给出了优化结构中Q路FIR滤波器的两种设计方法，从而减少了数字下变频器结构中的抽取单元和I路的低通滤波器，从整体上优化了结构，提高了雷达的整体性能；
④通过比较Q路FIR滤波器的两种设计方法，优选快行FIR滤波器完成数字下变频器的优化设计，并在此基础上给出了微型SAR数字处理硬件模块，用于数字下变频器的数据处理。
附图说明
图1是本发明适用的数字处理模块硬件结构图；
图2是现有低通滤波法实现结构图；
图3是本发明设计数字下变频器时所用低通滤波法优化后的实现结构图；
图4是本发明中Q路并行度为4的并行FIR滤波器结构图；
图5是本发明中Q路并行度为4的快行FIR滤波器结构图。
具体实施方式
下面结合附图，对本发明实现微型SAR中的数字下变频器设计的技术问题所采取的技术方案作以进一步的说明：
参照图1，本发明中优化后的数字下变频器的数据处理功能由如图所示的微型SAR实时成像样机的数字处理模块硬件结构来实现，该模块对数字处理部分进行高度集成，由一块板卡完成对雷达回波的采样、存储以及实时成像处理。本发明中，该微型SAR实时成像样机工作于X波段，中心频率为10GHz，发射线性调频信号的带宽为900MHz，发射信号的脉冲宽度为7μs，地面条带宽度大于1500m，距离向采样时间为16μs。
所述的微型SAR数字处理硬件模块由一个高速AD采样模块，自带的两块DDRIISDRAM，两片高性能FPGA芯片，64片FLASH芯片，两片DSP及其共享的SDRAM组成，高速AD采样模块直接与FPGA1连接，FPGA1与FPGA2相互连接，之后FPGA2与两片DSP及其共享SDRAM相连，最终通过CPCI总线与其他外部模块相连，其中，高速AD模块的采样速率为2Gsps，采样位数为10bit，高速大容量存储部分由FLASH阵列组成，通过64片FLASH芯片并行操作，可以实现300MB/s的稳定连续写速度，存储容量为128GB，该部分可与FPGA1互相传输数据，板卡中间，两片高性能的FPGA是整个板卡的核心，负责数据流的控制和实时成像算法的实现，每片FPGA都自带1GB的DDRII SDRAM，DSP为AD公司的TS201，两片DSP共享容量256MB的SDRAM，DSP之间采用LINK口互连实现高速数据通信，用于参数估计。
数字处理硬件模块的信号传输关系为：基准时钟和采样时钟信号直接接入高速AD采样模块，惯导数据导入FLASH存储，控制信息与存储部分互相传递数据，雷达回波中频信号与高速AD采样模块相连，AD采样模块进行2Gsps高频采样及模数转换，然后将数据传送给FPGA1，由FPGA1完成对回波信号的数字正交下变频、多普勒中心校正、方位向预滤波和成像处理中的距离压缩，再将距离压缩后的数据传送给FPGA2和DSP，由DSP完成参数估计，由FPGA2完成运动补偿和方位压缩，得出实时的图像，各组成部分的数据以及最后的图像数据都存储在FLASH中，最终通过CPCI总线向外部模块传输，与此同时，外部数据通过CPCI总线反馈给FPGA2，DSP完成参数估计后也将数据反馈给FPGA2，再由FPGA2传输给FPGA1，完成数据的反馈控制。
FPGA内部的时钟速度一般在300MHz，而数字下变频模块中采样速率太高，达到2Gsps，故采用并行处理技术，通过提高数字下变频的吞吐率，即在一个时钟周期内处理8个输入数据，从而让FPGA内部的时钟运行在250MHz，完成数字下变频的处理，该方法无需在前面加缓冲，能够达到实时处理的要求，而且使用资源较少。
参照图2，传统的数字下变频器实现结构由AD转换模块，混频模块，低通滤波器和抽取单元组成，用微型SAR具体设计参数对数字下变频器进行优化设计后的实现结构参照图3，两图对比，图3减少图2中的抽取单元和I路的低通滤波器，加快了系统的处理速度。
在微型SAR优化设计中，选取中频频率F0为1.5GHz，采样频率Fs为2GHz，，则有F0＝3·Fs/4
cos(2πF0·n/Fs)＝cos(3π/2·n)＝1，0，-1，0，1，0，-1，0，…(5)
-sin(2πF0·n/Fs)＝-sin(3π/2·n)＝0，1，0，-1，0，1，0，-1，…(6)
使用(5)式中数据1，0，-1，0，…与I路输入数据相乘混频，混频后，I路的偶数位都为零，只余下奇数位，将输入数据的奇数位送给I路的低通滤波器，所设计的低通滤波器是一个半波带滤波器，除中心抽头外的偶系数为零，故I路的低通滤波器只剩下中心抽头处的一个系数，直接对4路数据分别进行延时实现I路的滤波；
使用(6)式中数据0，1，0，-1，…与Q路输入数据相乘混频，混频后，Q路的奇数位都为零，只余下偶数位，将输入数据的偶数位送给Q路的低通滤波器，在Q路设计一个能够同时接收4个数据输入和4个数据输出的并行滤波器；
根据微型SAR系统参数，采样频率为2GHz，在与AD接口处的数据接收部分，使用LVDS接口模块自动将数据分成8路并行输入，每路数据的输入速度为250MHz，其中4路属于偶数序列，直接送给I路，另外4路属于奇数序列，送给Q路。数字下变频器实现结构中的混频相乘部分通过简单的取反来实现，即与(-1)n相乘，n为式(5)和(6)中非零数列的序号，从而实现混频。经过混频后，I路和Q路都有4路数据同时输入，I路的延时并行处理使用FIF0或者寄存器实现，而Q路所需的并行滤波器，并行度为4，工作频率达到250MHz，其系数为原低通滤波器的奇数位，下面给出如下两种并行度为4的Q路FIR滤波器实现结构和设计方法：
假设一个FIR滤波器的系数为h(n)，输入为x(n)，输出为y(n)，则有以下关系：
y ( n ) = x ( n ) ⊗ h ( n ) - - - ( 7 )
变换到Z域有以下关系：
Y(z)＝X(z)·H(z)        (8)
对式(8)进行2相分解，可得到式(9)和式(10)两种形式：
Y0＝X0H0+z-1X1H1
                (9)
Y1＝X0H1+X1H0
Y0＝X0(H0-H1)+(X0+z-1X1)H1
                     (10)
Y1＝-X0(H0-H1)+(X0+X1)H0
按式(9)对式(8)做4相分解，则可分别求得Y0，Y1，Y2和Y3：
Y 0 = X 0 H 0 + z - 1 X 1 H 3 + z - 1 X 2 H 2 + z - 1 X 3 H 1 Y 1 = X 0 H 1 + X 1 H 0 + z - 1 X 2 H 3 + z - 1 X 3 H 2 Y 2 = X 0 H 2 + X 1 H 1 + X 2 H 0 + z - 1 X 3 H 3 Y 3 = X 0 H 3 + X 1 H 2 + X 2 H 1 + X 3 H 0 - - - ( 11 )
其中，FIR滤波器的系数为h(n)，输入为x(n)，输出为y(n)，将其Z域变换后得到Hn，Xn，Yn，n＝0，1，2，3，故可以得到本发明并行度为4的并行FIR滤波器的实现结构参照图4所示。
按式(10)对式(8)做4相分解，则可分别求得Y0，Y1，Y2和Y3：
Y 0 = X 0 ( H 0 - H 1 - H 2 + H 3 ) + ( X 0 + z - 1 X 2 ) ( H 2 - H 3 ) + ( X 0 + z - 1 X 3 ) ( H 1 - H 3 ) + ( X 0 + z - 1 X 3 + z - 1 ( X 1 + X 2 ) ) H 3 Y 2 = - X 0 ( H 0 - H 1 - H 2 + H 3 ) + ( X 0 + X 2 ) ( H 0 - H 1 ) - ( X 0 + z - 1 X 3 ) ( H 1 - H 3 ) + ( X 0 + z - 1 X 3 + X 1 + X 2 ) H 1 Y 1 = - X 0 ( H 0 - H 1 - H 2 + H 3 ) - ( X 0 + z - 1 X 2 ) ( H 2 - H 3 ) + ( X 0 + X 1 ) ( H 0 - H 2 ) + ( X 0 + X 1 + z - 1 ( X 2 + X 3 ) ) H 2 Y 3 = + X 0 ( H 0 - H 1 - H 2 + H 3 ) - ( X 0 + X 2 ) ( H 0 - H 1 ) - ( X 0 + X 1 ) ( H 0 - H 2 ) + ( X 0 + X 1 + X 2 + X 3 ) H 0 - - - ( 12 )
则本发明中并行度为4的快行FIR滤波器实现结构参照图5所示，根据以上内容得出两种FIR滤波器的设计方法如下：
并行FIR滤波器的设计方法是：首先，将系数进行多相分解，得到相应的多相系统函数{H0，H1，H2，H3}，然后根据式(11)分别实现每一个子滤波器，将每一个子滤波器都重复使用4次，最后按照图4所示给定输入数据，将输出数据合成得到最终结果；
快行FIR滤波器的设计方法是：首先将系数进行多相分解，并得到相应的多相系统函数{H0，H1，H2，H3}，然后由{H0，H1，H2，H3}根据式(12)分别得到如图5所示的9个子滤波器系数，接着分别实现得到的9个子滤波器，最后参照图5所示将各个子滤波器输入输出合成得到最终结果。
下面比较以上两种FIR滤波器结构，以并行度为4，滤波器阶数为L的FIR滤波器设计为例，其资源利用情况如表1所示
表1 并行和快行FIR滤波器资源利用比较
项目 并行FIR滤波器 快行FIR滤波器
乘法器个 4·L 9(L/4)
加法器个 4(L-1) 20+9·(L/4-1)
由表可知快行FIR滤波器与并行FIR滤波器相比，有着极大的资源优势，在本发明中，滤波器阶数为L＝32，根据表1，并行FIR滤波器需要乘法器128个，加法器124个，而快行FIR滤波器只需要乘法器72个，加法器83个，可节省44％的乘法器以及33％的加法器。
根据微型SAR系统参数的要求，采样频率为2GHz，通频带截止频率为450MHz，阻带截止频率为550MHz，本发明依据最小均方误差原则设计低通滤波器，阶数为65阶，量化位数为12b，12位量化对低通滤波器的性能影响很小，其阻带抑制大于50dB，带内波动小于0.02dB。
同时由于设计的低通滤波器的阶数为65阶，Q路滤波器的系数为原低通滤波器的奇数位，所以系数的个数为32个，并行FIR滤波器和快行FIR滤波器都是在Altera公司的StratixII系列FPGA芯片EP2S90F1020I4中实现，两者占用资源情况及最高工作时钟速度如表2所示。
表2 滤波器设计结果对比
资源项目 并行FIR滤波器 快行FIR滤波器
组合逻辑 3172 2668
寄存器 4104 3647
工作时钟(MHz) 322.48 341.18
从表中可以看出快行FIR滤波器比并行FIR滤波器所用的资源少12％左右，但减少并不十分明显，主要原因是滤波器的系数是对称的，在并行FIR滤波器中，利用这种对称性导致所需的乘法器数量减少一半，所以减少了64个乘法器，还剩下64个乘法器；而在快行FIR滤波器中，只有一个子滤波器能够利用到这种对称性，所以只能减少4个乘法器，还剩下68个乘法器，结果导致快行FIR滤波器中的乘法器数量反而多于并行FIR滤波器。快行FIR滤波器比并行FIR滤波器所用资源减少的主要原因是加法器数量变少导致的。
I路的延时模块共使用7个组合逻辑，4个寄存器和360位的存储器，最高工作时钟可以达到442.09MHz。
综合考虑，本发明在设计中采用快行FIR滤波器结构来实现整个数字下变频模块，共使用2717个组合逻辑，3710个寄存器和382位的存储器，最高工作时钟可以达到310.95MHz。所用芯片共有72768个组合逻辑，72768个寄存器和4520448位的存储器，寄存器的使用量最大也仅占到5％，还有很多资源供其他运算模块使用。
以上内容是结合具体的优选方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在补脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (3)

1.一种基于快行FIR滤波器的微型SAR数字下变频器设计方法，采用并行处理方法，提高数字下变频器的吞吐率，完成2Gsps高频采样的SAR信号数字下变频处理，同时设计微型SAR数字处理硬件模块，用于数字下变频器的数据处理，所述微型SAR数字下变频器的设计方法包括如下步骤：
(1)为达到2Gsps高采样频率，在AD接口处的数据接收部分对微型SAR信号直接中频采样，使用LVDS接口模块自动将接收数据分成8路并行数据，其中4路属于偶数序列，输入到I路，4路属于奇数序列，送给Q路，每路数据的输入速度为250MHz，设置FPGA内部时钟为250MHz，在一个时钟周期内处理8个输入数据，完成数字下变频器的采样处理；
(2)用微型SAR的设计参数对数字下变频器进行优化设计：
选取中频频率F0为1.5GHz，采样频率Fs为2GHz，则有F0＝3/4Fs，将其代入混频信号可得
cos(2πF0·n/Fs)＝cos(3π/2·n)＝1，0，-1，0，1，0，-1，0，…   [1]
-sin(2πF0·n/Fs)＝-sin(3π/2·n)＝0，1，0，-1，0，1，0，-1，…   [2]
使用[1]式中数据1，0，-1，0，…与工路输入数据相乘混频，混频后，I路的偶数位都为零，只余下奇数位，将输入数据的奇数位送给I路的低通滤波器，所设计的低通滤波器是一个半波带滤波器，除中心抽头外的偶系数为零，故工路的低通滤波器只剩下中心抽头处的一个系数，直接对4路数据分别进行延时实现工路的滤波；
使用[2]式中数据0，1，0，-1，…与Q路输入数据相乘混频，混频后，Q路的奇数位都为零，只余下偶数位，将输入数据的偶数位送给Q路的低通滤波器，在Q路设计一个能够同时接收4个数据输入和4个数据输出的并行滤波器；
混频相乘部分通过与(-1)n相乘来实现，n为式[1]和[2]中非零数列的序号，经过混频后，I路和Q路都有4路数据同时输入，I路的延时并行处理使用FIFO或者寄存器实现；
(3)对步骤(2)中设计的Q路并行滤波器，按照工作频率为250MHz，系数取原低通滤波器奇数位，设计出两种并行度均为4的快行FIR滤波器和并行FIR滤波器；
(4)对步骤(3)设计的快行FIR滤波器和并行FIR滤波器所占用的资源，最高工作时钟参数进行比较，选择快行FIR滤波器实现SAR信号数字下变频器结构。
2.根据权利要求1所述的基于快行FIR滤波器的微型SAR数字下变频器设计方法，其特征在于：所述步骤(3)中并行FIR滤波器的设计方法是：首先将系数进行多相分解，得到相应的多相系统函数{H0，H1，H2，H3)，然后根据式[3]分别实现每一个子滤波器，将每一个子滤波器都重复使用4次，最后给定输入数据，将输出数据合成得到最终结果；
Y 0 = X 0 H 0 + z - 1 X 1 H 2 + z - 1 X 2 H 2 + z - 1 X 3 H 1 Y 1 = X 0 H 1 + X 1 H 0 + z - 1 X 2 H 3 + z - 1 X 3 H 2 Y 2 = X 0 H 2 + X 1 H 1 + X 2 H 0 + z - 1 X 3 H 3 Y 3 = X 0 H 3 + X 1 H 2 + X 2 H 1 + X 3 H 0 - - - [ 3 ]
其中，FIR滤波器的系数为h(n)，输入为x(n)，输出为y(n)，将其Z域变换后得到Hn，Xn，Yn，n＝0，1，2，3；
快行FIR滤波器的设计方法是：首先，将系数进行多相分解，得到相应的多相系统函数，然后由多相系统函数根据式[4]分别得到9个子滤波器系数，接着分别实现得到的9个子滤波器，最后将各个子滤波器输入输出合成，得到最终结果；
Y 0 = X 0 ( H 0 - H 1 - H 2 + H 3 ) + ( X 0 + z - 1 X 2 ) ( H 2 - H 3 ) + ( X 0 + z - 1 X 3 ) ( H 1 - H 3 ) + ( X 0 + z - 1 X 3 + z - 1 ( X 1 + X 2 ) ) H 3 Y 2 = - X 0 ( H 0 - H 1 - H 2 + H 3 ) + ( X 0 + X 2 ) ( H 0 - H 1 ) - ( X 0 + z - 1 X 3 ) ( H 1 - H 3 ) + ( X 0 + z - 1 X 3 + X 1 + X 2 ) H 1 Y 1 = - X 0 ( H 0 - H 1 - H 2 + H 3 ) - ( X 0 + z - 1 X 2 ) ( H 2 - H 3 ) + ( X 0 + X 1 ) ( H 0 - H 2 ) + ( X 0 + X 1 + z - 1 ( X 2 + X 3 ) ) H 2 Y 3 = + X 0 ( H 0 - H 1 - H 2 + H 3 ) - ( X 0 + X 2 ) ( H 0 - H 1 ) - ( X 0 + X 1 ) ( H 0 - H 2 ) + ( X 0 + X 1 + X 2 + X 3 ) H 0 - - - [ 4 ]
其中，FIR滤波器的系数为h(n)，输入为x(n)，输出为y(n)，将其Z域变换后得到Hn，Xn，Yn，n＝0，1，2，3。
3.根据权利要求1所述的基于快行FIR滤波器的微型SAR数字下变频器设计方法，其特征在于：所述微型SAR数字处理硬件模块包括高速AD采样模块，FPGA1，FPGA2，三片DDRII SDRAM，64片FLASH芯片及两片DSP，其中，两片DDRII SDRAM分别为FPGA自带，另一片DDRII SDRAM为两片DSP共享的，完成各自组件的数据存储，所述高速AD采样模块直接与FPGA1连接，FPGA1与FPGA2相互连接，FPGA2与两片DSP及其共享SDRAM相连，最终通过CPCI总线与其他外部模块相连；
数字处理硬件模块的信号传输关系为：基准时钟和采样时钟信号直接接入高速AD采样模块，惯导数据导入FLASH存储，控制信息与存储部分互相传递数据，雷达回波中频信号与高速AD采样模块相连，AD采样模块进行2Gsps高频采样及模数转换，然后将数据传送给FPGA1，由FPGA1完成对回波信号的数字正交下变频、多普勒中心校正、方位向预滤波和成像处理中的距离压缩，再将距离压缩后的数据传送给FPGA2和DSP，由DSP完成参数估计，由FPGA2完成运动补偿和方位压缩，得出实时的图像，各组成部分的数据以及最后的图像数据都存储在FLASH中，最终通过CPCI总线向外部模块传输，与此同时，外部数据通过CPCI总线反馈给FPGA2，DSP完成参数估计后也将数据反馈给FPGA2，再由FPGA2传输给FPGA1，完成数据的反馈控制。
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