CN102170302A - 基于fpga的智能天线抗干扰片上系统及方法 - Google Patents

Abstract

一种基于FPGA的智能天线抗干扰片上系统及方法。基于现场可编程门阵列(FPGA)的智能天线抗干扰片上系统，包括接收天线、多通道接收机、A/D转换器、数字正交插值模块、协方差矩阵模块、复正定厄米矩阵转实对称矩阵模块和协方差矩阵求逆模块。本发明基于FPGA的智能天线抗干扰方法的具体步骤为：1、接收数据；2、数字正交插值；3、协方差矩阵数据计算；4、复正定厄米矩阵转实对称矩阵；5、协方差矩阵求逆。本发明能在通信信道存在干扰的情况下，实现智能天线的实时、快速抗干扰，解决了基于DSP的智能天线抗干扰系统实时性差、硬件成本高、集成度低以及无法并行处理的问题。

Description

基于FPGA的智能天线抗干扰片上系统及方法

技术领域

本发明涉及移动通信技术领域，更进一步涉及一种基于现场可编程门阵列(FieldProgrammable Gate Array，FPGA)的智能天线抗干扰片上系统，以及智能天线抗干扰的实现方法，用于解决移动通信中用户信号彼此干扰的问题，提高频谱利用率和系统容量。

背景技术

目前，智能天线抗干扰系统方法基于的系统平台多采用Advanced RISC Machines芯片(ARM)和数字信号处理(Digital Signal Processing，DSP)芯片。在该系统平台上，由于协方差矩阵求逆(SMI)算法实现简单，设计成本较低而被广为使用于移动通信技术领域。

任磊、王永良、陈建文、陈风波等人在“基于DSP的协方差矩阵求逆的数值问题研究”(《现代雷达》2009年第31卷第03期)中公开了一种基于DSP平台的空时自适应(STAP)处理系统及方法。该系统基于高性能DSP平台，采用SMI算法，其大数值动态范围和高浮点精度可以降低有效字长效应对结果数值精度的影响，但对于系统实时性要求高的智能天线系统，基于DSP平台的SMI算法并不能满足实时处理的要求。由此导致基于DSP平台的智能天线抗干扰系统在高速实时处理的场合难以广泛应用。

发明内容

本发明的目的在于克服已有技术的不足，解决基于DSP平台的智能天线抗干扰系统实时处理速度不高以及无法并行问题，提出一种基于FPGA的智能天线抗干扰片上系统，并采用流水线结构方式实现迭代求逆优化的方法，实现对采样数据的快速、高精度处理。

本发明基于FPGA的智能天线抗干扰片上系统包括接收天线、多通道接收机、A/D转换器、数字正交插值模块、协方差矩阵模块、复正定厄米矩阵转实对称矩阵模块和协方差矩阵求逆模块。

接收天线通过同轴电缆与多通道接收机相连，多通道接收机通过模拟下变频器与A/D转换器相连，A/D转换器输出端与数字正交插值模块相连，数字正交插值模块通过数据总线与协方差矩阵模块相连，协方差矩阵模块通过数据总线与复正定厄米矩阵转实对称矩阵模块相连，复正定厄米矩阵转实对称矩阵模块通过数据总线与协方差矩阵求逆模块相连。接收天线为多阵元阵列天线，其阵元个数由系统要求的接收机输出增益确定。系统中的数字正交插值模块、协方差矩阵模块、复正定厄米矩阵转实对称矩阵模块、协方差矩阵求逆模块由一片FPGA芯片实现。

本发明基于FPGA的智能天线实现抗干扰方法的具体步骤如下：

(1)接收数据

多通道接收机将接收天线接收的射频信号，通过模拟下变频器变为多路中频模拟实信号，并传输给A/D转换器，A/D转换器对数据进行采样得到中频数字实信号。

(2)数字正交插值

A/D转换器的输出端口将中频数字实信号传输给数字正交插值模块，数字正交插值模块在FPGA芯片的系统时钟控制下，将每一路中频数字实信号分别与FPGA芯片产生的两路正交数字本振相乘后下变频到基带，通过低通滤波器取出基带内频谱，采用1/2抽取方法对基带频谱进行处理后得到两路正交基带数字复信号。

(3)协方差矩阵数据计算

3a)分别存储数据实、虚部

数字正交插值模块将基带数字复信号通过数据总线传输给协方差矩阵模块，协方差矩阵模块在FPGA芯片的系统时钟控制下，将基带数字复信号分实、虚部以原始矩阵形式存储在FPGA芯片内部的随机存储器中。

3b)数据共轭

协方差矩阵模块中的数据共轭模块接收随机存储器的数据，将数据的实部乘以1，虚部乘以-1实时输出，得到共轭矩阵数据。

3c)协方差矩阵数据求取及存储

协方差矩阵模块中的复数乘法器将步骤3a)中的原始矩阵行数据与3b)中的共轭矩阵列数据复数相乘，结果通过数据线传输给协方差矩阵模块内相应的累加器进行数据累加，将累加结果分实、虚部存放在两个随机存储器中，得到复正定厄米矩阵数据。

(4)复正定厄米矩阵转实对称矩阵

协方差矩阵模块将复正定厄米矩阵数据通过数据总线传输给复正定厄米矩阵转实对称矩阵模块，复正定厄米矩阵转实对称矩阵模块在FPGA芯片的系统时钟控制下，取出由复正定厄米矩阵实、虚部数据组成的下三角矩阵中的数据，以行为单位依次存储在一个随机存储器中。

(5)协方差矩阵求逆

复正定厄米矩阵转实对称矩阵模块将存储在随机存储器中的数据通过数据总线传输到协方差矩阵求逆模块，在FPGA芯片的系统时钟控制下，协方差矩阵求逆模块按照流程分为门限不同、功能相同的多个控制单元，采用流水线的工作方式，控制单元从前端随机存储器依次取数据进行迭代运算，将迭代结果暂存在后端的随机存储器中，经过所有的控制单元之后，将暂存在后端随机存储器中的数据恢复为复数矩阵逆矩阵的实部和虚部，并以列为单位分别将实、虚部存储在两个随机存储器中。

本发明与现有技术相比具有以下特点：

第一，由于本发明采用FPGA芯片实现整个智能天线抗干扰片上系统，克服了现有技术基于DSP的智能天线抗干扰系统的硬件成本高、硬件集成度低以及无法并行处理获得数据的缺陷。

第二，由于本发明在协方差矩阵求逆模块中采用流水线的工作方式，相比现有技术基于DSP的智能天线抗干扰系统，提高了数据处理速度。

第三，由于本发明采用的迭代优化求逆方法中使用同步时序方式，相比现有技术基于DSP的设计方式，提高了程序的稳定性和可调整性。

附图说明

图1为本发明系统方框图；

图2为本发明系统中协方差矩阵模块方框图；

图3为本发明系统中协方差矩阵求逆模块方框图。

具体实施方式：

下面结合附图对本发明的系统做进一步的描述。

如图1所示，本发明的系统包括接收天线、多通道接收机、A/D转换器、数字正交插值模块、协方差矩阵模块、复正定厄米矩阵转实对称矩阵模块和协方差矩阵求逆模块。接收天线为多阵元阵列天线，接收空间射频信号，其阵元个数由系统要求的接收机输出增益确定，本实施例中选取阵元个数N为4。接收天线通过同轴电缆与多通道接收机相连，多通道接收机将天线阵列接收的射频信号，通过模拟下变频器变为中频模拟实信号传输给A/D转换器，A/D转换器对数据进行采样得到中频数字实信号。FPGA芯片接收A/D转换器输出端的中频数字实信号，实现数字正交插值模块、协方差矩阵模块、复正定厄米矩阵转实对称矩阵模块和协方差矩阵求逆模块。选择FPGA芯片类型由天线阵元个数和数据精度确定，由于本实施例中天线阵元个数为4，数据精度确定为定点数32位(为了数据处理方便，数据精度一般选择为2的整数倍)，因此FPGA芯片选用StratixIII系列芯片中的EP3SE110。

下面结合图2、图3对本发明基于FPGA的智能天线抗干扰实现的具体方法做进一步描述，其步骤如下：

步骤1.数字正交插值

经A/D转换器采样的数字实信号分为两路分别与FPGA芯片产生的正交数字本振相乘下变频到基带，并通过低通滤波器取出基带内频谱，采用1/2抽取方法对基带频谱进行处理后得到I路和Q路两路正交基带数字复信号。当F₀＝3F_S/4(其中F₀为数字信号中频频率，F_S为采样频率)时，中频信号经采样后的表达式为：

$x\left(t_n\right)=a\left(t_n\right)\cos [2\mathrm{\π}{F}_I{t}_n+\mathrm{\Φ}\left(t_n\right)]$

$=a\left(t_n\right)\cos [3\mathrm{\πn}/2+\mathrm{\Φ}\left(t_n\right)]$

$=x_I\left(t_n\right)\cos (\mathrm{\πn}/2)-x_Q\left(t_n\right)\sin (\mathrm{\πn}/2)$

其中，x(t_n)为t时刻的中频信号

a(t_n)为t时刻信号的幅度

F_I为信号的载波频率

t_n为时间采样值

n为大于等于0的整数

Φ(t_n)为t时刻的相位

x_I(t_n)为中频信号在t时刻的同相分量幅度

x_Q(t_n)为中频信号在t时刻的正交分量幅度。

由于信号载频满足F_I＝F₀/F_S＝3/4，则得出两个正交的混频本振信号cos(2πF_It_n)＝cos(3πn/2)＝{1，0，-1，0，...}，sin(2πF_It_n)＝sin(3πn/2)＝{0，-1，0，1，...}，可见，混频的本振信号具有±1与0交替出现的特殊形式，得到复包络的同相和正交分量，这两个分量时间相差一个采样周期，由此得到两路相互正交的基带数字复信号。

步骤2.协方差矩阵数据计算

协方差矩阵为原始数据阵与其共轭转置矩阵的乘积。由于智能天线抗干扰系统是4阵元，则协方差矩阵模块接收到的数据是4路基带数字复信号，本实施例中选择每路原始数据采样个数为512(数据个数必须保证大于2倍的天线阵元个数)，故4×512维原始数据矩阵的协方差矩阵为4×4维的复正定厄米矩阵。

图2是本发明系统中求协方差矩阵的方框图。RAM N(N＝1，2，3，4)存储的是来自于数字正交插值模块的基带复信号数据，由于复数据是分为实、虚两部分分开存储的，因此在实际应用时一共有8个RAM为后续处理提供数据。数据共轭模块接收原始数据RAM N的数据，其实部乘以1，虚部乘以-1实时输出，得到共轭矩阵数据，输出数据通过数据线流向复数乘法器的其中一组端口。复数乘法器N(N＝1，2，3，4)实现原始矩阵的行数据与其共轭矩阵的列数据复数相乘的功能，并将复乘器输出结果通过数据线传输给相应的累加器N(N＝1，2，3，4)进行数据累加，最终将累加结果分实、虚部分开存放在RAM_R和RAM_I中。控制模块1是求协方差矩阵的核心部分，它的功能是控制如何从原始数据RAM N中取出数据传输给复数乘法器、累加器执行一次操作，从而循环控制完成所有累加操作。它具体控制读取原始数据RAMN的地址、累加器的清零信号以及使能信号、控制模块2的同步使能等。控制模块2在接收到控制模块1的同步使能信号后开始工作，取四个累加器结果进行四选一输出给后端RAM_R和RAM_I，控制后端RAM_R和RAM_I以列为单元的顺序存放数据，且各列之间的首地址相差4。

下面以控制模块1为例说明求协方差矩阵的循环控制步骤：第一步，判断循环次数M是否小于5，若M小于5控制模块1控制原始数据RAM N(N＝1，2，3，4)的读地址从0一直循环到511，将RAM N的第1到512个数据依次输出到相应复数乘法器N(N＝1，2，3，4)的一组输入端口，同时累加器开始工作；若M不小于5，则结束循环操作。第二步，数据共轭模块接收RAM M中的数据进行共轭后按实、虚部输出到复乘器N(N＝1，2，3，4)的另一组输入端口，与原始数据进行复数乘法。第三步：控制模块2开始工作，接收累加器N(N＝1，2，3，4)的输出结果，之后控制模块1控制停止累加器的累加工作，并清零累加器，循环次数M＝M+1，跳转到第一步。

步骤3.复正定厄米矩阵转实对称矩阵

要将N维复正定厄米矩阵转化成2N维实矩阵，必须将复矩阵的实、虚部按照一定顺序存储在同一个RAM中。本发明选择把2N维实矩阵的下三角矩阵的数据单独取出来，并以行为单位依次存入RAM中。

复正定厄米矩阵转实对称矩阵的步骤为：

3a)存取下三角矩阵的前4行数据

复正定厄米矩阵转实对称矩阵模块依次取出复正定厄米矩阵的实部矩阵数据并存储，对第i行数据循环存取i次(i＝1，2，3，4)，每一行中相邻元素在前端实部的RAM中的地址相差4，因此前4行对应的存储实部的RAM地址分别为：

第一行：0；

第二行：1，5；

第三行：2，6，10；

第四行：3，7，11，15。

在将前4行数据依次存入RAM的同时，同步将数据依次存入寄存器REG N(N＝0，1，...，9)中。

3b)存取下三角矩阵的后4行数据

复正定厄米矩阵转实对称矩阵模块先从存储虚部阵的随机存储器中循环取N²个数据，然后从寄存器中循环取i-N个数据(i＝N+1，N+2，...，2N)，本实施例中取N＝4，N²＝16。

因此后4行对应的RAM地址分别为：

第五行：0，4，8，12，REG[0]；

第六行：1，5，9，13，REG[1]，REG[2]；

第七行：2，6，10，14，REG[3]，REG[4]，REG[5]；

第八行：3，7，11，15，REG[6]，REG[7]，REG[8]，REG[9]。

数据存储到后端的RAM的时候，由于是以行为单位的顺序存放，因此每次存放下一个数据之前只需将存储地址进行加1修正。

步骤4.实对称矩阵求逆

图3是本发明实对称矩阵求逆模块的方框图。该模块主要实现对下三角矩阵的2N次迭代替换以及将最终迭代的下三角矩阵转化为实、虚部矩阵的功能。在系统时钟的控制下，协方差矩阵求逆模块按照流程分为门限不同、功能相同的8个控制单元，控制单元中门限值k的取值依次为1到8，采用流水线的工作方式。控制单元在前端单元发出的使能信号EN的控制下，从前端RAM依次取数据进行迭代运算，迭代结果暂存在后端的RAM中。

流水线工作方式下的控制单元的具体步骤如下：

4a)输入n(n＝8)阶对称矩阵A＝[a_ij]。

4b)对k＝1，2，...，n执行

4.1b)p＝a₁₁，若p≤0(矩阵不正定)则停止计算；否则转到4.2b)

4.2b)对i＝2，3，..，n执行

4.2.1b)q＝a_i1(暂存)

$h_i=\left\{\begin{array}{c}-q/p,i\≤k\\ q/p,i>k\end{array}\right.$

4.2.2b)对 j＝2，3，..，i执行

a_i-1，j-1＝a_ij+q·h_j

4.3b)对j＝2，3，..，n执行a_n，j-1＝h_j

4.4b)a_nn＝1/p

采用流水线的工作方式的优点是：只要适当地控制使能信号EN的发出时机，不必等到上次迭代全部完成，就可以进行下次的迭代过程了，这样就加快了整个求逆过程的执行速度。

迭代求逆模块后续的工作就是要把下三角矩阵恢复为复数矩阵的实部阵和虚部阵两个部分。该部分的任务是找到实部阵每一行4个数据在前段RAM中的存储地址的变化规律，并按照此规律依次取出数据并存放在后端的实部RAM_R_OUT中。存储实部阵每一行4个数据在前段RAM中的存储地址分别为：

第一行：0；

第二行：1，2；

第三行：3，4，5；

第四行：6，7，8，9。

从以上地址变化可以总结出每一行数据存储地址的变化规律为：第i行的第一个数据的存储地址记为M，则

同一行的其他数据的地址依次在首地址的基础上加1修正即可。

虚部阵每一行的4个数据在前段RAM中的存储规律相对来说比较明显，每一行的相邻数据存储地址依次相差1个存储单位，在读取下个数据之前只需将地址进行加1修正。数据存储到后端RAM_I_OUT时的地址控制比较简单，只要依次进行加1修正即可。

协方差矩阵求逆模块工作结束以后，原始采样数据的协方差矩阵的逆矩阵数据按实部和虚部分开放置的方式存储在两个RAM中。

Claims (6)

1.一种基于FPGA的智能天线抗干扰片上系统，包括接收天线、多通道接收机、A/D转换器，其特征在于，所述的接收天线通过同轴电缆与多通道接收机相连，多通道接收机通过模拟下变频器与A/D转换器相连，A/D转换器输出端与数字正交插值模块相连，数字正交插值模块通过数据总线与协方差矩阵模块相连，协方差矩阵模块通过数据总线与复正定厄米矩阵转实对称矩阵模块相连，复正定厄米矩阵转实对称矩阵模块通过数据总线与协方差矩阵求逆模块相连。

2.根据权利要求1所述的一种基于FPGA的智能天线抗干扰片上系统，其特征在于，所述的接收天线为多阵元阵列天线。

3.根据权利要求1所述的一种基于FPGA的智能天线抗干扰片上系统，其特征在于，所述系统中的数字正交插值模块、协方差矩阵模块、复正定厄米矩阵转实对称矩阵模块、协方差矩阵求逆模块由一片FPGA芯片实现。

4.根据权利要求1所述的一种基于FPGA的智能天线抗干扰片上系统，其特征在于，所述的FPGA芯片类型由天线阵元个数和数据精度确定，其阵元个数由系统要求的接收机输出增益确定，数据精度一般选择为2的整数倍。

5.一种基于FPGA的智能天线抗干扰方法，包括如下步骤：

(1)接收数据

多通道接收机将接收天线接收的射频信号，通过模拟下变频器变为多路中频模拟实信号，并传输给A/D转换器，A/D转换器对数据进行采样得到中频数字实信号；

(2)数字正交插值

A/D转换器的输出端口将中频数字实信号传输给数字正交插值模块，数字正交插值模块在FPGA芯片的系统时钟控制下，将每一路中频数字实信号分别与FPGA芯片产生的两路正交数字本振相乘后下变频到基带，通过低通滤波器取出基带内频谱，采用1/2抽取方法对基带频谱进行处理后得到两路正交基带数字复信号；

(3)协方差矩阵数据计算

3a)分别存储数据实、虚部

数字正交插值模块将基带数字复信号通过数据总线传输给协方差矩阵模块，协方差矩阵模块在FPGA芯片的系统时钟控制下，将基带数字复信号分实、虚部以原始矩阵形式存储在FPGA芯片内部的随机存储器中；

3b)数据共轭

协方差矩阵模块中的数据共轭模块接收随机存储器的数据，将数据的实部乘以1，虚部乘以-1实时输出，得到共轭矩阵数据；

3c)协方差矩阵数据求取及存储

协方差矩阵模块中的复数乘法器将步骤3a)中的原始矩阵行数据与3b)中的共轭矩阵列数据复数相乘，结果通过数据线传输给协方差矩阵模块内相应的累加器进行数据累加，将累加结果分实、虚部存放在两个随机存储器中，得到复正定厄米矩阵数据；

(4)复正定厄米矩阵转实对称矩阵

协方差矩阵模块将复正定厄米矩阵数据通过数据总线传输给复正定厄米矩阵转实对称矩阵模块，复正定厄米矩阵转实对称矩阵模块在FPGA芯片的系统时钟控制下，取出由复正定厄米矩阵实、虚部数据组成的下三角矩阵中的数据，以行为单位依次存储在一个随机存储器中；

(5)协方差矩阵求逆

复正定厄米矩阵转实对称矩阵模块将存储在随机存储器中的数据通过数据总线传输到协方差矩阵求逆模块，在FPGA芯片的系统时钟控制下，协方差矩阵求逆模块按照流程分为门限不同、功能相同的多个控制单元，控制单元从前端随机存储器依次取数据进行迭代运算，将迭代结果暂存在后端的随机存储器中，经过所有的控制单元之后，将暂存在后端随机存储器中的数据恢复为复数矩阵逆矩阵的实部和虚部，并以列为单位分别将实、虚部存储在两个随机存储器中。

6.根据权利要求5所述的基于FPGA的智能天线抗干扰方法，其特征在于，所述步骤(4)中的复正定厄米矩阵转实对称矩阵具体步骤如下：

4a)存取下三角矩阵的前N行数据

复正定厄米矩阵转实对称矩阵模块依次取出复正定厄米矩阵的实部矩阵数据并存储，第i行数据循环存取i次(i＝1，2，...，N)，每一行中相邻元素在前端实部的随机存储器中的地址相差N，将前N行数据依次存入随机存储器的同时，同步将数据依次存入寄存器中；

4b)存取下三角矩阵的后N行数据

复正定厄米矩阵转实对称矩阵模块先从存储虚部阵的随机存储器中循环取N²个数据，然后从寄存器中循环取i-N个数据(i＝N+1，N+2，...，2N)，依次存入后端的随机存储器中，每次存放下一个数据之前要将存储地址进行加1修正。

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