CN108761396B - 机载雷达空时自适应处理器 - Google Patents

Abstract

本发明公开了一种机载雷达空时自适应处理器，主要解决现有空时自适应处理器控制逻辑复杂、运算资源消耗多、实时性差的问题。其包括空‑时子空间变换单元(1)、权矢量求解单元(2)及加权滤波单元(3)，空‑时子空间变换单元(1)对机载雷达接收的回波信息进行预滤波，将滤波后的空‑时快拍数据分别发送给权矢量求解单元(2)和加权滤波单元(3)；权矢量求解单元(2)对滤波后的空‑时快拍数据再进行后向滤波得到最佳权矢量，并输送给加权滤波单元(3)；加权滤波单元(3)利用最佳权矢量对滤波后的空‑时快拍数据再进行加权滤波，得到检测的目标数据。本发明降低了运算复杂度，提高了数据处理速率，可用于目标检测。

Description

机载雷达空时自适应处理器

技术领域

本发明属于通信技术领域，更进一步涉及一种机载雷达空时自适应处理器，可用于目标检测。

背景技术

机载雷达工作在高空中，作用距离远，工作时间长，具有地基雷达无法比拟的优势，常用于空中警戒和指挥引导，已成为现代防空体系的重要组成部分。但是由于机载雷达所处工作的环境，面临着强大的地杂波和海杂波的干扰，导致无法准确的提取出目标信息。因此，滤除掉机载雷达工作环境中的强大杂波成为雷达信号处理器领域的一项关键技术。

雷达空时自适应处理器能够在空间和时间两个维度进行杂波的抑制，并且能够补偿因机载雷达的移动而导致的多普勒展宽问题。因而在机载雷达领域有着广泛的应用。空时自适应处理器的实现方式一般分为软件和硬件两类。软件是选取一门计算机编程语言通过编写程序实现，软件实现采用串行处理数据，处理速度比较慢，不能满足雷达数字信号处理领域实时性的要求。因此，目前多选用硬件实现，如采用DSP芯片实现空时自适应处理器，但是其开发费用高，设计周期长，并且DSP芯片内部也是串行处理数据。

范西昆在其发表的论文“机载雷达空时自适应处理器算法及其实时实现问题研究”（国防科技大学博士学位论文 2006.9）中提出了一种空时自适应处理器的设计。该设计使用6片DSP芯片的实现方式完成空时自适应处理器的设计，同时采用并行设计，并通过求解线性方程组的最小二乘解得出自适应权值。该方法的不足之处是，在求解线性方程租的最小二乘解时需要对矩阵进行转置共轭，在矩阵维度较大时，数据计算量大，运算资源消耗多；使用DSP芯片实现空时自适应处理器设计周期长、硬件成本高，并且处理数据速度慢。

深圳大学在其申请的专利文献“一种基于互质脉冲重复间隔的空时自适应处理方法及装置”（申请号201610817221.7，公开号106338723A）中公开了一种基于互质脉冲重复间隔的空时自适应处理方法及装置。该专利文献公开的装置根据接收的以互质发射方式发射的脉冲之间的延时来构造虚拟脉冲，进而构造虚拟快拍数据；利用构造的虚拟快拍数据来估计杂波加噪声的协方差矩阵，利用得到的协方差矩阵获得权矢量进而设计空时滤波器来进行杂波抑制。该装置存在的不足之处是需要对采样矩阵进行求逆运算，权矢量求解过程计算复杂，运算资源消耗多，数据处理速率慢。

发明内容

本发明的目的在于提出一种机载雷达空时自适应处理器，以解决传统空时自适应处理器控制逻辑复杂、运算资源消耗多、实时性差的问题，提高数据处理的速率，满足实时性要求。

实现本发明目的的基本方案是：采用现场可编程门阵列FPGA实现整个机载雷达空时自适应处理器的设计，它包括空-时子空间变换单元1，权矢量求解单元2和加权滤波单元3，其特征在于：

所述空-时子空间变换单元1，包括控制模块11、输入数据选择模块12、级联的运算处理模块13和倒位序输出模块14；该控制模块11分别与输入数据选择模块12、级联的运算处理模块13及倒位序输出模块14相连；输入数据选择模块12、级联的运算处理模块13和倒位序输出模块14依次相连；

所述权矢量求解单元2，包括权矢量控制模块21、前向递推模块22、级联的后向递推模块23、权重求解模块24和存储模块25；该权矢量控制模块21分别与前向递推模块22、级联的后向递推模块23、权重求解模块24和存储模块25相连；该存储模块25分别与前向递推模块22、级联的后向递推模块23和权重求解模块24相连。

进一步，所述级联的运算处理模块13采用单路径反馈延迟结构，用于对输入的空-时快拍数据和空-时导向矢量数据依次进行蝶形处理，其包括：第一延迟子模块131、复数乘法器132、第一复数加法器133、第二复数加法器134、第一路径选择器135、第二路径选择器136、ROM137和第一计数器138；

该第一延迟子模块131分别与第一路径选择器135、第一复数加法器133和第二复数加法器134相连，用于在前一半输入数据滞后若干周期后与后一半输入数据同时进行加法运算；

该复数乘法器132与第二路径选择器136及存储蝶形因子的ROM137相连，用于对第二路径选择器136的输出数据与蝶形因子进行相乘运算；

该第一复数加法器133与第一路径选择器135相连，第二复数加法器134与第二路径选择器136相连，用于完成输入数据的相加运算；

该第一路径选择器135和第二路径选择器136分别与第一计数器138相连，在第一计数器138控制下控制数据流向及蝶形因子的读取。

进一步，所述前向递推模块22用以对经过空-时子空间变换单元1后的空-时快拍数据进行正交分解，其包括14个一级滤波子模块、前向控制子模块以及RAM子模块；

该前向控制子模块分别与14个一级滤波子模块相连，用于控制数据的流向；

该14个级联的一级滤波子模块用于实现对数据的流水处理，同时将每级得到的期望信号和归一化互相关矢量数据存储到RAM子模块中。

进一步，所述后向递推模块23用于对前向递推模块22得到的数据进行后向滤波处理，得到标量权值；该后向递推模块23包括后向控制子模块231、单端口RAM232、平方和子模块233、第一卷积运算子模块234、第二卷积运算子模块235、第二除法器236、减法器237以及第二延迟子模块238；

该后向控制子模块231分别与单端口RAM232、平方和子模块233、第一卷积运算子模块234、第二卷积运算子模块235、第二除法器236、减法器237和第二延迟子模块238相连，用于控制各个模块的工作顺序；

该单端口RAM232、第一卷积运算子模块234、第二除法器236、第二卷积运算子模块235、减法器237依次相连，用于完成对输入数据的滤波；第二延迟子模块238与第二卷积运算子模块235相连；平方和子模块233与第二除法器236相连，用于求解输入数据的平方和。

进一步，所述权重求解模块24用于将后向递推模块23得到的标量权值转化为总的最佳权，该权重求解模块24包括：权重控制子模块241、取共轭子模块242、第三延迟子模块243、乘法器244、RAM245和卷积运算子模块246；

该权重控制子模块241分别与取共轭子模块242、乘法器244、RAM245和卷积运算子模块246相连，用于控制各模块工作顺序；

该取共轭子模块242、第三延迟子模块243、乘法器244、RAM245和卷积运算子模块246依次相连。

本发明与现有技术相比具有以下优点：

第一，由于本发明的装置采用多片现场可编程门阵列FPGA实现整个机载雷达空时自适应处理器，克服了现有技术中采用DSP芯片设计的空时自适应处理器设计周期长、硬件成本高的缺点，使得本发明的装置具有设计周期短、成本低，硬件开销小的优点。

第二，由于本发明的装置中复数乘法器132采用16个寄存器，将复数乘法器模块分成四级流水，克服了现有空时自适应处理器在复数乘法运算时，硬件资源消耗大、数据处理速率慢的缺点，使得本发明有效降低了硬件资源，提高了有效数据的吞吐量，便于硬件实现。

第三，由于本发明的装置中采用两级级联的降维模式，规避了矩阵的求解，减少了采样样本的需求，简化了运算，同时保持了原有的目标检测的次优性能。

附图说明

图1为本发明的整体框架图；

图2为本发明中的空-时子空间变换单元框架图；

图3为本发明中的运算处理模块框架图；

图4为本发明中的复数乘法器框架图；

图5为本发明中的权矢量求解单元框架图；

图6为本发明中的归一化子子模块框架图；

图7为本发明中的二级滤波子子模块框架图；

图8为本发明中的后向递推模块框架图；

图9为本发明中的权重求解模块框架图。

具体实施方式

下面结合附图对本发明做进一步详细的描述。

参照图1，本发明装置包括空-时子空间变换单元1、权矢量求解单元2以及加权滤波单元3；空-时子空间变换单元1包括一个输入端和两个输出端，加权滤波单元3包括两个输入端和一个输出端；空-时子空间变换单元1的第一输出端与权矢量求解单元2的输入端相连，权矢量求解单元2的输出端与加权滤波单元3的第一输入端相连；空-时子空间变换单元1的第二输出端与加权滤波单元3的第二输入端相连。空-时子空间变换单元1，用于对空-时快拍数据进行预滤波，降低系统时域自由度，其实质相当于快速傅里叶变换；权矢量求解单元2，用于对经空-时子空间变换单元1处理过的空-时快拍数据进行滤波处理，得到最佳权矢量；加权滤波单元3，利用最佳权矢量对降维后的空-时快拍数据进行加权滤波，最大程度地滤除掉杂波、干扰和噪声，得到检测的目标数据。

参照图2，所述空-时子空间变换单元1，包括控制模块11、输入数据选择模块12、级联的运算处理模块13和倒位序输出模块14；该控制模块11的输出端分别与输入数据选择模块12、级联的运算处理模块13及倒位序输出模块14的输入端相连；输入数据选择模块12、级联的运算处理模块13和倒位序输出模块14依次相连；控制模块11用于产生数据使能信号及存储器的读、写地址，该数据使能信号输送给输入数据选择模块12和倒位序输出模块14的输入端，该存储器的读、写地址输送给级联的运算处理模块13的输入端；

倒位序输出模块14将输入数据序列的序号以二进制数表示，然后将二进制数从低位到高位依次排列，得到新的二进制数，并将该数值作为输出数据序列的读地址序号，读出以自然顺序排列的数据。

参照图3，所述级联的运算处理模块13采用单路径反馈延迟结构，用于对输入的空-时快拍数据和空-时导向矢量数据依次进行蝶形处理，其包括：第一延迟子模块131、复数乘法器132、第一复数加法器133、第二复数加法器134、第一路径选择器135、第二路径选择器136、ROM137和第一计数器138；

该第一延迟子模块131的输入端与第一路径选择器135的输出端相连，第一延迟子模块131的输出端与第一复数加法器133和第二复数加法器134的输入端相连；用于在前一半输入数据滞后若干周期后与后一半输入数据同时进行加法运算；

该复数乘法器132的输入端与第二路径选择器136和存储蝶形因子的ROM137的输出端相连，用于对第二路径选择器136的输出数据与蝶形因子进行相乘运算；

该第一复数加法器133的输出端与第一路径选择器135的输入端相连，第二复数加法器134的输出端与第二路径选择器136的输入端相连，用于完成输入数据的相加运算；

该第一路径选择器135和第二路径选择器136的输入端分别与第一计数器138的输出端相连，在第一计数器138控制下控制数据流向及蝶形因子的读取。

参照图4，级联的运算处理模块13中的复数乘法器132，其包括3个实数乘法器和5个实数加法器以及16个寄存器；

第一加法器有两个输入端和一个输出端，第二寄存器有一个输入端和两个输出端，第一加法器的第一输入端a1与第一寄存器的输出端相连，第一加法器的第二输入端a2与第二寄存器的第一输出端r1相连，第一加法器的输出端与第六寄存器的输入端相连；第二加法器有两个输入端和一个输出端，第三寄存器有一个输入端和三个输出端，第四寄存器有一个输入端和两个输出端，第二加法器的第一输入端b1与第三寄存器的第一输出端d1相连，第二加法器的第二输入端b2与第四寄存器的第一输出端e1相连，第二加法器的输出端与第九寄存器的输入端相连；第三加法器有两个输入端和一个输出端，第三加法器的第一输入端c1与第四寄存器的第二输出端e2相连，第三加法器的第二输入端c2与第三寄存器的第二输出端d2相连，第三加法器的输出端与第十寄存器的输入端相连；第二寄存器的第二输出端r2与第八寄存器的输入端相连；第三寄存器的第三输出端d3与第七寄存器的输入端相连；第五寄存器的输出端与第十一寄存器的输入端相连；第一乘法器有两个输入端和一个输出端，第十二寄存器有一个输入端和两个输出端，第一乘法器的第一输入端f1与第六寄存器的输出端相连，第一乘法器的第二输入端f2与第七寄存器的输出端相连，第一乘法器的输出端与第十二寄存器的输入端相连；第二乘法器有两个输入端和一个输出端，第二乘法器的第一输入端g1与第八寄存器的输出端相连，第二乘法器的第二输入端g2与第九寄存器的输出端相连，第二乘法器的输出端与第十三寄存器的输入端相连；第三乘法器有两个输入端和一个输出端，第三乘法器的第一输入端h1与第十寄存器的输出端相连，第三乘法器的第二输入端h2与第十一寄存器的输出端相连，第三乘法器的输出端与第十四寄存器的输入端相连；第四加法器包括两个输入端和一个输出端，第四加法器的第一输入端i1与第十二寄存器的第一输出端k1相连，第四加法器的第二输入端i2与第十三寄存器的输出端相连，第四加法器的输出端与第十五寄存器的输入端相连；第五加法器包括两个输入端和一个输出端，第五加法器的第一输入端j1与第十二寄存器的第二输出端k2相连，第五加法器的第二输入端j2与第十四寄存器的输出端相连，第五加法器的输出端与第十六寄存器的输入端相连；

所述16个寄存器将复数乘法器132分为四级流水；

第一寄存器、第二寄存器、第三寄存器、第四寄存器以及第五寄存器组成第一级流水，用于缓存输入数据；

第一加法器、第二加法器、第三加法器以及第六寄存器、第七寄存器、第八寄存器、第九寄存器、第十寄存器和第十一寄存器组成第二级流水，用于对输入数据进行加法运算；

第一乘法器、第二乘法器、第三乘法器以及第十二寄存器、第十三寄存器、第十四寄存器组成第三级流水，用于对加法运算之后的结果进行乘法运算；

第四加法器、第五加法器以及第十五寄存器、第十六寄存器构成第四级流水，用于对乘法运算结果进行加法运算。

参照图5，权矢量求解单元2，其包括权矢量控制模块21、前向递推模块22、级联的后向递推模块23、权重求解模块24和存储模块25；该权矢量控制模块21的输出端分别与前向递推模块22、级联的后向递推模块23、权重求解模块24和存储模块25的输入端相连；该存储模块25分别与前向递推模块22、级联的后向递推模块23和权重求解模块24相连；

权矢量控制模块21用于控制各个模块的工作顺序；前向递推模块22对经过空-时子空间变换单元1处理的空-时快拍数据进行正交分解，并将得到的期望信号和互相关矢量存储到存储模块25；后向递推模块23从存储模块25获取期望信号，对期望信号进行后向滤波处理，得到的标量权值并存储到存储模块25；权重求解模块24从存储模块25获取互相关矢量和标量权值，将标量权值转化为最佳权矢量。

参照图6，归一化子子模块包括求模器22111、延迟器22112、第二计数器22113和第一除法器22114；

第二计数器22113有一个输入端和三个输出端，延迟器22112有三个输入端和一个输出端，第一除法器22114有两个输入端和一个输出端，求模器22111有两个输入端和一个输出端，第二计数器22113的第一输出端y1与延迟器22112的第一输入端m1相连，第二计数器22113的第三输出端y3与延迟器22112的第二输入端m2相连，第二计数器22113的第二输出端y2和求模器22111的第二输入端y5相连，用于产生使能信号和读写地址；

该延迟器22112的输出端与第一除法器22114的第一输入端n1相连，用于保证输入数据与求模器22111的输出同时送入第一除法器22114；

该求模器22111的输出端与第一除法器22114的第二输入端n2相连，用于求解输入信号的模值，采用CORDIC算法来完成设计；

该第一除法器22114用于将输入信号进行归一化。

参照图7，二级滤波子子模块包括二级控制器22121、二级第一卷积运算器22122、二级第二卷积运算器22123、二级第三卷积运算器22124、二级延迟器22125和二级减法器22126；

该二级控制器22121的输出端分别与二级第一卷积运算器22122和二级第二卷积运算器22123的输入端相连，用于对二级第一卷积运算器22122和二级第二卷积运算器22123发送使能信号和滤波系数；

二级第一卷积运算器22122有两个输出端，二级第三卷积运算器22124有两个输入端，二级减法器22126有两个输入端；二级第一卷积运算器22122的第一输出端p1与二级第二卷积运算器22123的输入端相连，二级第一卷积运算器22122的第二输出端p2与二级第三卷积运算器22124的第一输入端s1相连，用于对输入数据进行加权滤波；

该二级减法器22126的第一输入端q1与二级延迟器22125的输出端相连，二级减法器22126的第二输入端q2与二级第二卷积运算器22123的输出端相连，二级减法器22126的输出端与二级第三卷积运算器22124的第二输入端s2相连，用于对输入数据和二级第二卷积运算器22123输出的数据进行相减运算。

参照图8，后向递推模块23用于对前向递推模块22得到的数据进行后向滤波处理，得到标量权值；该后向递推模块23包括后向控制子模块231、单端口RAM232、平方和子模块233、第一卷积运算子模块234、第二卷积运算子模块235、第二除法器236、减法器237以及第二延迟子模块238；

该后向控制子模块231的输出端分别与单端口RAM232、平方和子模块233、第一卷积运算子模块234、第二卷积运算子模块235、第二除法器236、减法器237和第二延迟子模块238的输入端相连，用于控制各个模块的工作顺序；

单端口RAM232有两个输出端，第一卷积运算子模块234有三个输入端，第二除法器236有三个输入端，第二卷积运算子模块235有三个输入端，减法器237有三个输入端；单端口RAM232的第二输出端t2与第一卷积运算子模块234的第一输入端x1相连，第一卷积运算子模块234的输出端与第二除法器236的第一输入端u1相连，第二除法器236的输出端与第二卷积运算子模块235的第一输入端v1相连，第二卷积运算子模块235的输出端与减法器237的第二输入端w2相连，用于完成对输入数据的滤波；第二延迟子模块238的输出端与第二卷积运算子模块235的第二输入端v2相连；平方和子模块233的输出端与第二除法器236的第二输入端u2相连，用于求解输入数据的平方和；

参照图9，权重求解模块24用于将后向递推模块23得到的标量权值转化为总的最佳权，该权重求解模块24包括：权重控制子模块241、取共轭子模块242、第三延迟子模块243、乘法器244、RAM245和卷积运算子模块246；

权重控制子模块241有三个输入端和三个输出端，取共轭子模块242有两个输入端，乘法器244有两个输入端和三个输出端，RAM245有两个输入端和两个输出端，卷积运算子模块246有三个输入端；该权重控制子模块241的第一输出端b3与取共轭子模块242的第一输入端c3相连，权重控制子模块241的第二输出端b4与RAM245的第一输入端g3相连，权重控制子模块241的第三输出端b5与卷积运算子模块246的第二输入端i4相连，权重控制子模块241的第一输入端a3与乘法器244的第三输出端f5相连，权重控制子模块241的第二输入端a4与RAM245的第一输出端h3相连，用于控制各模块工作顺序；

该取共轭子模块242，用于对输入数据完成取共轭运算，其输出端与第三延迟子模块243的输入端相连，第三延迟子模块243的输出端与乘法器244的第一输入端e3相连，乘法器244的第二输入端e4与其第一输出端f3相连，乘法器244的第二输出端f4与RAM245的第二输入端g4相连，RAM245的第二输出端h4与卷积运算子模块246的第一输入端i3相连。该第三延迟子模块243用于对取共轭子模块242的输出数据进行延迟；卷积运算子模块246用于以互相关矢量作为滤波系数对标量权值进行加权滤波，得到最佳权矢量。

Claims (7)

1.机载雷达空时自适应处理器，包括空-时子空间变换单元（1），权矢量求解单元（2）和加权滤波单元（3），其特征在于：

所述空-时子空间变换单元（1），包括控制模块（11）、输入数据选择模块（12）、级联的运算处理模块（13）和倒位序输出模块（14）；该控制模块（11）分别与输入数据选择模块（12）、级联的运算处理模块（13）及倒位序输出模块（14）相连；输入数据选择模块（12）、级联的运算处理模块（13）和倒位序输出模块（14）依次相连；

所述级联的运算处理模块（13）采用单路径反馈延迟结构，用于对输入的空-时快拍数据和空-时导向矢量数据依次进行蝶形处理，其包括：第一延迟子模块（131）、复数乘法器（132）、第一复数加法器（133）、第二复数加法器（134）、第一路径选择器（135）、第二路径选择器（136）、ROM（137）和第一计数器（138）；

该第一延迟子模块（131）分别与第一路径选择器（135）、第一复数加法器（133）和第二复数加法器（134）相连，用于在前一半输入数据滞后若干周期后与后一半输入数据同时进行加法运算；

该复数乘法器（132）与第二路径选择器（136）及存储蝶形因子的ROM（137）相连，用于对第二路径选择器（136）的输出数据与蝶形因子进行相乘运算；

所述复数乘法器（132）包括3个实数乘法器和5个实数加法器以及16个寄存器；

第一加法器分别与第一寄存器、第二寄存器和第六寄存器相连；第二加法器分别与第三寄存器、第四寄存器和第九寄存器相连；第三加法器分别与第三寄存器、第四寄存器和第十寄存器相连；第二寄存器与第八寄存器相连；第三寄存器与第七寄存器相连；第五寄存器与第十一寄存器相连；第一乘法器分别与第六寄存器、第七寄存器和第十二寄存器相连；第二乘法器分别与第八寄存器、第九寄存器和第十三寄存器相连；第三乘法器分别与第十寄存器、第十一寄存器和第十四寄存器相连；第四加法器分别与第十二寄存器、第十三寄存器和第十五寄存器相连；第五加法器分别与第十二寄存器、第十四寄存器和第十六寄存器相连；

所述16个寄存器将复数乘法器（132），其分为四级流水，即：

第一寄存器、第二寄存器、第三寄存器、第四寄存器以及第五寄存器组成第一级流水，用于缓存输入数据；

第一加法器、第二加法器、第三加法器以及第六寄存器、第七寄存器、第八寄存器、第九寄存器、第十寄存器和第十一寄存器组成第二级流水，用于对输入数据进行加法运算；

第一乘法器、第二乘法器、第三乘法器以及第十二寄存器、第十三寄存器和第十四寄存器组成第三级流水，用于对加法运算之后的结果进行乘法运算；

第四加法器、第五加法器以及第十五寄存器、第十六寄存器构成第四级流水，用于对乘法运算结果进行加法运算；

该第一复数加法器（133）与第一路径选择器（135）相连，第二复数加法器（134）与第二路径选择器（136）相连，用于完成输入数据的相加运算；

该第一路径选择器（135）和第二路径选择器（136）分别与第一计数器（138）相连，在第一计数器（138）控制下控制数据流向及蝶形因子的读取；

所述权矢量求解单元（2），包括权矢量控制模块（21）、前向递推模块（22）、级联的后向递推模块（23）、权重求解模块（24）和存储模块（25）；该权矢量控制模块（21）分别与前向递推模块（22）、级联的后向递推模块（23）、权重求解模块（24）和存储模块（25）相连；该存储模块（25）分别与前向递推模块（22）、级联的后向递推模块（23）和权重求解模块（24）相连。

2.根据权利要求1所述的处理器，其特征在于：前向递推模块（22）用以对经过空-时子空间变换单元（1）后的空-时快拍数据进行正交分解，其包括14个一级滤波子模块、前向控制子模块以及RAM子模块；

该前向控制子模块分别与14个一级滤波子模块相连，用于控制数据的流向；

该14个级联的一级滤波子模块用于实现对数据的流水处理，同时将每级得到的期望信号和归一化互相关矢量数据存储到RAM子模块中。

3.根据权利要求2所述的处理器，其特征在于：一级滤波子模块包括归一化子子模块和二级滤波子子模块；

该归一化子子模块与二级滤波子子模块相连，用于对表示期望信号方向信息的数据进行归一化处理，以得到期望信号单位方向矢量，即归一化互相关矢量；

该二级滤波子子模块用于对降维后的空-时快拍数据进行正交分解，得到期望信号和新的变换域数据，并将新的变换域数据作为下一个一级滤波子模块的输入信号。

4.根据权利要求3所述的处理器，其特征在于：归一化子子模块包括求模器（22111）、延迟器（22112）、第二计数器（22113）和第一除法器（22114）；

该第二计数器（22113）分别与延迟器（22112）和求模器（22111）相连，用于产生使能信号和读写地址；

该延迟器（22112）与第一除法器（22114）相连，用于保证输入数据与求模器（22111）的输出同时送入第一除法器（22114）；

该求模器（22111）与第一除法器（22114）相连，用于求解输入信号的模值，采用CORDIC算法来完成设计；

该第一除法器(22114)用于将输入信号进行归一化。

5.根据权利要求3所述的处理器，其特征在于：二级滤波子子模块包括二级控制器(22121)、二级第一卷积运算器(22122)、二级第二卷积运算器(22123)、二级第三卷积运算器(22124)、二级延迟器(22125)和二级减法器(22126)；

该二级控制器(22121)分别与二级第一卷积运算器(22122)和二级第二卷积运算器(22123)相连，用于对二级第一卷积运算器(22122)和二级第二卷积运算器(22123)发送使能信号和滤波系数；

该二级第一卷积运算器(22122)分别与二级第二卷积运算器(22123)和二级第三卷积运算器(22124)相连，用于对输入数据进行加权滤波；

该二级减法器(22126)分别与二级延迟器(22125)、二级第二卷积运算器(22123)和二级第三卷积运算器(22124)相连，用于对输入数据和二级第二卷积运算器(22123)输出的数据进行相减运算。

6.根据权利要求1所述的处理器，其特征在于：后向递推模块（23）用于对前向递推模块（22）得到的数据进行后向滤波处理，得到标量权值；该后向递推模块（23）包括后向控制子模块（231）、单端口RAM（232）、平方和子模块（233）、第一卷积运算子模块（234）、第二卷积运算子模块（235）、第二除法器（236）、减法器（237）以及第二延迟子模块（238）；

该后向控制子模块（231）分别与单端口RAM（232）、平方和子模块（233）、第一卷积运算子模块（234）、第二卷积运算子模块（235）、第二除法器（236）、减法器（237）和第二延迟子模块（238）相连，用于控制各个模块的工作顺序；

该单端口RAM（232）、第一卷积运算子模块（234）、第二除法器（236）、第二卷积运算子模块（235）、减法器（237）依次相连，用于完成对输入数据的滤波；第二延迟子模块（238）与第二卷积运算子模块（235）相连；平方和子模块（233）与第二除法器（236）相连，用于求解输入数据的平方和。

7.根据权利要求1所述的处理器，其特征在于：权重求解模块（24）用于将后向递推模块（23）得到的标量权值转化为总的最佳权，该权重求解模块（24）包括：权重控制子模块（241）、取共轭子模块（242）、第三延迟子模块（243）、乘法器（244）、RAM（245）和卷积运算子模块（246）；

该权重控制子模块（241）分别与取共轭子模块（242）、乘法器（244）、RAM（245）和卷积运算子模块（246）相连，用于控制各模块工作顺序；

该取共轭子模块（242）、第三延迟子模块（243）、乘法器（244）、RAM（245）和卷积运算子模块（246）依次相连。

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