CN117640301A - 一种信道估计方法、装置、设备和通信基站 - Google Patents

Abstract

本申请公开了计算机通信技术领域内的一种信道估计方法、装置、设备和通信基站，该方案使FPGA将信道估计过程划分为几个计算阶段，并且在第二计算阶段并行执行“实部的上三角元素的消除”、“计算实部的逆矩阵与复矩阵中的虚部的第一乘积”和“计算实部与目标矩阵的矩阵和”；在第四计算阶段并行执行“矩阵和的上三角元素的消除”和“计算第一乘积与矩阵和的逆矩阵的第二乘积”，由此能够减少矩阵求逆时间开销及信道估计时间开销，从而提升了信道估计效率。

Description

一种信道估计方法、装置、设备和通信基站

技术领域

本申请涉及计算机通信技术领域，特别涉及一种信道估计方法、装置、设备和通信基站。

背景技术

目前，信道估计的准确性和实时性对系统的整体性能具有非常重要的影响。当前信道估计方法大多是软件实现，用时较长；且其中的矩阵求逆运算的过程比较繁杂，需要耗费较多时间，导致信道估计的时间开销大。

因此，如何减少信道估计的时间开销，是本领域技术人员需要解决的问题。

发明内容

有鉴于此，本申请的目的在于提供一种信道估计方法、装置、设备和通信基站，以减少信道估计的时间开销。其具体方案如下：

第一方面，本申请提供了一种信道估计方法，应用于FPGA，包括：

通过目标信道接收目标信号，并获取天线单元的导频信号；

在第一计算阶段，在所述导频信号的协方差矩阵为复矩阵时，消除所述复矩阵中的实部的下三角元素；

在第二计算阶段，并行计算所述实部的上三角元素的消除、所述实部的逆矩阵与所述复矩阵中的虚部的第一乘积、以及所述实部与目标矩阵的矩阵和；所述目标矩阵为所述虚部、所述实部的逆矩阵和所述虚部的连乘结果；

在第三计算阶段，消除所述矩阵和的下三角元素；

在第四计算阶段，并行计算所述矩阵和的上三角元素的消除、以及所述第一乘积与所述矩阵和的逆矩阵的第二乘积；

在信道估计阶段，由所述第二乘积计算得到所述协方差矩阵的逆矩阵；根据所述协方差矩阵的逆矩阵、由所述目标信号转换得到的信号矩阵、由所述导频信号转换得到的导频矩阵和所述目标信道的信道矩阵，估计得到所述目标信道的信道状态信息。

可选地，所述由所述第二乘积计算得到所述协方差矩阵的逆矩阵，包括：

根据由所述第二乘积计算得到的所述协方差矩阵的逆矩阵的实部和所述协方差矩阵的逆矩阵的虚部，构建所述协方差矩阵的逆矩阵。

可选地，还包括：

在所述第四计算阶段与所述信道估计阶段之间，并行计算所述复矩阵的逆矩阵的实部、以及所述复矩阵的逆矩阵的虚部。

可选地，任意矩阵的上三角元素或下三角元素的消除过程包括：

将当前矩阵的每一列作为目标列，将所述目标列中位于矩阵对角线位置的元素作为主元；

使所述主元所在行的所有元素除以所述主元；

将所述目标列中对角线下方或上方的各元素置为零。

可选地，还包括：

在所述第一计算阶段之前，从所述FPGA中的第一存储器中读取所述复矩阵中的实部；同时，从所述第一存储器中读取所述复矩阵；

相应的，在所述信道估计阶段，将所述复矩阵的逆矩阵的实部和所述复矩阵的逆矩阵的虚部存储至所述第一存储器。

可选地，还包括：

在所述第一计算阶段之前，确定所述导频信号的协方差矩阵。

可选地，所述通过目标信道接收目标信号，包括：

以MIMO技术通过目标信道接收所述目标信号。

第二方面，本申请提供了一种信道估计装置，应用于FPGA，包括：

信号获取模块，用于通过目标信道接收目标信号，并获取天线单元的导频信号；

第一执行模块，用于在第一计算阶段，在所述导频信号的协方差矩阵为复矩阵时，消除所述复矩阵中的实部的下三角元素；

第二执行模块，用于在第二计算阶段，并行计算所述实部的上三角元素的消除、所述实部的逆矩阵与所述复矩阵中的虚部的第一乘积、以及所述实部与目标矩阵的矩阵和；所述目标矩阵为所述虚部、所述实部的逆矩阵和所述虚部的连乘结果；

第三执行模块，用于在第三计算阶段，消除所述矩阵和的下三角元素；

第四执行模块，用于在第四计算阶段，并行计算所述矩阵和的上三角元素的消除、以及所述第一乘积与所述矩阵和的逆矩阵的第二乘积；

信道估计模块，用于在信道估计阶段，由所述第二乘积计算得到所述协方差矩阵的逆矩阵；根据所述协方差矩阵的逆矩阵、由所述目标信号转换得到的信号矩阵、由所述导频信号转换得到的导频矩阵和所述目标信道的信道矩阵，估计得到所述目标信道的信道状态信息。

第三方面，本申请提供了一种信道估计设备，包括：FPGA，所述FPGA用于实现前文任一项所述的方法。

第四方面，本申请提供了一种信道估计设备，包括：FPGA；

所述FPGA用于获取天线单元通过目标信道接收的目标信号和天线单元的导频信号，根据所述目标信号和导频信号估计所述目标信道的信道状态信息；

其中，所述FPGA具体用于：

在第一计算阶段，在所述导频信号的协方差矩阵为复矩阵时，消除所述复矩阵中的实部的下三角元素；

在第二计算阶段，并行计算所述实部的上三角元素的消除、所述实部的逆矩阵与所述复矩阵中的虚部的第一乘积、以及所述实部与目标矩阵的矩阵和；所述目标矩阵为所述虚部、所述实部的逆矩阵和所述虚部的连乘结果；

在第三计算阶段，消除所述矩阵和的下三角元素；

在第四计算阶段，并行计算所述矩阵和的上三角元素的消除、以及所述第一乘积与所述矩阵和的逆矩阵的第二乘积；

在信道估计阶段，由所述第二乘积计算得到所述协方差矩阵的逆矩阵；根据所述协方差矩阵的逆矩阵、由所述目标信号转换得到的信号矩阵、由所述导频信号转换得到的导频矩阵和所述目标信道的信道矩阵，估计得到所述信道状态信息。

可选地，所述FPGA包括：第一计算模块、第二计算模块、第三计算模块、第四计算模块和第五计算模块；

在所述第一计算阶段，所述第一计算模块消除所述复矩阵中的实部的下三角元素；

在所述第二计算阶段，所述第一计算模块、所述第二计算模块和所述第三计算模块并行运行；其中，所述第一计算模块消除所述实部的上三角元素，得到所述实部的逆矩阵；同时，所述第二计算模块计算所述实部的逆矩阵与所述复矩阵中的虚部的第一乘积；同时，所述第三计算模块计算所述实部与目标矩阵的矩阵和；

在所述第三计算阶段，所述第四计算模块消除所述矩阵和的下三角元素；

在所述第四计算阶段，所述第四计算模块和所述第五计算模块并行运行；其中，所述第四计算模块消除所述矩阵和的上三角元素，得到所述矩阵和的逆矩阵；同时，所述第五计算模块计算所述第一乘积与所述矩阵和的逆矩阵的第二乘积。

可选地，所述FPGA还包括：结果生成模块；

在所述信道估计阶段，所述结果生成模块根据由所述第二乘积计算得到的所述协方差矩阵的逆矩阵的实部和所述协方差矩阵的逆矩阵的虚部，构建所述协方差矩阵的逆矩阵；根据所述协方差矩阵的逆矩阵、由所述目标信号转换得到的信号矩阵、由所述导频信号转换得到的导频矩阵和所述目标信道的信道矩阵，估计得到所述信道状态信息。

可选地，在所述第四计算阶段与所述信道估计阶段之间，所述第四计算模块和所述第五计算模块并行运行；

其中，所述第四计算模块根据所述第二乘积计算得到所述复矩阵的逆矩阵的实部，并将所述复矩阵的逆矩阵的实部传输至所述结果生成模块；同时，所述第五计算模块根据所述第二乘积计算得到所述复矩阵的逆矩阵的虚部，并将所述复矩阵的逆矩阵的虚部传输至所述结果生成模块。

可选地，所述第一计算模块和所述第四计算模块均包括：

主元确定单元，用于将当前输入矩阵的每一列作为目标列，将所述目标列中位于矩阵对角线位置的元素作为主元；

第一变换单元，用于使所述主元所在行的所有元素除以所述主元；

第二变换单元，用于将所述目标列中对角线下方或上方的各元素置为零。

可选地，所述FPGA还包括存有所述复矩阵的第一存储器；

在所述第一计算阶段之前，所述第一计算模块、所述第二计算模块和所述第三计算模块并行运行；

其中，所述第一计算模块从所述第一存储器中读取所述复矩阵中的实部；同时，所述第二计算模块和所述第三计算模块从所述第一存储器中读取所述复矩阵；

在所述信道估计阶段，所述结果生成模块输出所述复矩阵的逆矩阵的实部和所述复矩阵的逆矩阵的虚部至所述第一存储器，以使所述第一存储器存储所述复矩阵的逆矩阵的实部和所述复矩阵的逆矩阵的虚部。

可选地，所述FPGA还包括：矩阵确定模块；

在所述第一计算阶段之前，所述矩阵确定模块确定所述导频信号的协方差矩阵。

可选地，所述天线单元具体用于：采用MIMO技术接收所述目标信号。

一种通信基站，包括：至少一个信道估计设备。

可见，本申请提供的信道估计方法应用于FPGA，将信道估计过程划分为几个计算阶段，并且在第二计算阶段并行执行“实部的上三角元素的消除”、“计算实部的逆矩阵与复矩阵中的虚部的第一乘积”和“计算实部与目标矩阵的矩阵和”；在第四计算阶段并行执行“矩阵和的上三角元素的消除”和“计算第一乘积与矩阵和的逆矩阵的第二乘积”，由此能够减少矩阵求逆时间开销及信道估计时间开销，从而提升了信道估计效率。

相应地，本申请提供的一种信道估计装置、设备、通信基站及其他，也同样具有上述技术效果。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请公开的一种复矩阵求逆的运算逻辑示意图；

图2为本申请公开的另一复矩阵求逆的运算逻辑示意图；

图3为本申请公开的一种实矩阵求逆的运算逻辑示意图；

图4为本申请公开的一种逻辑模块读RAM的操作示意图；

图5为本申请公开的复矩阵求逆的第二计算阶段的第1并行计算周期的计算过程示意图；

图6为本申请公开的复矩阵求逆的第二计算阶段的第2并行计算周期的计算过程示意图；

图7为本申请公开的复矩阵求逆的第二计算阶段的第N+1并行计算周期的计算过程示意图；

图8为本申请公开的复矩阵求逆的第二计算阶段的第N+2并行计算周期的计算过程示意图；

图9为本申请公开的复矩阵求逆的第二计算阶段的第2N+1并行计算周期的计算过程示意图；；

图10为本申请公开的复矩阵求逆的第二计算阶段的第2N+2并行计算周期的计算过程示意图；

图11为本申请公开的复矩阵求逆的第四计算阶段的第1并行计算周期的计算过程示意图；

图12为本申请公开的复矩阵求逆的第四计算阶段的第2并行计算周期的计算过程示意图；

图13为本申请公开的复矩阵求逆的第四计算阶段的第N+1并行计算周期的计算过程示意图；

图14为本申请公开的复矩阵求逆的第四计算阶段的第N+2并行计算周期的计算过程示意图；

图15为本申请公开的一种信道估计设备示意图；

图16为本申请公开的一种通信系统示意图；

图17为本申请公开的另一种信道估计设备示意图；

图18为本申请公开的一种信道估计方法流程图；

图19为本申请公开的一种信道估计装置示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例，基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

目前，信道估计的准确性和实时性对系统的整体性能具有非常重要的影响。当前信道估计方法大多是软件实现，用时较长；且其中的矩阵求逆运算的过程比较繁杂，需要耗费较多时间，导致信道估计的时间开销大。

请参见图18，本申请实施例公开了一种信道估计方法，应用于FPGA，包括：

S101、通过目标信道接收目标信号，并获取天线单元的导频信号。

在一种示例中，通过目标信道接收目标信号，包括：以MIMO技术通过目标信道接收目标信号。也就是：天线单元以MIMO技术在目标信道上接收目标信号。

S102、在第一计算阶段，在导频信号的协方差矩阵为复矩阵时，消除复矩阵中的实部的下三角元素。

S103、在第二计算阶段，并行计算实部的上三角元素的消除、实部的逆矩阵与复矩阵中的虚部的第一乘积、以及实部与目标矩阵的矩阵和；目标矩阵为虚部、实部的逆矩阵和虚部的连乘结果。

S104、在第三计算阶段，消除矩阵和的下三角元素。

S105、在第四计算阶段，并行计算矩阵和的上三角元素的消除、以及第一乘积与矩阵和的逆矩阵的第二乘积。

S106、在信道估计阶段，由第二乘积计算得到协方差矩阵的逆矩阵；根据协方差矩阵的逆矩阵、由目标信号转换得到的信号矩阵、由导频信号转换得到的导频矩阵和目标信道的信道矩阵，估计得到目标信道的信道状态信息。

在一种示例中，由第二乘积计算得到协方差矩阵的逆矩阵，包括：根据由第二乘积计算得到的协方差矩阵的逆矩阵的实部和协方差矩阵的逆矩阵的虚部，构建协方差矩阵的逆矩阵。

在一种示例中，还包括：在第四计算阶段与信道估计阶段之间，并行计算复矩阵的逆矩阵的实部、以及复矩阵的逆矩阵的虚部。由此可实现“复矩阵的逆矩阵的实部”和“复矩阵的逆矩阵的虚部”的并行计算。

在一种示例中，任意矩阵的上三角元素或下三角元素的消除过程包括：将当前矩阵的每一列作为目标列，将目标列中位于矩阵对角线位置的元素作为主元；使主元所在行的所有元素除以主元；将目标列中对角线下方或上方的各元素置为零。

在一种示例中，还包括：在第一计算阶段之前，从FPGA中的第一存储器中读取复矩阵中的实部；同时，从第一存储器中读取复矩阵；相应的，在信道估计阶段，将复矩阵的逆矩阵的实部和复矩阵的逆矩阵的虚部存储至第一存储器。

在一种示例中，还包括：在第一计算阶段之前，确定导频信号的协方差矩阵。

本实施例中的相关步骤的具体实现，可参照本申请的其他实施例。

可见，本实施例提供的信道估计方法应用于FPGA，该FPGA将信道估计过程划分为几个计算阶段，并且在第二计算阶段并行执行“实部的上三角元素的消除”、“计算实部的逆矩阵与复矩阵中的虚部的第一乘积”和“计算实部与目标矩阵的矩阵和”；在第四计算阶段并行执行“矩阵和的上三角元素的消除”和“计算第一乘积与矩阵和的逆矩阵的第二乘积”，由此能够减少矩阵求逆时间开销及信道估计时间开销，从而提升了信道估计效率，该FPGA还能为目标识别、目标追踪等算法提供高性能的运算。

请参见图19，本申请实施例公开了一种信道估计装置，应用于FPGA，包括：

信号获取模块，用于通过目标信道接收目标信号，并获取天线单元的导频信号；

第一执行模块，用于在第一计算阶段，在导频信号的协方差矩阵为复矩阵时，消除复矩阵中的实部的下三角元素；

第二执行模块，用于在第二计算阶段，并行计算实部的上三角元素的消除、实部的逆矩阵与复矩阵中的虚部的第一乘积、以及实部与目标矩阵的矩阵和；目标矩阵为虚部、实部的逆矩阵和虚部的连乘结果；

第三执行模块，用于在第三计算阶段，消除矩阵和的下三角元素；

第四执行模块，用于在第四计算阶段，并行计算矩阵和的上三角元素的消除、以及第一乘积与矩阵和的逆矩阵的第二乘积；

信道估计模块，用于在信道估计阶段，由第二乘积计算得到协方差矩阵的逆矩阵；根据协方差矩阵的逆矩阵、由目标信号转换得到的信号矩阵、由导频信号转换得到的导频矩阵和目标信道的信道矩阵，估计得到目标信道的信道状态信息。

在一种示例中，信道估计模块具体用于：根据由第二乘积计算得到的协方差矩阵的逆矩阵的实部和协方差矩阵的逆矩阵的虚部，构建协方差矩阵的逆矩阵。

在一种示例中，还包括：实部与虚部的并行计算模块，用于在第四计算阶段与信道估计阶段之间，并行计算复矩阵的逆矩阵的实部、以及复矩阵的逆矩阵的虚部。由此可实现“复矩阵的逆矩阵的实部”和“复矩阵的逆矩阵的虚部”的并行计算。

在一种示例中，任意矩阵的上三角元素或下三角元素的消除过程包括：将当前矩阵的每一列作为目标列，将目标列中位于矩阵对角线位置的元素作为主元；使主元所在行的所有元素除以主元；将目标列中对角线下方或上方的各元素置为零。

在一种示例中，还包括：读取模块，用于在第一计算阶段之前，从FPGA中的第一存储器中读取复矩阵中的实部；同时，存储模块，用于从第一存储器中读取复矩阵；相应的，在信道估计阶段，将复矩阵的逆矩阵的实部和复矩阵的逆矩阵的虚部存储至第一存储器。

本申请还提供了一种信道估计设备，包括：FPGA，FPGA用于实现本申请提供的信道估计方法。

本申请还提供了一种通信基站，包括：至少一个信道估计设备。

请参见图15，本申请实施例公开了一种信道估计设备，包括：有源天线单元、以及与有源天线单元连接的基带处理单元。有源天线单元用于通过目标信道接收目标信号；基带处理单元包括CPU和FPGA；CPU用于获取有源天线单元的导频信号和目标信号；FPGA用于根据导频信号和目标信号估计目标信道的信道状态信息。

其中，有源天线单元具体用于：采用MIMO(Multiple Input Multiple Output，多天线)技术接收所述目标信号。MIMO通过增加收发两端天线的数量和使用更高的频率来提高通信系统的性能，大规模MIMO能充分利用空间维度资源，增强空间分辨率，能够在不增加基站数量的情况下，提高通信的频谱效率以及功率效率。但是，大规模MIMO下的信道估计过程非常复杂，尤其是其中涉及的矩阵求逆运算，因此本实施例用FPGA来提升信道估计过程中的矩阵求逆运算效率。

其中，FPGA用于：在导频信号的协方差矩阵为复矩阵时，在第一计算阶段，消除复矩阵中的实部的下三角元素；在第二计算阶段，消除实部的上三角元素；计算实部的逆矩阵与复矩阵中的虚部的第一乘积；计算实部与目标矩阵的矩阵和，目标矩阵为虚部、实部的逆矩阵和虚部的连乘结果；在第三计算阶段，消除矩阵和的下三角元素；在第四计算阶段，消除矩阵和的上三角元素，并计算第一乘积与矩阵和的逆矩阵的第二乘积；在信道估计阶段，由第二乘积计算得到协方差矩阵的逆矩阵；根据协方差矩阵的逆矩阵、由目标信号转换得到的信号矩阵、由导频信号转换得到的导频矩阵和目标信道的信道矩阵，估计得到信道状态信息。FPGA将复矩阵求逆运算划分为几个计算阶段，能够在同一计算阶段并行执行相关运算。由此在遵循复矩阵求逆运算的计算逻辑的前提下，并行执行相关运算，能够减少矩阵求逆时间开销及信道估计时间开销，从而提升了信道估计的时效性，该FPGA还能为目标识别、目标追踪等算法提供高性能的运算。

其中，FPGA包括：矩阵确定模块、第一计算模块、第二计算模块、第三计算模块、第四计算模块、第五计算模块和结果生成模块。可见FPGA中实现有包括矩阵确定模块、第一计算模块、第二计算模块、第三计算模块、第四计算模块、第五计算模块和结果生成模块的复矩阵求逆电路。

FPGA利用五个计算模块和一个结果生成模块进行复矩阵求逆运算，能够减少矩阵求逆时间开销及信道估计时间开销，从而提升了信道估计设备的信道估计效率。在FPGA中，矩阵确定模块用于：确定导频信号的协方差矩阵。

参见图1所示，第一计算模块用于：若协方差矩阵为复矩阵，则在第一计算阶段，消除复矩阵C＝A+iB中的实部A的下三角元素；在第二计算阶段，消除实部A的上三角元素，得到实部A的逆矩阵A^-1。

第二计算模块用于：在第二计算阶段，计算实部A的逆矩阵A^-1与复矩阵中的虚部B的第一乘积A^-1B。

第三计算模块用于：在第二计算阶段，计算实部A与目标矩阵Q的矩阵和A+Q＝A+BA^-1B，目标矩阵Q为虚部B、实部A的逆矩阵A^-1和虚部B的连乘结果BA^-1B，即：Q＝BA^-1B。

第四计算模块用于：在第三计算阶段，消除矩阵和A+BA^-1B的下三角元素；在第四计算阶段，消除矩阵和A+BA^-1B的上三角元素，得到矩阵和A+BA^-1B的逆矩阵(A+BA^-1B)^-1。

第五计算模块用于：在第四计算阶段，计算第一乘积与矩阵和A+BA^-1B的逆矩阵(A+BA^-1B)^-1的第二乘积A^-1B(A+BA^-1B)^-1。

结果生成模块用于：输出由第二乘积A^-1B(A+BA^-1B)^-1计算得到的复矩阵C的逆矩阵C^-1的实部和复矩阵C的逆矩阵C^-1的虚部。在信道估计阶段，结果生成模块用于根据由第二乘积计算得到的协方差矩阵的逆矩阵的实部和协方差矩阵的逆矩阵的虚部，构建协方差矩阵的逆矩阵；根据协方差矩阵的逆矩阵、由目标信号转换得到的信号矩阵、由导频信号转换得到的导频矩阵和目标信道的信道矩阵，估计得到信道状态信息。具体的，结果生成模块对协方差矩阵的逆矩阵、由目标信号转换得到的信号矩阵、由导频信号转换得到的导频矩阵和目标信道的信道矩阵，进行最小二乘估计、最小均方误差估计、最大期望估计和/或最大似然估计，可得到信道状态信息。其中，这些估计方法的共同特点是均需计算导频信号的协方差矩阵的逆矩阵，特别是当天线阵列的规模比较庞大时，大规模矩阵的求逆运算耗时很长，对系统实时性有较大影响，故需要加速进行矩阵求逆。

其中，根据协方差矩阵的逆矩阵、由目标信号转换得到的信号矩阵、由导频信号转换得到的导频矩阵和目标信道的信道矩阵，估计得到信道状态信息，包括：按照公式获得信道状态信息。其中，/>为协方差矩阵R_X的逆矩阵，导频信号转换得到的导频矩阵X的协方差矩阵R_X＝X^HX，R_X的下标X表示导频信号，Y为目标信号转换得到的信号矩阵，H为目标信道的信道矩阵。协方差矩阵R_X＝C＝A+iB。

在本实施例中，针对导频信号的协方差矩阵计算逆矩阵时，FPGA利用五个计算模块和一个结果生成模块进行复矩阵求逆运算，能够提升复矩阵求逆效率；在此的同时，还可以并行计算矩阵乘法X^HY以节省计算时间，最后计算矩阵乘法获得信道的信道状态信息。

在一种示例中，接收的目标信号表示为Y＝XH+Z，其中，为接收到的目标信号转换得到的信号矩阵，/>表示T×N_R维复矩阵的集合，/>为导频信号转换得到的导频矩阵，T为导频信号长度，N_R和N_T分别表示接收和发射天线数量，/>为目标信道的信道矩阵，/>为噪声矩阵且/>vec(·)表示向量化算子，表示期望为0，协方差矩阵为/>的复高斯分布，/>表示随机噪声向量每个分量的方差。如果以最小二乘法估计信道，那么估计得到的信道状态信息表示为：如果以最小均方误差估计信道，那么估计得到的信道状态信息表示为：/>E{·}表示期望。

请参见图2，第四计算模块还用于：根据第二乘积A^-1B(A+BA^-1B)^-1计算得到复矩阵C的逆矩阵C^-1的实部，并将复矩阵C的逆矩阵C^-1的实部传输至结果生成模块；同时，第五计算模块还用于：根据第二乘积A^-1B(A+BA^-1B)^-1计算得到复矩阵C的逆矩阵C^-1的虚部，并将复矩阵C的逆矩阵C^-1的虚部传输至结果生成模块。

在一种实施方式中，FPGA还包括存有复矩阵C＝A+iB的第一存储器(如图2中的RAM)；相应地，第一计算模块用于：从第一存储器中读取复矩阵中的实部；所述第二计算模块和所述第三计算模块用于：从所述第一存储器中读取所述复矩阵；相应地，结果生成模块用于：输出复矩阵的逆矩阵的实部和复矩阵的逆矩阵的虚部至第一存储器，以使第一存储器存储复矩阵的逆矩阵的实部和复矩阵的逆矩阵的虚部。

本实施例中的PFGA提供的FPGA利用五个计算模块和一个结果生成模块进行复矩阵求逆运算，且将复矩阵求逆运算划分为几个计算阶段，不同计算模块能够在同一计算阶段并行执行相关运算。例如：第一计算模块、第二计算模块、第三计算模块并行在第二计算阶段执行；第四计算模块和第五计算模块并行在第四计算阶段执行。由此各个计算模块在遵循复矩阵求逆运算的计算逻辑的前提下，并行执行相关运算，能够减少矩阵求逆时间开销及信道估计时间开销，该PFGA有望于为目标识别、目标追踪等算法提供高性能的运算。

请参见图3，所述FPGA还包括：第二存储器(如图3中的RAM_A)、第三存储器(如图3中的RAM_E)和运算模块；第二存储器用于：存储实矩阵；第三存储器用于：存储单位矩阵；运算模块用于：利用高斯约旦消元法将第二存储器中的实矩阵变换为单位矩阵，将第三存储器中的单位矩阵变换为实矩阵的逆矩阵。其中，运算模块包括：n个逻辑模块，n为实矩阵的列数；n个逻辑模块用于：利用高斯约旦消元法分别对实矩阵的相应列进行非主元元素的消除。也即：一个逻辑模块用于对一列元素进行非主元元素的消除。n个逻辑模块完全相同，实矩阵的列数n变化时，只需相应增加逻辑模块的个数即可，易于扩展且易于实现。n个逻辑模块串行运行。

在一种示例中，运算模块包括：一个逻辑模块；该逻辑模块用于：利用高斯约旦消元法以串行方式对实矩阵的每一列进行非主元元素的消除。也即：运算模块复用同一个逻辑模块以串行方式对实矩阵的每一列进行非主元元素的消除。实矩阵的列数n变化时，只需相应增加运算逻辑的重复次数即可。

如前所述，本实施例针对实矩阵求逆，可以基于高斯约旦消元法设计逻辑模块，以对存储在RAM中的数据矩阵(实矩阵)和单元矩阵进行行初等变换，消去数据矩阵的一列中除主元外的其他元素，然后用多个逻辑模块逐列进行数据矩阵中除主元外其他元素的消除，同时，对单元矩阵进行相同的初等变换，最终在RAM_E中得到数据矩阵的逆。其中，基于FPGA实现实矩阵求逆电路时，只需要并列设置n个逻辑模块；同时用两个RAM存储器分别存储数据矩阵和单位矩阵。其中，单一逻辑模块基于高斯约旦消元法进行矩阵求逆的过程，对矩阵做初等行变换，其中涉及的乘法和除法可以用FPGA自带的IP核实现。两个RAM存储器均为双端口RAM，两个RAM初始时分别存储数据矩阵和单位矩阵，求逆过程中，对两个RAM进行相同的读写操作。当RAM_A中的值变为单位矩阵的时候，RAM_E中的值即变为数据矩阵的逆矩阵。

需要说明的是，单位矩阵中的元素1需要进行量化，以保证后面运算中的精度，量化后的值为2^t，最后的结果可以根据场景要求进行简单移位。

实矩阵求逆的原理是：若矩阵D是矩阵A的逆矩阵，则DA＝E，E为单位矩阵。依照此公式，对于扩展矩阵[A,E]，D[A,E]＝[E,D]，D[A,E]的过程就是对扩展矩阵[A,E]进行初等变换的过程，那么整个矩阵求逆过程就变成通过初等变换把矩阵A变成单位矩阵，通过相同的矩阵初等变换操作对E进行初等变换，则变换之后就是矩阵A的逆矩阵A^-1。为了保证计算的精度，尤其是除法运算的精度，需要对矩阵E中的元素1进行量化，实际用的值为2^tE，最后求得的逆矩阵A^-1后，进行相应的移位操作即可。

具体来说，在消去N×N维实矩阵A第j列对角线下方的元素a_j+1,j、a_j+2,j、...、a_N,j时，先寻找主元，每一列对角线上的元素作为主元，然后将主元所在行的所有元素除以主元，使得主元值变为1；最后让元素ak_,j所在的行减去主元所在的行乘以a_k,j，a_k,j表示第k行第j列的元素，k＝j+1,j+2,...,N，把主元所在列的对角线下方元素变为0。这样一个过程就实现了某一列对角线下方元素的消元。相应的，对单位矩阵E实施相同的行初等变换。

由此基于上述过程设计实现一个逻辑模块，对于一个N×N维的矩阵求逆，需要有N个单元逻辑，不同逻辑模块操作的是不同的列，因此，只需在逻辑模块的接口识别不同的列号即可。每个单元逻辑模块包括2个乘法器、2个除法器以及两个加法器，因此N×N维的矩阵求逆需要2N个乘法器和2N个除法器以及2N个加法器。

RAM读写逻辑模块用于对RAM_A和RAM_E进行操作。请参见图4，不同逻辑模块对RAM_A和RAM_E的操作如图4所示。在逻辑模块内部，由于需要对不同的RAM地址内的数据进行读写操作，因此对地址操作做统型处理，使之适用于各列操作。由此进行实矩阵求逆的特点是易于扩展便于实现，极大的缩短了工程开发时间。

在一种示例中，针对复矩阵求逆时，利用求逆公式将复矩阵求逆转化为实矩阵的运算，然后将全部的运算过程划分为四个计算阶段，在第二和第四阶段多个计算模块并行处理，从而缩短复矩阵求逆的处理时间，使得复矩阵求逆电路可应用于高实时性系统，有效避免在PC端计算矩阵逆造成较大的传输时延。对于复矩阵C＝A+iB的逆矩阵C^-1，C^-1的实部可以等效为(A+BA^-1B)^-1，虚部可以等效为A^-1B(A+BA^-1B)^-1，由此，尽量把公式中的运算并行处理，减少处理时间。复可逆矩阵C＝A+iB的逆可以表示为C^-1＝(A+iB)^-1＝(A+BA^-1B)^-1-iA^{- 1}B(A+BA^-1B)^-1。注意到上述公式中包含两次实矩阵的求逆过程A^-1和(A+BA^-1B)^-1和3次矩阵乘法A^-1×B、B×A^-1B以及A^-1B×(A+BA^-1B)^-1，上述步骤存在前后依赖关系(对应复矩阵求逆运算的计算逻辑)，如果按照A^-1、A^-1×B、B×A^-1B、(A+BA^-1B)^-1和A^-1B×(A+BA^-1B)^-1的步骤依次进行计算，需消耗大量时间。为此，本实施例对将上述矩阵的计算进行进一步分解，并行计算上述各个步骤，可明显缩短复矩阵求逆的时间开销。

请参见图2，复矩阵求逆的第一计算阶段完成的功能是第一计算模块消去矩阵A的下三角元素，第一计算模块中用到了乘法器和加法器；第一计算模块把此计算结果传送到第二计算阶段。

第二计算阶段有3个计算模块可以并行运行，第一计算模块消除矩阵A的上三角元素，得到矩阵A的逆矩阵A^-1；第二计算模块计算A^-1×B，第二计算模块中用到了乘法器和加法器；矩阵A的下三角元素和上三角元素之所以分开消元，是为了A^-1和A^-1×B能并行计算。

注意到任意的P×Q维矩阵X和Q×S维矩阵Y的乘法，都可以表示为其中x_p为矩阵X的第p行。假设X是通过其他数学过程逐行计算得到的，Y是已知矩阵，那么显然并不需要等矩阵X的所有元素都计算完毕才能计算乘法Z＝X×Y，而是仅需得到矩阵X的一行x_p，即可计算得到矩阵Z的对应行z_p＝x_pY。基于上述原理，在第二计算阶段，第一计算模块通过上三角消元逐行得到逆矩阵A^-1，每计算得到矩阵A^-1的一行，即可在第二计算模块计算得到A^-1B的对应行。

又注意到任意的P×Q维矩阵X和Q×S维矩阵Y的乘法，都可以表示为其中/>为矩阵X的第q列，y_q为矩阵Y的第q行。因此可将矩阵乘法分为q步进行，每一步计算一个向量乘积/>假设Y是通过其他数学过程逐行计算得到的，X是已知矩阵，那么显然并不需要等矩阵Y的所有元素都计算完毕才能计算乘法Z＝X×Y，而是仅需得到矩阵Y的一行y_q，即可计算对应向量乘法/>基于上述原理，在第二计算阶段，针对矩阵乘法B×A^-1B，当第二计算模块计算得到A^-1B的第q行后，第三计算模块即可进行向量乘积b_q(A^-1B)_q的计算，其中b_q表示矩阵B的第q列，(A^-1B)_q表示A^-1B的第q行。通过这样的并行设计，可有效缩短整个计算过程所需时间，快速得到矩阵乘法的运算结果。

第三计算阶段与第一计算阶段计算原理类似，第四计算阶段的并行计算原理与第二阶段类似，不再赘述。

其中，对于复矩阵C＝A+iB，在第一计算阶段利用高斯约旦消元法计算实矩阵A的逆。在消元过程中，首先消去主对角线下方的元素，具体来说，

在消去N×N维实矩阵A第j列对角线下方的元素a_j+1,j、a_j+2,j、...、a_N,j时，先将对角线位置的元素指定为主元，然后将主元所在行的所有元素除以主元，使得主元值变为1；最后让元素ak_,j所在的行减去主元所在的行乘以ak_,j，a_k,j表示第k行第j列的元素，k＝j+1,j+2,...,N，把主元所在列的对角线下方元素变为0。这样一个过程就实现了某一列对角线下方元素的消元。相应的，对单位矩阵E实施相同的操作。最终，将扩展矩阵[A,E]通过行初等变换化为[U,L]的形式，其中U为对角线元素为1的上三角矩阵，L为下三角矩阵。

完成第一计算阶段后，开始第二阶段的并行计算。在第一计算阶段结束后，扩展矩阵[A,E]通过行初等变换化为[U,L]的形式，其中U为对角线元素为1的上三角矩阵，L为下三角矩阵。然后，通过高斯消元法将上三角矩阵U对角线上方的元素消去。然而需要注意的是，该过程与消去矩阵A对角线下方元素的过程不同。具体来说，消去上三角矩阵U对角线上方的元素时，第1次循环从扩展矩阵[U,L]底部的第N行开始，将矩阵第N行乘以-u_kN(u_kN表示矩阵U的第k行第N列元素，k＝1,2,…,N-1)，加在扩展矩阵[U,L]的第k行上，从而消去扩展矩阵[U,L]第k行的第N个元素。也就是说，在此过程中，矩阵L的第N行是不会发生变化的，就是矩阵A^-1的第N行。同理，当消去矩阵U对角线上方的第N-1列元素时，仅对扩展矩阵[U,L]的第1行到第N-2行操作，矩阵L的第N-1行不会发生变化，就是矩阵A^-1的第N-1行。利用该性质，可并行计算A^-1、A^-1×B、B×A^-1B以及A+BA^-1B这4个过程。

图5和图6示意了进入第二计算阶段后，并行算A^-1和A^-1×B的过程。为了方便表示，以4阶矩阵为例，本过程适用于N阶矩阵。并行计算A^-1和A^-1×B的具体过程包括：在第二计算阶段的第1个并行计算周期，第一计算模块通过N次乘法和N次减法消去上三角矩阵U中的元素u_N-1,N，同时第二计算模块并行运行，即：第二计算模块通过N次乘法和N-1次加法计算得到矩阵F＝A^-1×B的第N行第1列元素f_N,1。经过N-1个并行计算周期，上三角矩阵U第N列对角线上方的元素全部消去，再经过一个并行计算周期，完成矩阵F＝A^-1×B的第N行元素的计算。

图7至图10示意了从第二计算阶段的第N+1个并行计算周期开始，并行计算A^-1、F＝A^-1×B以及H＝A+BA^-1B的过程。从第二计算阶段的第N+1个并行计算周期开始，并行计算A^-1、F＝A^-1×B以及H＝A+BA^-1B。从第二计算阶段的第N+1个并行计算周期开始，F＝A^-1×B的第N行元素已计算完毕，注意到矩阵运算a_k表示矩阵A的第k行，k＝1,2,…,N，b_j表示矩阵B的第j列，j＝1,2,…,N，(A^-1B)_j表示矩阵A^-1B的第j行，b_kj表示矩阵B第k行第j列元素。此时，除上述2个并行计算模块外，再增加一个并行运行的第三计算模块，之后在每个并行计算周期，通过N次乘法和N次加法计算得到矩阵H的最后一行中求和项的最后一个向量乘法结果与矩阵A的第N行的和a_N+b_NN(A^-1B)_N。重复上述过程，经过N个并行计算周期，在第2N个并行计算周期结束时，第三计算模块可得到矩阵H中A+b_N(A^-1B)_N的结果，与此同时，第一和第二计算模块可分别给出A^-1的最后3行与F＝A^-1×B的最后2行。

值得注意的是，第一计算模块消元的过程由于每列需要消去的元素递减，因此需占用N(N-1)/2个并行计算周期即可计算完毕，第二计算模块和第三计算模块计算完毕矩阵乘法共需要N²个并行计算周期。

第三计算阶段与第一计算阶段类似，同样利用高斯约旦消元法计算逆矩阵H^-1＝(A+BA^-1B)^-1，当矩阵的下三角元素被完全消去，将扩展矩阵[H,E]变换为[U,L]时，第三计算阶段结束，其中U为对角线元素为1的上三角矩阵，L为下三角矩阵。

将扩展矩阵[H,E]变换为[U,L]后，继续执行第四计算阶段，并行计算逆矩阵H^-1和矩阵乘法K＝F×H^-1＝A^-1B×(A+BA^-1B)^-1。图11至图14示意了第四计算阶段的并行计算过程。

第四计算阶段并行计算逆矩阵H^-1＝(A+BA^-1B)^-1和矩阵乘法K＝F×H^-1＝A^-1B×(A+BA^-1B)^-1。在第四计算阶段的第1个并行计算周期，第四计算模块通过N次乘法和N次减法消去上三角矩阵U中的元素u_N-1,N(u_N-1,N表示矩阵U的第N-1行第N列元素)，同时注意到矩阵运算，(A^{- 1}B)_j表示矩阵A^-1B第j列，((A+BA^-1B)^-1)_j表示矩阵(A+BA^-1B)^-1的第j行，(A^-1B)_kj表示矩阵A^-1B第k行第j列，k＝1,2,…,N。因此可在第五计算模块中并行通过N次乘法计算得到矩阵K第一行求和项的最后一项(A^-1B)_1N((A+BA^-1B)^-1)_N。经过N-1个并行计算周期，上三角矩阵U最后一列元素全部消去，再经过一个并行计算周期，完成向量乘积(A^-1B)_N((A+BA^-1B)^-1)_N的计算。

在第四计算阶段的第N+1个并行计算周期，第四计算模块通过N次乘法和N次减法继续消去上三角矩阵U中的其它非对角元素，同时第五计算模块并行通过N次乘法和N次加法计算得到矩阵K中其它的向量乘积。如此循环往复，共需N(N-1)/2个并行计算周期，可完成逆矩阵H^-1的计算，得到复矩阵C＝A+iB的逆的实部，与此同时，共需N²个计算周期，可完成矩阵乘法K＝F×H^-1的计算，得到复矩阵C＝A+iB的逆的虚部。

可见，本实施例利用多个计算模块并行快速计算复矩阵的逆，极大缩短了计算时间，可极大缩短大规模MIMO系统中信道估计的计算时间，有效提升通信系统的实时性。除此之外，在目标跟踪、实时通信等对计算性能要求比较高的领域，有广阔的应用前景。基于FPGA可实现复矩阵求逆电路。

此外，本申请还提供了一种通信系统，包括：至少一个前述所述的通信基站。

请参见图16，一种通信系统包括：一个通信基站，该通信基站包括由有源天线单元和基带处理单元构成的一个信道估计设备，有源天线单元通过信道H接收终端的信号。

请参见图17，本申请实施例公开了一种信道估计设备，本申请实施例公开了的信道估计设备包括：FPGA。FPGA用于获取天线单元通过目标信道接收的目标信号和天线单元的导频信号，根据目标信号和导频信号估计目标信道的信道状态信息。

其中，FPGA具体用于：在第一计算阶段，在导频信号的协方差矩阵为复矩阵时，消除复矩阵中的实部的下三角元素；在第二计算阶段，并行计算实部的上三角元素的消除、实部的逆矩阵与复矩阵中的虚部的第一乘积、以及实部与目标矩阵的矩阵和；目标矩阵为虚部、实部的逆矩阵和虚部的连乘结果；在第三计算阶段，消除矩阵和的下三角元素；在第四计算阶段，并行计算矩阵和的上三角元素的消除、以及第一乘积与矩阵和的逆矩阵的第二乘积；在信道估计阶段，由第二乘积计算得到协方差矩阵的逆矩阵；根据协方差矩阵的逆矩阵、由目标信号转换得到的信号矩阵、由导频信号转换得到的导频矩阵和目标信道的信道矩阵，估计得到信道状态信息。

可见，本实施例中的FPGA将信道估计过程划分为几个计算阶段，并且在第二计算阶段并行执行“实部的上三角元素的消除”、“计算实部的逆矩阵与复矩阵中的虚部的第一乘积”和“计算实部与目标矩阵的矩阵和”；在第四计算阶段并行执行“矩阵和的上三角元素的消除”和“计算第一乘积与矩阵和的逆矩阵的第二乘积”，由此能够减少矩阵求逆时间开销及信道估计时间开销，从而提升了信道估计效率，该FPGA还能为目标识别、目标追踪等算法提供高性能的运算。

在一种示例中，FPGA包括：第一计算模块、第二计算模块、第三计算模块、第四计算模块和第五计算模块；在第一计算阶段，第一计算模块消除复矩阵中的实部的下三角元素；在第二计算阶段，第一计算模块、第二计算模块和第三计算模块并行运行；其中，第一计算模块消除实部的上三角元素，得到实部的逆矩阵；同时，第二计算模块计算实部的逆矩阵与复矩阵中的虚部的第一乘积；同时，第三计算模块计算实部与目标矩阵的矩阵和；在第三计算阶段，第四计算模块消除矩阵和的下三角元素；在第四计算阶段，第四计算模块和第五计算模块并行运行；其中，第四计算模块消除矩阵和的上三角元素，得到矩阵和的逆矩阵；同时，第五计算模块计算第一乘积与矩阵和的逆矩阵的第二乘积。

在一种示例中，FPGA还包括：结果生成模块；在信道估计阶段，结果生成模块根据由第二乘积计算得到的协方差矩阵的逆矩阵的实部和协方差矩阵的逆矩阵的虚部，构建协方差矩阵的逆矩阵；根据协方差矩阵的逆矩阵、由目标信号转换得到的信号矩阵、由导频信号转换得到的导频矩阵和目标信道的信道矩阵，估计得到信道状态信息。

在一种示例中，在第四计算阶段与信道估计阶段之间，第四计算模块和第五计算模块并行运行；其中，第四计算模块根据第二乘积计算得到复矩阵的逆矩阵的实部，并将复矩阵的逆矩阵的实部传输至结果生成模块；同时，第五计算模块根据第二乘积计算得到复矩阵的逆矩阵的虚部，并将复矩阵的逆矩阵的虚部传输至结果生成模块。

在一种示例中，第一计算模块和第四计算模块均包括：主元确定单元，用于将当前输入矩阵的每一列作为目标列，将目标列中位于矩阵对角线位置的元素作为主元；第一变换单元，用于使主元所在行的所有元素除以主元；第二变换单元，用于将目标列中对角线下方或上方的各元素置为零。其中，第一计算模块和第四计算模块按照高斯约旦消元法进行非主元元素的消除。

在一种示例中，FPGA还包括存有复矩阵的第一存储器；在第一计算阶段之前，第一计算模块、第二计算模块和第三计算模块并行运行；其中，第一计算模块从第一存储器中读取复矩阵中的实部；同时，第二计算模块和第三计算模块从第一存储器中读取复矩阵；在信道估计阶段，结果生成模块输出复矩阵的逆矩阵的实部和复矩阵的逆矩阵的虚部至第一存储器，以使第一存储器存储复矩阵的逆矩阵的实部和复矩阵的逆矩阵的虚部。

在一种示例中，FPGA还包括：矩阵确定模块；在第一计算阶段之前，矩阵确定模块确定导频信号的协方差矩阵。

在一种示例中，天线单元具体用于：采用MIMO技术接收目标信号。

本申请涉及的“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法或设备固有的其它步骤或单元。

需要说明的是，在本申请中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的可读存储介质中。

本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种信道估计方法，其特征在于，应用于FPGA，包括：

通过目标信道接收目标信号，并获取天线单元的导频信号；

在第一计算阶段，在所述导频信号的协方差矩阵为复矩阵时，消除所述复矩阵中的实部的下三角元素；

在第二计算阶段，并行计算所述实部的上三角元素的消除、所述实部的逆矩阵与所述复矩阵中的虚部的第一乘积、以及所述实部与目标矩阵的矩阵和；所述目标矩阵为所述虚部、所述实部的逆矩阵和所述虚部的连乘结果；

在第三计算阶段，消除所述矩阵和的下三角元素；

在第四计算阶段，并行计算所述矩阵和的上三角元素的消除、以及所述第一乘积与所述矩阵和的逆矩阵的第二乘积；

在信道估计阶段，由所述第二乘积计算得到所述协方差矩阵的逆矩阵；根据所述协方差矩阵的逆矩阵、由所述目标信号转换得到的信号矩阵、由所述导频信号转换得到的导频矩阵和所述目标信道的信道矩阵，估计得到所述目标信道的信道状态信息。

2.根据权利要求1所述的方法，其特征在于，所述由所述第二乘积计算得到所述协方差矩阵的逆矩阵，包括：

根据由所述第二乘积计算得到的所述协方差矩阵的逆矩阵的实部和所述协方差矩阵的逆矩阵的虚部，构建所述协方差矩阵的逆矩阵。

3.根据权利要求1所述的方法，其特征在于，还包括：

在所述第四计算阶段与所述信道估计阶段之间，并行计算所述复矩阵的逆矩阵的实部、以及所述复矩阵的逆矩阵的虚部。

4.根据权利要求1所述的方法，其特征在于，任意矩阵的上三角元素或下三角元素的消除过程包括：

将当前矩阵的每一列作为目标列，将所述目标列中位于矩阵对角线位置的元素作为主元；

使所述主元所在行的所有元素除以所述主元；

将所述目标列中对角线下方或上方的各元素置为零。

5.根据权利要求1所述的方法，其特征在于，还包括：

在所述第一计算阶段之前，从所述FPGA中的第一存储器中读取所述复矩阵中的实部；同时，从所述第一存储器中读取所述复矩阵；

相应的，在所述信道估计阶段，将所述复矩阵的逆矩阵的实部和所述复矩阵的逆矩阵的虚部存储至所述第一存储器。

6.根据权利要求1所述的方法，其特征在于，还包括：

在所述第一计算阶段之前，确定所述导频信号的协方差矩阵。

7.根据权利要求1至6任一项所述的方法，其特征在于，所述通过目标信道接收目标信号，包括：

以MIMO技术通过目标信道接收所述目标信号。

8.一种信道估计装置，其特征在于，应用于FPGA，包括：

信号获取模块，用于通过目标信道接收目标信号，并获取天线单元的导频信号；

第一执行模块，用于在第一计算阶段，在所述导频信号的协方差矩阵为复矩阵时，消除所述复矩阵中的实部的下三角元素；

第二执行模块，用于在第二计算阶段，并行计算所述实部的上三角元素的消除、所述实部的逆矩阵与所述复矩阵中的虚部的第一乘积、以及所述实部与目标矩阵的矩阵和；所述目标矩阵为所述虚部、所述实部的逆矩阵和所述虚部的连乘结果；

第三执行模块，用于在第三计算阶段，消除所述矩阵和的下三角元素；

第四执行模块，用于在第四计算阶段，并行计算所述矩阵和的上三角元素的消除、以及所述第一乘积与所述矩阵和的逆矩阵的第二乘积；

信道估计模块，用于在信道估计阶段，由所述第二乘积计算得到所述协方差矩阵的逆矩阵；根据所述协方差矩阵的逆矩阵、由所述目标信号转换得到的信号矩阵、由所述导频信号转换得到的导频矩阵和所述目标信道的信道矩阵，估计得到所述目标信道的信道状态信息。

9.一种信道估计设备，其特征在于，包括：FPGA，所述FPGA用于实现如权利要求1至7任一项所述的方法。

10.一种通信基站，其特征在于，包括：至少一个如权利要求9所述的信道估计设备。