CN113037282B - 一种基于电压均值的小数分频参考采样频率合成器 - Google Patents
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Abstract
本发明公开了一种基于电压均值的小数分频参考采样频率合成器，包括参考时钟输入端、共模电压输入端、分频控制字输入端、载波信号输出端、参考采样鉴相器阵列、电压‑电流转换模块、低通滤波器、压控振荡器、输出缓冲器、分频与双相位发生器、相位选择器、鉴相控制模块及分频与选相控制模块，该合成器能够有效的抑制输出信号的相位噪声。
Description
技术领域
本发明属于电子技术领域，涉及一种基于电压均值的小数分频参考采样频率合成器。
背景技术
频率合成器是射频/微波无线通信系统中重要功能模块之一，广泛应用于载波信号和时钟信号的产生。由于锁相环具有频率追踪特性好、相位噪声低、杂散分量小、系统稳定性高等诸多优点，因此当今的频率合成器主要基于锁相环结构实现。
相比于传统的整数分频锁相环，小数分频锁相环打破了传统锁相环中输出信号频率与输出参考时钟频率整数倍的限制，使得基于小数分频锁相环的频率合成器可以同时具有高调频精度和快响应速度，而且可以对振荡器噪声有更好的抑制效果，是当今高性能射频/微波无线通信系统中频率合成器的主流结构。然而，小数分频引入了额外的量化噪声恶化的频率合成器整体的噪声特效，限制了其应用范围，因而需要对量化噪声进行抑制。近二十年来国内外的研究人员提出了诸多量化噪声抑制方法，如基于数-模转换器和数字-时间转换器的前馈补偿技、相位差值技术、基于有限冲激响应滤波器滤波预处理方法等。然而，这些技术中，基于模拟电路的量化噪声抑制技术易受工艺、电压和温度波动的影响，抑制效果有限；基于数字电路实现的量化噪声抑制技术抑制效果有限，仅对高频偏处的量化噪声进行了抑制，但并不衰减低频偏处的量化噪声，抑制效果同样存在局限性。
近些年提出的基于亚采样锁相环的频率合成器利用采样技术实现鉴相功能，实现了较高的鉴相器增益，降低了鉴相器噪声，同时消除了分频器引入的噪声以及产生的功耗。但是，由于缺少分频器，该结构无法直接进行小数分频。为了实现小数分频，亚采样锁相环需要使用数字-时间转换器对输入参考时钟进行扰动，然而数字-时间转换器引入了额外的噪声和非线性失真，恶化了输入参考时钟的相位噪声特性，进而影响整体频率合成器的相位噪声特性。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供了一种基于电压均值的小数分频参考采样频率合成器，该合成器能够有效的抑制输出信号的相位噪声。
为达到上述目的，本发明所述的基于电压均值的小数分频参考采样频率合成器包括参考时钟输入端、共模电压输入端、分频控制字输入端、载波信号输出端、参考采样鉴相器阵列、电压-电流转换模块、低通滤波器、压控振荡器、输出缓冲器、分频与双相位发生器、相位选择器、鉴相控制模块及分频与选相控制模块；
参考采样鉴相器阵列的差分输入端与第一差分端口及第二差分端口相连接，参考采样鉴相器阵列的第一单端输入端与共模电压输入端相连接，参考采样鉴相器阵列的差分输出端与电压-电流转换模块的差分输入端相连接，电压-电流转换模块的输出端与低通滤波器的输入端相连接，低通滤波器的输出端与压控振荡器的输入端相连接，压控振荡器的输出端与输出缓冲器的输入端及分频与双相位发生器的单相时钟输入端相连接，分频与双相位发生器的第一单相时钟输出端及第二单相时钟输出端分别与相位选择器的第二单相时钟输入端及第三单相时钟输入端相连接，分频与双相位发生器中的第二单相时钟输出端与鉴相控制模块的输入端相连接，鉴相控制模块的第一输出端及第二输出端分别与参考采样鉴相器阵列的第二单端输入端及第三单端输入端相连接，鉴相控制模块的第三输出端与电压-电流转换模块的单端输入端相连接，相位选择器的矢量输出端与参考采样鉴相器阵列的矢量输入端相连接，分频与选相控制模块的输入端与分频控制字输入端相连接，分频与选相控制模块的矢量输出端及第一标量输出端分别与相位选择器的矢量控制端及标量控制端相连接，分频与选相控制模块的第二标量输出端与分频与双相位发生器的控制端相连接，输出缓冲器的输出端与载波信号输出端相连接。
所述参考采样鉴相器阵列包括矢量相位输入端、共模电压输入端、第一差分均值电压输出端、第二差分均值电压输出端、清零复位模块及若干参考采样鉴相器单元；
其中，各参考采样鉴相器单元均包括第一开关、第二开关、第三开关、第四开关、第一电容及第二电容；
第一差分端口与第一开关的一端相连接，第二差分端口与第二开关的一端相连接，第一开关的另一端与第一电容的一端及第三开关的一端相连接，第二开关的另一端与第二电容的一端及第四开关的一端相连接，第一电容的另一端及第二电容的另一端与共模电压输入端相连接，第三开关的另一端及第四开关的另一端与清零复位模块的差分输入端相连接，清零复位模块的差分输出端分别与第一差分均值电压输出端和第二差分均值电压输出端相连接；
矢量相位输入端包括若干子输入端，其中，一个子输入端对应一个参考采样鉴相器单元，子输入端与对应参考采样鉴相器单元中第一开关的控制端及第二开关的控制端相连接，鉴相控制模块的第一输出端与所有参考采样鉴相器单元中第三开关的控制端及第四开关的控制端相连接，鉴相控制模块的第一输出端与清零复位模块的控制端相连接；
第一差分均值电压输出端及第二差分均值电压输出端作为参考采样鉴相器阵列的差分输出端。
所述的分频与双相位发生器包括单相时钟输入端、第一单相时钟输出端、第二单相时钟输出端、多模分频器、反相器及第一D触发器、第二D触发器及第三D触发器；
压控振荡器的输出端经单相时钟输入端与多模分频器的输入端、第一D触发器的时钟输入端及反相器的输入端相连接，多模分频器的输出端与第一D触发器的信号输入端及第二D触发器的信号输入端相连接，第一D触发器的输出端与第三D触发器的信号输入端相连接，反相器的输出端与第二D触发器及第三D触发器的时钟输入端相连接，第二D触发器及第三D触发器的输出端分别与第一单相时钟输出端及第二单相时钟输出端相连接。
所述多模分频器包括第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端，第三单相时钟输出端、第四单相时钟输出端、第一除2/3分频器、第二除2/3分频器、第三除2/3分频器、第四除2/3分频器、第五除2/3分频器、第六除2/3分频器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器及第九D触发器；
单相时钟输入端与第一除2/3分频器的第一输入端相连接，第四D触发器的输出端与第一除2/3分频器的第二输入端相连接，第一除2/3分频器的第一输出端与第二除2/3分频器的第一输入端相连接，第一除2/3分频器的第二输出端与第三单相时钟输出端相连接；
第五D触发器的输出端与第二除2/3分频器的第二输入端相连接，第二除2/3分频器的第一输出端与第三除2/3分频器的第一输入端相连接，第二除2/3分频器的第二输出端与第一除2/3分频器的第三输入端相连接；
第六D触发器的输出端与第三除2/3分频器的第二输入端相连接，第三除2/3分频器的第一输出端与第四除2/3分频器的第一输入端相连接，第三除2/3分频器的第二输出端与第二除2/3分频器的第三输入端相连接；
第七D触发器的输出端与第四除2/3分频器的第二输入端相连接，第四除2/3分频器的第一输出端与第五除2/3分频器的第一输入端相连接，第四除2/3分频器的第二输出端与第三除2/3分频器的第三输入端相连接；
第八D触发器的输出端与第五除2/3分频器的第二输入端相连接，第五除2/3分频器的第一输出端与第六除2/3分频器的第一输入端相连接，第五除2/3分频器的第二输出端与第四除2/3分频器的第三输入端及第四单相时钟输出端相连接；
第九D触发器的输出端与第六除2/3分频器的第二输入端相连接，第六除2/3分频器的第三输入端与高电平信号端相连接，第六除2/3分频器的第一输出端处于开路状态，第六除2/3分频器的第二输出端与第五除2/3分频器的第三输入端及第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器及第九D触发器的时钟输入端相连接，第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器及第九D触发器的数据输入端分别与第一控制端、第二控制端、第三控制端、第四控制端及第五控制端及第六控制端相连接。
所述除2/3分频器包括时钟输入端、第一控制输入端、第二控制输入端、时钟输出端、控制输出端、低电平有效的D锁存器、高电平有效的D锁存器、第十D触发器、或非门、第一与门及第二与门；
时钟输入端与低电平有效的D锁存器的使能端、高电平有效的D锁存器的使能端及第十D触发器的时钟输入端相连接，低电平有效的D锁存器的输出端与控制输出端及第一与门的一个输入端相连接，第一与门的另一个输入端与第一控制输入端相连接，第一与门的输出端与高电平有效的D锁存器的数据输入端相连接，高电平有效的D锁存器输出端与或非门的一个输入端相连接，或非门的输出端与第十D触发器的数据输入端相连接，第十D触发器的输出端与时钟输出端、或非门的另一个输入端及第二与门的一个输入端相连接，第二与门的另一个输入端与第二控制输入端相连接，第二与门的输出端与D锁存器的数据输入端相连接。
所述的相位选择器包括矢量输入端、控制端、矢量输出端、若干异或门、若干累加器及若干多路选择器；其中，一个异或门对应一个累加器及一个多路选择器；
矢量输入端与异或门的第一输入端相连接，控制端与异或门的第二输入端相连接，异或门的输出端与累加器的输入端相连接，累加器的输出端与多路选择器的输入端相连接，多路选择器的输出端与矢量输出端相连接；
各多路选择器的两个输入端分别与第一单相时钟输入端及第二单相时钟输入端相连接。
所述的分频与选相控制模块包括25位宽数字输入端、6位宽输出数字输出端、1位宽数字输出端、512单元矢量输出端、小数ΔΣ调制器及数据权重均值模块；其中，
25位宽数字输入端与小数ΔΣ调制器的输入端相连接，小数ΔΣ调制器的15位宽输出端中的高6位整数控制字dinte输出端与加法器的6位宽输入端相连接，小数ΔΣ调制器的15位宽输出端中的低9位小数控制字dfrac输出端与数据权重均值模块的输入端相连接，数据权重均值模块的矢量输出端与512单元矢量输出端相连接，数据权重均值模块的1位宽输出端与1位宽数字输出端及加法器的1位宽输入端相连接，加法器的6位宽输出端与6位宽输出数字输出端相连接。
所述的数据权重均值模块包括9位宽数字输入端、1位宽数字输出端、512单元矢量输出端、二进制-温度计码转码器、累加器、指针发生器、伪随机数发生器及桶形移位寄存器；
9位宽数字输入端与累加器及二进制-温度计码转码器的输入端相连接，二进制-温度计码转码器的输出端与桶形移位寄存器的数据输入端相连接，累加器的输出端与指针发生器的第一输入端相连接，伪随机数发生器的输出端与指针发生器的第二输入端相连接，指针发生器的第一输出端与桶形移位寄存器的指针输入端相连接、指针发生器的第二输出端与1位宽数字输出端相连接，桶形移位寄存器的输出端与512单元矢量输出端相连接。
所述的鉴相控制模块包括第一输出端、第二输出端、第三输出端、第一可调延迟模块、第二可调延迟模块、第三可调延迟模块、第四可调延迟模块、第五可调延迟模块、第十一D触发器、第十二D触发器、第一缓冲器、第二缓冲器及鉴频鉴相器；
分频与双相位发生器中的第二单相时钟输出端与第一可调延迟模块的输入端相连接，第一可调延迟模块的输出端与第十一D触发器的时钟输入端相连接，第十一D触发器的数据输入端与高电平信号端相连接，第十一D触发器的输出端与第一缓冲器的输入端、第四可调延迟模块的输入端及第一输出端相连接，第一缓冲器的输出端与第二可调延迟模块的输入端相连接，第二可调延迟模块的输出端与第十二D触发器的时钟输入端相连接，第十二D触发器的数据输入端与高电平信号端相连接，第十二D触发器的输出端与第三可调延迟模块的输入端相连接，第三可调延迟模块的输出端与第十一D触发器的复位端、第十二D触发器的复位端及第二缓冲器的输入端相连接，第二缓冲器的输出端与第二输出端相连接，第四可调延迟模块的输出端与第五可调延迟模块的输入端及鉴频鉴相器的第一输入端相连接，第五可调延迟模块的输出端与鉴频鉴相器的第二输入端相连接，鉴频鉴相器的输出端与第三输出端相连接。
本发明具有以下有益效果：
1、本发明所述的基于电压均值的小数分频参考采样频率合成器在具体操作时，采用参考采样鉴相技术，在具有亚采样锁相环技术中高鉴相器增益的优点的同时，克服频率捕获范围窄的问题，使得本发明可以在没有锁频环路辅助的前提下，在宽频率范围内，实现输出载波信号频率的自由变换，避免锁频环路产生的额外功耗与硬件开销，消除锁频环路引入的附加噪声，以及潜在的系统稳定性风险。另外，参考采样技术利用反馈信号直接对输入参考时钟进行采样处理，克服传统锁相环中输入时钟缓冲器引入的附加噪声以及产生额外功耗的问题，具有输出相位噪声小、功耗低的优势。
2、本发明采用基于电压均值的空间均值技术，实现实时的小数分频，克服传统小数分频锁相环中量化噪声对频率合成器噪声特性恶化的问题，解决现有小数分频锁相环量化噪声抑制技术存在局限性的问题，使得本发明中能够在全频域范围内实现对量化噪声54dB的限制抑制，不仅具有输出相位噪声小和功耗低的优势，而且具有更宽的环路带宽及更快的频率转化响应速度。
3、本发明中时空均值技术的控制电路主要由数字电路实现，使得本发明对工艺、电压和温度波动引起的误差具有很好的免疫力，而且具有良好的工艺可重构性且便于自动化设计，随着集成电路制造工艺的不断进步，可以进一步降低功耗和硬件开销。
附图说明
图1为本发明的结构示意图；
图2为本发明中参考采样鉴相器阵列的原理图；
图3为本发明中分频与双相位发生器的原理；
图4为本发明中多模分频器的结构框图；
图5为本发明中除2/3分频器的原理图；
图6为本发明中相位选择器的原理图；
图7为本发明中分频与选相控制模块的结构框图；
图8为本发明中数据权重均值模块的结构框图；
图9为本发明中鉴相控制模块的原理图。
具体实施方式
下面结合附图对本发明做进一步详细描述：
参考图1，本发明所述的基于电压均值的小数分频参考采样频率合成器包括参考时钟输入端、共模电压输入端、分频控制字输入端、载波信号输出端、参考采样鉴相器阵列、电压-电流转换模块、低通滤波器、压控振荡器、输出缓冲器、分频与双相位发生器、相位选择器、鉴相控制模块及分频与选相控制模块；参考采样鉴相器阵列的差分输入端与第一差分端口VREFP及第二差分端口VREFN相连接，参考采样鉴相器阵列的第一单端输入端与共模电压输入端VCM相连接，参考采样鉴相器阵列的差分输出端与电压-电流转换模块的差分输入端相连接，电压-电流转换模块的输出端与低通滤波器的输入端相连接，低通滤波器的输出端与压控振荡器的输入端相连接，压控振荡器的输出端与输出缓冲器的输入端及分频与双相位发生器的单相时钟输入端ΦVCO相连接，分频与双相位发生器的第一单相时钟输出端ΦLEAD及第二单相时钟输出端ΦLAG分别与相位选择器的第二单相时钟输入端及第三单相时钟输入端相连接，分频与双相位发生器中的第二单相时钟输出端ΦLAG与鉴相控制模块的输入端相连接，鉴相控制模块的第一输出端HOLD及第二输出端CLR分别与参考采样鉴相器阵列的第二单端输入端及第三单端输入端相连接，鉴相控制模块的第三输出端PULSER与电压-电流转换模块的单端输入端相连接，相位选择器的矢量输出端与参考采样鉴相器阵列的矢量输入端相连接，分频与选相控制模块的输入端与分频控制字输入端N+α相连接，分频与选相控制模块的矢量输出端
及第一标量输出端REFDWA分别与相位选择器的矢量控制端及标量控制端相连接，分频与选相控制模块的第二标量输出端DivN与分频与双相位发生器的控制端相连接，输出缓冲器的输出端与载波信号输出端ΦPLL相连接。
参考图2，所述的参考采样鉴相器阵列包括矢量相位输入端
共模电压输入端VCM、第一差分均值电压输出端VSP、第二差分均值电压输出端VSN、清零复位模块及若干参考采样鉴相器单元；
其中，各参考采样鉴相器单元均包括第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第一电容C1及第二电容C2；
第一差分端口VREFP与第一开关SW1的一端相连接，第二差分端口VREFN与第二开关SW2的一端相连接，第一开关SW1的另一端与第一电容C1的一端及第三开关SW3的一端相连接，第二开关SW2的另一端与第二电容C2的一端及第四开关SW4的一端相连接，第一电容C1的另一端及第二电容C2的另一端与共模电压输入端VCM相连接，第三开关SW3的另一端及第四开关SW4的另一端与清零复位模块的差分输入端相连接，清零复位模块的差分输出端分别与第一差分均值电压输出端VSP和第二差分均值电压输出端VSN相连接；
矢量相位输入端
包括若干子输入端，其中，一个子输入端对应一个参考采样鉴相器单元，子输入端与对应参考采样鉴相器单元中第一开关SW1的控制端及第二开关SW2的控制端相连接，鉴相控制模块的第一输出端HOLD与所有参考采样鉴相器单元中第三开关SW3的控制端及第四开关SW4的控制端相连接，鉴相控制模块的第一输出端CLR与清零复位模块的控制端相连接；
第一差分均值电压输出端VSP及第二差分均值电压输出端VSN作为参考采样鉴相器阵列的差分输出端。
参考采样鉴相器阵列在工作时，矢量相位输入端
输出的矢量反馈相位信号中的每一个元素控制对应的参考采样鉴相器单元中的第一开关SW1及第二开关SW2，分别将一对差分端口VREFP及VREFN输出的差分输入参考时钟信号在该时刻的电压采样到第一电容C1和第二电容C2上，然后通过第一输出端HOLD输出的控制信号控制第三开关SW3及第四开关SW4，实现实时电压均值，产生一组差分电压，该差分电压经由清零复位模块输出到一对差分均值电压输出端VSP及VSN，然后通过电压-电流转换模块及低通滤波转化为压控振荡器的控制电压。清零复位模块由通过鉴相控制模块的第二输出端CLR输出的控制信号控制，在电压-电流转换模块和低通滤波器完成压控振荡器控制电压调整之后，将第一电容C1和第二电容C2上的电压进行清零处理。
参考图3，所述的分频与双相位发生器包括单相时钟输入端ΦVCO、第一单相时钟输出端ΦLEAD、第二单相时钟输出端ΦLAG、多模分频器MMD、反相器INV1及第一D触发器DFF1、第二D触发器DFF2及第三D触发器DFF3；
压控振荡器的输出端经单相时钟输入端ΦVCO与多模分频器MMD的输入端、第一D触发器DFF1的时钟输入端及反相器INV1的输入端相连接，多模分频器MMD的输出端Φdiv与第一D触发器DFF1的信号输入端及第二D触发器DFF2的信号输入端相连接，第一D触发器DFF1的输出端与第三D触发器DFF3的信号输入端相连接，反相器INV1的输出端与第二D触发器DFF2及第三D触发器DFF3的时钟输入端相连接，第二D触发器DFF2及第三D触发器DFF3的输出端分别与第一单相时钟输出端ΦLEAD及第二单相时钟输出端ΦLAG相连接。
其中，分频与双相位发生器的分频功能由一个多模分频器对压控振荡器输出的高频信号进行多级分频实现；双相位的产生则通过第一D触发器DFF1完成，所产生的两个相位通过第二D触发器DFF2和第三D触发器DFF3进行同步，消除不同路径之间的延迟误差。
参考图4，所述多模分频器包括第一控制端MC0、第二控制端MC1、第三控制端MC2、第四控制端MC3、第五控制端MC4、第六控制端MC5，第三单相时钟输出端Φdiv、第四单相时钟输出端fdig、第一除2/3分频器DIV1、第二除2/3分频器DIV2、第三除2/3分频器DIV3、第四除2/3分频器DIV4、第五除2/3分频器DIV5、第六除2/3分频器DIV6、第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第七D触发器DFF7、第八D触发器DFF8及第九D触发器DFF9；
单相时钟输入端ΦVCO与第一除2/3分频器DIV1的第一输入端相连接，第四D触发器DFF4的输出端与第一除2/3分频器DIV1的第二输入端相连接，第一除2/3分频器DIV1的第一输出端与第二除2/3分频器DIV2的第一输入端相连接，第一除2/3分频器DIV1的第二输出端与第三单相时钟输出端Φdiv相连接；
第五D触发器DFF5的输出端与第二除2/3分频器DIV2的第二输入端相连接，第二除2/3分频器DIV2的第一输出端与第三除2/3分频器DIV3的第一输入端相连接，第二除2/3分频器DIV2的第二输出端与第一除2/3分频器DIV1的第三输入端相连接；
第六D触发器DFF6的输出端与第三除2/3分频器DIV3的第二输入端相连接，第三除2/3分频器DIV3的第一输出端与第四除2/3分频器DIV4的第一输入端相连接，第三除2/3分频器DIV3的第二输出端与第二除2/3分频器DIV2的第三输入端相连接；
第七D触发器DFF7的输出端与第四除2/3分频器DIV4的第二输入端相连接，第四除2/3分频器DIV4的第一输出端与第五除2/3分频器DIV5的第一输入端相连接，第四除2/3分频器DIV4的第二输出端与第三除2/3分频器DIV3的第三输入端相连接；
第八D触发器DFF8的输出端与第五除2/3分频器DIV5的第二输入端及第四单相时钟输出端fdig相连接，第五除2/3分频器DIV5的第一输出端与第六除2/3分频器DIV6的第一输入端相连接，第五除2/3分频器DIV5的第二输出端与第四除2/3分频器DIV4的第三输入端及第四单相时钟输出端fdig相连接；
第九D触发器DFF9的输出端与第六除2/3分频器DIV6的第二输入端相连接，第六除2/3分频器DIV6的第三输入端与高电平信号端相连接，第六除2/3分频器DIV6的第一输出端处于开路状态，第六除2/3分频器DIV6的第二输出端与第五除2/3分频器DIV5的第三输入端及第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第七D触发器DFF7、第八D触发器DFF8及第九D触发器DFF9的时钟输入端相连接，第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第七D触发器DFF7、第八D触发器DFF8及第九D触发器DFF9的数据输入端分别与第一控制端MC0、第二控制端MC1、第三控制端MC2、第四控制端MC3及第五控制端MC4及第六控制端MC5相连接。
通过第一控制端MC0、第二控制端MC1、第三控制端MC2、第四控制端MC3、第五控制端MC4、第六控制端MC5进行控制，对压控振荡器输出的高频信号进行ΦVCO分频，产生用于产生双相位信号的单相时钟信号和本发明频率合成器中数字电路的时钟信号，多模分频器的分频比DivN与第一控制端MC0、第二控制端MC1、第三控制端MC2、第四控制端MC3、第五控制端MC4、第六控制端MC5输出的控制信号的对应关系如下式所示。
DivN＝MC0×20+MC1×21+MC2×22+MC3×23+MC4×24+MC5×25
参考图5，所述的除2/3分频器包括时钟输入端CKI、第一控制输入端MC、第二控制输入端MI、时钟输出端CKO、控制输出端MO、低电平有效的D锁存器DLN1、高电平有效的D锁存器DLH1、第十D触发器DFF10、或非门NOR1、第一与门AND1及第二与门AND2；
时钟输入端CKI与低电平有效的D锁存器DLN1的使能端、高电平有效的D锁存器DLH1的使能端及第十D触发器DFF10的时钟输入端相连接，低电平有效的D锁存器DLN1的输出端与控制输出端MO及第一与门AND1的一个输入端相连接，第一与门AND1的另一个输入端与第一控制输入端MC相连接，第一与门AND1的输出端与高电平有效的D锁存器DLH1的数据输入端相连接，高电平有效的D锁存器DLH1输出端与或非门NOR1的一个输入端相连接，或非门NOR1的输出端与第十D触发器DFF10的数据输入端相连接，第十D触发器DFF10的输出端与时钟输出端CKO、或非门NOR1的另一个输入端及第二与门AND2的一个输入端相连接，第二与门AND2的另一个输入端与第二控制输入端MI相连接，第二与门AND2的输出端与D锁存器DLN1的数据输入端相连接。
在除2/3分频器中，第一控制输入端MC和第二控制输入端MI控制除2/3分频器在除2和除3状态进行切换，对应关系如表1所示，与此同时，产生的用于控制前一级除2/3分频器工作状态的控制信号通过控制输出端MO输出。
表1
参考图6，所述的相位选择器包括矢量输入端
控制端REFDWA、矢量输出端
若干异或门、若干累加器及若干多路选择器；其中，一个异或门对应一个累加器及一个多路选择器；
矢量输入端
与异或门的第一输入端相连接，控制端REFDWA与异或门的第二输入端相连接，异或门的输出端与累加器的输入端相连接，累加器的输出端与多路选择器的输入端相连接，多路选择器的输出端与矢量输出端
相连接；
各多路选择器的两个输入端分别与第一单相时钟输入端(ΦLEAD及第二单相时钟输入端ΦLAG相连接。
dinte经数据权重模块转化为512元素的矢量控制信号
和1位宽控制信号REFDWA，dinte通过加法器ADD1与控制信号REFDWA相加得到分频与双相位发生器中多模分频器的6位宽控制信号DivN，矢量控制信号
的每个单位宽元素均通过一个异或门和一个累加器转化为选相控制信号，选择ΦLEAD或ΦLAG，对输出的矢量反馈相位信号
中对应元素进行赋值。
参考图7，所述的分频与选相控制模块包括25位宽数字输入端N+α、6位宽输出数字输出端DivN、1位宽数字输出端REFDWA、512单元矢量输出端
小数ΔΣ调制器及数据权重均值模块；
25位宽数字输入端与小数ΔΣ调制器的输入端相连接，小数ΔΣ调制器的15位宽输出端中的高6位整数控制字dinte输出端与加法器ADD1的6位宽输入端相连接，小数ΔΣ调制器的15位宽输出端中的低9位小数控制字dfrac输出端与数据权重均值模块的输入端相连接，数据权重均值模块的矢量输出端与512单元矢量输出端
相连接，数据权重均值模块的1位宽输出端与1位宽数字输出端REFDWA及加法器ADD1的1位宽输入端相连接，加法器ADD1的6位宽输出端与6位宽输出数字输出端DivN相连接。
参考图8，所述的数据权重均值模块包括9位宽数字输入端dfrac、1位宽数字输出端REFDWA、512单元矢量输出端
二进制-温度计码转码器、累加器、指针发生器、伪随机数发生器及桶形移位寄存器；
9位宽数字输入端dfrac与累加器及二进制-温度计码转码器的输入端相连接，二进制-温度计码转码器的输出端与桶形移位寄存器的数据输入端相连接，累加器的输出端与指针发生器的第一输入端相连接，伪随机数发生器的输出端与指针发生器的第二输入端相连接，指针发生器的第一输出端dpointer与桶形移位寄存器的指针输入端相连接、指针发生器的第二输出端与1位宽数字输出端REFDWA相连接，桶形移位寄存器的输出端与512单元矢量输出端
相连接。
其中，小数ΔΣ调制器输出的9位宽二进制小数dfrac经由二进制-温度计码转码器转化为512位宽的温度计码，作为桶形移位寄存器的输入数据。与此同时，dfrac经由累加器和指针发生器转化为9位宽的控制信号桶形移位寄存器对其输入信号的移位，得到512元素的矢量控制信号
伪随机数发生器用于产生随机数，对指针发生器进行随机初始化。
参考图9，所述的鉴相控制模块包括第一输出端HOLD、第二输出端CLR、第三输出端PULSER、第一可调延迟模块Delay1、第二可调延迟模块Delay2、第三可调延迟模块Delay3、第四可调延迟模块Delay4、第五可调延迟模块Delay5、第十一D触发器DFF11、第十二D触发器DFF12、第一缓冲器BUFF1、第二缓冲器BUFF2及鉴频鉴相器；
分频与双相位发生器中的第二单相时钟输出端ΦLAG与第一可调延迟模块Delay1的输入端相连接，第一可调延迟模块Delay1的输出端与第十一D触发器DFF11的时钟输入端相连接，第十一D触发器DFF11的数据输入端与高电平信号端相连接，第十一D触发器DFF11的输出端与第一缓冲器BUFF1的输入端、第四可调延迟模块Delay4的输入端及第一输出端HOLD相连接，第一缓冲器BUFF1的输出端与第二可调延迟模块Delay2的输入端相连接，第二可调延迟模块Delay2的输出端与第十二D触发器DFF12的时钟输入端相连接，第十二D触发器DFF12的数据输入端与高电平信号端相连接，第十二D触发器DFF12的输出端与第三可调延迟模块Delay3的输入端相连接，第三可调延迟模块Delay3的输出端与第十一D触发器DFF11的复位端、第十二D触发器DFF12的复位端及第二缓冲器BUFF2的输入端相连接，第二缓冲器BUFF2的输出端与第二输出端CLR相连接，第四可调延迟模块Delay4的输出端与第五可调延迟模块Delay5的输入端及鉴频鉴相器的第一输入端相连接，第五可调延迟模块Delay5的输出端与鉴频鉴相器的第二输入端相连接，鉴频鉴相器的输出端与第三输出端PULSER相连接。
鉴相控制模块中分频与双相位发生器的输出信号ΦLAG经由可调延迟单元和D触发器处理后，产生用于控制参考采样鉴相器阵列进行空间电压均值的HOLD信号，HOLD信号经由两个可调延迟单元和一个鉴频鉴相器处理，产生用于控制电压-电流转换模块输出窗口大小的脉冲信号PULSER。同时，HOLD信号经由可调延迟单元中的D触发器、可调延迟单元处理，产生用于鉴相控制模块中D触发器复位的控制信号CR，CR经缓冲后，输出控制参考采样鉴相器阵列中清零复位模块对输出其出信号进行清零复位的CLR信号。
Claims (9)
1.一种基于电压均值的小数分频参考采样频率合成器，其特征在于，包括参考时钟输入端、共模电压输入端、分频控制字输入端、载波信号输出端、参考采样鉴相器阵列、电压-电流转换模块、低通滤波器、压控振荡器、输出缓冲器、分频与双相位发生器、相位选择器、鉴相控制模块及分频与选相控制模块；
参考采样鉴相器阵列的差分输入端与第一差分端口(VREFP)及第二差分端口(VREFN)相连接，参考采样鉴相器阵列的第一单端输入端与共模电压输入端(VCM)相连接，参考采样鉴相器阵列的差分输出端与电压-电流转换模块的差分输入端相连接，电压-电流转换模块的输出端与低通滤波器的输入端相连接，低通滤波器的输出端与压控振荡器的输入端相连接，压控振荡器的输出端与输出缓冲器的输入端及分频与双相位发生器的单相时钟输入端(ΦVCO)相连接，分频与双相位发生器的第一单相时钟输出端(ΦLEAD)及第二单相时钟输出端(ΦLAG)分别与相位选择器的第二单相时钟输入端及第三单相时钟输入端相连接，分频与双相位发生器中的第二单相时钟输出端(ΦLAG)与鉴相控制模块的输入端相连接，鉴相控制模块的第一输出端(HOLD)及第二输出端(CLR)分别与参考采样鉴相器阵列的第二单端输入端及第三单端输入端相连接，鉴相控制模块的第三输出端(PULSER)与电压-电流转换模块的单端输入端相连接，相位选择器的矢量输出端
与参考采样鉴相器阵列的矢量输入端相连接，分频与选相控制模块的输入端与分频控制字输入端(N+α)相连接，分频与选相控制模块的矢量输出端及第一标量输出端分别与相位选择器的矢量控制端
及标量控制端(REFDWA)相连接，分频与选相控制模块的第二标量输出端与分频与双相位发生器的控制端相连接，输出缓冲器的输出端与载波信号输出端(ΦPLL)相连接。
2.根据权利要求1所述的基于电压均值的小数分频参考采样频率合成器，其特征在于，所述参考采样鉴相器阵列包括矢量相位输入端
共模电压输入端(VCM)、第一差分均值电压输出端(VSP)、第二差分均值电压输出端(VSN)、清零复位模块及若干参考采样鉴相器单元；
其中，各参考采样鉴相器单元均包括第一开关(SW1)、第二开关(SW2)、第三开关(SW3)、第四开关(SW4)、第一电容(C1)及第二电容(C2)；
第一差分端口(VREFP)与第一开关(SW1)的一端相连接，第二差分端口(VREFN)与第二开关(SW2)的一端相连接，第一开关(SW1)的另一端与第一电容(C1)的一端及第三开关(SW3)的一端相连接，第二开关(SW2)的另一端与第二电容(C2)的一端及第四开关(SW4)的一端相连接，第一电容(C1)的另一端及第二电容(C2)的另一端与共模电压输入端(VCM)相连接，第三开关(SW3)的另一端及第四开关(SW4)的另一端与清零复位模块的差分输入端相连接，清零复位模块的差分输出端分别与第一差分均值电压输出端(VSP)和第二差分均值电压输出端(VSN)相连接；
矢量相位输入端
包括若干子输入端，其中，一个子输入端对应一个参考采样鉴相器单元，子输入端与对应参考采样鉴相器单元中第一开关(SW1)的控制端及第二开关(SW2)的控制端相连接，鉴相控制模块的第一输出端(HOLD)与所有参考采样鉴相器单元中第三开关(SW3)的控制端及第四开关(SW4)的控制端相连接，鉴相控制模块的第一输出端(CLR)与清零复位模块的控制端相连接；
第一差分均值电压输出端(VSP)及第二差分均值电压输出端(VSN)作为参考采样鉴相器阵列的差分输出端。
3.根据权利要求1所述的基于电压均值的小数分频参考采样频率合成器，其特征在于，所述的分频与双相位发生器包括单相时钟输入端(ΦVCO)、第一单相时钟输出端(ΦLEAD)、第二单相时钟输出端(ΦLAG)、多模分频器(MMD)、反相器(INV1)及第一D触发器(DFF1)、第二D触发器(DFF2)及第三D触发器(DFF3)；
压控振荡器的输出端经单相时钟输入端(ΦVCO)与多模分频器(MMD)的输入端、第一D触发器(DFF1)的时钟输入端及反相器(INV1)的输入端相连接，多模分频器(MMD)的输出端(Φdiv)与第一D触发器(DFF1)的信号输入端及第二D触发器(DFF2)的信号输入端相连接，第一D触发器(DFF1)的输出端与第三D触发器(DFF3)的信号输入端相连接，反相器(INV1)的输出端与第二D触发器(DFF2)及第三D触发器(DFF3)的时钟输入端相连接，第二D触发器(DFF2)及第三D触发器(DFF3)的输出端分别与第一单相时钟输出端(ΦLEAD)及第二单相时钟输出端(ΦLAG)相连接。
4.根据权利要求3所述的基于电压均值的小数分频参考采样频率合成器，其特征在于，所述多模分频器包括第一控制端(MC0)、第二控制端(MC1)、第三控制端(MC2)、第四控制端(MC3)、第五控制端(MC4)、第六控制端(MC5)、第三单相时钟输出端(Φdiv)、第四单相时钟输出端(fdig)、第一除2/3分频器(DIV1)、第二除2/3分频器(DIV2)、第三除2/3分频器(DIV3)、第四除2/3分频器(DIV4)、第五除2/3分频器(DIV5)、第六除2/3分频器(DIV6)、第四D触发器(DFF4)、第五D触发器(DFF5)、第六D触发器(DFF6)、第七D触发器(DFF7)、第八D触发器(DFF8)及第九D触发器(DFF9)；
单相时钟输入端(ΦVCO)与第一除2/3分频器(DIV1)的第一输入端相连接，第四D触发器(DFF4)的输出端与第一除2/3分频器(DIV1)的第二输入端相连接，第一除2/3分频器(DIV1)的第一输出端与第二除2/3分频器(DIV2)的第一输入端相连接，第一除2/3分频器(DIV1)的第二输出端与第三单相时钟输出端(Φdiv)相连接；
第五D触发器(DFF5)的输出端与第二除2/3分频器(DIV2)的第二输入端相连接，第二除2/3分频器(DIV2)的第一输出端与第三除2/3分频器(DIV3)的第一输入端相连接，第二除2/3分频器(DIV2)的第二输出端与第一除2/3分频器(DIV1)的第三输入端相连接；
第六D触发器(DFF6)的输出端与第三除2/3分频器(DIV3)的第二输入端相连接，第三除2/3分频器(DIV3)的第一输出端与第四除2/3分频器(DIV4)的第一输入端相连接，第三除2/3分频器(DIV3)的第二输出端与第二除2/3分频器(DIV2)的第三输入端相连接；
第七D触发器(DFF7)的输出端与第四除2/3分频器(DIV4)的第二输入端相连接，第四除2/3分频器(DIV4)的第一输出端与第五除2/3分频器(DIV5)的第一输入端相连接，第四除2/3分频器(DIV4)的第二输出端与第三除2/3分频器(DIV3)的第三输入端相连接；
第八D触发器(DFF8)的输出端与第五除2/3分频器(DIV5)的第二输入端相连接，第五除2/3分频器(DIV5)的第一输出端与第六除2/3分频器(DIV6)的第一输入端相连接，第五除2/3分频器(DIV5)的第二输出端与第四除2/3分频器(DIV4)的第三输入端及第四单相时钟输出端(fdig)相连接；
第九D触发器(DFF9)的输出端与第六除2/3分频器(DIV6)的第二输入端相连接，第六除2/3分频器(DIV6)的第三输入端与高电平信号端相连接，第六除2/3分频器(DIV6)的第一输出端处于开路状态，第六除2/3分频器(DIV6)的第二输出端与第五除2/3分频器(DIV5)的第三输入端及第四D触发器(DFF4)、第五D触发器(DFF5)、第六D触发器(DFF6)、第七D触发器(DFF7)、第八D触发器(DFF8)及第九D触发器(DFF9)的时钟输入端相连接，第四D触发器(DFF4)、第五D触发器(DFF5)、第六D触发器(DFF6)、第七D触发器(DFF7)、第八D触发器(DFF8)及第九D触发器(DFF9)的数据输入端分别与第一控制端(MC0)、第二控制端(MC1)、第三控制端(MC2)、第四控制端(MC3)及第五控制端(MC4)及第六控制端(MC5)相连接。
5.根据权利要求4所述的基于电压均值的小数分频参考采样频率合成器，其特征在于，所述除2/3分频器包括时钟输入端(CKI)、第一控制输入端(MC)、第二控制输入端(MI)、时钟输出端(CKO)、控制输出端(MO)、低电平有效的D锁存器(DLN1)、高电平有效的D锁存器(DLH1)、第十D触发器(DFF10)、或非门(NOR1)、第一与门(AND1)及第二与门(AND2)；
时钟输入端(CKI)与低电平有效的D锁存器(DLN1)的使能端、高电平有效的D锁存器(DLH1)的使能端及第十D触发器(DFF10)的时钟输入端相连接，低电平有效的D锁存器(DLN1)的输出端与控制输出端(MO)及第一与门(AND1)的一个输入端相连接，第一与门(AND1)的另一个输入端与第一控制输入端(MC)相连接，第一与门(AND1)的输出端与高电平有效的D锁存器(DLH1)的数据输入端相连接，高电平有效的D锁存器(DLH1)输出端与或非门(NOR1)的一个输入端相连接，或非门(NOR1)的输出端与第十D触发器(DFF10)的数据输入端相连接，第十D触发器(DFF10)的输出端与时钟输出端(CKO)、或非门(NOR1)的另一个输入端及第二与门(AND2)的一个输入端相连接，第二与门(AND2)的另一个输入端与第二控制输入端(MI)相连接，第二与门(AND2)的输出端与D锁存器(DLN1)的数据输入端相连接。
6.根据权利要求1所述的基于电压均值的小数分频参考采样频率合成器，其特征在于，所述的相位选择器包括矢量输入端
控制端(REFDWA)、矢量输出端
若干异或门、若干累加器及若干多路选择器，其中，一个异或门对应一个累加器及一个多路选择器；
矢量输入端
与异或门的第一输入端相连接，控制端(REFDWA)与异或门的第二输入端相连接，异或门的输出端与累加器的输入端相连接，累加器的输出端与多路选择器的输入端相连接，多路选择器的输出端与矢量输出端
相连接；
各多路选择器的两个输入端分别与第一单相时钟输入端(ΦLEAD)及第二单相时钟输入端(ΦLAG)相连接。
7.根据权利要求1所述的基于电压均值的小数分频参考采样频率合成器，其特征在于，所述的分频与选相控制模块包括25位宽数字输入端(N+α)、6位宽输出数字输出端(DivN)、1位宽数字输出端(REFDWA)、512单元矢量输出端
小数ΔΣ调制器及数据权重均值模块；
25位宽数字输入端与小数ΔΣ调制器的输入端相连接，小数ΔΣ调制器的15位宽输出端中的高6位整数控制字dinte输出端与加法器(ADD1)的6位宽输入端相连接，小数ΔΣ调制器的15位宽输出端中的低9位小数控制字dfrac输出端与数据权重均值模块的输入端相连接，数据权重均值模块的矢量输出端与512单元矢量输出端
相连接，数据权重均值模块的1位宽输出端与1位宽数字输出端(REFDWA)及加法器(ADD1)的1位宽输入端相连接，加法器(ADD1)的6位宽输出端与6位宽输出数字输出端(DivN)相连接。
8.根据权利要求7所述的基于电压均值的小数分频参考采样频率合成器，其特征在于，所述的数据权重均值模块包括9位宽数字输入端(dfrac)、1位宽数字输出端(REFDWA)、512单元矢量输出端
二进制-温度计码转码器、累加器、指针发生器、伪随机数发生器及桶形移位寄存器；
9位宽数字输入端(dfrac)与累加器及二进制-温度计码转码器的输入端相连接，二进制-温度计码转码器的输出端与桶形移位寄存器的数据输入端相连接，累加器的输出端与指针发生器的第一输入端相连接，伪随机数发生器的输出端与指针发生器的第二输入端相连接，指针发生器的第一输出端(dpointer)与桶形移位寄存器的指针输入端相连接、指针发生器的第二输出端与1位宽数字输出端(REFDWA)相连接，桶形移位寄存器的输出端与512单元矢量输出端
相连接。
9.根据权利要求1所述的基于电压均值的小数分频参考采样频率合成器，其特征在于，所述的鉴相控制模块包括第一输出端(HOLD)、第二输出端(CLR)、第三输出端(PULSER)、第一可调延迟模块(Delay1)、第二可调延迟模块(Delay2)、第三可调延迟模块(Delay3)、第四可调延迟模块(Delay4)、第五可调延迟模块(Delay5)、第十一D触发器(DFF11)、第十二D触发器(DFF12)、第一缓冲器(BUFF1)、第二缓冲器(BUFF2)及鉴频鉴相器；
分频与双相位发生器中的第二单相时钟输出端(ΦLAG)与第一可调延迟模块(Delay1)的输入端相连接，第一可调延迟模块(Delay1)的输出端与第十一D触发器(DFF11)的时钟输入端相连接，第十一D触发器(DFF11)的数据输入端与高电平信号端相连接，第十一D触发器(DFF11)的输出端与第一缓冲器(BUFF1)的输入端、第四可调延迟模块(Delay4)的输入端及第一输出端(HOLD)相连接，第一缓冲器(BUFF1)的输出端与第二可调延迟模块(Delay2)的输入端相连接，第二可调延迟模块(Delay2)的输出端与第十二D触发器(DFF12)的时钟输入端相连接，第十二D触发器(DFF12)的数据输入端与高电平信号端相连接，第十二D触发器(DFF12)的输出端与第三可调延迟模块(Delay3)的输入端相连接，第三可调延迟模块(Delay3)的输出端与第十一D触发器(DFF11)的复位端、第十二D触发器(DFF12)的复位端及第二缓冲器(BUFF2)的输入端相连接，第二缓冲器(BUFF2)的输出端与第二输出端(CLR)相连接，第四可调延迟模块(Delay4)的输出端与第五可调延迟模块(Delay5)的输入端及鉴频鉴相器的第一输入端相连接，第五可调延迟模块(Delay5)的输出端与鉴频鉴相器的第二输入端相连接，鉴频鉴相器的输出端与第三输出端(PULSER)相连接。
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