CN115733487A - 一种基于电流均值的小数分频亚采样频率合成器 - Google Patents

Abstract

本发明公开了一种基于电流均值的小数分频亚采样频率合成器，包括参考时钟输入端、第一参考电压输入端、第二参考电压输入端、共模电压输入端、频率合成控制字输入端、微波信号输出端、射频信号输出端、双相位亚采样相位‑电压转换器、电流均值跨导放大器、低通环路滤波器、压控振荡器、差分‑单端缓冲器、÷2分频器、单端缓冲器、采样相位发生器、分频与均值控制信号发生器及鉴频支路，该合成器具备亚采样锁相环结构带内噪声低优势的同时，能够有效抑制小数分频产生的相位噪声。

Description

一种基于电流均值的小数分频亚采样频率合成器

技术领域

本发明属于电子技术领域，涉及一种基于电流均值的小数分频亚采样频率合成器。

背景技术

频率合成器是射频/微波通信系统和计算机系统中重要功能模块之一，广泛应用于载波信号、时钟信号、频率调制信号和相位调制信号的产生。由于锁相环具有频率追踪特性好、杂散分量小、系统稳定性高等诸多优点，因而频率合成器主要基于锁相环结构实现。

相比于传统基于鉴频鉴相器-电荷泵结构的锁相环，亚采样锁相环在低频参考时钟的控制下，直接对振荡器的高频输出进行采样，获得相位误差信息，进而通过负反馈控制调节振荡器的输出频率，实现锁相环的功能。由于亚采样锁相环的反馈回路中无分频器，其鉴相器的噪声仅为传统基于鉴频鉴相器-电荷泵结构的锁相环鉴相器的噪声的1/N²，因而带内噪声显著降低，并且节省了分频的功耗。但是，亚采样锁相环环路中缺少相位调制机制，不能直接用于小数分频比的频率合成。针对这一问题，当今国内外已报道的工作中最为常用的方法是利用数字-时间转换器来校准参考信号的边沿，改变采样时间来实现小数分频。然而，数字-时间转换器引入了额外的噪声和非线性失真，恶化了输入参考时钟的相位噪声特性，进而影响整体频率合成器的相位噪声特性。此外，所使用的数字-时间转换器必须具有高时间分辨率，同时达到宽动态范围，满足在集成电路工艺、芯片电源电压、环境温度变化下实现精确小数分频。这种数字-时间转换器的实现非常具有挑战性并且通常需要复杂的后台电路校准，不仅增加了频率合成器的系统复杂度，而且增加了功耗与硬件开销。

尽管基于亚采样锁相环的频率合成器完成了对带内噪声的有效抑制，但对于小数分频亚采样锁相环结构，小数分频引入了额外的量化噪声恶化了频率合成器的整体噪声特性。近十年，国内外研究人员所提出的诸多量化噪声抑制技术，如基于数-模转换器和数字-时间转换器的前馈补偿技术、相位插值技术、基于有限冲激响应滤波器滤波预处理方法等。然而，这些技术与基于亚采样锁相环的频率合成器兼容性较差，存在局限性。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供了一种基于电流均值的小数分频亚采样频率合成器，该合成器具备亚采样锁相环结构带内噪声低优势的同时，能够有效抑制小数分频产生的相位噪声。

为达到上述目的，本发明所述的基于电流均值的小数分频亚采样频率合成器包括参考时钟输入端、第一参考电压输入端、第二参考电压输入端、共模电压输入端、频率合成控制字输入端、微波信号输出端、射频信号输出端、双相位亚采样相位-电压转换器、电流均值跨导放大器、低通环路滤波器、压控振荡器、差分-单端缓冲器、÷2分频器、单端缓冲器、采样相位发生器、分频与均值控制信号发生器及鉴频支路；

双相位亚采样相位-电压转换器的第一相位信号输入端与参考时钟输入端相连接，双相位亚采样相位-电压转换器的第一电压输入端及第二电压输入端与第一参考电压输入端及第二参考电压输入端相连接，双相位亚采样相位-电压转换器的第一电压信号输出端及第二电压信号输出端分别与电流均值跨导放大器的第一负相输入端及第二负相输入端相连接，双相位亚采样相位-电压转换器的时钟脉冲输出端与电流均值跨导放大器的标量控制端相连接，电流均值跨导放大器的正相输入端与共模电压输入端相连接，电流均值跨导放大器的电流输出端与低通环路滤波器的输入端及鉴频支路的电流输出端相连接，低通环路滤波器的输出端与压控振荡器的输入端相连接，压控振荡器的差分输出端与差分-单端缓冲器的差分输入端、÷2分频器的差分输入端及采样相位发生器的差分输入端相连接，采样相位发生器的第一相位信号输出端及第二相位信号输出端分别与双相位亚采样相位-电压转换器的第二相位信号输入端及第三相位信号输入端相连接，采样相位发生器的第二相位信号输出端与鉴频支路的第一相位信号输入端相连接，鉴频支路的第二相位信号输入端与参考时钟输入端相连接，分频与均值控制信号发生器的输入端与频率合成控制字输入端相连接，分频与均值控制信号发生器的单相时钟输入端与鉴频支路的单相时钟输出端相连接，分频与均值控制信号发生器的第一矢量输出端与电流均值跨导放大器的矢量控制端相连接，分频与均值控制信号发生器的第二矢量输出端与采样相位发生器的矢量控制端相连接，分频与均值控制信号发生器的标量输出端与鉴频支路的标量控制端相连接，差分-单端缓冲器的输出端与微波信号输出端相连接，÷2分频器的输出端与单端缓冲器的输入端相连接，单端缓冲器的输出端与射频信号输出端相连接。

所述双相位亚采样相位-电压转换器包括第一电压信号输出端、第二电压信号输出端、时钟脉冲输出端、采样与控制时钟发生器、双相位线性斜坡发生器及双相位亚采样鉴相器；

参考时钟输入端与采样与控制时钟发生器相连接，脉冲信号输出端与采样与控制时钟发生器相连接，采样相位发生器的第一相位信号输出端及第二相位信号输出端与双相位线性斜坡发生器相连接，双相位线性斜坡发生器与双相位亚采样鉴相器相连接，双相位亚采样鉴相器与第一参考电压输入端、第二参考电压输入端、第一电压信号输出端及第二电压信号输出端相连接。

所述双相位线性斜坡发生器包括鉴频鉴相器、第一开关、第二开关、第一电流源及第二电流源；所述双相位亚采样鉴相器包括第三开关、第四开关、第五开关、第六开关、第七开关、第八开关、第九开关、第十开关、第一电容及第二电容；

采样相位发生器的第一相位信号输出端及第二相位信号输出端分别与鉴频鉴相器的第一输入端及第二输入端相连接，鉴频鉴相器的第一输出端与第一开关的控制端相连接，鉴频鉴相器的第二输出端与第二开关的控制端相连接，第一开关的一端与第一电流源的输出端及第三开关的一端相连接，第一开关的另一端及第二开关的一端接地，第二开关的另一端与第二电流源的输出端及第四开关的一端相连接，第一电流源及第二电流源与外界电源相连接，第三开关的另一端、第一电容的一端及第七开关的一端与第九开关的一端相连接，第四开关的另一端、第二电容的一端及第八开关的一端与第十开关的一端相连接，第三开关的控制端及第四开关的控制端与采样与控制时钟发生器的第二输出端相连接，第一电容的另一端及第五开关的一端与双相位亚采样相位-电压转换器的第一电压信号输出端相连接，第二电容的另一端及第六开关的一端与双相位亚采样相位-电压转换器的第二电压信号输出端相连接，第五开关的另一端及第六开关的另一端与第一参考电压输入端相连接，第五开关的控制端及第六开关的控制端与采样与控制时钟发生器的第一输出端相连接，第七开关的另一端及第八开关的另一端与第二参考电压输入端相连接，第七开关的控制端及第八开关的控制端与采样与控制时钟发生器的第三输出端相连接，第九开关的另一端及第十开关的另一端接地，第九开关的控制端及第十开关的控制端与采样与控制时钟发生器的第四输出端相连接，采样与控制时钟发生器的第五输出端与时钟脉冲输出端相连接。

所述采样与控制时钟发生器包括第一输出端，第二输出端、第三输出端、第四输出端、时钟脉冲输出端、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第一延迟模块、第二延迟模块、第三延迟模块、第四延迟模块、第五延迟模块及第六延迟模块；

第一延迟模块的输入端与参考时钟输入端相连接，第一延迟模块的输出端与第一D触发器的时钟输入端相连接，第一D触发器的数据输入端与外界的高电平信号端相连接，第一D触发器的输出端与第二延迟模块的输入端及第一输出端相连接；

第二延迟模块的输出端与第二D触发器的时钟输入端相连接，第二D触发器的数据输入端与外界的高电平信号端相连接，第二D触发器的输出端与第三延迟模块的输入端及第二输出端相连接；

第三延迟模块的输出端与第三D触发器的时钟输入端相连接，第三D触发器的数据输入端与外界的高电平信号端相连接，第三D触发器的输出端与第四延迟模块的输入端及第三输出端相连接；

第四延迟模块的输出端与第四D触发器的时钟输入端相连接，第四D触发器的数据输入端与外界的高电平信号端相连接，第四D触发器的输出端与第五延迟模块的输入端及时钟脉冲输出端相连接；

第五延迟模块的输出端与第五D触发器的时钟输入端相连接，第五D触发器的数据输入端与外界的高电平信号端相连接，第五D触发器的输出端与第六延迟模块的输入端及第四输出端相连接；

第六延迟模块的输出端分别与第一D触发器、第二D触发器、第三D触发器、第四D触发器及第五D触发器的清零端相连接。

所述采样相位发生器包括第一差分信号输入端、第二差分信号输入端、第一相位信号输出端、第二相位信号输出端、第一正交÷2分频器、第二正交÷2分频器、第三正交÷2分频器、第四正交÷2分频器、第五正交÷2分频器、第六正交÷2分频器、第七正交÷2分频器、多路选择器及双相位同步器；

压控振荡器的差分输出端经第一差分输入端及第二差分输入端与第一正交÷2分频器的差分输入端相连接，第一正交÷2分频器的第一输出端及第二输出端分别与第二正交÷2分频器的差分输入端相连接，第一正交÷2分频器的第三输出端及第四输出端分别与第三正交÷2分频器的差分输入端相连接，第二正交÷2分频器的第一输出端及第二输出端分别与第四正交÷2分频器的差分输入端相连接，第二正交÷2分频器的第三输出端及第四输出端分别与第五正交÷2分频器的差分输入端相连接，第三正交÷2分频器的第一输出端及第二输出端分别与第六正交÷2分频器的差分输入端相连接，第三正交÷2分频器的第三输出端及第四输出端分别与第七正交÷2分频器的差分输入端相连接，第四正交÷2分频器的第一输出端、第二输出端、第三输出端及第四输出端分别与多路选择器的第一输入端，第二输入端，第三输入端及第四输入端相连接，第五正交÷2分频器的第一输出端、第二输出端、第三输出端及第四输出端分别与多路选择器的第五输入端、第六输入端、第七输入端及第八输入端相连接，第六正交÷2分频器的第一输出端、第二输出端、第三输出端及第四输出端分别与多路选择器的第九输入端、第十输入端、第十一输入端及第十二输入端相连接，第七正交÷2分频器的第一输出端、第二输出端、第三输出端及第四输出端分别与多路选择器的第十三输入端、第十四输入端、第十五输入端及第十六输入端相连接，多路选择器的矢量控制端与分频与均值控制信号发生器的第二矢量输出端相连接，多路选择器的第一输出端及第二输出端分别与双相位同步器的第一单端输入端及第二单端输入端相连接，双相位同步器的第一差分输入端及第二差分输入端分别与第一差分信号输入端及第二差分信号输入端相连接，双相位同步器的控制端与分频与均值控制信号发生器的第二矢量输出端的第一位相连接，双相位同步器的第一输出端及第二输出端分别与第一相位信号输出端及第二相位信号输出端相连接。

所述电流均值跨导放大器包括正相电压输入端、电流输出端、第一电流源、第二电流源、第三电流源、第四电流源、第五电流源、第六电流源、第七电流源、第八电流源、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管及64支路的压控电荷泵阵列；

其中，第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管构成本模块的偏置电压发生电路，压控电荷泵阵列包括若干支路，各支路均包括第一多路选择器、第二多路选择器、反相器、第一压控电流源、第二压控电流源、第一开关及第二开关；

第一NMOS管及第二NMOS管的栅极与正相电压输入端相连接，第一NMOS管的漏极、第一电流源的输出端、第五NMOS管的漏极及第五NMOS管的栅级与偏置电压发生电路的第一输出端相连接，第二NMOS管的漏极、第二电流源的输出端、第六NMOS管的漏极及第六NMOS管的栅级与偏置电压发生电路的第二输出端相连接，第一NMOS管的源极与第五电流源的输入端及第一电阻的一端相连接，第二NMOS管的源极与第六电流源的输入端及第二电阻的一端相连接，第三NMOS管的栅极与第一负相电压输入端相连接，第三NMOS管的漏极、第三电流源的输出端、第七NMOS管的漏极及第七NMOS管的栅级与偏置电压发生电路的第三输出端相连接，第三NMOS管的源极与第七电流源的输入端及第一电阻的另一端相连接，第四NMOS管的栅极与第二负相电压输入端相连接，第四NMOS管的漏极、第四电流源的输出端、第八NMOS管的漏极及第八NMOS管的栅级与偏置电压发生电路的第四输出端相连接，第四NMOS管的源极与第八电流源的输入端及第二电阻的另一端相连接，第五NMOS管的源级、第六NMOS管的源级、第七NMOS管的源级及第八NMOS管的源级与地相连接，偏置电压发生电路第一输出端与第一多路选择器的0输入端相连接，偏置电压发生电路第二输出端与第一多路选择器的1输入端相连接，第一多路选择器的输出端与第一压控电流源的控制端相连接，偏置电压发生电路第三输出端与第二多路选择器的0输入端相连接，偏置电压发生电路的第四输出端与第二多路选择器的1输入端相连接，第二多路选择器的输出端与第二压控电流源的控制端相连接，第一压控电流源的输入端与电源相连接，第一压控电流源的输出端与第一开关的一端相连接，第二压控电流源的输出端与地相连接，第二压控电流源的输入端与第二开关的一端相连接，第一电流源、第二电流源、第三电流源、第四电流源的输入端与电源相连，第五电流源、第六电流源、第七电流源、第八电流源的输出端与地相连，第一开关的另一端及第二开关的另一端与电流输出端相连接，第一开关的控制端与脉冲电压输入端及反相器的输入端相连接，第二开关的控制端与反相器的输出端相连接；

第一矢量输出端包括若干子输入端，其中，每一个子输入端与对应压控电荷泵支路中第一多路选择器及第二多路选择器的控制端相连接。

所述分频与均值控制信号发生器包括标量输出端、第一矢量输出端、第二矢量输出端、小数ΔΣ调制器、累加器、数据权重均值模块、第一加法器及第二加法器，所述第一矢量输出端为64单元矢量输出端；第二矢量输出端为4单元矢量输出端；标量输出端为3位宽数字输出端；频率合成控制字输入端为25位宽数字输入端；

小数ΔΣ调制器的输入端与频率合成控制字输入端相连接，小数ΔΣ调制器的13位宽数字输出端中的高3位宽整数控制字输出端与第一加法器的3位宽输入端相连接，小数ΔΣ调制器的13位宽数字输出端中的低10位宽为小数控制字，小数ΔΣ调制器的10位宽小数控制字的高4位宽为小数控制字的最高有效位与累加器的输入端相连接，小数ΔΣ调制器的10位宽小数控制字的低6位宽为小数控制字的最低有效位与数据权重均值模块的输入端相连接，累加器的5位宽输出端与第二加法器的5位宽输入端相连接，数据权重均值模块的一位宽输出端与第二加法器的一位宽输入端相连接，第二加法器的5位宽输出端中的最高位与第一加法器的1位宽输入端相连接，第二加法器的5位宽输出端中的低4位与第二矢量输出端相连接，第一加法器的3位宽输出端与标量输出端相连接，数据权重均值模块的64位宽输出端与第一矢量输出端相连接。

本发明具有以下有益效果：

本发明所述的基于电流均值的小数分频亚采样频率合成器在具体操作时，采用基于电流均值的跨导放大器结构，无需数字-时间转换器和相关校准电路，实现小数分频，克服数字-时间转换器恶化输入参考时钟相位噪声特性，降低了系统复杂度和功耗，具有输出相位噪声小、功耗低的优势。另外，采用基于电流均值的空间均值技术，利用电流均值跨导放大器，克服电压均值型采样/亚采样小数分频频率合成器的鉴相器单元阵列中电容失配大，恶化输出杂散的问题，此外，用于控制空间均值过程的数据权重均值模块对电流均值跨导放大器单元中压控电荷泵阵列的电流失配进行一阶高通整形，降低由压控电荷泵阵列中电流失配引起的输出杂散。同时需要说明的是，本发明中基于电流均值的时空均值技术的控制电路主要由数字电路实现，使得本发明对工艺、电压和温度波动引起的误差具有很好的免疫力，而且具有良好的工艺可重构性且便于自动化设计，随着集成电路制造工艺的不断进步，可以进一步降低功耗和硬件开销。

附图说明

图1为本发明的结构示意图；

图2为本发明中双相位亚采样相位-电压转换器的原理图；

图3为本发明中采样与控制时钟发生器的原理图；

图4为本发明中采样相位发生器的原理图；

图5为本发明中电流均值跨导放大器的原理图；

图6为本发明中分频与均值控制信号发生器的原理图；

图7为本发明中鉴频支路的原理图；

图8为本发明中多模分频器的原理图；

图9为本发明中带死区的鉴频鉴相器的原理图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，不是全部的实施例，而并非要限制本发明公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要的混淆本发明公开的概念。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

在附图中示出了根据本发明公开实施例的结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

参考图1，本发明所述的基于电流均值的小数分频亚采样频率合成器包括参考时钟输入端Φ_ref、第一参考电压输入端V_Ref1、第二参考电压输入端V_Ref2、共模电压输入端V_CM、频率合成控制字输入端N+α、微波信号输出端Φ_PLL,mmW、射频信号输出端Φ_PLL,RF、双相位亚采样相位-电压转换器、电流均值跨导放大器、低通环路滤波器、压控振荡器、差分-单端缓冲器、÷2分频器、单端缓冲器、采样相位发生器、分频与均值控制信号发生器及鉴频支路；

双相位亚采样相位-电压转换器的第一相位信号输入端与参考时钟输入端Φ_ref相连接，双相位亚采样相位-电压转换器的第一电压输入端及第二电压输入端与第一参考电压输入端V_Ref1及第二参考电压输入端V_Ref2相连接，双相位亚采样相位-电压转换器的第一电压信号输出端V_Lead及第二电压信号输出端V_Lag分别与电流均值跨导放大器的第一负相输入端及第二负相输入端相连接，双相位亚采样相位-电压转换器的时钟脉冲输出端PULSER与电流均值跨导放大器的标量控制端相连接，电流均值跨导放大器的正相输入端与共模电压输入端V_CM相连接，电流均值跨导放大器的电流输出端I_CP,PLL与低通环路滤波器的输入端I_CP及鉴频支路的电流输出端I_CP,FLL相连接，低通环路滤波器的输出端V_C与压控振荡器的输入端相连接，压控振荡器的差分输出端与差分-单端缓冲器BUF₁的差分输入端、÷2分频器的差分输入端及采样相位发生器的差分输入端相连接，采样相位发生器的第一相位信号输出端Φ_Lead及第二相位信号输出端Φ_Lag分别与双相位亚采样相位-电压转换器的第二相位信号输入端及第三相位信号输入端相连接，采样相位发生器的第二相位信号输出端Φ_Lag与鉴频支路的第一相位信号输入端相连接，鉴频支路的第二相位信号输入端与参考时钟输入端Φ_ref相连接，分频与均值控制信号发生器的输入端与频率合成控制字输入端N+α相连接，分频与均值控制信号发生器的单相时钟输入端与鉴频支路的单相时钟输出端CLK_digital相连接，分频与均值控制信号发生器的第一矢量输出端

与电流均值跨导放大器的矢量控制端相连接，分频与均值控制信号发生器的第二矢量输出端

与采样相位发生器的矢量控制端相连接，分频与均值控制信号发生器的标量输出端N_div与鉴频支路的标量控制端相连接，差分-单端缓冲器的输出端与微波信号输出端Φ_PLL,mmW相连接，÷2分频器的输出端与单端缓冲器BUF₂的输入端相连接，单端缓冲器BUF₂的输出端与射频信号输出端Φ_PLL,RF相连接。

参考图2，所述的所述双相位亚采样相位-电压转换器包括第一电压信号输出端V_Lead、第二电压信号输出端V_Lag、时钟脉冲输出端PULSER、采样与控制时钟发生器、双相位线性斜坡发生器及双相位亚采样鉴相器；

参考时钟输入端Φ_ref与采样与控制时钟发生器相连接，脉冲信号输出端PULSER与采样与控制时钟发生器相连接，采样相位发生器的第一相位信号输出端Φ_Lead及第二相位信号输出端Φ_Lag与双相位线性斜坡发生器相连接，双相位线性斜坡发生器与双相位亚采样鉴相器相连接，双相位亚采样鉴相器与第一参考电压输入端V_Ref1、第二参考电压输入端V_Ref2、第一电压信号输出端V_Lead及第二电压信号输出端V_Lag相连接。

所述双相位线性斜坡发生器包括鉴频鉴相器、第一开关SW₁、第二开关SW₂、第一电流源I₁及第二电流源I₂；所述双相位亚采样鉴相器包括第三开关SW₃、第四开关SW₄、第五开关SW₅、第六开关SW₆、第七开关SW₇、第八开关SW₈、第九开关SW₉、第十开关SW₁₀、第一电容C₁及第二电容C₂；

采样相位发生器的第一相位信号输出端Φ_Lead及第二相位信号输出端Φ_Lag分别与鉴频鉴相器的第一输入端及第二输入端相连接，鉴频鉴相器的第一输出端与第一开关SW₁的控制端相连接，鉴频鉴相器的第二输出端与第二开关SW₂的控制端相连接，第一开关SW₁的一端与第一电流源I₁的输出端及第三开关SW₃的一端相连接，第一开关SW₁的另一端及第二开关SW₂的一端接地，第二开关SW₂的另一端与第二电流源I₂的输出端及第四开关SW₄的一端相连接，第一电流源I₁及第二电流源I₂与外界电源相连接，第三开关SW₃的另一端、第一电容C₁的一端及第七开关SW₇的一端与第九开关SW₉的一端相连接，第四开关SW₄的另一端、第二电容C₂的一端及第八开关SW₈的一端与第十开关SW₁₀的一端相连接，第三开关SW₃的控制端及第四开关SW₄的控制端与采样与控制时钟发生器的第二输出端Φ₂相连接，第一电容C₁的另一端及第五开关SW₅的一端与双相位亚采样相位-电压转换器的第一电压信号输出端V_Lead相连接，第二电容C₂的另一端及第六开关SW₆的一端与双相位亚采样相位-电压转换器的第二电压信号输出端V_Lag相连接，第五开关SW₅的另一端及第六开关SW₆的另一端与第一参考电压输入端V_Ref1相连接，第五开关SW₅的控制端及第六开关SW₆的控制端与采样与控制时钟发生器的第一输出端Φ₁相连接，第七开关SW₇的另一端及第八开关SW₈的另一端与第二参考电压输入端V_Ref2相连接，第七开关SW₇的控制端及第八开关SW₈的控制端与采样与控制时钟发生器的第三输出端Φ₃相连接，第九开关SW₉的另一端及第十开关SW₁₀的另一端接地，第九开关SW₉的控制端及第十开关SW₁₀的控制端与采样与控制时钟发生器的第四输出端Φ₄相连接，采样与控制时钟发生器的第五输出端与时钟脉冲输出端PULSER相连接。

双相位亚采样相位-电压转换器在工作时，两路相位输入信号Φ_Lead和Φ_Lag经鉴频鉴相器处理后分别控制第一开关SW₁和第二开关SW₂，输出两路斜坡电压信号，采样与控制时钟发生器的第一输出信号Φ₁控制第五开关SW₅和第六开关SW₆闭合时，采样与控制时钟发生器的第二输出信号Φ₂分别控制第三开关SW₃和第四开关SW₄将双相位线性斜坡发生器输出的两路斜坡电压信号采样到第一电容C₁和第二电容C₂上，以电荷的形式记录下来，采样与控制时钟发生器的第一输出信号Φ₁控制第五开关SW₅和第六开关SW₆断开时，采样与控制时钟发生器的第三输出信号Φ₃分别控制第七开关SW₇和第八开关SW₈闭合，输出电压信号V_Lead和V_Lag，完成下级板采样，采样与控制时钟发生器的第四输出信号Φ₄分别控制第九开关SW₉和第十开关SW₁₀对第一电容C₁和第二电容C₂进行复位。

参考图3，所述采样与控制时钟发生器包括第一输出端Φ₁，第二输出端Φ₂、第三输出端Φ₃、第四输出端Φ₄、时钟脉冲输出端PULSER、第一D触发器DFF₁、第二D触发器DFF₂、第三D触发器DFF₃、第四D触发器DFF₄、第五D触发器DFF₅、第一延迟模块Delay₁、第二延迟模块Delay₂、第三延迟模块Delay₃、第四延迟模块Delay₄、第五延迟模块Delay₅及第六延迟模块Delay₆；

第一延迟模块Delay₁的输入端与参考时钟输入端Φ_ref相连接，第一延迟模块Delay₁的输出端与第一D触发器DFF₁的时钟输入端相连接，第一D触发器DFF₁的数据输入端与外界的高电平信号端相连接，第一D触发器DFF₁的输出端与第二延迟模块Delay₂的输入端及第一输出端Φ₁相连接；

第二延迟模块Delay₂的输出端与第二D触发器DFF₂的时钟输入端相连接，第二D触发器DFF₂的数据输入端与外界的高电平信号端相连接，第二D触发器DFF₂的输出端与第三延迟模块Delay₃的输入端及第二输出端Φ₂相连接；

第三延迟模块Delay₃的输出端与第三D触发器DFF₃的时钟输入端相连接，第三D触发器DFF₃的数据输入端与外界的高电平信号端相连接，第三D触发器DFF₃的输出端与第四延迟模块Delay₄的输入端及第三输出端Φ₃相连接；

第四延迟模块Delay₄的输出端与第四D触发器DFF₄的时钟输入端相连接，第四D触发器DFF₄的数据输入端与外界的高电平信号端相连接，第四D触发器DFF₄的输出端与第五延迟模块Delay₅的输入端及时钟脉冲输出端PULSER相连接；

第五延迟模块Delay₅的输出端与第五D触发器DFF₅的时钟输入端相连接，第五D触发器DFF₅的数据输入端与外界的高电平信号端相连接，第五D触发器DFF₅的输出端与第六延迟模块Delay₆的输入端及第四输出端Φ₄相连接；

第六延迟模块Delay₆的输出端分别与第一D触发器DFF₁、第二D触发器DFF₂、第三D触发器DFF₃、第四D触发器DFF₄及第五D触发器DFF₅的清零端相连接。

参考图4，所述采样相位发生器包括第一差分信号输入端Φ_VCO+，第二差分信号输入端Φ_VCO-、第一相位信号输出端Φ_Lead、第二相位信号输出端Φ_Lag、第一正交÷2分频器QDIV₁、第二正交÷2分频器QDIV₂、第三正交÷2分频器QDIV₃、第四正交÷2分频器QDIV₄、第五正交÷2分频器QDIV₅、第六正交÷2分频器QDIV₆、第七正交÷2分频器QDIV₇、多路选择器MUX₁及双相位同步器；

压控振荡器的差分输出端经第一差分输入端Φ_VCO+及第二差分输入端Φ_VCO-与第一正交÷2分频器QDIV₁的差分输入端相连接，第一正交÷2分频器QDIV₁的第一输出端Φ_1,1及第二输出端Φ_1,3分别与第二正交÷2分频器QDIV₂的差分输入端相连接，第一正交÷2分频器QDIV₁的第三输出端Φ_1,2及第四输出端Φ_1,4分别与第三正交÷2分频器QDIV₃的差分输入端相连接，第二正交÷2分频器QDIV₂的第一输出端Φ_2,1及第二输出端Φ_2,5分别与第四正交÷2分频器QDIV₄的差分输入端相连接，第二正交÷2分频器QDIV₂的第三输出端Φ_2,3及第四输出端Φ_2,7分别与第五正交÷2分频器QDIV₅的差分输入端相连接，第三正交÷2分频器QDIV₃的第一输出端Φ_2,2及第二输出端Φ_2,6分别与第六正交÷2分频器QDIV₆的差分输入端相连接，第三正交÷2分频器QDIV₃的第三输出端Φ_2,4及第四输出端Φ_2,8分别与第七正交÷2分频器QDIV₇的差分输入端相连接，第四正交÷2分频器QDIV₄的第一输出端Φ_3,1、第二输出端Φ_3,9、第三输出端Φ_3,5及第四输出端Φ_3,13分别与多路选择器MUX₁的第一输入端，第二输入端，第三输入端及第四输入端相连接，第五正交÷2分频器QDIV₅的第一输出端Φ_3,3、第二输出端Φ_3,11、第三输出端Φ_3,7及第四输出端Φ_3,15分别与多路选择器MUX₁的第五输入端、第六输入端、第七输入端及第八输入端相连接，第六正交÷2分频器QDIV₆的第一输出端Φ_3,2、第二输出端Φ_3,10、第三输出端Φ_3,6及第四输出端Φ_3,14分别与多路选择器MUX₁的第九输入端、第十输入端、第十一输入端及第十二输入端相连接，第七正交÷2分频器QDIV₇的第一输出端Φ_3,4、第二输出端Φ_3,12、第三输出端Φ_3，8及第四输出端Φ_3,16分别与多路选择器MUX₁的第十三输入端、第十四输入端、第十五输入端及第十六输入端相连接，多路选择器MUX₁的矢量控制端与分频与均值控制信号发生器的第二矢量输出端

相连接，多路选择器MUX₁的第一输出端Φ_opt,1及第二输出端Φ_opt,2分别与双相位同步器的第一单端输入端及第二单端输入端相连接，双相位同步器的第一差分输入端及第二差分输入端分别与第一差分信号输入端Φ_VCO+及第二差分信号输入端Φ_VCO-相连接，双相位同步器的控制端与分频与均值控制信号发生器的第二矢量输出端

的第一位N_PS,0相连接，双相位同步器的第一输出端及第二输出端分别与第一相位信号输出端Φ_Lead及第二相位信号输出端Φ_Lag相连接。

采样相位发生器中，压控振荡器输出的高频信号经过三级正交÷2分频器分频生成十六路彼此相位差为π/8的八分频信号，四位矢量选相控制端

通过多路选择器对十六路分频信号进行相位选择，输出信号Φ_opt,1及Φ_opt,2经双相位同步器，由压控振荡器输出的高频信号在矢量控制信号

的第一位N_PS,0控制下进行清抖后输出相位信号Φ_Lead和Φ_Lag。

参考图5，所述电流均值跨导放大器包括正相电压输入端V_CM、电流输出端I_CP,PLL、第一电流源I₃、第二电流源I₄、第三电流源I₅、第四电流源I₆、第五电流源I₇、第六电流源I₈、第七电流源I₉、第八电流源I₁₀、第一NMOS管M₁、第二NMOS管M₂、第三NMOS管M₃、第四NMOS管M₄、第一电阻R₁、第二电阻R₂、第五NMOS管M₅、第六NMOS管M₆、第七NMOS管M₇、第八NMOS管M₈及64支路的压控电荷泵阵列；

其中，第五NMOS管M₅、第六NMOS管M₆、第七NMOS管M₇、第八NMOS管M₈构成本模块的偏置电压发生电路，压控电荷泵阵列包括若干支路，各支路均包括第一多路选择器MUX₂、第二多路选择器MUX₃、反相器INV₁、第一压控电流源VCCS₁、第二压控电流源VCCS₂、第一开关SW₁₁及第二开关SW₁₂；

第一NMOS管M₁及第二NMOS管M₂的栅极与正相电压输入端V_CM相连接，第一NMOS管M₁的漏极、第一电流源I₃的输出端、第五NMOS管M₅的漏极及第五NMOS管M₅的栅级与偏置电压发生电路的第一输出端V_UP,0相连接，第二NMOS管M₂的漏极、第二电流源I₄的输出端、第六NMOS管M₆的漏极及第六NMOS管M₆的栅级与偏置电压发生电路的第二输出端V_UP,1相连接，第一NMOS管M₁的源极与第五电流源I₇的输入端及第一电阻R₁的一端相连接，第二NMOS管M₂的源极与第六电流源I₈的输入端及第二电阻R₂的一端相连接，第三NMOS管M₃的栅极与第一负相电压输入端V_Lead相连接，第三NMOS管M₃的漏极、第三电流源I₅的输出端、第七NMOS管M₇的漏极及第七NMOS管M₇的栅级与偏置电压发生电路的第三输出端V_DN,0相连接，第三NMOS管M₃的源极与第七电流源I₉的输入端及第一电阻R₁的另一端相连接，第四NMOS管M₄的栅极与第二负相电压输入端V_Lag相连接，第四NMOS管M₄的漏极、第四电流源I₆的输出端、第八NMOS管M₈的漏极及第八NMOS管M₈的栅级与偏置电压发生电路的第四输出端V_DN,1相连接，第四NMOS管M₄的源极与第八电流源I₁₀的输入端及第二电阻R₂的另一端相连接，第五NMOS管M₅的源级、第六NMOS管M₆的源级、第七NMOS管M₇的源级及第八NMOS管M₈的源级与地相连接，偏置电压发生电路第一输出端V_UP,0与第一多路选择器MUX₂的0输入端相连接，偏置电压发生电路第二输出端V_UP,1与第一多路选择器MUX₂的1输入端相连接，第一多路选择器MUX₂的输出端与第一压控电流源VCCS₁的控制端相连接，偏置电压发生电路第三输出端V_DN,0与第二多路选择器MUX₃的0输入端相连接，偏置电压发生电路的第四输出端V_DN,1与第二多路选择器MUX₃的1输入端相连接，第二多路选择器MUX₃的输出端与第二压控电流源VCCS₂的控制端相连接，第一压控电流源VCCS₁的输入端与电源相连接，第一压控电流源VCCS₁的输出端与第一开关SW₁₁的一端相连接，第二压控电流源VCCS₂的输出端与地相连接，第二压控电流源VCCS₂的输入端与第二开关SW₁₂的一端相连接，第一电流源I₃、第二电流源I₄、第三电流源I₅、第四电流源I₆的输入端与电源相连，第五电流源I₇、第六电流源I₈、第七电流源I₉、第八电流源I₁₀的输出端与地相连，第一开关SW₁₁的另一端及第二开关SW₁₂的另一端与电流输出端I_CP,PLL相连接，第一开关SW₁₁的控制端与脉冲电压输入端PULSER及反相器INV₁的输入端相连接，第二开关SW₁₂的控制端与反相器INV₁的输出端相连接；

第一矢量输出端

包括若干子输入端，其中，每一个子输入端与对应压控电荷泵支路中第一多路选择器MUX₂及第二多路选择器MUX₃的控制端相连接。

在电流均值跨导放大器中，偏置电压发生电路第一输出电压V_UP,0和偏置电压发生电路第二输出电压V_UP,1由正相输入电压V_CM所确定，偏置电压发生电路第三输出电压V_DN,0和偏置电压发生电路第四输出电压V_DN,1实时跟踪与第一负相输入电压V_Lead和第二负相输入电压V_Lag变化，第一负相输入电压V_Lead和第二负相输入电压V_Lag与正相输入电压V_CM相同时，第一电阻R₁和第二电阻R₂中无电流流过，此时偏置电压发生电路第三输出电压V_DN,0和偏置电压发生电路第一输出电压V_UP,0相同，偏置电压发生电路第四输出电压V_DN,1和偏置电压发生电路第二输出电压V_UP,1相同，矢量输入信号

的每一个子输入信号控制对应电荷泵支路中第一多路选择器MUX₂选择V_UP,0或V_UP,1，第二多路选择器MUX₃选择V_DN,0或V_DN,1，通过选择进行电流均值，实现实时小数分频，两个多路选择器的输出电压分别控制第一压控电流源VCCS₁和第二压控电流源VCCS₂的电流，第一压控电流源VCCS₁的电流和第二压控电流源VCCS₂的电流分别由脉冲控制电压PULSER及其反向电压控制第一开关SW₁₁和第二开关SW₁₂将电流输出至输出电流I_CP,PLL。

参考图6，所述分频与均值控制信号发生器包括标量输出端N_div、第一矢量输出端

第二矢量输出端

小数ΔΣ调制器、累加器ACC₁、数据权重均值模块、第一加法器ADD₁及第二加法器ADD₂，所述第一矢量输出端

为64单元矢量输出端；第二矢量输出端

为4单元矢量输出端；标量输出端N_div为3位宽数字输出端；频率合成控制字输入端N+α为25位宽数字输入端；

小数ΔΣ调制器的输入端与频率合成控制字输入端N+α相连接，小数ΔΣ调制器的13位宽数字输出端中的高3位宽整数控制字d_inte输出端与第一加法器ADD₁的3位宽输入端相连接，小数ΔΣ调制器的13位宽数字输出端中的低10位宽为小数控制字，小数ΔΣ调制器的10位宽小数控制字的高4位宽为小数控制字的最高有效位d_frac,MSB与累加器ACC₁的输入端相连接，小数ΔΣ调制器的10位宽小数控制字的低6位宽为小数控制字的最低有效位d_frac,LSB与数据权重均值模块的输入端相连接，累加器ACC₁的5位宽输出端与第二加法器ADD₂的5位宽输入端相连接，数据权重均值模块的一位宽输出端N_ref与第二加法器ADD₂的一位宽输入端相连接，第二加法器ADD₂的5位宽输出端中的最高位与第一加法器ADD₁的1位宽输入端相连接，第二加法器ADD₂的5位宽输出端中的低4位与第二矢量输出端

相连接，第一加法器ADD₁的3位宽输出端与标量输出端N_div相连接，数据权重均值模块的64位宽输出端与第一矢量输出端

相连接。

参考图7，所述的鉴频支路包括多模分频器、电流输出端I_CP,FLL、单相时钟输出端CLK_digital、带死区的鉴频鉴相器及电荷泵；

参考时钟输入端Φ_ref与带死区的鉴频鉴相器的第一输入端相连接，采样相位发生器的第二相位信号输出端Φ_Lag与多模分频器的输入端相连接，分频与均值控制信号发生器的标量输出端N_div与多模分频器的分频控制端相连接，多模分频器的第一输出端Φ_fdiv与带死区的鉴频鉴相器的第二输入端相连接，多模分频器的第二输出端与单相时钟输出端CLK_digital相连接，带死区的鉴频鉴相器的第一输出端UP及第二输出端DN分别与电荷泵的第一输入端及第二输入端相连接，电荷泵的输出端作为电流输出端I_CP,FLL。

当带死区的鉴频鉴相器的两路输入时钟信号Φ_ref与Φ_fdiv之间的相位差大于死区范围时，则带死区的鉴频鉴相器处于鉴频鉴相状态，带死区的鉴频鉴相器的两路输出端控制电荷泵对低通滤波器进行充电/放电，实现锁相环的频率锁定；当带死区的鉴频鉴相器的两路输入时钟信号Φ_ref与Φ_fdiv之间的相位差小于死区范围时，带死区的鉴频鉴相器停止工作，带死区的鉴频鉴相器的两路输出端保持逻辑低电平，关闭电荷泵，将锁相环交由鉴相支路进行控制并完成相位锁定。

参考图8，所述多模分频器包括多模分频器的第一输出端Φ_fdiv、第一控制端N_div[0]、第二控制端N_div[1]、第三控制端N_div[2]、第一除2/3分频器DIV₁、第二除2/3分频器DIV₂及第三除2/3分频器DIV₃；

采样相位发生器的第二相位信号输出端Φ_Lag与第一除2/3分频器DIV₁的第一输入端相连接，第一控制端N_div[0]与第一除2/3分频器DIV₁的第二输入端相连接，第一除2/3分频器DIV₁的第一输出端与第二除2/3分频器DIV₂的第一输入端相连接，第一除2/3分频器DIV₁的第二输出端与多模分频器的第一输出端Φ_fdiv相连接；

第二控制端N_div[1]与第二除2/3分频器DIV₂的第二输入端相连接，第二除2/3分频器DIV₂的第一输出端与第三除2/3分频器DIV₃的第一输入端相连接，第二除2/3分频器DIV₂的第二输出端与第一除2/3分频器DIV₁的第三输入端及第二单相时钟输出端CLK_digital相连接；

第三控制端N_div[2]与第三除2/3分频器DIV₃的第二输入端相连接，第三除2/3分频器DIV₂的第三输入端与高电平信号端相连接，第三除2/3分频器DIV₂的第二输出端与第二除2/3分频器DIV₂的第三输入端相连接；

通过第一控制端N_div[0]、第二控制端N_div[1]、第三控制端N_div[2]进行控制，对输入信号Φ_Lag进行分频，产生锁频环的反馈信号Φ_fdiv和本发明数字电路中的时钟信号CLK_digital，多模分频器的分频比DivN与第一控制端N_div[0]、第二控制端N_div[1]、第三控制端N_div[2]输出的控制信号的对应关系如下式所示：

DivN＝N_div[0]×2⁰+N_div[1]×2¹+N_div[2]×2²

参考图9，所述的带死区的鉴频鉴相器包括第一D触发器DFF₆，第二D触发器DFF₇，第三D触发器DFF₈，第四D触发器DFF₉，第一延迟模块Delay₇，第二延迟模块Delay₈，第三延迟模块Delay₉及与门AND₁；

参考时钟输入端Φ_ref与第一D触发器DFF₆的时钟输入端及第一延迟模块Delay₇的输入端相连接，第一D触发器DFF₆的数据输入端与高电平信号端相连接，第一D触发器DFF₆的输出端与第三D触发器DFF₈的数据输入端及与门AND₁的第一输入端相连接，第一延迟模块Delay₇的输出端与第三D触发器DFF₈的时钟输入端相连接；

多模分频器的第一输出端Φ_fdiv与第二D触发器DFF₇的时钟输入端及第三延迟模块Delay₉的输入端相连接，第二D触发器DFF₇的数据输入端与高电平信号端相连接，第二D触发器DFF₇的输出端与第四D触发器DFF₉的数据输入端及与门AND₁的第二输入端相连接，第三延迟模块Delay₉的输出端与第四D触发器DFF₉的时钟输入端相连接；

与门AND₁的输出端与第二延迟模块Delay₈的输入端相连接，第二延迟模块Delay₈的输出端与第一D触发器DFF₆及第二D触发器DFF₇的清零端相连接；

第一D触发器DFF₆的时钟Φ_ref及第二D触发器DFF₇的时钟信号Φ_fdiv先对高电平进行采样，二者的输出信号通过与门和延迟单元作用在第一D触发器DFF₆及第二D触发器DFF₇的清零端，经过延时的时钟在第三D触发器DFF₈及第四D触发器DFF₉对第一D触发器DFF₆及第二D触发器DFF₇的输出信号进行采样。当Φ_ref超前Φ_fdiv的时间大于第一延迟模块Delay₇与第三延迟模块Delay₉的延时时间时，输出UP信号为高电平,电荷泵充电支路开启，鉴频支路开始工作，对低通环路滤波器进行充电；当Φ_ref超前Φ_fdiv的时间小于第一延迟模块Delay₇与第三延迟模块Delay₉的延时时间时，输出UP信号为低电平,电荷泵关闭，鉴频支路停止工作。同样，当Φ_ref滞后Φ_fdiv的时间大于第一延迟模块Delay₇与第三延迟模块Delay₉的延时时间时，输出DN信号为高电平,电荷泵放电支路开启，鉴频支路开始工作，对低通环路滤波器进行放电；当Φ_ref超前Φ_fdiv的时间小于第一延迟模块Delay₇与第三延迟模块Delay₉的延时时间时，输出DN信号为低电平,电荷泵关闭，鉴频支路停止工作。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。

Claims (8)

1.一种基于电流均值的小数分频亚采样频率合成器，其特征在于，包括参考时钟输入端(Φ_ref)、第一参考电压输入端(V_Ref1)、第二参考电压输入端(V_Ref2)、共模电压输入端(V_CM)、频率合成控制字输入端(N+α)、微波信号输出端(Φ_PLL,mmW)、射频信号输出端(Φ_PLL,RF)、双相位亚采样相位-电压转换器、电流均值跨导放大器、低通环路滤波器、压控振荡器、差分-单端缓冲器、÷2分频器、单端缓冲器、采样相位发生器、分频与均值控制信号发生器及鉴频支路；

双相位亚采样相位-电压转换器的第一相位信号输入端与参考时钟输入端(Φ_ref)相连接，双相位亚采样相位-电压转换器的第一电压输入端及第二电压输入端与第一参考电压输入端(V_Ref1)及第二参考电压输入端(V_Ref2)相连接，双相位亚采样相位-电压转换器的第一电压信号输出端(V_Lead)及第二电压信号输出端(V_Lag)分别与电流均值跨导放大器的第一负相输入端及第二负相输入端相连接，双相位亚采样相位-电压转换器的时钟脉冲输出端(PULSER)与电流均值跨导放大器的标量控制端相连接，电流均值跨导放大器的正相输入端与共模电压输入端(V_CM)相连接，电流均值跨导放大器的电流输出端(I_CP,PLL)与低通环路滤波器的输入端(I_CP)及鉴频支路的电流输出端(I_CP,FLL)相连接，低通环路滤波器的输出端(V_C)与压控振荡器的输入端相连接，压控振荡器的差分输出端与差分-单端缓冲器(BUF₁)的差分输入端、÷2分频器的差分输入端及采样相位发生器的差分输入端相连接，采样相位发生器的第一相位信号输出端(Φ_Lead)及第二相位信号输出端(Φ_Lag)分别与双相位亚采样相位-电压转换器的第二相位信号输入端及第三相位信号输入端相连接，采样相位发生器的第二相位信号输出端(Φ_Lag)与鉴频支路的第一相位信号输入端相连接，鉴频支路的第二相位信号输入端与参考时钟输入端(Φ_ref)相连接，分频与均值控制信号发生器的输入端与频率合成控制字输入端(N+α)相连接，分频与均值控制信号发生器的单相时钟输入端与鉴频支路的单相时钟输出端(CLK_digital)相连接，分频与均值控制信号发生器的第一矢量输出端

与电流均值跨导放大器的矢量控制端相连接，分频与均值控制信号发生器的第二矢量输出端

与采样相位发生器的矢量控制端相连接，分频与均值控制信号发生器的标量输出端(N_div)与鉴频支路的标量控制端相连接，差分-单端缓冲器的输出端与微波信号输出端(Φ_PLL,mmW)相连接，÷2分频器的输出端与单端缓冲器(BUF₂)的输入端相连接，单端缓冲器(BUF₂)的输出端与射频信号输出端(Φ_PLL,RF)相连接。

2.根据权利要求1所述的基于电流均值的小数分频亚采样频率合成器，其特征在于，所述双相位亚采样相位-电压转换器包括第一电压信号输出端(V_Lead)、第二电压信号输出端(V_Lag)、时钟脉冲输出端(PULSER)、采样与控制时钟发生器、双相位线性斜坡发生器及双相位亚采样鉴相器；

参考时钟输入端(Φ_ref)与采样与控制时钟发生器相连接，脉冲信号输出端(PULSER)与采样与控制时钟发生器相连接，采样相位发生器的第一相位信号输出端(Φ_Lead)及第二相位信号输出端(Φ_Lag)与双相位线性斜坡发生器相连接，双相位线性斜坡发生器与双相位亚采样鉴相器相连接，双相位亚采样鉴相器与第一参考电压输入端(V_Ref1)、第二参考电压输入端(V_Ref2)、第一电压信号输出端(V_Lead)及第二电压信号输出端(V_Lag)相连接。

3.根据权利要求1所述的基于电流均值的小数分频亚采样频率合成器，其特征在于，所述双相位线性斜坡发生器包括鉴频鉴相器、第一开关(SW₁)、第二开关(SW₂)、第一电流源(I₁)及第二电流源(I₂)；所述双相位亚采样鉴相器包括第三开关(SW₃)、第四开关(SW₄)、第五开关(SW₅)、第六开关(SW₆)、第七开关(SW₇)、第八开关(SW₈)、第九开关(SW₉)、第十开关(SW₁₀)、第一电容(C₁)及第二电容(C₂)；

采样相位发生器的第一相位信号输出端(Φ_Lead)及第二相位信号输出端(Φ_Lag)分别与鉴频鉴相器的第一输入端及第二输入端相连接，鉴频鉴相器的第一输出端与第一开关(SW₁)的控制端相连接，鉴频鉴相器的第二输出端与第二开关(SW₂)的控制端相连接，第一开关(SW₁)的一端与第一电流源(I₁)的输出端及第三开关(SW₃)的一端相连接，第一开关(SW₁)的另一端及第二开关(SW₂)的一端接地，第二开关(SW₂)的另一端与第二电流源(I₂)的输出端及第四开关(SW₄)的一端相连接，第一电流源(I₁)及第二电流源(I₂)与外界电源相连接，第三开关(SW₃)的另一端、第一电容(C₁)的一端及第七开关(SW₇)的一端与第九开关(SW₉)的一端相连接，第四开关(SW₄)的另一端、第二电容(C₂)的一端及第八开关(SW₈)的一端与第十开关(SW₁₀)的一端相连接，第三开关(SW₃)的控制端及第四开关(SW₄)的控制端与采样与控制时钟发生器的第二输出端(Φ₂)相连接，第一电容(C₁)的另一端及第五开关(SW₅)的一端与双相位亚采样相位-电压转换器的第一电压信号输出端(V_Lead)相连接，第二电容(C₂)的另一端及第六开关(SW₆)的一端与双相位亚采样相位-电压转换器的第二电压信号输出端(V_Lag)相连接，第五开关(SW₅)的另一端及第六开关(SW₆)的另一端与第一参考电压输入端(V_Ref1)相连接，第五开关(SW₅)的控制端及第六开关(SW₆)的控制端与采样与控制时钟发生器的第一输出端(Φ₁)相连接，第七开关(SW₇)的另一端及第八开关(SW₈)的另一端与第二参考电压输入端(V_Ref2)相连接，第七开关(SW₇)的控制端及第八开关(SW₈)的控制端与采样与控制时钟发生器的第三输出端(Φ₃)相连接，第九开关(SW₉)的另一端及第十开关(SW₁₀)的另一端接地，第九开关(SW₉)的控制端及第十开关(SW₁₀)的控制端与采样与控制时钟发生器的第四输出端(Φ₄)相连接，采样与控制时钟发生器的第五输出端与时钟脉冲输出端(PULSER)相连接。

4.根据权利要求3所述的基于电流均值的小数分频亚采样频率合成器，其特征在于，所述采样与控制时钟发生器包括第一输出端(Φ₁)，第二输出端(Φ₂)、第三输出端(Φ₃)、第四输出端(Φ₄)、时钟脉冲输出端(PULSER)、第一D触发器(DFF₁)、第二D触发器(DFF₂)、第三D触发器(DFF₃)、第四D触发器(DFF₄)、第五D触发器(DFF₅)、第一延迟模块(Delay₁)、第二延迟模块(Delay₂)、第三延迟模块(Delay₃)、第四延迟模块(Delay₄)、第五延迟模块(Delay₅)及第六延迟模块(Delay₆)；

第一延迟模块(Delay₁)的输入端与参考时钟输入端(Φ_ref)相连接，第一延迟模块(Delay₁)的输出端与第一D触发器(DFF₁)的时钟输入端相连接，第一D触发器(DFF₁)的数据输入端与外界的高电平信号端相连接，第一D触发器(DFF₁)的输出端与第二延迟模块(Delay₂)的输入端及第一输出端(Φ₁)相连接；

第二延迟模块(Delay₂)的输出端与第二D触发器(DFF₂)的时钟输入端相连接，第二D触发器(DFF₂)的数据输入端与外界的高电平信号端相连接，第二D触发器(DFF₂)的输出端与第三延迟模块(Delay₃)的输入端及第二输出端(Φ₂)相连接；

第三延迟模块(Delay₃)的输出端与第三D触发器(DFF₃)的时钟输入端相连接，第三D触发器(DFF₃)的数据输入端与外界的高电平信号端相连接，第三D触发器(DFF₃)的输出端与第四延迟模块(Delay₄)的输入端及第三输出端(Φ₃)相连接；

第四延迟模块(Delay₄)的输出端与第四D触发器(DFF₄)的时钟输入端相连接，第四D触发器(DFF₄)的数据输入端与外界的高电平信号端相连接，第四D触发器(DFF₄)的输出端与第五延迟模块(Delay₅)的输入端及时钟脉冲输出端(PULSER)相连接；

第五延迟模块(Delay₅)的输出端与第五D触发器(DFF₅)的时钟输入端相连接，第五D触发器(DFF₅)的数据输入端与外界的高电平信号端相连接，第五D触发器(DFF₅)的输出端与第六延迟模块(Delay₆)的输入端及第四输出端(Φ₄)相连接；

第六延迟模块(Delay₆)的输出端分别与第一D触发器(DFF₁)、第二D触发器(DFF₂)、第三D触发器(DFF₃)、第四D触发器(DFF₄)及第五D触发器(DFF₅)的清零端相连接。

5.根据权利要求1所述的基于电流均值的小数分频亚采样频率合成器，其特征在于，所述采样相位发生器包括第一差分信号输入端(Φ_VCO+)，第二差分信号输入端(Φ_VCO-)、第一相位信号输出端(Φ_Lead)、第二相位信号输出端(Φ_Lag)、第一正交÷2分频器(QDIV₁)、第二正交÷2分频器(QDIV₂)、第三正交÷2分频器(QDIV₃)、第四正交÷2分频器(QDIV₄)、第五正交÷2分频器(QDIV₅)、第六正交÷2分频器(QDIV₆)、第七正交÷2分频器(QDIV₇)、多路选择器(MUX₁)及双相位同步器；

压控振荡器的差分输出端经第一差分输入端(Φ_VCO+)及第二差分输入端(Φ_VCO-)与第一正交÷2分频器(QDIV₁)的差分输入端相连接，第一正交÷2分频器(QDIV₁)的第一输出端(Φ_1,1)及第二输出端(Φ_1,3)分别与第二正交÷2分频器(QDIV₂)的差分输入端相连接，第一正交÷2分频器(QDIV₁)的第三输出端(Φ_1,2)及第四输出端(Φ_1,4)分别与第三正交÷2分频器(QDIV₃)的差分输入端相连接，第二正交÷2分频器(QDIV₂)的第一输出端(Φ_2,1)及第二输出端(Φ_2,5)分别与第四正交÷2分频器(QDIV₄)的差分输入端相连接，第二正交÷2分频器(QDIV₂)的第三输出端(Φ_2,3)及第四输出端(Φ_2,7)分别与第五正交÷2分频器(QDIV₅)的差分输入端相连接，第三正交÷2分频器(QDIV₃)的第一输出端(Φ_2,2)及第二输出端(Φ_2,6)分别与第六正交÷2分频器(QDIV₆)的差分输入端相连接，第三正交÷2分频器(QDIV₃)的第三输出端(Φ_2,4)及第四输出端(Φ_2,8)分别与第七正交÷2分频器(QDIV₇)的差分输入端相连接，第四正交÷2分频器(QDIV₄)的第一输出端(Φ_3,1)、第二输出端(Φ_3,9)、第三输出端(Φ_3,5)及第四输出端(Φ_3,13)分别与多路选择器(MUX₁)的第一输入端，第二输入端，第三输入端及第四输入端相连接，第五正交÷2分频器(QDIV₅)的第一输出端(Φ_3,3)、第二输出端(Φ_3,11)、第三输出端(Φ_3,7)及第四输出端(Φ_3,15)分别与多路选择器(MUX₁)的第五输入端、第六输入端、第七输入端及第八输入端相连接，第六正交÷2分频器(QDIV₆)的第一输出端(Φ_3,2)、第二输出端(Φ_3,10)、第三输出端(Φ_3,6)及第四输出端(Φ_3,14)分别与多路选择器(MUX₁)的第九输入端、第十输入端、第十一输入端及第十二输入端相连接，第七正交÷2分频器(QDIV₇)的第一输出端(Φ_3,4)、第二输出端(Φ_3,12)、第三输出端(Φ_3，8)及第四输出端(Φ_3,16)分别与多路选择器(MUX₁)的第十三输入端、第十四输入端、第十五输入端及第十六输入端相连接，多路选择器(MUX₁)的矢量控制端与分频与均值控制信号发生器的第二矢量输出端

相连接，多路选择器(MUX₁)的第一输出端(Φ_opt,1)及第二输出端(Φ_opt,2)分别与双相位同步器的第一单端输入端及第二单端输入端相连接，双相位同步器的第一差分输入端及第二差分输入端分别与第一差分信号输入端(Φ_VCO+)及第二差分信号输入端(Φ_VCO-)相连接，双相位同步器的控制端与分频与均值控制信号发生器的第二矢量输出端

的第一位(N_PS,0)相连接，双相位同步器的第一输出端及第二输出端分别与第一相位信号输出端(Φ_Lead)及第二相位信号输出端(Φ_Lag)相连接。

6.根据权利要求1所述的基于电流均值的小数分频亚采样频率合成器，其特征在于，所述电流均值跨导放大器包括正相电压输入端(V_CM)、电流输出端(I_CP,PLL)、第一电流源(I₃)、第二电流源(I₄)、第三电流源(I₅)、第四电流源(I₆)、第五电流源(I₇)、第六电流源(I₈)、第七电流源(I₉)、第八电流源(I₁₀)、第一NMOS管(M₁)、第二NMOS管(M₂)、第三NMOS管(M₃)、第四NMOS管(M₄)、第一电阻(R₁)、第二电阻(R₂)、第五NMOS管(M₅)、第六NMOS管(M₆)、第七NMOS管(M₇)、第八NMOS管(M₈)及64支路的压控电荷泵阵列；

第五NMOS管(M₅)、第六NMOS管(M₆)、第七NMOS管(M₇)及第八NMOS管(M₈)构成偏置电压发生电路，压控电荷泵阵列包括若干支路，各支路均包括第一多路选择器(MUX₂)、第二多路选择器(MUX₃)、反相器(INV₁)、第一压控电流源(VCCS₁)、第二压控电流源(VCCS₂)、第一开关(SW₁₁)及第二开关(SW₁₂)；

第一NMOS管(M₁)及第二NMOS管(M₂)的栅极与正相电压输入端(V_CM)相连接，第一NMOS管(M₁)的漏极、第一电流源(I₃)的输出端、第五NMOS管(M₅)的漏极及第五NMOS管(M₅)的栅级与偏置电压发生电路的第一输出端(V_UP,0)相连接，第二NMOS管(M₂)的漏极、第二电流源(I₄)的输出端、第六NMOS管(M₆)的漏极及第六NMOS管(M₆)的栅级与偏置电压发生电路的第二输出端(V_UP,1)相连接，第一NMOS管(M₁)的源极与第五电流源(I₇)的输入端及第一电阻(R₁)的一端相连接，第二NMOS管(M₂)的源极与第六电流源(I₈)的输入端及第二电阻(R₂)的一端相连接，第三NMOS管(M₃)的栅极与第一负相电压输入端(V_Lead)相连接，第三NMOS管(M₃)的漏极、第三电流源(I₅)的输出端、第七NMOS管(M₇)的漏极及第七NMOS管(M₇)的栅级与偏置电压发生电路的第三输出端(V_DN,0)相连接，第三NMOS管(M₃)的源极与第七电流源(I₉)的输入端及第一电阻(R₁)的另一端相连接，第四NMOS管(M₄)的栅极与第二负相电压输入端(V_Lag)相连接，第四NMOS管(M₄)的漏极、第四电流源(I₆)的输出端、第八NMOS管(M₈)的漏极及第八NMOS管(M₈)的栅级与偏置电压发生电路的第四输出端(V_DN,1)相连接，第四NMOS管(M₄)的源极与第八电流源(I₁₀)的输入端及第二电阻(R₂)的另一端相连接，第五NMOS管(M₅)的源级、第六NMOS管(M₆)的源级、第七NMOS管(M₇)的源级及第八NMOS管(M₈)的源级与地相连接，偏置电压发生电路第一输出端(V_UP,0)与第一多路选择器(MUX₂)的0输入端相连接，偏置电压发生电路第二输出端(V_UP,1)与第一多路选择器(MUX₂)的1输入端相连接，第一多路选择器(MUX₂)的输出端与第一压控电流源(VCCS₁)的控制端相连接，偏置电压发生电路第三输出端(V_DN,0)与第二多路选择器(MUX₃)的0输入端相连接，偏置电压发生电路的第四输出端(V_DN,1)与第二多路选择器(MUX₃)的1输入端相连接，第二多路选择器(MUX₃)的输出端与第二压控电流源(VCCS₂)的控制端相连接，第一压控电流源(VCCS₁)的输入端与电源相连接，第一压控电流源(VCCS₁)的输出端与第一开关(SW₁₁)的一端相连接，第二压控电流源(VCCS₂)的输出端与地相连接，第二压控电流源(VCCS₂)的输入端与第二开关(SW₁₂)的一端相连接，第一电流源(I₃)、第二电流源(I₄)、第三电流源(I₅)、第四电流源(I₆)的输入端与电源相连，第五电流源(I₇)、第六电流源(I₈)、第七电流源(I₉)、第八电流源(I₁₀)的输出端与地相连，第一开关(SW₁₁)的另一端及第二开关(SW₁₂)的另一端与电流输出端(I_CP,PLL)相连接，第一开关(SW₁₁)的控制端与脉冲电压输入端(PULSER)及反相器(INV₁)的输入端相连接，第二开关(SW₁₂)的控制端与反相器(INV₁)的输出端相连接；

第一矢量输出端

包括若干子输入端，其中，每一个子输入端与对应压控电荷泵支路中第一多路选择器(MUX₂)及第二多路选择器(MUX₃)的控制端相连接。

7.根据权利要求1所述的基于电流均值的小数分频亚采样频率合成器，其特征在于，所述分频与均值控制信号发生器包括标量输出端(N_div)、第一矢量输出端

第二矢量输出端

小数ΔΣ调制器、累加器(ACC₁)、数据权重均值模块、第一加法器(ADD₁)及第二加法器(ADD₂)；

小数ΔΣ调制器的输入端与频率合成控制字输入端(N+α)相连接，小数ΔΣ调制器的13位宽数字输出端中的高3位宽整数控制字(d_inte)输出端与第一加法器(ADD₁)的3位宽输入端相连接，小数ΔΣ调制器的13位宽数字输出端中的低10位宽为小数控制字，小数ΔΣ调制器的10位宽小数控制字的高4位宽为小数控制字的最高有效位(d_frac,MSB)与累加器(ACC₁)的输入端相连接，小数ΔΣ调制器的10位宽小数控制字的低6位宽为小数控制字的最低有效位(d_frac,LSB)与数据权重均值模块的输入端相连接，累加器(ACC₁)的5位宽输出端与第二加法器(ADD₂)的5位宽输入端相连接，数据权重均值模块的一位宽输出端(N_ref)与第二加法器(ADD₂)的一位宽输入端相连接，第二加法器(ADD₂)的5位宽输出端中的最高位与第一加法器(ADD₁)的1位宽输入端相连接，第二加法器(ADD₂)的5位宽输出端中的低4位与第二矢量输出端

相连接，第一加法器(ADD₁)的3位宽输出端与标量输出端(N_div)相连接，数据权重均值模块的64位宽输出端与第一矢量输出端

相连接。

8.根据权利要求7所述的基于电流均值的小数分频亚采样频率合成器，其特征在于，所述第一矢量输出端

为64单元矢量输出端；第二矢量输出端

为4单元矢量输出端；标量输出端(N_div)为3位宽数字输出端；频率合成控制字输入端(N+α)为25位宽数字输入端。

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