CN117526932B - 一种时钟信号生成方法及装置 - Google Patents
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Abstract
本申请涉及计算机技术领域并提供一种时钟信号生成方法及装置。方法包括：通过第一反馈回路，基于参考时钟信号与第一时钟信号之间的相位差，生成第二时钟信号，其中，第一反馈回路包括第一电荷泵和跨导放大器，第一电荷泵用于基于相位差输出第一电压控制信号，跨导放大器包括第一运放，其输出用于调节流经跨导放大器的负载电阻的电流大小从而调节第一电流控制信号的大小，第一电流控制信号用于生成第二时钟信号，第一电压控制信号被耦接到第一运放的第一输入端并且负载电阻的压降等于第一电压控制信号；通过第二反馈回路，基于参考时钟信号的频率和第一运放的第二输入端的电压值，生成第二电压控制信号。如此提升了环路稳定性。
Description
技术领域
本申请涉及计算机技术领域，尤其涉及一种时钟信号生成方法及装置。
背景技术
在高速数字通信等应用领域，需要通过特定系统来基于系统的输入频率生成时钟信号，并且对生成的时钟信号的频率和相位有一定要求。系统的输入频率/输出频率与系统稳定性之间可能存在一定的相关性，因此系统的输入频率的变化可能影响系统稳定性，系统自身的结构、内部器件参数例如分频比也可能影响系统稳定性。现有技术中，缺乏有效的解决方案，可以脱敏或者解耦这些可能影响系统稳定性的因素，这样给生产制造过程以及实际应用过程带来了挑战。在制备过程中发生的偏差，可能使得出厂的芯片中的某些参数偏离了设计值，从而影响了系统稳定性。
为此，本申请提出了一种时钟信号生成方法及装置，用于应对现有技术中的技术难题。
发明内容
第一方面，本申请提供了一种时钟信号生成方法。所述时钟信号生成方法包括：通过第一反馈回路，基于参考时钟信号与第一时钟信号之间的相位差，生成第二时钟信号，其中，所述第一时钟信号与所述第二时钟信号相同或者是对所述第二时钟信号分频得到，所述第一反馈回路包括第一电荷泵和跨导放大器，所述第一电荷泵用于基于所述相位差输出第一电压控制信号，所述跨导放大器包括第一运算放大器，所述第一运算放大器的输出用于调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小，所述第一电流控制信号用于生成所述第二时钟信号，所述第一电压控制信号被耦接到所述第一运算放大器的第一输入端，并且，所述负载电阻的压降等于所述第一电压控制信号；通过第二反馈回路，基于所述参考时钟信号的频率和所述第一运算放大器的不同于所述第一输入端的第二输入端的电压值，生成第二电压控制信号，其中，所述第二电压控制信号被耦接到所述第一运算放大器的所述第二输入端，所述第二反馈回路包括第二电荷泵和偏置生成电路，所述第二电荷泵用于基于所述偏置生成电路的输出来生成所述第二电压控制信号，所述偏置生成电路的输出是基于所述参考时钟信号的频率和所述第二输入端的电压值。
通过本申请的第一方面，不仅实现了跟踪参考时钟信号的频率和相位的变化，可以用于锁频锁相、锁相环电路、高速数据通信等，而且在环路阻尼系数也就是环路稳定性系数方面，实现了环路稳定性系数与负载电阻的电阻值之间是解耦的，这样有助于应对因为工艺制备过程中的偏差、器件老化、寄生效应等造成环路参数变化，而且实现了环路稳定性系数与参考时钟信号的频率之间是解耦的，也实现了环路稳定性系数与分频比之间是解耦的，这样有助于应对因为如通信协议、频点、外部条件的变化而造成参考时钟信号的频率变化，从而提升了系统稳定性。
在本申请的第一方面的一种可能的实现方式中，所述第一运算放大器的第一输入端是所述第一运算放大器的正相输入端，所述第一运算放大器的第二输入端是所述第一运算放大器的负相输入端，所述第一运算放大器工作在深度负反馈状态。
在本申请的第一方面的一种可能的实现方式中，所述偏置生成电路包括第二运算放大器和开关电容回路，所述第二电压控制信号被耦接到所述第二运算放大器的负相输入端，所述跨导放大器的输入电容连接所述第二运算放大器的负相输入端，所述开关电容回路包括第一开关、第二开关和第一电容，所述第一开关的第一端与所述第一电容连接并且所述第一开关的第二端与所述第一电容共接地，所述第一开关的第一端与所述第二开关的第一端连接并且所述第二开关的第二端被耦接到所述第二运算放大器的正相输入端，用于控制所述第一开关的第一开关控制信号的频率和用于控制所述第二开关的第二开关控制信号的频率均是所述参考时钟信号的频率，并且，所述第一开关控制信号与所述第二开关控制信号相位相反。
在本申请的第一方面的一种可能的实现方式中，所述偏置生成电路的相对于所述跨导放大器的所述第一运算放大器的所述第二输入端的等效电阻是基于所述偏置生成电路的可调分频比确定。
在本申请的第一方面的一种可能的实现方式中，锁相环电路包括所述第一反馈回路和所述第二反馈回路，所述跨导放大器的输入电容是所述锁相环电路的环路参数。
在本申请的第一方面的一种可能的实现方式中，所述第一电容的电容值的随温度变化趋势与所述跨导放大器的输入电容的电容值的随温度变化趋势相同。
在本申请的第一方面的一种可能的实现方式中，所述锁相环电路的积分增益函数与所述第一电容的电容值成正比并且与所述跨导放大器的输入电容的电容值成反比。
在本申请的第一方面的一种可能的实现方式中，所述积分增益函数与所述第一反馈回路的所述跨导放大器的负载电阻解耦。
在本申请的第一方面的一种可能的实现方式中，所述锁相环电路的比例增益函数与所述参考时钟信号的频率成正比，所述积分增益函数与所述参考时钟信号的频率的二次方成正比，所述锁相环电路的稳定性系数与所述参考时钟信号的频率解耦，并且，所述稳定性系数还与所述第一反馈回路的所述跨导放大器的负载电阻解耦。
在本申请的第一方面的一种可能的实现方式中，所述第一反馈回路还包括鉴相器，所述跨导放大器的后级电路包括环形振荡器，所述时钟信号生成方法还包括：通过所述鉴相器，基于所述参考时钟信号与所述第一时钟信号，生成所述相位差，通过所述环形振荡器，基于所述第一电流控制信号，生成所述第二时钟信号，其中，所述第二时钟信号的最大频率相对于最小频率的比值基于所述第一电压控制信号的变化范围确定。
在本申请的第一方面的一种可能的实现方式中，所述时钟信号生成方法应用于频率跟踪，锁相环或者高速数字通信。
第二方面，本申请实施例还提供了一种时钟信号生成装置。所述时钟信号生成装置包括：第一反馈回路，所述第一反馈回路用于：基于参考时钟信号与第一时钟信号之间的相位差，生成第二时钟信号，其中，所述第一时钟信号与所述第二时钟信号相同或者是对所述第二时钟信号分频得到，所述第一反馈回路包括第一电荷泵和跨导放大器，所述第一电荷泵用于基于所述相位差输出第一电压控制信号，所述跨导放大器包括第一运算放大器，所述第一运算放大器的输出用于调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小，所述第一电流控制信号用于生成所述第二时钟信号，所述第一电压控制信号被耦接到所述第一运算放大器的第一输入端，并且，所述负载电阻的压降等于所述第一电压控制信号；第二反馈回路，所述第二反馈回路用于：基于所述参考时钟信号的频率和所述第一运算放大器的不同于所述第一输入端的第二输入端的电压值，生成第二电压控制信号，其中，所述第二电压控制信号被耦接到所述第一运算放大器的所述第二输入端，所述第二反馈回路包括第二电荷泵和偏置生成电路，所述第二电荷泵用于基于所述偏置生成电路的输出来生成所述第二电压控制信号，所述偏置生成电路的输出是基于所述参考时钟信号的频率和所述第二输入端的电压值。
通过本申请的第二方面，不仅实现了跟踪参考时钟信号的频率和相位的变化，可以用于锁频锁相、锁相环电路、高速数据通信等，而且在环路阻尼系数也就是环路稳定性系数方面，实现了环路稳定性系数与负载电阻的电阻值之间是解耦的，这样有助于应对因为工艺制备过程中的偏差、器件老化、寄生效应等造成环路参数变化，而且实现了环路稳定性系数与参考时钟信号的频率之间是解耦的，也实现了环路稳定性系数与分频比之间是解耦的，这样有助于应对因为如通信协议、频点、外部条件的变化而造成参考时钟信号的频率变化，从而提升了系统稳定性。
在本申请的第二方面的一种可能的实现方式中，所述第一运算放大器的第一输入端是所述第一运算放大器的正相输入端，所述第一运算放大器的第二输入端是所述第一运算放大器的负相输入端，所述第一运算放大器工作在深度负反馈状态。
在本申请的第二方面的一种可能的实现方式中，所述偏置生成电路包括第二运算放大器和开关电容回路，所述第二电压控制信号被耦接到所述第二运算放大器的负相输入端，所述跨导放大器的输入电容连接所述第二运算放大器的负相输入端，所述开关电容回路包括第一开关、第二开关和第一电容，所述第一开关的第一端与所述第一电容连接并且所述第一开关的第二端与所述第一电容共接地，所述第一开关的第一端与所述第二开关的第一端连接并且所述第二开关的第二端被耦接到所述第二运算放大器的正相输入端，用于控制所述第一开关的第一开关控制信号的频率和用于控制所述第二开关的第二开关控制信号的频率均是所述参考时钟信号的频率，并且，所述第一开关控制信号与所述第二开关控制信号相位相反。
在本申请的第二方面的一种可能的实现方式中，锁相环电路包括所述第一反馈回路和所述第二反馈回路，所述跨导放大器的输入电容是所述锁相环电路的环路参数，所述第一电容的电容值的随温度变化趋势与所述跨导放大器的输入电容的电容值的随温度变化趋势相同，所述锁相环电路的积分增益函数与所述第一电容的电容值成正比并且与所述跨导放大器的输入电容的电容值成反比，所述积分增益函数与所述第一反馈回路的所述跨导放大器的负载电阻解耦，所述锁相环电路的比例增益函数与所述参考时钟信号的频率成正比，所述积分增益函数与所述参考时钟信号的频率的二次方成正比，所述锁相环电路的稳定性系数与所述参考时钟信号的频率解耦，并且，所述稳定性系数还与所述第一反馈回路的所述跨导放大器的负载电阻解耦。
附图说明
为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种时钟信号生成方法的流程示意图；
图2为本申请实施例提供的一种时钟信号生成装置的示意图；
图3为本申请实施例提供的图2所示的时钟信号生成装置的偏置生成电路的示意图。
具体实施方式
下面将结合附图对本申请实施例作进一步地详细描述。
应当理解的是，在本申请的描述中，“至少一个”指一个或一个以上，“多个”指两个或两个以上。另外，“第一”、“第二”等词汇，除非另有说明，否则仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
图1为本申请实施例提供的一种时钟信号生成方法的流程示意图。如图1所示，时钟信号生成方法包括以下步骤。
步骤S110：通过第一反馈回路，基于参考时钟信号与第一时钟信号之间的相位差，生成第二时钟信号，其中，所述第一时钟信号与所述第二时钟信号相同或者是对所述第二时钟信号分频得到，所述第一反馈回路包括第一电荷泵和跨导放大器，所述第一电荷泵用于基于所述相位差输出第一电压控制信号，所述跨导放大器包括第一运算放大器，所述第一运算放大器的输出用于调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小，所述第一电流控制信号用于生成所述第二时钟信号，所述第一电压控制信号被耦接到所述第一运算放大器的第一输入端，并且，所述负载电阻的压降等于所述第一电压控制信号。
步骤S120：通过第二反馈回路，基于所述参考时钟信号的频率和所述第一运算放大器的不同于所述第一输入端的第二输入端的电压值，生成第二电压控制信号，其中，所述第二电压控制信号被耦接到所述第一运算放大器的所述第二输入端，所述第二反馈回路包括第二电荷泵和偏置生成电路，所述第二电荷泵用于基于所述偏置生成电路的输出来生成所述第二电压控制信号，所述偏置生成电路的输出是基于所述参考时钟信号的频率和所述第二输入端的电压值。
图1所示的时钟信号生成方法，通过第一反馈回路，基于参考时钟信号与第一时钟信号之间的相位差，生成第二时钟信号。其中，所述第一时钟信号与所述第二时钟信号相同或者是对所述第二时钟信号分频得到。这样通过第一反馈回路，实现了跟踪参考时钟信号的频率和相位的变化，可以实现锁频锁相。并且，所述第一反馈回路包括第一电荷泵和跨导放大器，所述第一电荷泵用于基于所述相位差输出第一电压控制信号，所述跨导放大器包括第一运算放大器，所述第一运算放大器的输出用于调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小，所述第一电流控制信号用于生成所述第二时钟信号，这样有助于提升环路增益和放大信号。应当理解的是，跨导放大器可以包括任意合适的具有放大作用或者增益效果的电路结构，这样可以对从所述第一电荷泵输出的第一电压控制信号到所述跨导放大器所输出的第一电流控制信号的转换过程提供信号放大和信号增益。在一些实施例中，跨导放大器可以包括两个开关晶体管如第一开关晶体管和第二开光晶体管，第一运算放大器的输出作为两个开关晶体管的控制电压；负载电阻一端接地另一端接第一开关晶体管的负载侧，这样第一开关晶体管的输出电流是流经所述跨导放大器的负载电阻的电流，第二开关晶体管的输出电流作为跨导放大器所输出的第一电流控制信号；当第一运算放大器在虚短状态下，第一开关晶体管的输出电流也即流经所述跨导放大器的负载电阻的电流与第二开关晶体管的输出电流之间满足特定数学关系，也即，第二开关晶体管的沟道宽长比相对于第一开关晶体管的沟道宽长比的比值作为放大比例，第一开关晶体管的输出电流按照该放大比例被放大后（成比例地放大）等于第二开关晶体管的输出电流；如此，基于预先设计的放大比例（也即第二开关晶体管的沟道宽长比相对于第一开关晶体管的沟道宽长比的比值），通过改变第一运算放大器的输出，可以影响第一开关晶体管和第二开光晶体管的控制电压，从而调节第一开关晶体管的输出电流（第一开关晶体管的输出电流是流经所述跨导放大器的负载电阻的电流），并且进而调节与第一开关晶体管的输出电流之间满足特定数学关系的第二开关晶体管的输出电流（第二开关晶体管的输出电流作为跨导放大器所输出的第一电流控制信号），这样实现了利用所述第一运算放大器的输出来调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小。换句话说，利用上述的第一开关晶体管和第二开关晶体管还有第一运算放大器，实现了所述第一运算放大器的输出用于调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小。应当理解的是，跨导放大器可以包括其他的具体电路结构，上述的跨导放大器的具有第一开关晶体管和第二开关晶体管的电路结构仅为示例性，只要这些电路结构使得可以利用所述第一运算放大器的输出来调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小。另外，所述第一电流控制信号用于生成所述第二时钟信号，所述第一电压控制信号被耦接到所述第一运算放大器的第一输入端，并且，所述负载电阻的压降等于所述第一电压控制信号。如此，基于参考时钟信号与第一时钟信号之间的相位差输出第一电压控制信号，所述第一电压控制信号被耦接到所述第一运算放大器的第一输入端，所述第一运算放大器的输出用于调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小，所述第一电流控制信号用于生成所述第二时钟信号，这样通过第一反馈回路实现了跟踪参考时钟信号的频率和相位的变化，可以实现锁频锁相。并且，所述负载电阻的压降等于所述第一电压控制信号，这样当第一运算放大器处于深度负反馈的状态下时，所述负载电阻的压降也即被耦接到所述第一运算放大器的第一输入端的所述第一电压控制信号等于所述第一运算放大器的另一输入端上的电压。这样可以结合第二反馈回路来提供在环路稳定性方面的改进效果。在一些实施例中，负载电阻一端接地而另一端可以连接所述第一运算放大器的第一输入端，例如上述的跨导放大器的具有第一开关晶体管和第二开关晶体管的电路结构中，负载电阻一端接地另一端接第一开关晶体管的负载侧以及第一运算放大器的第一输入端。一般情况下，负载电阻的一端接地。在一些实施例中，负载电阻的一端不直接接地，而是可以接入额外的电路，只要能满足上述的基本运行原理。
继续参阅图1，通过第二反馈回路，基于所述参考时钟信号的频率和所述第一运算放大器的不同于所述第一输入端的第二输入端的电压值，生成第二电压控制信号。上面提到，当第一运算放大器处于深度负反馈的状态下时，所述负载电阻的压降也即被耦接到所述第一运算放大器的第一输入端的所述第一电压控制信号等于所述第一运算放大器的另一输入端上的电压，这里所述第一运算放大器的另一输入端指的是所述第一运算放大器的不同于所述第一输入端的第二输入端。因此，当第一运算放大器处于深度负反馈的状态下时，所述负载电阻的压降，也就是被耦接到所述第一运算放大器的第一输入端的所述第一电压控制信号等于所述第一运算放大器的第二输入端上的电压值。其中，所述第二电压控制信号被耦接到所述第一运算放大器的所述第二输入端，所述第二反馈回路包括第二电荷泵和偏置生成电路，所述第二电荷泵用于基于所述偏置生成电路的输出来生成所述第二电压控制信号，所述偏置生成电路的输出是基于所述参考时钟信号的频率和所述第二输入端的电压值。如此，通过第一运算放大器的第一输入端和第二输入端，利用第一运算放大器在深度负反馈状态下的特性如运放的虚短作用，建立起第一电荷泵输出的第一电压控制信号（第一电荷泵基于参考时钟信号与第一时钟信号之间的相位差输出第一电压控制信号）与第二电荷泵输出的第二电压控制信号（第二电荷泵基于偏置生成电路的输出来生成第二电压控制信号）之间的关联性。进一步地，偏置生成电路的输出是基于参考时钟信号的频率和第二输入端的电压值，这样就使得第二反馈回路的输入和输出均关联了所述第一运算放大器的所述第二输入端上的电压值还有被耦接到所述第一运算放大器的所述第二输入端的所述第二电压控制信号，从而对整体的环路稳定性分析过程带来改进，有利于实现环路稳定性系数与参考时钟信号的频率之间的解耦，下面结合图2进一步详细说明。
图2为本申请实施例提供的一种时钟信号生成装置的示意图。如图2所示，所述时钟信号生成装置包括第一反馈回路202和第二反馈回路204。所述第一反馈回路202用于：基于参考时钟信号210与第一时钟信号212之间的相位差，生成第二时钟信号214。其中，所述第一时钟信号212与所述第二时钟信号214相同或者是对所述第二时钟信号214分频得到。图2中示例性的示出了，第一时钟信号212是通过分频器290对所述第二时钟信号214分频得到，应当理解的是，该分频器290是可选的。在一些实施例中，时钟信号生成装置包括分频器290，且所述第一时钟信号212是对所述第二时钟信号214分频得到。在另一些实施例中，时钟信号生成装置不具有分频器290或者无效化分频器290（例如旁路化），所述第一时钟信号212与所述第二时钟信号214相同。所述第一反馈回路202包括第一电荷泵220和跨导放大器222。所述第一电荷泵220用于基于所述相位差输出第一电压控制信号216，所述跨导放大器222包括第一运算放大器230。所述第一运算放大器230的输出用于调节流经所述跨导放大器222的负载电阻232的电流大小从而调节所述跨导放大器222所输出的第一电流控制信号218的大小，所述第一电流控制信号218用于生成所述第二时钟信号214，所述第一电压控制信号216被耦接到所述第一运算放大器230的第一输入端240，并且，所述负载电阻232的压降等于所述第一电压控制信号216。所述第二反馈回路204用于：基于所述参考时钟信号210的频率和所述第一运算放大器230的不同于所述第一输入端240的第二输入端242的电压值，生成第二电压控制信号219。其中，所述第二电压控制信号219被耦接到所述第一运算放大器230的所述第二输入端242，所述第二反馈回路204包括第二电荷泵250和偏置生成电路252，所述第二电荷泵250用于基于所述偏置生成电路252的输出253来生成所述第二电压控制信号219，所述偏置生成电路252的输出是基于所述参考时钟信号210的频率和所述第二输入端242的电压值。
继续参阅图2，所述第一反馈回路202还包括鉴相器260。所述跨导放大器222的后级电路包括环形振荡器262。通过所述鉴相器260，基于所述参考时钟信号210与所述第一时钟信号212，生成所述相位差。通过所述环形振荡器262，基于所述第一电流控制信号218，生成所述第二时钟信号214。其中，所述第二时钟信号214的最大频率相对于最小频率的比值基于所述第一电压控制信号216的变化范围确定。环形振荡器262输出的第二时钟信号214的频率与环形振荡器262所接收的电流强度也即第一电流控制信号218的电流强度成正比。因此，环形振荡器262输出的所述第二时钟信号214的最大频率相对于最小频率的比值是基于第一电流控制信号218的电流强度的变化范围确定。上面提到，所述负载电阻232的压降等于所述第一电压控制信号216，所述第一运算放大器230的输出用于调节流经所述跨导放大器222的负载电阻232的电流大小从而调节所述跨导放大器222所输出的第一电流控制信号218的大小。因此，所述第二时钟信号214的最大频率相对于最小频率的比值基于所述第一电压控制信号216的变化范围确定。这样，通过第一反馈回路202和环形振荡器262，可以提供具有更大的振荡频率范围的第二时钟信号214，这样有利于满足锁相环电路的各种振荡频率要求，有利于满足不同频点、不同协议、不同需求等。
图2所示的时钟信号生成装置，第一反馈回路202，基于参考时钟信号210与第一时钟信号212之间的相位差，生成第二时钟信号214。第一反馈回路202包括第一电荷泵220和跨导放大器222。第一电荷泵220用于基于所述相位差输出第一电压控制信号216。跨导放大器222包括第一运算放大器230。第一运算放大器230的输出用于调节流经跨导放大器222的负载电阻232的电流大小从而调节跨导放大器222所输出的第一电流控制信号218的大小。第一电流控制信号218用于生成第二时钟信号214，这样有助于提升环路增益和放大信号。跨导放大器222可以包括任意合适的具有放大作用或者增益效果的电路结构，这样可以对从第一电荷泵220输出的第一电压控制信号216到跨导放大器222所输出的第一电流控制信号218的转换过程提供信号放大和信号增益。在一些实施例中，跨导放大器222可以包括两个开关晶体管如第一开关晶体管和第二开光晶体管（未示出），第一运算放大器230的输出作为两个开关晶体管的控制电压；负载电阻232一端接地另一端接第一开关晶体管的负载侧，这样第一开关晶体管的输出电流是流经跨导放大器222的负载电阻232的电流，第二开关晶体管的输出电流作为跨导放大器222所输出的第一电流控制信号218；当第一运算放大器230在虚短状态下，第一开关晶体管的输出电流也即流经跨导放大器222的负载电阻232的电流与第二开关晶体管的输出电流之间满足特定数学关系，也即，第二开关晶体管的沟道宽长比相对于第一开关晶体管的沟道宽长比的比值作为放大比例，第一开关晶体管的输出电流按照该放大比例被放大后（成比例地放大）等于第二开关晶体管的输出电流；如此，基于预先设计的放大比例（也即第二开关晶体管的沟道宽长比相对于第一开关晶体管的沟道宽长比的比值），通过改变第一运算放大器230的输出，可以影响第一开关晶体管和第二开光晶体管的控制电压，从而调节第一开关晶体管的输出电流（第一开关晶体管的输出电流是流经跨导放大器222的负载电阻232的电流），并且进而调节与第一开关晶体管的输出电流之间满足特定数学关系的第二开关晶体管的输出电流（第二开关晶体管的输出电流作为跨导放大器222所输出的第一电流控制信号218），这样实现了利用所述第一运算放大器230的输出来调节流经跨导放大器222的负载电阻232的电流大小从而调节跨导放大器222所输出的第一电流控制信号218的大小。如此，实现了所述第一运算放大器230的输出用于调节流经所述跨导放大器222的负载电阻232的电流大小从而调节所述跨导放大器222所输出的第一电流控制信号218的大小。应当理解的是，跨导放大器222可以包括其他的具体电路结构，只要这些电路结构使得可以利用所述第一运算放大器230的输出来调节流经所述跨导放大器222的负载电阻232的电流大小从而调节所述跨导放大器222所输出的第一电流控制信号218的大小。所述第一电流控制信号218用于生成所述第二时钟信号214，所述第一电压控制信号216被耦接到所述第一运算放大器230的第一输入端240，并且，所述负载电阻232的压降等于所述第一电压控制信号216。如此，基于参考时钟信号210与第一时钟信号212之间的相位差输出第一电压控制信号216，所述第一电压控制信号216被耦接到所述第一运算放大器230的第一输入端240，所述第一运算放大器230的输出用于调节流经所述跨导放大器222的负载电阻232的电流大小从而调节所述跨导放大器222所输出的第一电流控制信号218的大小，所述第一电流控制信号218用于生成所述第二时钟信号214，这样通过第一反馈回路202实现了跟踪参考时钟信号210的频率和相位的变化，可以实现锁频锁相。并且，所述负载电阻232的压降等于所述第一电压控制信号216，这样当第一运算放大器230处于深度负反馈的状态下时，所述负载电阻232的压降也即被耦接到所述第一运算放大器230的第一输入端240的所述第一电压控制信号216等于所述第一运算放大器230的第二输入端242上的电压。这样可以结合第二反馈回路204来提供在环路稳定性方面的改进效果。
继续参阅图2，第二反馈回路204基于所述参考时钟信号210的频率和所述第一运算放大器230的不同于所述第一输入端240的第二输入端242的电压值，生成第二电压控制信号219。当第一运算放大器230处于深度负反馈的状态下时，所述负载电阻232的压降也即被耦接到所述第一运算放大器230的第一输入端240的所述第一电压控制信号216等于所述第一运算放大器230的第二输入端242上的电压。其中，所述第二电压控制信号219被耦接到所述第一运算放大器230的所述第二输入端242，所述第二反馈回路204包括第二电荷泵250和偏置生成电路252，所述第二电荷泵250用于基于所述偏置生成电路252的输出来生成所述第二电压控制信号219，所述偏置生成电路252的输出是基于所述参考时钟信号210的频率和所述第二输入端242的电压值。如此，通过第一运算放大器230的第一输入端240和第二输入端242，利用第一运算放大器230在深度负反馈状态下的特性如运放的虚短作用，建立起第一电荷泵220输出的第一电压控制信号216（第一电荷泵220基于参考时钟信号210与第一时钟信号212之间的相位差输出第一电压控制信号216）与第二电荷泵250输出的第二电压控制信号219（第二电荷泵250基于偏置生成电路252的输出来生成第二电压控制信号219）之间的关联性。进一步地，偏置生成电路252的输出是基于参考时钟信号210的频率和第二输入端242的电压值，这样就使得第二反馈回路204的输入和输出均关联了所述第一运算放大器230的所述第二输入端242上的电压值还有被耦接到所述第一运算放大器230的所述第二输入端242的所述第二电压控制信号219，从而对整体的环路稳定性分析过程带来改进，有利于实现环路稳定性系数与参考时钟信号的频率之间的解耦，这一点下面详细说明。
继续参阅图2，环路稳定性分析涉及到四个函数，分别是比例增益函数，积分增益函数，开环传递函数还有闭环传递函数。这些函数的具体计算式需要结合具体环路电路结构、环路参数，还要考虑信号传输过程和信号反馈机制。其中，比例增益函数和积分增益函数分别用于量化环路的不同环节上对输入信号的放大作用，比例增益函数体现了环路对输入信号在比例放大环节上的增益，积分增益函数代表了环路对输入信号在积分环节上的增益。开环传递函数代表了锁相环作为开环系统的输出与输入之比相对于频率的函数关系，闭环传递函数代表了锁相环作为闭环系统的输出与输入之比相对于频率的函数关系。闭环传递函数可以基于开环传递函数和环路结构推导得到。图2所示的时钟信号生成装置中，第一反馈回路202作为主环路，在计算比例增益函数时主要考虑第一电荷泵220的影响，可以推导得到，比例增益函数与参考时钟信号210的频率成正比。假设只考虑第一反馈回路202的影响而不考虑第二反馈回路204的影响，例如假设将第二反馈回路204移除掉或者无效化，则积分增益函数的计算时也只考虑第一反馈回路202的影响，这样可以推导得到，积分增益函数与参考时钟信号210的频率成正比并且与负载电阻232的电阻值成反比也与所述跨导放大器222的输入电容的电容值成反比。所述跨导放大器222的输入电容是从跨导放大器222的第一运算放大器230的第二输入端242看过去的等效电容，负载电阻232的电阻值还有跨导放大器222的输入电容的电容值都会受到工艺制备过程中的偏差的影响，例如工艺角条件、工作温度条件、工作电压条件等可能导致出厂后的产品的设计值偏离了设计值。基于比例增益函数和积分增益函数可以计算开环传递函数和闭环传递函数。环路稳定性系数也是基于比例增益函数和积分增益函数计算得到。假设用KP代表比例增益函数，用KI代表积分增益函数，环路稳定性系数的计算是用KP作为被除数，KI的平方根与2的乘积作为除数。因此，环路稳定性系数与比例增益函数成正比，与积分增益函数的平方根成反比，而比例增益函数与参考时钟信号210的频率成正比，积分增益函数与参考时钟信号210的频率成正比。因此，假设只考虑第一反馈回路202的影响而不考虑第二反馈回路204的影响，环路稳定性系数与参考时钟信号210的频率的平方根成正比，这意味着环路稳定性系数与参考时钟信号210的频率之间是不解耦的。换句话说，假设不考虑第二反馈回路204的影响，当参考时钟信号210的频率发生变化时，例如通信协议、频点、外部条件的变化，会影响环路稳定性。另外，因为积分增益函数与负载电阻232的电阻值成反比也与所述跨导放大器222的输入电容的电容值成反比，因此，环路稳定性系数对环路参数的变化敏感，当因为工艺制备过程中的偏差、器件老化、寄生效应等造成环路参数变化时，也会影响环路稳定性。
继续参阅图2，上面提到，假设只考虑第一反馈回路202的影响而不考虑第二反馈回路204的影响，通过对比例增益函数，积分增益函数，开环传递函数还有闭环传递函数的计算推导，可以得知，环路稳定性系数与参考时钟信号的频率的平方根成正比，环路稳定性系数与参考时钟信号的频率之间是不解耦的，并且，环路稳定性系数对环路参数（负载电阻232的电阻值和跨导放大器222的输入电容的电容值）的变化敏感。下面结合图1和图2详细说明，在考虑第一反馈回路202和第二反馈回路204各自的影响的前提下，对比例增益函数，积分增益函数还有环路稳定性系数的计算推导，相比于只考虑第一反馈回路202的影响而不考虑第二反馈回路204的影响的情况，体现了环路稳定性方面的改进效果。
第二反馈回路204的输入和输出均关联了所述第一运算放大器230的所述第二输入端242上的电压值还有被耦接到所述第一运算放大器230的所述第二输入端242的所述第二电压控制信号219，从而对整体的环路稳定性分析过程带来改进。利用第二反馈回路204，将参考时钟信号210的频率和第二输入端242上的电压值引入到了环路稳定性分析过程。通过使得负载电阻232的压降等于所述第一电压控制信号216也就是第一电荷泵220的输出，这样可以利用第一运算放大器230在深度负反馈状态下第一输入端240上的电压与第二输入端242上的电压一致这一特性。如此，积分增益函数的计算时不仅考虑第一反馈回路202的影响也考虑第二反馈回路204的影响，而且，计算流经负载电阻232的电流时，受到第二输入端242的电压值是第一输入端240的电压值也是所述第一电压控制信号216这一设计约束，因此可以抵消负载电阻232的电阻值对积分增益函数的影响，也就是说，在考虑第一反馈回路202和第二反馈回路204各自的影响的前提下，积分增益函数与负载电阻232的电阻值之间是解耦的，另一方面，积分增益函数与所述跨导放大器222的输入电容的电容值成反比。进一步地，将参考时钟信号210的频率和第二输入端242上的电压值引入到了环路稳定性分析过程，所述偏置生成电路252的输出是基于所述参考时钟信号210的频率和所述第二输入端242的电压值，所述第二电荷泵250用于基于所述偏置生成电路252的输出来生成所述第二电压控制信号219。如此，第一反馈回路202作为主环路，在计算比例增益函数时主要考虑第一电荷泵220的影响，可以推导得到，比例增益函数与参考时钟信号210的频率成正比。在积分增益函数的计算时不仅考虑第一反馈回路202的影响也考虑第二反馈回路204的影响，并且将参考时钟信号210的频率通过偏置生成电路252也添加到了积分增益函数的计算式中，从而使得积分增益函数与参考时钟信号210的频率的二次方成正比。环路稳定性系数是基于比例增益函数和积分增益函数计算得到。假设用KP代表比例增益函数，用KI代表积分增益函数，环路稳定性系数的计算是用KP作为被除数，KI的平方根与2的乘积作为除数。因此，环路稳定性系数与比例增益函数成正比，与积分增益函数的平方根成反比。上面提到，假设只考虑第一反馈回路202的影响而不考虑第二反馈回路204的影响，比例增益函数与参考时钟信号210的频率成正比，积分增益函数与参考时钟信号210的频率成正比，因此，环路稳定性系数与参考时钟信号210的频率的平方根成正比；相对的，假设不仅考虑第一反馈回路202的影响也考虑第二反馈回路204的影响，例如图2所示的时钟信号生成装置，比例增益函数与参考时钟信号210的频率成正比，积分增益函数与参考时钟信号210的频率的二次方成正比，因此，利用环路稳定性系数与比例增益函数成正比和与积分增益函数的平方根成反比这一数学关系，可以对参考时钟信号210的频率的二次方取平方根，从而使得在环路稳定性系数的计算式中的比例增益函数与积分增益函数各自的因参考时钟信号210的频率而造成的影响互相抵消，进而使得环路稳定性系数与参考时钟信号210的频率之间是解耦的。另外，在上述的环路稳定性分析的基础上，可以从环路稳定性系数的计算式推导出，环路稳定性系数与分频比之间也是解耦的。
总之，图1所示的时钟信号生成方法和图2所示的时钟信号生成装置，采用包括了第一反馈回路202和第二反馈回路204的环路电路结构，利用第一反馈回路202的第一电荷泵220输出第一电压控制信号216到第一运算放大器230的第一输入端240，利用第二反馈回路204的第二电荷泵250输出第二电压控制信号219到第二输入端242，从而利用第一电压控制信号216的生成机制（所述第一电荷泵220用于基于参考时钟信号210与第一时钟信号212之间的相位差输出第一电压控制信号216）和第二电压控制信号219的生成机制（所述偏置生成电路252的输出是基于所述参考时钟信号210的频率和所述第二输入端242的电压值，所述第二电荷泵250用于基于所述偏置生成电路252的输出来生成所述第二电压控制信号219），以及利用第一运算放大器230的工作特性（第一运算放大器230在深度负反馈状态下的虚短作用还有第一运算放大器230的输出用于调节流经所述跨导放大器222的负载电阻232的电流大小从而调节所述跨导放大器222所输出的第一电流控制信号218的大小）。如此，通过第二反馈回路204，将参考时钟信号210的频率和第二输入端242上的电压值引入到了环路稳定性分析过程，通过使得负载电阻232的压降等于所述第一电压控制信号216也就是第一电荷泵220的输出，这样可以利用第一运算放大器230在深度负反馈状态下第一输入端240上的电压与第二输入端242上的电压一致这一特性。这样构建了用于环路稳定性分析的环路电路结构、环路参数以及信号传输机制和信号反馈机制，进而使得：积分增益函数的计算时不仅考虑第一反馈回路202的影响也考虑第二反馈回路204的影响，而且，计算流经负载电阻232的电流时，受到第二输入端242的电压值是第一输入端240的电压值也是所述第一电压控制信号216这一设计约束，因此可以抵消负载电阻232的电阻值对积分增益函数的影响，也就是说，在考虑第一反馈回路202和第二反馈回路204各自的影响的前提下，积分增益函数与负载电阻232的电阻值之间是解耦的，这意味着环路稳定性系数与负载电阻232的电阻值之间是解耦的；比例增益函数与参考时钟信号210的频率成正比，积分增益函数与参考时钟信号210的频率的二次方成正比，利用环路稳定性系数与比例增益函数成正比和与积分增益函数的平方根成反比这一数学关系，可以对参考时钟信号210的频率的二次方取平方根，从而使得在环路稳定性系数的计算式中的比例增益函数与积分增益函数各自的因参考时钟信号210的频率而造成的影响互相抵消，进而使得环路稳定性系数与参考时钟信号210的频率之间是解耦的。
因此，图1所示的时钟信号生成方法和图2所示的时钟信号生成装置，不仅实现了跟踪参考时钟信号的频率和相位的变化，可以用于锁频锁相、锁相环电路、高速数据通信等，而且在环路阻尼系数也就是环路稳定性系数方面，实现了环路稳定性系数与负载电阻的电阻值之间是解耦的，这样有助于应对因为工艺制备过程中的偏差、器件老化、寄生效应等造成环路参数变化，而且实现了环路稳定性系数与参考时钟信号的频率之间是解耦的，也实现了环路稳定性系数与分频比之间是解耦的，这样有助于应对因为如通信协议、频点、外部条件的变化而造成参考时钟信号的频率变化，从而提升了系统稳定性。
在一种可能的实施方式中，所述第一运算放大器230的第一输入端240是所述第一运算放大器230的正相输入端，所述第一运算放大器230的第二输入端242是所述第一运算放大器230的负相输入端，所述第一运算放大器230工作在深度负反馈状态。如此，通过第一电荷泵220输出第一电压控制信号216到所述第一运算放大器230的第一输入端240也即第一运算放大器230的正相输入端，以及通过第二电荷泵250输出第二电压控制信号219到所述第一运算放大器230的第二输入端242也即第一运算放大器230的负相输入端，这样在确保第一反馈回路202的锁频锁相功能可以正常进行同时，还引入了第二反馈回路204从而可以实现环路稳定性系数与参考时钟信号210的频率之间解耦。
图3为本申请实施例提供的图2所示的时钟信号生成装置的偏置生成电路的示意图。所述偏置生成电路252包括第二运算放大器270和开关电容回路272，所述第二电压控制信号219被耦接到所述第二运算放大器270的负相输入端273，所述跨导放大器的输入电容（未示出）连接所述第二运算放大器270的负相输入端273，所述开关电容回路272包括第一开关280、第二开关282和第一电容284，所述第一开关280的第一端与所述第一电容284连接并且所述第一开关280的第二端与所述第一电容284共接地，所述第一开关280的第一端与所述第二开关282的第一端连接并且所述第二开关282的第二端被耦接到所述第二运算放大器270的正相输入端274，用于控制所述第一开关280的第一开关控制信号的频率和用于控制所述第二开关282的第二开关控制信号的频率均是所述参考时钟信号210的频率，并且，所述第一开关控制信号与所述第二开关控制信号相位相反。第二运算放大器270的输出经过输出放大模块286得到所述偏置生成电路252的输出253。
参阅图2和图3，所述跨导放大器222的输入电容是从跨导放大器222的第一运算放大器230的第二输入端242看过去的等效电容，负载电阻232的电阻值还有跨导放大器222的输入电容的电容值都会受到工艺制备过程中的偏差的影响，例如工艺角条件、工作温度条件、工作电压条件等可能导致出厂后的产品的设计值偏离了设计值。上面提到，在考虑第一反馈回路202和第二反馈回路204各自的影响的前提下，计算流经负载电阻232的电流时，受到第二输入端242的电压值是第一输入端240的电压值也是所述第一电压控制信号216这一设计约束，因此可以抵消负载电阻232的电阻值对积分增益函数的影响，因此，积分增益函数与负载电阻232的电阻值之间是解耦的。在考虑第一反馈回路202和第二反馈回路204各自的影响的前提下，积分增益函数与所述跨导放大器222的输入电容的电容值成反比。通过开关电容回路272的第一电容284，将第一电容284的电容值引入到了环路稳定性分析过程，并且，利用第一开关280、第二开关282和第一电容284之间的连接关系，以及通过用于控制所述第一开关280的第一开关控制信号的频率和用于控制所述第二开关282的第二开关控制信号，如此，积分增益函数与第一电容284的电容值成正比。这样再结合上述的积分增益函数与所述跨导放大器222的输入电容的电容值成反比，可以利用第一电容284和所述跨导放大器222的输入电容因为外部因素影响的变化趋势是一致的这一特性。具体地，工艺制备过程中的偏差、器件老化、寄生效应等，可能造成环路参数变化，例如使得所述跨导放大器222的输入电容的电容值相比于设计值或者出厂初始值是增加的或者减少的。因为开关电容回路272的第一电容284属于所述偏置生成电路252也就是属于第二反馈回路204，而第二反馈回路204和第一反馈回路202一起构成环路电路结构，因此，当所述跨导放大器222的输入电容的电容值增加时，第一电容284的电容值一般也是增加的，当所述跨导放大器222的输入电容的电容值减少时，第一电容284的电容值一般也是减少的。虽然第一电容284的电容值的增加或者减少的幅度（或者相对比例）可能不同于所述跨导放大器222的输入电容的电容值的增加或者减少的幅度（或者相对比例），但是因为这两者的变化趋势相同也就是两者都增加或者两者都减少，这样在积分增益函数的计算式中，积分增益函数与第一电容284的电容值成正比而与所述跨导放大器222的输入电容的电容值成反比，如此，可以利用第一电容284的电容值的变化趋势与所述跨导放大器222的输入电容的电容值的变化趋势一致这一特性，有效地抵消所述跨导放大器222的输入电容的电容值因为工艺制备过程中的偏差、器件老化、寄生效应等而发生变化所带来的影响，从而有助于提升系统稳定性。
参阅上述图1，图2和图3，在一种可能的实施方式中，所述第一运算放大器的第一输入端是所述第一运算放大器的正相输入端，所述第一运算放大器的第二输入端是所述第一运算放大器的负相输入端，所述第一运算放大器工作在深度负反馈状态。如此，通过第一电荷泵输出第一电压控制信号到所述第一运算放大器的第一输入端也即第一运算放大器的正相输入端，以及通过第二电荷泵输出第二电压控制信号到所述第一运算放大器的第二输入端也即第一运算放大器的负相输入端，这样在确保第一反馈回路的锁频锁相功能可以正常进行同时，还引入了第二反馈回路从而可以实现环路稳定性系数与参考时钟信号的频率之间解耦。
在一种可能的实施方式中，所述偏置生成电路的相对于所述跨导放大器的所述第一运算放大器的所述第二输入端的等效电阻是基于所述偏置生成电路的可调分频比确定。如此，实现了可调分频比，有助于提升灵活适配性。
在一种可能的实施方式中，锁相环电路包括所述第一反馈回路和所述第二反馈回路，所述跨导放大器的输入电容是所述锁相环电路的环路参数。如此，有助于实现系统稳定性与环路参数之间的解耦，提供了对环路参数不敏感的稳定性好的锁相环电路结构。
在一种可能的实施方式中，所述第一电容的电容值的随温度变化趋势与所述跨导放大器的输入电容的电容值的随温度变化趋势相同。在一些实施例中，所述锁相环电路的积分增益函数与所述第一电容的电容值成正比并且与所述跨导放大器的输入电容的电容值成反比。如此，可以利用第一电容的电容值的变化趋势与跨导放大器的输入电容的电容值的变化趋势一致这一特性，有效地抵消跨导放大器的输入电容的电容值因为工艺制备过程中的偏差、器件老化、寄生效应等而发生变化所带来的影响，从而有助于提升系统稳定性。
在一种可能的实施方式中，所述积分增益函数与所述第一反馈回路的所述跨导放大器的负载电阻解耦。在一些实施例中，所述锁相环电路的比例增益函数与所述参考时钟信号的频率成正比，所述积分增益函数与所述参考时钟信号的频率的二次方成正比，所述锁相环电路的稳定性系数与所述参考时钟信号的频率解耦，并且，所述稳定性系数还与所述第一反馈回路的所述跨导放大器的负载电阻解耦。另外，在上述的环路稳定性分析的基础上，可以从环路稳定性系数的计算式推导出，环路稳定性系数与分频比之间也是解耦的。如此，不仅实现了跟踪参考时钟信号的频率和相位的变化，可以用于锁频锁相、锁相环电路、高速数据通信等，而且在环路阻尼系数也就是环路稳定性系数方面，实现了环路稳定性系数与负载电阻的电阻值之间是解耦的，也实现了环路稳定性系数与分频比之间是解耦的，这样有助于应对因为工艺制备过程中的偏差、器件老化、寄生效应等造成环路参数变化，而且实现了环路稳定性系数与参考时钟信号的频率之间是解耦的，这样有助于应对因为如通信协议、频点、外部条件的变化而造成参考时钟信号的频率变化，从而提升了系统稳定性。
在一种可能的实施方式中，所述时钟信号生成方法应用于频率跟踪，锁相环或者高速数字通信。如此，有效地对这些应用场景中可能影响系统稳定性的因素进行了脱敏或者解耦。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。本申请实施例可以全部或部分地通过软件、硬件、固件或其他任意组合来实现。当使用软件实现时，上述实施例可以全部或部分地以计算机程序产品的形式实现。本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质上实施的计算机程序产品的形式。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载或执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以为通用计算机、专用计算机、计算机网络、或者其他可编程装置。计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线（例如同轴电缆、光纤、数字用户线）或无线（例如红外、无线、微波等）方式向另一个网站站点、计算机、服务器或数据中心进行传输。计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集合的服务器、数据中心等数据存储设备。可用介质可以是磁性介质（如软盘、硬盘、磁带）、光介质、或者半导体介质。半导体介质可以是固态硬盘，也可以是随机存取存储器，闪存，只读存储器，可擦可编程只读存储器，电可擦可编程只读存储器，寄存器或任何其他形式的合适存储介质。
本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和/或方框图来描述。可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。本申请实施例方法中的步骤可以根据实际需要进行顺序调整、合并或删减；本申请实施例系统中的模块可以根据实际需要进行划分、合并或删减。如果本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (14)
1.一种时钟信号生成方法，其特征在于，所述时钟信号生成方法包括：
通过第一反馈回路，基于参考时钟信号与第一时钟信号之间的相位差，生成第二时钟信号，其中，所述第一时钟信号与所述第二时钟信号相同或者是对所述第二时钟信号分频得到，所述第一反馈回路包括第一电荷泵和跨导放大器，所述第一电荷泵用于基于所述相位差输出第一电压控制信号，所述跨导放大器包括第一运算放大器，所述第一运算放大器的输出用于调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小，所述第一电流控制信号用于生成所述第二时钟信号，所述第一电压控制信号被耦接到所述第一运算放大器的第一输入端，并且，所述负载电阻的压降等于所述第一电压控制信号；
通过第二反馈回路，基于所述参考时钟信号的频率和所述第一运算放大器的不同于所述第一输入端的第二输入端的电压值，生成第二电压控制信号，其中，所述第二电压控制信号被耦接到所述第一运算放大器的所述第二输入端，所述第二反馈回路包括第二电荷泵和偏置生成电路，所述第二电荷泵用于基于所述偏置生成电路的输出来生成所述第二电压控制信号，所述偏置生成电路的输出是基于所述参考时钟信号的频率和所述第二输入端的电压值，
所述第一反馈回路还包括鉴相器，所述跨导放大器的后级电路包括环形振荡器，所述时钟信号生成方法还包括：
通过所述鉴相器，基于所述参考时钟信号与所述第一时钟信号，生成所述相位差，
通过所述环形振荡器，基于所述第一电流控制信号，生成所述第二时钟信号，其中，所述第二时钟信号的最大频率相对于最小频率的比值基于所述第一电压控制信号的变化范围确定。
2.根据权利要求1所述的时钟信号生成方法，其特征在于，所述第一运算放大器的第一输入端是所述第一运算放大器的正相输入端，所述第一运算放大器的第二输入端是所述第一运算放大器的负相输入端，所述第一运算放大器工作在深度负反馈状态。
3.根据权利要求2所述的时钟信号生成方法，其特征在于，所述偏置生成电路包括第二运算放大器和开关电容回路，所述第二电压控制信号被耦接到所述第二运算放大器的负相输入端，所述跨导放大器的输入电容连接所述第二运算放大器的负相输入端，所述开关电容回路包括第一开关、第二开关和第一电容，所述第一开关的第一端与所述第一电容连接并且所述第一开关的第二端与所述第一电容共接地，所述第一开关的第一端与所述第二开关的第一端连接并且所述第二开关的第二端被耦接到所述第二运算放大器的正相输入端，用于控制所述第一开关的第一开关控制信号的频率和用于控制所述第二开关的第二开关控制信号的频率均是所述参考时钟信号的频率，并且，所述第一开关控制信号与所述第二开关控制信号相位相反。
4.根据权利要求3所述的时钟信号生成方法，其特征在于，所述偏置生成电路的相对于所述跨导放大器的所述第一运算放大器的所述第二输入端的等效电阻是基于所述偏置生成电路的可调分频比确定。
5.根据权利要求3所述的时钟信号生成方法，其特征在于，锁相环电路包括所述第一反馈回路和所述第二反馈回路，所述跨导放大器的输入电容是所述锁相环电路的环路参数。
6.根据权利要求5所述的时钟信号生成方法，其特征在于，所述第一电容的电容值的随温度变化趋势与所述跨导放大器的输入电容的电容值的随温度变化趋势相同。
7.根据权利要求6所述的时钟信号生成方法，其特征在于，所述锁相环电路的积分增益函数与所述第一电容的电容值成正比并且与所述跨导放大器的输入电容的电容值成反比。
8.根据权利要求7所述的时钟信号生成方法，其特征在于，所述积分增益函数与所述第一反馈回路的所述跨导放大器的负载电阻解耦。
9.根据权利要求8所述的时钟信号生成方法，其特征在于，所述锁相环电路的比例增益函数与所述参考时钟信号的频率成正比，所述积分增益函数与所述参考时钟信号的频率的二次方成正比，所述锁相环电路的稳定性系数与所述参考时钟信号的频率解耦，并且，所述稳定性系数还与所述第一反馈回路的所述跨导放大器的负载电阻解耦。
10.根据权利要求1至9中任一项所述的时钟信号生成方法，其特征在于，所述时钟信号生成方法应用于频率跟踪，锁相环或者高速数字通信。
11.一种时钟信号生成装置，其特征在于，所述时钟信号生成装置包括：
第一反馈回路，所述第一反馈回路用于：基于参考时钟信号与第一时钟信号之间的相位差，生成第二时钟信号，其中，所述第一时钟信号与所述第二时钟信号相同或者是对所述第二时钟信号分频得到，所述第一反馈回路包括第一电荷泵和跨导放大器，所述第一电荷泵用于基于所述相位差输出第一电压控制信号，所述跨导放大器包括第一运算放大器，所述第一运算放大器的输出用于调节流经所述跨导放大器的负载电阻的电流大小从而调节所述跨导放大器所输出的第一电流控制信号的大小，所述第一电流控制信号用于生成所述第二时钟信号，所述第一电压控制信号被耦接到所述第一运算放大器的第一输入端，并且，所述负载电阻的压降等于所述第一电压控制信号；
第二反馈回路，所述第二反馈回路用于：基于所述参考时钟信号的频率和所述第一运算放大器的不同于所述第一输入端的第二输入端的电压值，生成第二电压控制信号，其中，所述第二电压控制信号被耦接到所述第一运算放大器的所述第二输入端，所述第二反馈回路包括第二电荷泵和偏置生成电路，所述第二电荷泵用于基于所述偏置生成电路的输出来生成所述第二电压控制信号，所述偏置生成电路的输出是基于所述参考时钟信号的频率和所述第二输入端的电压值，
所述第一反馈回路还包括鉴相器，所述跨导放大器的后级电路包括环形振荡器，
所述鉴相器用于：基于所述参考时钟信号与所述第一时钟信号，生成所述相位差，
所述环形振荡器用于：基于所述第一电流控制信号，生成所述第二时钟信号，其中，所述第二时钟信号的最大频率相对于最小频率的比值基于所述第一电压控制信号的变化范围确定。
12.根据权利要求11所述的时钟信号生成装置，其特征在于，所述第一运算放大器的第一输入端是所述第一运算放大器的正相输入端，所述第一运算放大器的第二输入端是所述第一运算放大器的负相输入端，所述第一运算放大器工作在深度负反馈状态。
13.根据权利要求12所述的时钟信号生成装置，其特征在于，所述偏置生成电路包括第二运算放大器和开关电容回路，所述第二电压控制信号被耦接到所述第二运算放大器的负相输入端，所述跨导放大器的输入电容连接所述第二运算放大器的负相输入端，所述开关电容回路包括第一开关、第二开关和第一电容，所述第一开关的第一端与所述第一电容连接并且所述第一开关的第二端与所述第一电容共接地，所述第一开关的第一端与所述第二开关的第一端连接并且所述第二开关的第二端被耦接到所述第二运算放大器的正相输入端，用于控制所述第一开关的第一开关控制信号的频率和用于控制所述第二开关的第二开关控制信号的频率均是所述参考时钟信号的频率，并且，所述第一开关控制信号与所述第二开关控制信号相位相反。
14.根据权利要求13所述的时钟信号生成装置，其特征在于，锁相环电路包括所述第一反馈回路和所述第二反馈回路，所述跨导放大器的输入电容是所述锁相环电路的环路参数，所述第一电容的电容值的随温度变化趋势与所述跨导放大器的输入电容的电容值的随温度变化趋势相同，所述锁相环电路的积分增益函数与所述第一电容的电容值成正比并且与所述跨导放大器的输入电容的电容值成反比，所述积分增益函数与所述第一反馈回路的所述跨导放大器的负载电阻解耦，所述锁相环电路的比例增益函数与所述参考时钟信号的频率成正比，所述积分增益函数与所述参考时钟信号的频率的二次方成正比，所述锁相环电路的稳定性系数与所述参考时钟信号的频率解耦，并且，所述稳定性系数还与所述第一反馈回路的所述跨导放大器的负载电阻解耦。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829258A (en) * | 1987-09-03 | 1989-05-09 | Intel Corporation | Stabilized phase locked loop |
| US5614855A (en) * | 1994-02-15 | 1997-03-25 | Rambus, Inc. | Delay-locked loop |
| CN103828240A (zh) * | 2011-07-28 | 2014-05-28 | 英特尔公司 | 用于控制周期信号的特性的电路和方法 |
| CN107210748A (zh) * | 2015-02-10 | 2017-09-26 | 高通股份有限公司 | 自偏置电荷泵 |
| CN107634759A (zh) * | 2017-09-15 | 2018-01-26 | 北京华大九天软件有限公司 | 一种自适应环路带宽的锁相环电路 |
| CN109698697A (zh) * | 2018-12-29 | 2019-04-30 | 西安智多晶微电子有限公司 | 一种应用于fpga芯片的锁相环装置及fpga芯片 |
| CN115733487A (zh) * | 2022-12-07 | 2023-03-03 | 西安交通大学 | 一种基于电流均值的小数分频亚采样频率合成器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911853B2 (en) * | 2002-03-22 | 2005-06-28 | Rambus Inc. | Locked loop with dual rail regulation |
| US8045670B2 (en) * | 2007-06-22 | 2011-10-25 | Texas Instruments Incorporated | Interpolative all-digital phase locked loop |
| US8085098B2 (en) * | 2008-10-10 | 2011-12-27 | Canon Kabushiki Kaisha | PLL circuit |
| WO2014209365A1 (en) * | 2013-06-28 | 2014-12-31 | Intel Corporation | Clock generation system with dynamic distribution bypass mode |
| JP2023147600A (ja) * | 2022-03-30 | 2023-10-13 | セイコーエプソン株式会社 | 回路装置及び発振器 |
-
2024
- 2024-01-08 CN CN202410024635.9A patent/CN117526932B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829258A (en) * | 1987-09-03 | 1989-05-09 | Intel Corporation | Stabilized phase locked loop |
| US5614855A (en) * | 1994-02-15 | 1997-03-25 | Rambus, Inc. | Delay-locked loop |
| CN103828240A (zh) * | 2011-07-28 | 2014-05-28 | 英特尔公司 | 用于控制周期信号的特性的电路和方法 |
| CN107210748A (zh) * | 2015-02-10 | 2017-09-26 | 高通股份有限公司 | 自偏置电荷泵 |
| CN107634759A (zh) * | 2017-09-15 | 2018-01-26 | 北京华大九天软件有限公司 | 一种自适应环路带宽的锁相环电路 |
| CN109698697A (zh) * | 2018-12-29 | 2019-04-30 | 西安智多晶微电子有限公司 | 一种应用于fpga芯片的锁相环装置及fpga芯片 |
| CN115733487A (zh) * | 2022-12-07 | 2023-03-03 | 西安交通大学 | 一种基于电流均值的小数分频亚采样频率合成器 |
Also Published As
| Publication number | Publication date |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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