JPH07181233A - 同じ周波数の信号間の位相関係を表示する回路 - Google Patents

同じ周波数の信号間の位相関係を表示する回路

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JPH07181233A
JPH07181233A JP6243610A JP24361094A JPH07181233A JP H07181233 A JPH07181233 A JP H07181233A JP 6243610 A JP6243610 A JP 6243610A JP 24361094 A JP24361094 A JP 24361094A JP H07181233 A JPH07181233 A JP H07181233A
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flop
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    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence

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Abstract

(57)【要約】 【目的】 いくつかのクロック信号の間のスキューを自
動的に低減するための回路を提供する。 【構成】 ｎ個の信号（ＣＫ１−ＣＫｎ）のうちの最初
にまたは最後に活性化された信号を示す回路であって、
信号対（ＣＫｉ，ＣＫｊ）にそれぞれ関連するフリップ
フロップ（３０）を備え、各々の対の第１の信号（ＣＫ
ｉ）はフリップフロップのリセット入力に与えられ、か
つ各々の対の第２の信号（ＣＫｊ）はセット入力に与え
られる。論理ゲート（５２、５６）は、各々の考慮され
る信号（ＣＫｐ）にそれぞれ関連し、かつ、一旦最初の
または最後の信号が活性化されると、考慮される信号を
含む信号対（ＣＫｐ，ＣＫｊ）のすべてに関連するフリ
ップフロップがそれぞれ適切な状態にあるとき、考慮さ
れる信号が最初に活性化された信号であるか最後に活性
化された信号であるかを示すように接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】本発明は、いくつかの素子が同じ周波数
および通常同じ位相を有するいくつかのクロック信号を
供給するクロックを必要とする電子回路に関し、より特
定的には、これらのクロック信号の間の位相シフトが大
きくなりすぎないようにする回路に関する。
【０００２】
【関連技術の議論】多くの回路は、共通のクロック信号
で同期されなければならないフリップフロップ、カウン
タ等の素子を含む。集積回路チップ上には、同期される
べきいくつかの素子が、他のリンクよりも実質的に長い
ものもある異なる長さのリンクを介してクロック信号が
それらの素子に与えられるように分配される。集積回路
チップでは、リンクのキャパシタンスはその長さに従っ
て増加する。クロックリンクは一般に、そのトランジス
タの大きさによって決定される最大電流を与える増幅器
によって制御される。したがって、ライン上に与えられ
るクロック信号のエッジの勾配は、増幅器の最大電流に
従って増加し、かつラインの長さ（ラインキャパシタン
ス）に従って減少する。クロック信号は、勾配の急なエ
ッジを示さなければならない。したがって、クロックラ
インが長ければ、増幅器の出力電流を増加しなければな
らない。しかしながら、ラインの電流が増加して特定の
限界を超えると、ラインの断面もまた、ラインが損傷を
受けないようにするために増加されなければならない。
一般に、ラインの断面は、チップ上の導体の幅を大きく
することによって増加させることができる。この増加に
よってチップ表面積が増加するだけではなくチップ素子
を配置したり経路付けたりすることに関する問題が生じ
るため、このような幅の増加には制限があり、かつ多数
の集積回路設計システムとはしばしば両立できない。
【０００３】図１は、クロックを集積回路チップ上に分
配するための、一般に用いられている方法を示してい
る。集積回路素子は、領域の内部のリンクの長さができ
るだけ短くなるようにコンパクトな形状（すなわち、矩
形またはほぼ正方形）のいくつかの領域１０にグループ
分けされる。領域１０の各々には、それぞれの電流増幅
器１２を介して異なるクロック信号ＣＫ１，ＣＫ２，…
が与えられる。すべての増幅器１２は、クロックジェネ
レータ１４によって増幅器１６を介して与えられるグロ
ーバルクロック信号ＣＫ０を受取る。
【０００４】この構成により、クロック信号ＣＫ１，Ｃ
Ｋ２，…の各々は、長さが縮小されたラインに与えられ
る。したがって、適切な勾配のエッジを有するクロック
信号を得るために、これらのクロックラインには、その
幅を増加させなければならなくなるであろう非常に高い
電流を供給する必要はない。
【０００５】しかしながら、ラインＣＫ１、ＣＫ２等の
長さは一般に異なり、したがって、そのキャパシタンス
も異なる。増幅器１２の特性は実質的に同一であるた
め、クロックラインにおいて異なる勾配のエッジが得ら
れる。これらの異なる勾配により、クロック信号間に位
相シフト（スキュー）が生じる。以下に説明するよう
に、２つのクロック信号間の過剰なスキューは不利にな
る可能性がある。
【０００６】このスキューを低減するためには、最も短
いクロックラインの長さを延ばすことが可能である。こ
の方法では、集積回路設計が複雑になりチップ表面積が
増加するだけではなく、集積回路を製造するために用い
られる技術に依存して明確には定められない結果を生出
すことになる。
【０００７】したがって、予防措置がとられていても、
種々のクロック信号の間には依然としてスキューが残る
であろう。
【０００８】レジスタのフリップフロップが異なる領域
１０にあるとき、すなわち、フリップフロップが異なる
クロック信号によって可能化されるときに特に、シフト
レジスタはクロック信号の間のスキューに敏感である。
【０００９】図２は、シフトレジスタの構成に従って接
続される２つのＤ型フリップフロップ２０および２１を
示している。フリップフロップ２０は、たとえばクロッ
ク信号ＣＫ１によって可能化され、入力Ｄにおいてたと
えば先行するフリップフロップからシフトされるべき信
号を受取る。フリップフロップ２１は、たとえばクロッ
ク信号ＣＫ２によって可能化され、入力Ｄでフリップフ
ロップ２０の出力Ｑ１を受取る。以下の例では、フリッ
プフロップ２０の入力Ｄが０でありかつ出力Ｑ１および
Ｑ２がそれぞれ１および０であると仮定する。
【００１０】通常の動作では、信号ＣＫ１およびＣＫ２
の２つの立上がりエッジが実質的に同時に発生すると、
フリップフロップ２０の入力の０が出力Ｑ１に与えら
れ、かつ出力Ｑ１の１が出力Ｑ２に与えられる。
【００１１】図３（Ａ）は、クロック信号ＣＫ１の位相
がクロック信号ＣＫ２に関して持続時間Ｔｓだけ進んで
いるという最悪の場合の、図２のシフトレジスタの通常
の動作を示すタイミング図である。
【００１２】時間ｔ1 で、クロック信号ＣＫ１の立上が
りエッジが生じる。フリップフロップ２０の入力Ｄは０
であり、フリップフロップ２０の出力Ｑ１は１であり、
フリップフロップ２１の出力Ｑ２は０である。フリップ
フロップ２０は、フリップフロップの伝搬時間と呼ばれ
る遅延Ｔｐでこの立上がりエッジに反応する。したがっ
て、時間ｔ3 ＝ｔ1 ＋Ｔｐで、出力Ｑ１は、時間ｔ1 で
フリップフロップ２０の入力Ｄに存在する状態である０
に切換わる。
【００１３】その間に、時間ｔ2 ＝ｔ1 ＋Ｔｓで、クロ
ック信号ＣＫ２の立上がりエッジが生じる。フリップフ
ロップ２０と同様に、フリップフロップ２１の出力Ｑ２
の状態は、いくらか遅延して時間ｔ4 ＝ｔ2 ＋Ｔｐで切
換わる。フリップフロップ２１の出力Ｑ２は、時間ｔ2
でフリップフロップ２１の入力に存在する状態である１
になる。
【００１４】フリップフロップは、フリップフロップの
可能化時間の後にフリップフロップの入力において状態
が維持されなければならない最小の時間に対応するいわ
ゆる保持時間Ｔｈを示し、この値が効果的に考慮に入れ
られる（すなわち、フリップフロップの出力に送られ
る）。信号が時間Ｔｈの間維持されなければ、フリップ
フロップは誤動作する。図３（Ａ）の例では、フリップ
フロップ２１の保持時間Ｔｈは十分である、すなわちＴ
ｓ＜Ｔｐ−Ｔｈであると仮定される。
【００１５】図３（Ｂ）は、誤動作を示している。図３
（Ａ）の場合に対して、クロック信号ＣＫ１とＣＫ２と
の間のスキューＴｓは、Ｔｓ＞Ｔｐ−Ｔｈとなるように
増加している。時間ｔ4 で、出力Ｑ２は、時間ｔ3 の後
に出力Ｑ１がとる状態に切換わる、すなわち、状態は１
に切換わらずに０に保持され、状態１は失われる。
【００１６】
【発明の概要】本発明の目的は、いくつかのクロック信
号の間のスキューを自動的に低減するための回路を提供
することである。
【００１７】この目的を達成するために、本発明は、ｎ
個の信号のうちで最初にまたは最後に活性化された信号
を示すための回路を提供する。この回路は、信号対にそ
れぞれ関連するフリップフロップを備え、各々の対の第
１の信号はフリップフロップのリセット入力に与えら
れ、各々の対の第２の信号はセット入力に与えられる。
論理ゲートは各々の考慮される信号にそれぞれ関連し、
最初にまたは最後に活性化される信号が活性化された後
に、考慮される信号を含む信号対のすべてに関連するフ
リップフロップがそれぞれ適切な状態にあるときに、考
慮される信号が最初に活性化された信号であるか最後に
活性化された信号であるかを示すように接続される。
【００１８】本発明の一実施例に従えば、回路は各々の
信号対のためのフリップフロップを備え、これらの対
は、２つの異なる信号が１対に一度しか生じないように
形成され、回路は、考慮される信号に関連するゲートを
さらに備える。ゲートは、考慮される信号が第１の信号
である信号対に関連するフリップフロップが第１の状態
であるときか、または考慮される信号が第２の信号であ
る信号対に関連するフリップフロップが第１の状態と反
対の第２の状態であるときに可能化される。
【００１９】本発明の一実施例に従えば、信号は、同じ
周波数を有する周期信号である。ゲートの状態は、すべ
ての信号が活性状態であるときに可能化されるレジスタ
のフリップフロップに与えられる。
【００２０】本発明の一実施例に従えば、同じ周波数を
有しかつ増幅器によってそれぞれ与えられるいくつかの
クロック信号の間のスキューを調整するための回路が提
供される。各々の増幅器の出力インピーダンスは調整可
能である。回路は、位相遅れが最大であるクロック信号
を示すための上述の表示回路と、位相遅れが最大である
クロック信号とは異なるクロック信号に関連する増幅器
の出力インピーダンスの増加を制御するための制御回路
とを備える。
【００２１】本発明の一実施例に従えば、制御回路は、
位相遅れが最大である信号と位相が進んでいる信号とを
含む信号対に関連するフリップフロップが切換わるま
で、位相が進んでいる信号に関連する増幅器のインピー
ダンスを増分させるための手段を含む。
【００２２】本発明の一実施例に従えば、各々の増幅器
は、制御回路によって与えられる連続的なパルスによっ
てその内容が変更されるレジスタの状態に依存して、第
１のインバータと個々に並列接続され得る複数のインバ
ータを含む。
【００２３】本発明の以下のおよび他の目的、特徴、局
面および利点は、添付の図面とともに以下に示す本発明
の詳細な説明から明らかになるであろう。
【００２４】
【好ましい実施例の詳細な説明】本発明は、２つの信号
の間の過剰なスキューによってフリップフロップまたは
回路の他の素子の誤動作が生じないようにするために、
クロック信号間のスキューを最小値に調整することを目
的としている。本発明の一局面は、クロック信号の間の
位相関係を示す回路を提供することである。
【００２５】図４（Ａ）は、２つのクロック信号ＣＫ１
およびＣＫ２を含む簡略化した例を用いて、位相関係を
示す回路の原理を示している。この回路は、リセット入
力Ｒでクロック信号ＣＫ１を受取り、かつセット入力Ｓ
でクロック信号ＣＫ２を受取るＲＳフリップフロップ３
０を備える。
【００２６】入力Ｓが１であり、かつ入力Ｒが０である
とき、フリップフロップ３０の出力Ｑは１に設定され、
反転出力Ｑ＊は０に設定される。入力Ｒが１でありかつ
入力Ｓが０であるとき、出力Ｑは０に設定され、かつ反
転出力Ｑ＊は１に設定される。入力ＲとＳとの状態が同
じであるとき、フリップフロップの状態は変化しない。
出力Ｑの信号はＱ２／１として示され、反転出力Ｑ＊の
信号はＱ１／２として示される。
【００２７】この構成で、出力Ｑ１／２は、信号ＣＫ１
の立上がりエッジの後に１に切換わることによって、信
号ＣＫ１の位相が信号ＣＫ２に関して進んでいることを
示す。出力Ｑ２／１は出力Ｑ１／２の論理補数であり、
信号ＣＫ２の立上がりエッジの後に１に切換わることに
よって、信号ＣＫ２の位相が信号ＣＫ１に関して進んで
いることを示す。出力Ｑ２／１およびＱ１／２は、クロ
ックＣＫ１とＣＫ２との間の位相関係が常に得られるよ
うにレジスタ３２に記憶される。レジスタ３２は、信号
ＣＫ１およびＣＫ２を受取るＡＮＤゲート３４の出力Ｅ
Ｎによって可能化される。レジスタ３２に記憶される出
力Ｑ１／２およびＱ２／１は、それぞれＨ１およびＨ２
として示される。
【００２８】図４（Ｂ）は、図４（Ａ）の回路の動作の
タイミング図である。時間ｔ１で、信号ＣＫ２に関して
位相が進んでいる信号ＣＫ１の立上がりエッジが生じ
る。信号ＣＫ２、Ｑ１／２、およびＥＮは０である。信
号Ｈ１は、任意の状態である。信号ＣＫ１のこの立上が
りエッジによって、伝搬遅延後に、出力Ｑ１／２が１に
切換わる（および、出力Ｑ２／１が０に切換わる）。
【００２９】その後の時間ｔ２で、信号ＣＫ２の立上が
りエッジが生じる。信号ＣＫ１はまだ１であり、ＡＮＤ
ゲート３４の出力ＥＮは１になり、これによりレジスタ
３２が可能化される。１である出力Ｑ１／２はレジスタ
３２に記憶され、信号Ｈ１は１に切換わる（および、信
号Ｈ２は０に切換わる）。
【００３０】時間ｔ３で、信号ＣＫ１の立下がりエッジ
が生じるが、信号ＣＫ２はまだ１であり、出力Ｑ１／２
は時間ｔ３のすぐ後に０になる。このように出力Ｑ１／
２が０に切換わっても、状態がレジスタ３２に記憶され
たままである信号Ｈ１には影響を与えない。
【００３１】時間ｔ４で、信号ＣＫ２の立下がりエッジ
が生じる。信号ＣＫ１の位相が信号ＣＫ２に関して進ん
でいる限り、信号Ｈ１は、絶えずこの位相関係を示すた
めに１のままである。同様に、信号ＣＫ２の位相が信号
ＣＫ１に関して遅れていることを示すために信号Ｈ２は
０のままである。時間が経過して信号ＣＫ１とＣＫ２と
の間の位相関係が反転されれば、この新しい位相関係を
示すために、時間ｔ２に関して述べた方法で信号Ｈ１お
よびＨ２の状態は反転される。
【００３２】図５は、ｎ個のクロック信号ＣＫ１−ＣＫ
ｎのうちの、位相の遅れがそれぞれ最大および最小であ
る２つの信号を示すための回路の一実施例を示してい
る。図示した例は、ｎ＝４に対応する。
【００３３】回路には少なくともｎ（ｎ−１）／２個の
ＲＳフリップフロップ３０が必要であり、その各々は１
対のクロック信号ＣＫｉ、ＣＫｊ（ｉ，ｊ＝１，２，
…，ｎでありかつｉ＜ｊ）に関連する。そのリセット入
力Ｒで信号ＣＫｉを受取りかつそのセット入力Ｓで信号
ＣＫｊを受取るフリップフロップ３０は、その非反転出
力で信号Ｑｊ／ｉを与え、かつその反転出力で信号Ｑｉ
／ｊを与える。信号Ｑｉ／ｊは、信号ＣＫｉの立上がり
エッジの後に１に切換わることによって、信号ＣＫｉの
位相が信号ＣＫｊに関して進んでいることを示す。図４
（Ａ）の対Ｑ１／２およびＱ２／１に関して行なったよ
うに出力対Ｑｉ／ｊ、Ｑｊ／ｉを記憶することによっ
て、位相関係を可能な限りすべて示すことができる。
【００３４】さらに、回路は、他のクロック信号に関す
る位相の遅れが最大であるクロック信号をラインＬ１−
Ｌｎにおいて示し、かつ他のクロック信号に関する位相
の進みが最大であるクロック信号をラインＨ１−Ｈｎに
おいて示すように設計される。より正確には、ラインＬ
ｐ（ｐ＝１，２，…，ｎ）が１であればクロック信号Ｃ
Ｋｐが位相の遅れが最大である信号であることを示し、
ラインＨｑ（ｑ＝１，２，…，ｎ）が１であればクロッ
ク信号ＣＫｑが位相の進みが最大である信号であること
を示す。
【００３５】この目的を達成するために、信号Ｌｐは、
フリップフロップ３０の各々の出力Ｑｊ／ｐ（ｊ＝１，
２，…，ｎでありかつｊ≠ｐ）を受取るそれぞれのＡＮ
Ｄゲート５２の、レジスタ５０に周期的に記憶される出
力に対応する。したがって、クロック信号ＣＫｐを受取
る各々のフリップフロップ３０がその出力Ｑのうちの１
つによって、フリップフロップ３０によって受取られる
他のクロック信号に関して信号ＣＫｐが遅れていること
を示すと、信号Ｌｐが活性化される。
【００３６】信号Ｈｑは、フリップフロップ３０の各々
の出力Ｑｑ／ｊ（ｊ＝１，２，…，ｎでありかつｊ≠
ｑ）を受取るそれぞれのＡＮＤゲート５６の、周期的に
レジスタ５４に記憶される出力に対応する。したがっ
て、クロック信号ＣＫｑを受取る各々のフリップフロッ
プ３０がその出力Ｑのうちの１つによって、フリップフ
ロップ３０によって受取られる他のクロック信号に関し
てクロック信号ＣＫｑが進んでいることを示すと、信号
Ｈｑが活性化される。
【００３７】レジスタ５０および５４は、たとえば信号
ＣＫ１−ＣＫｎを受取るＡＮＤゲート５８のＥＮ出力に
よって、信号ＣＫ１−ＣＫｎの各々の最後の立上がりエ
ッジの後に可能化される。
【００３８】当業者に明らかであるように、図５の表示
回路には種々の変更を加えることができる。フリップフ
ロップ３０の出力Ｑを１つだけ、たとえばＡＮＤゲート
５２に接続される出力だけしか用いないこと、およびＡ
ＮＤゲート５６をＡＮＤゲート５２と同じ信号を受取る
ＮＯＲゲートと置換えることも可能である。
【００３９】図５の表示回路には、以下に説明するもの
以外に多くの応用がある。この回路は、時間の経過とと
もに繰り返して変化し、かつ、最も遅延した信号の活性
エッジが位相の進みが最大である信号の非活性エッジの
前に生じるような信号のいかなるグループとともに用い
ることもできる。回路は、たとえば、マイクロプロセッ
サに到達する同じ優先順位のリクエストの１グループの
うちの第１のリクエストを検出することができる。信号
Ｌ１−ＬｎおよびＨ１−Ｈｎによって適切に制御される
マルチプレクサを用いることによって、回路は、位相の
進みが最大であるクロック信号および／または位相の遅
れが最大であるクロック信号を与えることができる。
【００４０】図６は、クロック信号ＣＫ１−ＣＫｎの間
のスキューを最小値に調整するための、本発明に従った
回路の一実施例を示している。この回路は、位相の遅れ
が最大であるクロック信号を検出し、かつ、他の信号の
位相をその最大の位相の遅れに近い値に遅延させるよう
に、他のクロック信号に与えられる増幅器（図１）の出
力インピーダンスを増加させるように設計される。実際
には、増幅器のインピーダンスを増加させることによっ
て、増幅器が与えるクロック信号のエッジの勾配は減少
し、これはこのクロック信号の位相の遅れの増加に対応
する。
【００４１】クロック信号ＣＫ１−ＣＫｎの各々は、調
整可能な出力インピーダンスを有するそれぞれの増幅器
６０によって与えられる。図１の増幅器と同様に、増幅
器６０は共通のクロック信号ＣＫ０を受取る。増幅器６
０の出力インピーダンスは、ｎ本のラインＲ１−Ｒｎの
状態を考慮に入れる制御回路６２によって与えられるそ
れぞれの信号Ｃ１−Ｃｎによって調整される。この制御
回路は、たとえばグローバルクロック信号ＣＫ０によっ
てタイミングがとられる。ラインＲの状態は、クロック
信号ＣＫ１−ＣＫｎを受取る比較回路６４によって得ら
れる結果を構成する。図７に関してその一実施例を以下
に説明する比較回路６４と、制御回路６２とは、初期化
信号ＲＳＴを受取る。
【００４２】比較回路６４によって与えられる結果Ｒは
以下のように確立され、さらに初期化信号ＲＳＴに与え
られる。ラインＲｐ（ｐ＝１，２，…，ｎ）は、信号Ｃ
Ｋｐが位相の遅れが最大である信号であるときリセット
される。他のラインＲｊ（ｊ＝１，２，…，ｎでありか
つｊ≠ｐ）は、状態１によって、信号ＣＫｊの位相が信
号ＣＫｐに関して進んでいることを示す。
【００４３】制御回路６２は、ラインＲｊが０に切換わ
り、これによりクロック信号ＣＫｊがクロック信号ＣＫ
ｐに関して遅れていることを示すまで、各々の信号ＣＫ
ｊに関連する増幅器６０の出力インピーダンスを増分さ
せるように設計される。
【００４４】以下により詳細に説明する実施例に従え
ば、増幅器６０のインピーダンスは、一旦信号ＲＳＴに
よってその最小値で初期化されると連続的に段階的に増
加する。制御回路６２は、インピーダンスを段階的に増
加させるために、適切な制御ラインＣにおける段階と同
じ数のパルス（Ｃ１−Ｃｎ）を与える。そのような制御
回路は、当業者によって、論理ゲートを用いて容易に実
現できる。各々の信号Ｃｉは、たとえば、信号Ｒｉおよ
びクロック信号ＣＫ０を受取るＡＮＤゲートによって与
えられる。
【００４５】調整段階の終りで、ラインＲがすべて０で
あれば、信号ＣＫｐに関して位相が進んでいたクロック
信号のすべての位相は信号ＣＫｐに関して遅れる。その
ような調整段階は、初期化信号ＲＳＴが活性化されるた
びに実行される。信号ＲＳＴは、たとえば回路のパワー
オンの際に、または周期的に活性化される。
【００４６】図７は、比較回路６４の一実施例を示して
いる。回路６４は、図５に関して説明した回路のような
表示回路７０を含む。位相の遅れが最大のクロック信号
を示すラインＬｉ−Ｌｎは、信号ＲＳＴによって可能化
されるレジスタ７２に与えられる。ラインＬｐ（ｐ＝
１，２，…，ｎ）に対応するレジスタ７２のビットは、
結果ラインＲのランク１−ｎにそれぞれ対応するランク
１−ｎのｎ個のチャネルを有するそれぞれの３状態ゲー
ト７４を制御する。ラインＬｐに関連する３状態ゲート
７４のランクｐのチャネルは値０を受取り、ランクｊ
（ｊ＝１，２，…，ｎであり、かつｊ≠ｐ）のチャネル
はそれぞれ表示回路７０のフリップフロップ３０の出力
Ｑｊ／ｐを受取る。３状態ゲート７４の出力は、レジス
タ７６の入力に接続されるｎ本のラインにおいて合流さ
れる。レジスタ７６は、表示回路７０によって与えられ
る信号ＥＮによって可能化され、上述の結果Ｒを含む。
【００４７】この構成で、ラインＬｐが活性であると
き、結果ラインＲｐは０であり、かつ他のすべての結果
ラインＲｊは、信号ＣＫｊが信号ＣＫｐに関して進んで
いるかどうかを示す出力Ｑｊ／ｐの状態に設定される。
【００４８】図８は、クロック信号ＣＫｉを与える調整
可能な出力インピーダンスを有する増幅器６０の実施例
を示している。増幅器６０は、ドレインがそれぞれ高電
圧Ｖｃｃおよび低電圧Ｖｓｓに接続され、かつソースが
インバータの出力を形成するように相互接続され、かつ
ゲートがインバータの入力を形成するように接続され、
かつ信号ＣＫ０を受取るＰチャネルＭＯＳトランジスタ
ＭＰ１およびＮチャネルＭＯＳトランジスタＭＮ１によ
って構成される第１のインバータを含む。
【００４９】ＰチャネルＭＯＳトランジスタＭＰ２およ
びＮチャネルＭＯＳトランジスタＭＮ２によって形成さ
れる複数の付加的なインバータは、インバータＭＰ１／
ＭＮ１と並列に接続されるかまたは切離すことができ
る。トランジスタＭＰ２のソースは電圧Ｖｃｃに接続さ
れ、トランジスタＭＮ２のソースは電圧Ｖｓｓに接続さ
れる。トランジスタＭＰ２およびＭＮ２のドレインは、
それぞれスイッチＫＰおよびＫＮを介してクロック出力
ＣＫｉに接続される。各々のインバータＭＰ２／ＭＮ２
の２つのスイッチＫＰおよびＫＮは、レジスタ８０のそ
れぞれのビットによって制御される。レジスタ８０は、
シフトレジスタとしてまたはカウンタとして接続され
る。レジスタ８０の内容は、増幅器６０の出力インピー
ダンスが最小になるようにすべてのインバータＭＰ２／
ＭＮ２がインバータＭＰ１／ＭＮ１と並列に接続される
ように信号ＲＳＴによって初期化される。
【００５０】レジスタ８０がシフトレジスタとして接続
されれば、すべてのトランジスタＭＰ２およびＭＮ２は
同じ大きさである。増幅器の出力インピーダンスを次第
に減少させるために、制御信号Ｃｉの連続的なパルス
は、パルスごとに１つのインバータＭＰ２／ＭＮ２を切
離すように、シフトレジスタ８０において連続的な１を
導入する。
【００５１】レジスタ８０がカウンタとして接続されれ
ば、インピーダンスは制御信号Ｃｉのパルスによって連
続的に増分される。この場合、レジスタ８０のランク０
のビットに関連するインバータＭＰ２／ＭＮ２のトラン
ジスタは定められた表面を有し、レジスタ８０のランク
ｉのビットに関連するインバータＭＰ２／ＭＮ２のトラ
ンジスタはその２i 倍の表面を有する。この方法によ
り、少数のインバータと少数のビットを有するレジスタ
とを備える増幅器６０の出力インピーダンスを多数の段
階で変化させることができる。
【００５２】当業者に明らかであるように、上述の好ま
しい実施例に種々の変更を加えることができる。たとえ
ば、１であるとして説明した信号の活性状態は反転され
ることができ、当業者は、適切な処理論理回路を選択す
ることができる。
【００５３】以上のように本発明の特定の実施例を説明
したが、当業者には種々の変形例、変更例および改良例
が容易に思い浮かぶであろう。そのような変形例、変更
例および改良例は、この開示の一部分をなすものであ
り、本発明の意図および範囲内にあるものである。した
がって、上述の説明は例示的なものであって、本発明を
制限するものではない。本発明は、前掲の特許請求の範
囲およびその均等物において規定されるようにのみ限定
される。
【図面の簡単な説明】
【図１】電子回路において用いられる従来のクロック分
配回路を示す図である。
【図２】従来のシフトレジスタを示す図である。
【図３】（Ａ）は図２のシフトレジスタの正しい動作を
示すタイミング図であり、（Ｂ）は、図２のシフトレジ
スタの誤動作を示すタイミング図である。
【図４】（Ａ）は、２つのクロック信号の間のスキュー
が最小（または最大）である信号を示すための、本発明
に従った回路の簡略化した実施例を示す図であり、
（Ｂ）は、図４（Ａ）の回路の動作のタイミング図であ
る。
【図５】４つのクロック信号を処理するように設計され
る、本発明に従った表示回路の実施例を示す図である。
【図６】いくつかのクロック信号の間のスキューを調整
するための、本発明に従った回路の実施例を示す図であ
る。
【図７】図６の回路の素子をより詳細に示す図である。
【図８】図６の回路の別の素子をより詳細に示す図であ
る。
【符号の説明】
３０ フリップフロップ ５０ レジスタ ５２ 論理ゲート ５４ レジスタ ５６ 論理ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/26 Ｚ Ｈ０３Ｋ 5/00 Ｖ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ｎ個の信号（ＣＫ１−ＣＫｎ）のうちで
    最初にまたは最後に活性化された信号を示すための回路
    であって、 信号対（ＣＫｉ，ＣＫｊ）にそれぞれ関連するフリップ
    フロップ（３０）を備え、各々の対の第１の信号（ＣＫ
    ｉ）はフリップフロップのリセット入力に与えられ、各
    々の対の第２の信号（ＣＫｊ）はセット入力に与えら
    れ、 考慮される信号（ＣＫｐ）の各々にそれぞれ関連し、か
    つ、最初または最後の信号が活性化された後に、考慮さ
    れる信号を含む信号対（ＣＫｐ，ＣＫｊ）のすべてに関
    連する前記フリップフロップがそれぞれ適切な状態にあ
    るときに、考慮される信号が最初に活性化された信号で
    あるか最後に活性化された信号であるかを示すように接
    続される論理ゲート（５２、５６）をさらに備える、回
    路。
  2. 【請求項２】 各々の信号対（ＣＫｉ，ＣＫｊ）のため
    のフリップフロップ（３０）を備え、これらの対は１対
    （ｉ＜ｊ）に２つの異なる信号が一度しか生じないよう
    に形成され、考慮される信号（ＣＫｐ）に関連するゲー
    ト（５２、５６）をさらに備え、前記ゲートは、その考
    慮される信号が第１の信号である信号対（ＣＫｐ，ＣＫ
    ｊ）に関連するフリップフロップが第１の状態であると
    き、およびその考慮される信号が第２の信号である信号
    対（ＣＫｊ，ＣＫｐ）に関連するフリップフロップが前
    記第１の状態と反対の第２の状態であるときに可能化さ
    れる、請求項１に記載の表示回路。
  3. 【請求項３】 信号は同じ周波数を有する周期信号であ
    り、前記ゲート（５２、５６）の状態は、すべての信号
    が活性状態であるときに可能化されるレジスタ（５０、
    ５４）のフリップフロップに与えられる、請求項１に記
    載の表示回路。
  4. 【請求項４】 同じ周波数を有しかつ増幅器（６０）に
    よってそれぞれ与えられるいくつかのクロック信号（Ｃ
    Ｋ１−ＣＫｎ）の間のスキューを調整するための調整回
    路であって、増幅器の出力インピーダンスは調整可能で
    あり、前記回路は、 位相の遅れが最大であるクロック信号を示すための、請
    求項１に記載の表示回路（７０）と、 位相の遅れが最大であるクロック信号とは異なるクロッ
    ク信号に関連する増幅器（６０）の出力インピーダンス
    の増加を制御するための制御手段（６４、６２）とを備
    える、調整回路。
  5. 【請求項５】 前記制御手段は、位相の遅れが最大であ
    る信号と位相が進んでいる信号とを含む信号対に関連す
    るフリップフロップ（３０）が切換わるまで前記位相が
    進んでいる信号に関連する増幅器のインピーダンスを増
    分させるための手段（８０）を含む、請求項４に記載の
    調整回路。
  6. 【請求項６】 増幅器（６０）の各々は、制御手段（６
    ２）によって与えられる連続的なパルス（Ｃ）によって
    内容が変更されるレジスタ（８０）の状態に依存して、
    第１のインバータ（ＭＰ１／ＭＮ１）に個々に並列接続
    され得る複数のインバータ（ＭＰ２／ＭＮ２）を含む、
    請求項５に記載の調整回路。
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