KR100300068B1

KR100300068B1 - 어드레스 천이 검출발생기

Info

Publication number: KR100300068B1
Application number: KR1019990015260A
Authority: KR
Inventors: 안종구
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-04-28
Filing date: 1999-04-28
Publication date: 2001-10-29
Also published as: KR20000067450A

Abstract

본 발명은 어드레스천이검출발생기에 관한 것으로, 종래에는 인버터의 수가 많아서 설계면적이 커지고 어드레스 펄스가 그대로 어드레스천이검출신호로 발생되어 정확한 어드레스천이검출이 어려운 문제점이 있었다. 따라서, 본 발명은 소스에 전원전압이 인가되고, 게이트에 노드D가 접속되며, 드레인이 노드A에 접속된 제1 피모스트랜지스터와, 소스에 상기 노드A가 접속되고, 드레인이 노드C에 접속된 제2 피모스트랜지스터와, 드레인이 상기 노드C에 접속되고, 게이트에 어드레스입력버퍼신호가 인가되며, 소스가 접지된 제1 엔모스트랜지스터와, 드레인이 노드A에 접속되고, 소스가 노드C에 접속되며, 게이트에 전원전압이 인가된 제2 엔모스트랜지스터와, 전원전압이 소스에 인가되고, 게이트가 노드C에 접속되며, 드레인이 노드B에 접속된 제3 피모스트랜지스터와, 소스가 상기 노드B에 접속되고, 게이트가 상기 제2 피모스트랜지스터의 게이트에 접속되며, 드레인이 노드D에 접속된 제4 피모스트랜지스터와, 드레인이 노드B에 접속되고, 소스가 노드D에 접속되며, 게이트에 전원전압이 인가된 제3 엔모스트랜지스터와, 드레인이 노드D에 접속되고, 게이트에 어드레스버퍼입력신호를 인버터를 통해 인가받고, 소스가 접지된 제4 엔모스트랜지스터와, 제1 입력단이 노드A에 접속되고,제2 입력단이 노드B에 접속된 낸드게이트와, 상기 낸드게이트의 출력단에 접속되어 어드레스천이검출신호를 출력하는 인버터로 구성함으로써 칩의 면적을 최소화할 수 있고, 또한 어드레스펄스가 유입될 경우 그 펄스가 다음단에 전달되지 않아 안정된 제어를 할 수 있는 효과가 있다.

Description

어드레스 천이 검출발생기{ADDRESS TRANSITION DETECTION GENERATOR}

본 발명은 어드레스천이검출발생기에 관한 것으로, 특히 어드레스 쇼트 펄스에서도 안정적으로 어드레스천이검출펄스를 발생함과 아울러 소자수를 간단히 하여 칩의 면적을 최소화할 수 있도록 한 어드레스천이검출발생기에 관한 것이다.

도1은 종래 어드레스천이검출발생기에 대한 구성을 보인 회로도로서, 이에 도시된 바와같이 어드레스입력버퍼신호(ADD1)를 입력받아 이를 반전하는 인버터(IN1)와, 상기 인버터(IN1)의 반전신호를 입력받아 이를 지연하는 지연부(100)와, 상기 지연부(100)의 출력신호를 다시 반전하는 인버터(IN8)와, 상기 지연부(100)의 지연신호를 비반전단자에 인가받고 상기 인버터(IN7)의 출력신호를 반전단자에 인가받아 상기 제1 인버터(IN1)의 출력신호를 전송하는 제1 전송게이트(G1)와, 상기 지연부(100)의 지연신호를 반전단자에 인가받고 상기 인버터(IN8)의 출력신호를 비반전단자에 인가받아 어드레스입력버퍼신호(ADD1)를 전송하는 제2 전송게이트(G2)와, 상기 제1 전송게이트(G1) 또는 제2 전송게이트(G2)의 출력신호를 반전하여 그에 따른 어드레스천이검출신호(ATD1)를 출력하는 인버터(IN9)로 구성된다.

상기 지연부(100)는 순차적으로 직렬접속된 다수의 인버터(IN2~IN7)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.

먼저, 도2의 (a)와 같은 어드레스입력버퍼신호(ADD1)와 인버터(IN1)에서 반전된 도2의 (b)와 같은 신호로 분리되어, 도2의 (a)와 같은 어드레스입력버퍼신호(ADD1)는 전송게이트(G2)로 입력되고 도2의 (b)와 같은 신호는 전송게이트(G1)로 입력된다.

이때, 상기 도2의 (b)와 같은 신호는 지연부(100)에서 소정 지연되어 도2의 (c)와 같은 신호를 출력하는데, 이 도2의 (c)와 같은 신호는 전송게이트(G1)의 비반전단자와 전송게이트(G2)의 반전단자에 인가된다.

그리고, 상기 도2의 (c)와 같은 신호는 인버터(IN8)에서 다시 반전되어 도2의 (d)와 같은 신호를 출력하는데, 이 도2의 (d)와 같은 신호는 전송게이트(G1)의 반전단자와 전송게이트(G2)의 비반전단자에 인가된다.

그러면, 상기 전송게이트(G1),(G2)는 상기 지연부(100)의 지연신호및 인버터(IN7)의 출력신호에 의해 턴온되어 인버터(IN9)를 통해 도2의 (e) 또는 도2의 (f)와 같은 어드레스천이검출신호(ATD1)를 출력하는데, 이를 도2를 참조하여 상세히 설명한다.

우선, 도2의 (a)와 같은 어드레스입력버퍼신호(ADD1)가 '로우'에서 '하이'로 천이되면 인버터(IN1)의 도2의 (b)와 같은 출력신호는 '하이'에서 '로우'로 천이되며, 지연부(100)의 도2의 (c)와 같은 출력신호는 소정 지연되어 '하이'에서 '로우'로 천이되고, 상기 지연부(100)의 출력신호는 인버터(IN7)에서 다시 반전되어 도2의 (d)와 같이 '로우'에서 '하이'로 천이된다.

그러면, 상기 도2의 (c)및 (d)와 같은 신호에 의해 전송게이트(G1)는 활성화가 지연되어 도2의 (b)와 같은 신호를 어드레스천이검출신호(ATD1)로 출력하게 되고, 상기 전송게이트(G2)가 활성화되면 상기 도2의 (b)와 같은 신호가 '하이'에서 '로우'로 천이되므로 어드레스천이검출신호(ATD1)는 '로우'에서 '하이'로 천이하게 된다.

즉, 어드레스입력버퍼신호(ADD1)가 '로우'에서 '하이'로 천이하게 되면 지연부 (100)에 의한 지연 만큼의 펄스폭으로 어드레스천이검출신호(ATD1)가 '하이'로 발생하게 되고, 반대로 어드레스입력버퍼신호(ADD1)가 '하이'에서 '로우'로 천이되면 지연부(100)의 출력신호는 도2의 (c)와 같이 '로우'에서 '하이'로의 천이가 지연되고, 인버터(IN8)의 출력신호는 도2의 (d)와 같이 '하이'에서 '로우'로의 천이가 지연된다.

그러면, 전송게이트(G2)는 어드레스입력버퍼신호(ADD1)를 소정 지연하여 어드레스천이검출신호(ATD1)를 출력한다.

따라서, 어드레스입력버퍼신호(ADD1)가 '하이'에서 '로우'로 천이될 경우 어드레스천이검출신호(ATD1)는 '로우'에서 '하이'로 천이되고, 일정시간 지연후에 상기 어드레스천이검출신호(ATD1)를 '하이'에서 '로우'로 천이되는데, 어드레스입력버퍼신호(ADD1)가 '하이'에서 '로우'로 천이하게 되면 지연부(100)의 인버터(IN2~IN7)에 의한 지연만큼의 펄스폭으로 어드레스천이검출신호(ATD1)가 '하이'로 출력된다.

그러나, 상기와 같이 동작하는 종래 장치는 인버터의 수가 많아서 설계면적이 커지고 어드레스 펄스가 그대로 어드레스천이검출신호로 발생되어 정확한 어드레스천이검출이 어려운 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 어드레스 펄스를 입력받아 안정적으로 어드레스천이검출펄스를 발생함과 아울러 소자수를 간단히하여 칩의면적을 최소화할 수 있도록 한 어드레스천이검출발생기를 제공함에 그 목적이 있다.

도1은 종래 어드레스천이검출발생기에 대한 구성을 보인 회로도.

도2는 도1에 있어서, 각 부분의 타이밍도.

도3은 본 발명 어드레스천이검출발생기에 대한 일실시예의 구성을 보인 회로도.

도4는 도3에 있어서, 각 부분의 타이밍도.

도5는 본 발명 어드레스천이검출발생기에 대한 다른 실시예의 구성을 보인 회로도.

도6은 도5에 있어서, 각 부분의 타이밍도.

도7은 종래와 본발명의 어드레스천이검출신호의 파형도를 보인도.

*****도면의 주요부분에 대한 부호의 설명*****

100:지연부

상기와 같은 목적을 달성하기 위한 본 발명은 소스에 전원전압이 인가되고, 게이트에 노드D가 접속되며, 드레인이 노드A에 접속된 제1 피모스트랜지스터와, 소스에 상기 노드A가 접속되고, 드레인이 노드C에 접속된 제2 피모스트랜지스터와, 드레인이 상기 노드C에 접속되고, 게이트에 어드레스입력버퍼신호가 인가되며, 소스가 접지된 제1 엔모스트랜지스터와, 드레인이 노드A에 접속되고, 소스가 노드C에 접속되며, 게이트에 전원전압이 인가된 제2 엔모스트랜지스터와, 전원전압이 소스에 인가되고, 게이트가 노드C에 접속되며, 드레인이 노드B에 접속된 제3 피모스트랜지스터와, 소스가 상기 노드B에 접속되고, 게이트가 상기 제2 피모스트랜지스터의 게이트에 접속되며, 드레인이 노드D에 접속된 제4 피모스트랜지스터와, 드레인이 노드B에 접속되고, 소스가 노드D에 접속되며, 게이트에 전원전압이 인가된 제3 엔모스트랜지스터와, 드레인이 노드D에 접속되고, 게이트에 어드레스버퍼입력신호를 인버터를 통해 인가받고, 소스가 접지된 제4 엔모스트랜지스터와, 제1 입력단이 노드A에 접속되고,제2 입력단이 노드B에 접속된 낸드게이트와, 상기 낸드게이트의 출력단에 접속되어 어드레스천이검출신호를 출력하는 인버터로 구성한 것을 특징으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명은 소스에 전원전압이 인가되고, 게이트에 노드H가 접속되며, 드레인이 노드E에 접속된 제1 피모스트랜지스터와, 드레인에 상기 노드E가 접속되고, 소스가 노드G에 접속된 제1 엔모스트랜지스터와, 드레인에상기 노드G가 접속되고, 소스에 전원전압이 인가되며,게이트가 노드F에 접속된 제2 피모스트랜지스터와, 드레인이 상기 노드G에 접속되고, 게이트에 어드레스입력버퍼신호가 인가되며, 소스가 접지된 제2 엔모스트랜지스터와, 전원전압이 소스에 인가되고, 게이트가 노드G에 접속되며, 드레인이 노드F에 접속된 제3 피모스트랜지스터와, 드레인이 상기 노드F에 접속되고, 게이트가 상기 제1 엔모스트랜지스터의 게이트에 접속되며, 소스가 노드H에 접속된 제3 엔모스트랜지스터와, 소스에 전원전압이 인가되고, 게이트가 노드E에 접속되며, 드레인이 노드H에 접속된 제4 피모스트랜지스터와, 드레인이 노드H에 접속되고, 게이트에 어드레스버퍼입력신호를 인버터를 통해 인가받고, 소스가 접지된 제4 엔모스트랜지스터와, 제1 입력단이 노드E에 접속되고,제2 입력단이 노드F에 접속된 낸드게이트와, 상기 낸드게이트의 출력단에 접속되어 어드레스천이검출신호를 출력하는 인버터로 구성한 것을 특징으로 한다.

이하, 본 발명에 의한 어드레스천이검출발생기에 대한 작용및 효과를 첨부한 도면을 참조하여 상세히 설명한다.

도1은 본 발명 어드레스천이검출발생기의 일실시예에 대한 구성을 보인 회로도로서, 이에 도시한 바와같이 소스에 전원전압(VCC)이 인가되고, 게이트에 노드D가 접속되며, 드레인이 노드A에 접속된 제1 피모스트랜지스터(PM1)와, 소스에 상기 노드A가 접속되고, 드레인이 노드C에 접속된 제2 피모스트랜지스터(PM2)와, 드레인이 상기 노드C에 접속되고, 게이트에 어드레스입력버퍼신호(ADD1)가 인가되며, 소스가 접지된 제1 엔모스트랜지스터(NM1)와, 드레인이 노드A에 접속되고, 소스가 노드C에 접속되며, 게이트에 전원전압(VCC)이 인가된 제2 엔모스트랜지스터(NM2)와,전원전압(VCC)이 소스에 인가되고, 게이트가 노드C에 접속되며, 드레인이 노드B에 접속된 제3 피모스트랜지스터(PM3)와, 소스가 상기 노드B에 접속되고, 게이트가 상기 제2 피모스트랜지스터(PM2)의 게이트에 접속되며, 드레인이 노드D에 접속된 제4 피모스트랜지스터(PM4)와, 드레인이 노드B에 접속되고, 소스가 노드D에 접속되며, 게이트에 전원전압(VCC)이 인가된 제3 엔모스트랜지스터(NM3)와, 드레인이 노드D에 접속되고, 게이트에 어드레스버퍼입력신호(ADD1)를 인버터(IN11)를 통해 인가받고, 소스가 접지된 제4 엔모스트랜지스터(NM4)와, 제1 입력단이 노드A에 접속되고,제2 입력단이 노드B에 접속된 낸드게이트(NA1)와, 상기 낸드게이트(NA1)의 출력단에 접속되어 어드레스천이검출신호(ATD2)를 출력하는 인버터(IN12)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.

먼저, 피모스트랜지스터(PM2)와 엔모스트랜지스터(NM2)는 노드A와 노드C 사이에 지연을 주기 위한 고저항 소자로 이용되는데, 즉 피모스트랜지스터(PM2)와 엔모스트랜지스터(NM2)의 두께는 작게 하고 길이는 크게 하여 고저항 소자가 되도록 한다.

또한, 피모스트랜지스터(PM4)와 엔모스트랜지스터(NM3)는 노드B와 노드D 사이에 지연을 주기 위한 고저항소자이다.

여기서, 안정된 상태일 경우 노드A와 노드C에 걸리는 신호가 같고 노드B와 노드D에 걸리는 신호가 같다.

즉, 안정된 상태에서 어드레스입력버퍼신호(ADD1)가 '하이' 상태이면 엔모스트랜지스터(NM1)는 활성화되고 엔모스트랜지스터(NM4)는 불활성화상태가 되므로 노드C는 '로우'상태가 된다.

그러면, 상기 노드C의 '로우'신호에 의해 피모스트랜지스터(PM3)가 활성화되어 노드B와 노드C를 '하이' 상태로 만든다.

반대의 경우, 어드레스입력버퍼신호(ADD1)가 '로우'상태이면 엔모스트랜지스터 (NM1)는 불활성화되고 엔모스트랜지스터(NM4)는 활성화상태이므로 노드D는 '로우' 상태가 된다.

그러면, 상기 노드D의 '로우' 신호에 의해 피모스트랜지스터(PM1)는 활성화되어 노드A와 노드C를 '하이' 상태로 만들고, 안정된 상태에서 노드A와 노드B의 신호상태가 항상 반대이므로 어드레스천이검출신호(ATD2)는 항상 '로우'가 된다.

만약, 어드레스입력버퍼신호(ADD1)가 어떤 안정된 상태에서 반대상태로 변할경우에 대한 동작을 설명하면, 우선 어드레스입력버퍼신호(ADD1)가 도4의 (a)와 같이 '로우'에서 '하이'로 변화하면 엔모스트랜지스터(NM1)는 불활성화 상태에서 활성화상태로 변화하므로 노드C의 상태는 도4의 (b)와 같이 '하이'에서 '로우'로 빠르게 변화하게 되고, 이때 상기 노드C의 상태가 '하이'에서 '로우'로 빠르게 변화하여도 피모스트랜지스터(PM2)와 엔모스트랜지스터(NM2)의 고저항에 의해 노드A의 상태는 도4의 (c)와 같이 완만한 곡선으로 '하이'에서 '로우'로 천이된다.

또한, 엔모스트랜지스터(NM4)는 도4의 (d)와 같이 게이트에 인가되는 신호가 '하이'에서 '로우'로 천이되므로 활성화상태에서 불활성화상태로 바뀌게 되고, 노드C의 상태가 도4의 (b)와 같이 '하이'에서 '로우'로 바뀌면 피모스트랜지스터(PM3)가 불활성화상태에서 활성화상태로 변화하므로 노드B의 상태는 도4의 (f)와 같이 '로우'에서 '하이'로 빠르게 천이된다.

이때, 피모스트랜지스터(PM4)와 엔모스트랜지스터(NM3)가 고저항이므로 노드D의 상태는 도4의 (e)와 같이 완만한 곡선으로 '로우'에서 '하이'로 천이되고, 상기 노드D의 상태가 천천히 '로우'에서 '하이'로 천이됨에 따라 피모스트랜지스터(PM4)를 그 지연만큼 활성화상태로 만드는 효과가 있어 노드A의 상태 변화를 도4의 (c)와 같이 더욱 지연되게 한다.

그러면, 상기 노드A의 '하이'에서 '로우'로의 천이되는 동안에 1/2VCC만큼 노드A와 노드B가 동시에 '하이'인 구간이 발생하므로 이 기간동안 도4의 (g)와 같이 어드레스천이검출신호(ATD2)가 '하이'를 출력하게 된다.

이와는 반대로, 어드레스입력버퍼신호(ADD1)가 도4의 (a)와 같이 '하이'에서 '로우'로 천이되면 노드C는 도4의 (b)와 같이 '로우'에서 '하이'로 완만한 곡선으로 천이되고, 노드B는 도4의 (f)와 같이 '하이'에서 '로우'로 완만한 곡선으로 천이되어 그 노드B의 '하이'에서 '로우'로의 천이과정중 1/2 VCC만큼 노드A와 노드B가 동시에 '하이'인 구간이 발생하므로 이 기간동안 도4의 (h)와 같이 어드레스천이검출신호(ATD2)가 '하이'를 출력하게 된다.

도5는 본 발명 어드레스천이검출발생기의 다른 실시예에 대한 구성을 보인 회로도로서, 이에 도시한 바와같이 소스에 전원전압(VCC)이 인가되고, 게이트에 노드H가 접속되며, 드레인이 노드E에 접속된 제1 피모스트랜지스터(PM11)와, 드레인에 상기 노드E가 접속되고, 소스가 노드G에 접속된 제1 엔모스트랜지스터(NM11)와, 드레인에 상기 노드G가 접속되고, 소스에 전원전압(VCC)이 인가되며,게이트가 노드F에 접속된 제2 피모스트랜지스터 (PM12)와, 드레인이 상기 노드G에 접속되고, 게이트에어드레스입력버퍼신호(ADD1)가 인가되며, 소스가 접지된 제2 엔모스트랜지스터 (NM2)와, 전원전압(VCC)이 소스에 인가되고, 게이트가 노드G에 접속되며, 드레인이 노드F에 접속된 제3 피모스트랜지스터(PM13)와, 드레인이 상기 노드F에 접속되고, 게이트가 상기 제1 엔모스트랜지스터(NM11)의 게이트에 접속되며, 소스가 노드H에 접속된 제3 엔모스트랜지스터(NM13)와, 소스에 전원전압(VCC)이 인가되고, 게이트가 노드E에 접속되며, 드레인이 노드H에 접속된 제4 피모스트랜지스터(PM14)와, 드레인이 노드H에 접속되고, 게이트에 어드레스버퍼입력신호(ADD1)를 인버터(IN11)를 통해 인가받고, 소스가 접지된 제4 엔모스트랜지스터(NM14)와, 제1 입력단이 노드E에 접속되고,제2 입력단이 노드F에 접속된 낸드게이트(NA1)와, 상기 낸드게이트(NA1)의 출력단에 접속되어 어드레스천이검출신호(ATD3)를 출력하는 인버터(IN12)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.

먼저, 엔모스트랜지스터(NM11)는 노드E와 노드G 사이에 지연을 주기위한 고저항소자이고, 엔모스트랜지스터(NM13)와 피모스트랜지스터(PM12)의 두께는 작게 하고 길이는 크게 하여 고저항소자가 되도록 하며, 또한 엔모스트랜지스터(NM13)는 노드F와 노드H 사이에 지연을 주기 위한 고저항소자이다.

만약, 어드레스입력버퍼신호(ADD1)가 변화지 않는 안정된 상태에서 그 어드레스입력버퍼신호(ADD1)와 인버터(IN11)를 통해 엔모스트랜지스터(NM14)의 게이트에 인가되는 신호와 항상 반대가 되기때문에 엔모스트랜지스터(NM12),(NM14)는 한쪽이 활성화 상태이면 다른 한쪽은 불활성화 상태가 되므로, 노드G와 노드H의 상태는 항상 반대가 된다.

안정된 상태에서 노드G와 노드E는 같은 상태이고 노드F와 노드H도 항상 같은 상태가 되는데, 즉 안정된 상태에서 어드레스입력버퍼신호(ADD1)가 '하이'상태이면 엔모스트랜지스터(NM12)는 활성화되고 엔모스트랜지스터(NM14)는 불활성화상태가 되므로 노드G는 '로우'상태가 되고 노드H는 '하이'상태로 된다.

이때, 상기 노드G의 '로우'신호는 피모스트랜지스터(PM13)를 활성화상태로 만들어 노드F와 노드H를 '하이'상태로 만든다.

반대로, 어드레스입력버퍼신호(ADD1)가 '로우'상태이면 엔모스트랜지스터(NM12)는 불활성화되고 엔모스트랜지스터(NM14)는 활성화되므로 노드H는 '로우'상태가 된다.

이때, 상기 노드H의 '로우'신호는 피모스트랜지스터(PM11)를 활성화시켜 노드E와 노드G를 '하이'상태로 만드는데, 안정된 상태에서 노드E와 노드F는 항상 반대가 되므로 어드레스천이검출신호(ATD3)는 항상 '로우'가 된다.

여기서, 어드레스입력버퍼신호(ADD1)가 천이될 경우에 대한 동작을 설명하면, 어드레스입력버퍼신호(ADD1)가 도6의 (a)와 같이 '로우'에서 '하이'로 천이되면 엔모스트랜지스터(NM12)는 불활성화상태에서 활성화상태로 변화되므로 노드G는 도6의 (b)와 같이 '하이'상태에서 '로우'상태로 빠르게 천이된다.

이때, 상기 노드G의 상태가 '하이'에서 '로우'로 천이되어도 엔모스트랜지스터 (NM11)와 피모스트랜지스터(PM12)의 고저항에 의해 노드E는 도6의 (c)와 같이 완만한 곡선으로 '하이'에서 '로우'로 천이된다.

또한, 어드레스입력버퍼신호(ADD1)가 인버터(IN11)를 통해 반전되어 엔모스트랜지스터(NM14)의 게이트에 인가되는 신호가 도6의 (d)와 같이 '하이'에서 '로우'로 천이되므로 그 엔모스트랜지스터(NM14)는 활성화상태에서 불활성화상태로 변화된다.

만약, 노드G의 상태가 도6의 (b)와 같이 '하이'에서 '로우'로 천이되면 피모스트랜지스터(PM13)가 그 노드G의 상태에 의해 불활성화상태에서 활성화상태로 변화하므로 노드F의 상태도 도6의 (f)와 같이 '로우'에서 '하이'로 빠르게 천이된다.

한편, 피모스트랜지스터(PM14)와 엔모스트랜지스터(NM13)는 고저항이므로 노드H의 상태는 도6의 (e)와 같이 완만한 곡선으로 '로우'에서 '하이'로 천이되고, 이 노드H가 '로우'에서 '하이'로 천이됨에 의해 피모스트랜지스터(PM11)를 지연만큼 활성화상태로 만드는 효과가 있어 노드E의 상태 변화를 도6의 (c)와 같이 더욱 지연시키게 된다.

또한, 상기 노드E의 상태가 '하이'에서 '로우'로의 변화가 지연되면 그 노드E의 신호를 받는 피모스트랜지스터(PM14)의 활성화도 지연되어 노드H의 상태가 도6의 (e)와 같이 '로우'에서 '하이'로의 상승이 지연되고, 노드F의 상태가 도6의 (f)와 같이 '로우'에서 '하이'로 빠르게 천이되므로 피모스트랜지스터(PM12)는 불활성상태로 바뀌게 되며, 노드E의 상태가 '하이'에서 '로우'로의 1/2 VCC 까지 노드E와 노드F의 상태가 동시에 '하이'인 구간이 발생하므로 이 기간동안 도6의 (g)와 같이 어드레스천이검출신호(ATD3)가 '하이'를 출력하게 된다.

반대로, 어드레스입력버퍼신호(ADD1)가 도6의 (a)와 같이 '하이'에서 '로우'로 천이될 때 노드G의 상태는 도6의 (b)와 같이 '로우'에서 '하이'로 완만한 곡선으로 천이되고, 노드F는 도6의 (f)와 같이 '하이'에서 '로우'로 완만한 곡선으로 천이하여 그 노드F의 상태가 '하이'에서 '로우'로 변화과정중 1/2 VCC 만큼의 기간동안노드E와 노드F의 상태가 동시에 '하이'인 구간이 발생하므로 이 기간동안 도6의 (h)와 같이 어드레스천이검출신호(ATD3)가 '하이'를 출력하게 된다.

도7은 종래와 본발명의 어드레스천이검출신호의 파형도를 보인도로서, 종래에는 도7의 (b)와 같이 어드레스천이검출신호(ATD1)가 두개로 분리되어 노이즈를 발생함을 알수 있고, 본 발명은 도7의 (c)와 (d)와 같이 안정적인 어드레스천이검출신호 (ATD2),(ATD3)를 발생함을 알수 있다.

이상에서 상세히 설명한 바와같이 본 발명은 소자 구성이 간단하여 칩의 면적을 최소화할 수 있고, 또한 어드레스펄스가 유입될 경우 그 펄스가 다음단에 전달되지 않아 안정된 제어를 할 수 있는 효과가 있다.

Claims

소스에 전원전압(VCC)이 인가되고, 게이트에 노드D가 접속되며, 드레인이 노드A에 접속된 제1 피모스트랜지스터(PM1)와, 소스에 상기 노드A가 접속되고, 드레인이 노드C에 접속된 제2 피모스트랜지스터(PM2)와, 드레인이 상기 노드C에 접속되고, 게이트에 어드레스입력버퍼신호(ADD1)가 인가되며, 소스가 접지된 제1 엔모스트랜지스터(NM1)와, 드레인이 노드A에 접속되고, 소스가 노드C에 접속되며, 게이트에 전원전압(VCC)이 인가된 제2 엔모스트랜지스터(NM2)와, 전원전압(VCC)이 소스에 인가되고, 게이트가 노드C에 접속되며, 드레인이 노드B에 접속된 제3 피모스트랜지스터(PM3)와, 소스가 상기 노드B에 접속되고, 게이트가 상기 제2 피모스트랜지스터(PM2)의 게이트에 접속되며, 드레인이 노드D에 접속된 제4 피모스트랜지스터(PM4)와, 드레인이 노드B에 접속되고, 소스가 노드D에 접속되며, 게이트에 전원전압(VCC)이 인가된 제3 엔모스트랜지스터(NM3)와, 드레인이 노드D에 접속되고, 게이트에 어드레스버퍼입력신호(ADD1)를 인버터(IN11)를 통해 인가받고, 소스가 접지된 제4 엔모스트랜지스터(NM4)와, 제1 입력단이 노드A에 접속되고,제2 입력단이 노드B에 접속된 낸드게이트(NA1)와, 상기 낸드게이트(NA1)의 출력단에 접속되어 어드레스천이검출신호(ATD2)를 출력하는 인버터(IN12)로 구성한 것을 특징으로 하는 어드레스 천이 검출발생기.
제1 항에 있어서, 엔모스트랜지스터(NM13)와 피모스트랜지스터(PM12)는 고저항소자로 동작하도록 두께는 작게 하고 길이는 크게한 것을 특징으로 하는 어드레스 천이검출발생기.
소스에 전원전압(VCC)이 인가되고, 게이트에 노드H가 접속되며, 드레인이 노드E에 접속된 제1 피모스트랜지스터(PM11)와, 드레인에 상기 노드E가 접속되고, 소스가 노드G에 접속된 제1 엔모스트랜지스터(NM11)와, 드레인에 상기 노드G가 접속되고, 소스에 전원전압(VCC)이 인가되며,게이트가 노드F에 접속된 제2 피모스트랜지스터 (PM12)와, 드레인이 상기 노드G에 접속되고, 게이트에 어드레스입력버퍼신호(ADD1)가 인가되며, 소스가 접지된 제2 엔모스트랜지스터 (NM2)와, 전원전압(VCC)이 소스에 인가되고, 게이트가 노드G에 접속되며, 드레인이 노드F에 접속된 제3 피모스트랜지스터(PM13)와, 드레인이 상기 노드F에 접속되고, 게이트가 상기 제1 엔모스트랜지스터(NM11)의 게이트에 접속되며, 소스가 노드H에 접속된 제3 엔모스트랜지스터(NM13)와, 소스에 전원전압(VCC)이 인가되고, 게이트가 노드E에 접속되며, 드레인이 노드H에 접속된 제4 피모스트랜지스터(PM14)와, 드레인이 노드H에 접속되고, 게이트에 어드레스버퍼입력신호(ADD1)를 인버터(IN11)를 통해 인가받고, 소스가 접지된 제4 엔모스트랜지스터(NM14)와, 제1 입력단이 노드E에 접속되고,제2 입력단이 노드F에 접속된 낸드게이트(NA1)와, 상기 낸드게이트(NA1)의 출력단에 접속되어 어드레스천이검출신호(ATD3)를 출력하는 인버터(IN12)로 구성한 것을 특징으로 하는 어드레스 천이 검출발생기.
제3 항에 있어서, 엔모스트랜지스터(NM13)와 피모스트랜지스터(PM12)는 고저항소자로 동작하도록 두께는 작게 하고 길이는 크게 한 것을 특징으로 하는 어드레스 천이 검출발생기.