JP2006135960A - 高速低電力クロックゲーテッドロジック回路 - Google Patents

高速低電力クロックゲーテッドロジック回路 Download PDF

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Abstract

【課題】高速低電力クロックゲーテッドロジック回路を提供する。
【解決手段】本発明のクロックゲーテッドロジック回路は、クロック信号に応答してパルス信号を発生するパルス発生器と、クロック信号、パルス信号、および制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと、を含む。これにより、パルスを基盤にゲーテッドクロック信号を発生するようにクロックゲーテッドロジック回路を実現することによってゲーテッドクロック信号をより早く生成することが可能である。
【選択図】図３

Description

本発明は、半導体集積回路に係り、より詳しくは、ゲーテッドフリップフロップ回路（ｇａｔｅｄ ｆｌｉｐ−ｆｌｏｐ ｃｉｒｃｕｉｔ）に関するものである。
ディジタルロジックシステムは、一般に、組合わせ又は順次回路に分類される。組合わせ回路はロジックゲートから構成され、ロジックゲートの出力は、現在の入力値によって直接的に決定される。組合わせ回路は、一連のブールの表現（Ｂｏｏｌｅａｎ ｅｘｐｒｅｓｓｉｏｎ）によって論理的に特徴付けられる特定した情報処理動作を遂行する。順次回路は、ロジックゲートに追加してフリップフロップという貯蔵素子を使用する。貯蔵素子の出力は入力及び貯蔵素子の状態の関数である。貯蔵素子の状態は、以前入力の関数である。結果的に、順次回路の出力は入力の現在値だけではなく、過去の入力に従い、順次回路の動作は、内部状態及び入力の時間順序によって特徴付けられなければならない。
全てのディジタルシステムが組合わせ回路を備えているのに対し、実質的に接する大部分のシステムは、ラッチのような貯蔵素子を含む。ラッチを用いたディジタル回路の例はレジスタ、カウンタ、スタティックメモリアレイ、などを含む。従って、高速低電力ディジタルシステムを実現することにおいて、ディジタルシステムの速度及び電力と相当に密接に関連されたフリップフロップを効果的に設計することが何より重要である。
ディジタルシステムの最近の傾向に照らして見るとき、フリップフロップの速度向上と共に低電力フリップフロップを実現することが何より重要になっている。特に、低電力フリップフロップについての要求を充足させるためにクロックゲーテッドロジック回路（又はクロックゲーテッドラッチ回路という。）が提案されてきている。クロックゲーテッドロジック回路は、フリップフロップに供給されるクロック信号を生成する回路であって、イネーブル信号という制御信号の活性化区間中のみクロック信号を生成するように構成されている。例示的なクロックゲーテッドロジック回路が図１に示されている。図１を参照すれば、クロックゲーテッドロジック回路１は、制御信号ＥＮ又はＴＥの活性化区間中、クロック信号ＣＫに同期のゲーテッドクロック信号ＧＣＫを生成する。図１に示されたクロックゲーテッドロジック回路１の性能はＥｔｏＧ時間によって決定される。ここで、ＥｔｏＧ時間はイネーブル信号ＥＮ又はＴＥの活性化時点でゲーテッドクロック信号ＧＣＫの出力時点までの遅延時間である。図１に示されたように、ＥｔｏＧ時間は伝送経路（図１で点線に表示される。）によって決定される。
従って、クロックゲーテッドロジック回路１の速度又は性能がＥｔｏＧ時間によって決定されるので、高速及び低電力ゲーテッドフリップフロップ回路を実現するためにはゲーテッドクロック信号を生成することにかかるＥｔｏＧ時間を縮めることが好ましい。
本発明の技術的課題は、高速低電力クロックゲーテッドロジック回路を提供するところにある。
前述した技術的課題を達成するための本発明の一特徴によれば、クロックゲーテッドロジック回路は、クロック信号に応答してパルス信号を発生するパルス発生器と、クロック信号、パルス信号、および制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと、を含む。
この実施形態において、パルス発生器は、クロック信号の遷移に応答してパルス信号を発生する。
この実施形態において、プリチャージドラッチは、ゲーテッドクロック信号がクロック信号のローレベル区間中ローレベルに維持されるように構成される。
この実施形態において、プリチャージドラッチは、クロック信号のハイレベル区間中パルス信号及び制御信号の活性化によってゲーテッドクロック信号を活性化させるように構成される。
この実施形態において、クロック信号のハイレベル区間中、プリチャージドラッチは、パルス及び制御信号の同時活性化に応答してゲーテッドクロック信号を活性化させるように構成される。
この実施形態において、クロック信号のハイレベル区間中、プリチャージドラッチは、パルス及び制御信号のうち少なくとも一つが非活性化されるとき活性化されたゲーテッドクロック信号をラッチするように構成される。
この実施形態において、プリチャージドラッチは、電源電圧と内部ノードとの間に連結され、クロック信号に応答して動作する第１のトランジスタと、内部ノードと接地電圧との間に直列連結され、パルス信号及び制御信号にそれぞれ応答してそれぞれ動作する第２及び第３のトランジスタと、内部ノードの電圧レベルに応答してゲーテッドクロック信号を出力するインバータと、を含む。
この実施形態において、プリチャージドラッチは、第２及び第３のトランジスタの接続点と接地電圧との間に連結され、他の制御信号に応答して動作する第４のトランジスタをさらに含む。
この実施形態において、プリチャージドラッチは、第３のトランジスタと接地電圧との間に連結され、他の制御信号に応答して動作する第４のトランジスタをさらに含む。
この実施形態において、プリチャージドラッチは、内部ノードの電圧レベルを維持するように構成されたフィードバックキーパをさらに含む。
前述した技術的課題を達成するための本発明の他の特徴によれば、クロックゲーテッドロジック回路は、クロック信号に応答してパルス信号を発生するパルス発生器と、クロック信号、パルス信号、および制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと、を含み、プリチャージドラッチは、電源電圧と内部ノードとの間に連結され、クロック信号に応答して動作する第１のトランジスタと、内部ノードと接地電圧との間に直列連結され、パルス信号及び制御信号にそれぞれ応答してそれぞれ動作する第２及び第３のトランジスタと、内部ノードの電圧レベルに応答してゲーテッドクロック信号を出力する第１のインバータと、を含む。
この実施形態において、プリチャージドラッチは、第２及び第３のトランジスタの接続点と接地電圧との間に連結され、他の制御信号に応答して動作する第４のトランジスタをさらに含む。
この実施形態において、プリチャージドラッチは、第３のトランジスタと接地電圧との間に連結され、他の制御信号に応答して動作する第４のトランジスタをさらに含む。
この実施形態において、プリチャージドラッチは、内部ノードの電圧レベルを維持するように構成されたフィードバックキーパをさらに含む。
この実施形態において、フィードバックキーパは、電源電圧と内部ノードに連結された第４のトランジスタと、内部ノードと接地電圧との間に連結された第５のトランジスタと、内部ノードに連結された第２のインバータと、を含み、第４及び第５のトランジスタは、第２のインバータの出力によって制御される。
この実施形態において、フィードバックキーパは、内部ノードと第５のトランジスタとの間に連結され、クロック信号に応答して動作する第６のトランジスタをさらに含む。
この実施形態において、フィードバックキーパは、第４のトランジスタと内部ノードとの間に連結され、パルス信号に応答して動作する第６トランジスタをさらに含む。
この実施形態において、フィードバックキーパは、内部ノードと第５のトランジスタとの間に連結され、クロック信号に応答して動作する第６のトランジスタと、第４のトランジスタと内部ノードとの間に連結され、パルス信号に応答して動作する第７のトランジスタと、をさらに含む。
この実施形態において、プリチャージドラッチは、電源電圧と内部ノードに連結され、ゲーテッドクロック信号に応答して動作する第４のトランジスタと、内部ノードと接地電圧との間に連結され、ゲーテッドクロック信号に応答して動作する第５のトランジスタと、をさらに含む。
この実施形態において、プリチャージドラッチは、内部ノードと第５のトランジスタとの間に連結され、クロック信号に応答して動作する第６のトランジスタをさらに含む。
この実施形態において、プリチャージドラッチは、第４のトランジスタと内部ノードとの間に連結され、パルス信号に応答して動作する第６のトランジスタをさらに含む。
この実施形態において、プリチャージドラッチは、内部ノードと第５のトランジスタとの間に連結され、クロック信号に応答して動作する第６のトランジスタと、第４のトランジスタと内部ノードとの間に連結され、パルス信号に応答して動作する第７のトランジスタと、をさらに含む。
前述した技術的課題を達成するための本発明のさらに他の特徴によれば、クロックゲーテッドロジック回路は、クロック信号に応答してパルス信号を発生するパルス発生器と、クロック信号、パルス信号、および第１及び第２の制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと、を含み、プリチャージドラッチは、電源電圧と内部ノードとの間に連結され、クロック信号に応答して動作する第１のトランジスタと、内部ノードと接地電圧との間に直列連結され、パルス信号及び第１の制御信号にそれぞれ応答してそれぞれ動作する第２及び第３のトランジスタと、第２及び第３のトランジスタの接続点と接地電圧との間に連結され、第２の制御信号に応答して動作する第４のトランジスタと、内部ノードの電圧レベルに応答してゲーテッドクロック信号を出力するインバータと、を含む。
この実施形態において、プリチャージドラッチは、内部ノードの電圧レベルを維持するように構成されたフィードバックキーパをさらに含む。
この実施形態において、フィードバックキーパは、クロック信号及びパルス信号に応答して内部ノードの電圧レベルをラッチするように構成される。
この実施形態において、フィードバックキーパは、クロック信号に応答して内部ノードの電圧レベルをラッチするように構成される。
この実施形態において、フィードバックキーパは、パルス信号に応答して内部ノードの電圧レベルをラッチするように構成される。
この実施形態において、フィードバックキーパは、内部ノードの電圧レベルに応答して内部ノードの電圧レベルをラッチするように構成される。
この実施形態において、第１のトランジスタは、ＰＭＯＳトランジスタから構成され、第２のトランジスタ〜第４のトランジスタは、ＮＭＯＳトランジスタから構成される。
前述した技術的課題を達成するための本発明のさらに他の特徴によれば、クロックゲーテッドロジック回路は、クロック信号に応答してパルス信号を発生するパルス発生器と、クロック信号、パルス信号、および第１及び第２の制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと、を含み、プリチャージドラッチは、電源電圧に連結されたソース、内部ノードに連結されたドレイン、およびクロック信号が入力されるように連結されたゲートを有する第１のＰＭＯＳトランジスタと、内部ノードに連結されたドレイン、ソース、およびパルス信号が入力されるように連結されたゲートを有する第１のＮＭＯＳトランジスタと、第１のＮＭＯＳトランジスタのドレインに連結されたドレイン、接地されたソース、そして第１の制御信号が入力されるように連結されたゲートを有する第２のＮＭＯＳトランジスタと、第１のＮＭＯＳトランジスタのドレインに連結されたドレイン、接地されたソース、そして第２の制御信号が入力されるように連結されたゲートを有する第３のＮＭＯＳトランジスタと、内部ノードに連結された入力端子とゲーテッドクロック信号を出力する出力端子とを有する第１のインバータと、内部ノードに連結された入力端子を有する第２のインバータと、電源電圧に連結されたソース、ドレイン、および第２のインバータの出力端子に連結されたゲートを有する第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのドレインに連結されたソース、内部ノードに連結されたドレイン、およびパルス信号が入力されるように連結されたゲートを有する第３のＰＭＯＳトランジスタと、内部ノードに連結されたドレイン、ソース、およびクロック信号が入力されるように連結されたゲートを有する第４のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタのソースに連結されたドレイン、接地されたソース、および第２のインバータの出力端子に連結されたゲートを有する第５のＮＭＯＳトランジスタと、を含む。
前述したように、パルスを基盤にゲーテッドクロック信号を発生するようにクロックゲーテッドロジック回路を実現することによって、ゲーテッドクロック信号をより早く生成することが可能である。
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
図２は、本発明に従うクロックゲーテッドロジック回路を概略的に示すブロック図である。本発明に従うクロックゲーテッドロジック回路（又はクロックゲーテッドラッチ回路と称する。）１００は、制御信号ＥＮの活性化区間中クロック信号ＣＫに同期したゲーテッドクロック信号ＧＣＫを発生する。本発明に従うクロックゲーテッドロジック回路１００は、パルス発生器（ｐｕｌｓｅ ｇｅｎｅｒａｔｏｒ）１２０とプリチャージドラッチ（ｐｒｅｃｈａｒｇｅｄ ｌａｔｃｈ）１４０とを含む。パルス発生器１２０は、クロック信号ＣＫに応答してパルス信号Ｐを発生する。例えば、パルス発生器１２０は、クロック信号ＣＫのローハイ遷移（又はハイロー遷移）に応答してパルス信号Ｐを発生する。プリチャージドラッチ１４０は、制御信号ＥＮと、パルス信号Ｐと、クロック信号ＣＫとに応答してゲーテッドクロック信号ＧＣＫ、を発生する。ゲーテッドクロック信号ＧＣＫは、フリップフロップＦＦのクロック信号として供給される。例えば、制御信号ＥＮが非活性化されている間、ゲーテッドクロック信号ＧＣＫは、パルス信号Ｐに関係なくクロック信号ＣＫによって特定レベルに維持される。制御信号ＥＮが活性化された状態でパルス信号Ｐが生成されるとき、プリチャージドラッチ１４０は、クロック信号ＣＫと同一な波形を有するゲーテッドクロック信号ＧＣＫを発生する。これは詳細に後述する。
以上の説明から分かるように、本発明に従うクロックゲーテッドロジック回路１００は、制御信号ＥＮが活性化された状態でパルスを基盤としてゲーテッドクロック信号ＧＣＫを発生するように構成される。ゲーテッドクロック信号ＧＣＫは、フリップフロップ及びそれと類似した構成要素（レジスタ、カウンタ、ラッチなど）に供給される。前述したように、制御信号ＥＮが非活性化された状態では、クロック信号ＣＫの遷移に関係なくゲーテッドクロック信号ＧＣＫが特定レベルに維持されるので、本発明のクロックゲーテッドロジック回路を含む集積回路装置の消費電力を減らすことが可能である。
図３は、本発明の例示的な実施形態による図２に示されたパルス発生器を示す回路図である。図３を参照すれば、本発明に従うパルス発生器１２０は、クロック信号ＣＫに応答してパルス信号Ｐを生成するように構成され、３個のＰＭＯＳトランジスタ２０１，２０２，２０４と、５個のＮＭＯＳトランジスタ２０３，２０５，２０６，２０７，２０９と、２個のインバータ２０８，２１０と、を含む。
ＰＭＯＳトランジスタ２０１は、電源電圧ＶＣＣと内部ノード１２１との間に連結され、クロック信号ＣＫによって制御される。ＰＭＯＳトランジスタ２０１は、電源電圧ＶＣＣと内部ノード１２１との間に連結され、内部ノード１２２の電圧レベルによって制御される。ＮＭＯＳトランジスタ２０３，２０７は、内部ノード１２１と接地電圧ＶＳＳとの間に直列連結されている。ＮＭＯＳトランジスタ２０３のゲートには、クロック信号ＣＫが印加され、ＮＭＯＳトランジスタ２０７のゲートは、内部ノード１２２に電気的に連結されている。ＰＭＯＳ及びＮＭＯＳトランジスタ２０４，２０５，２０６は、電源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列連結されている。ＰＭＯＳ及びＮＭＯＳトランジスタ２０４，２０５のゲートは、クロック信号ＣＫが供給されるように連結されている。ＮＭＯＳトランジスタ２０６のゲートは、内部ノード１２２に連結されたインバータ２１０の出力端子に電気的に連結されている。ゲートが内部ノード１２１に連結されたインバータ２０８の出力端子に連結されたＮＭＯＳトランジスタ２０９は、内部ノード１２２と接地電圧ＶＳＳとの間に連結されている。
回路動作において、クロック信号ＣＫがローレベルであるとき、ＰＭＯＳトランジスタ２０１，２０４はターンオンされる。これは、内部ノード１２１，１２２をターンオンされたトランジスタ２０１，２０４を通じてハイレベルになるようにする。内部ノード１２１がハイレベルに維持されることによって、出力信号、すなわちパルス信号Ｐはローレベルを有する。この際、ＮＭＯＳトランジスタ２０９は、ローレベルのパルス信号Ｐによってターンオフされる。クロック信号ＣＫがローレベルに維持される間、ＰＭＯＳトランジスタ２０１，２０４は、内部ノード１２１，１２２を電源電圧にそれぞれプリチャージするためのプリチャージトランジスタとして機能する。
続けて、クロック信号ＣＫがローレベルからハイレベルへ遷移するとき、ＮＭＯＳトランジスタ２０３，２０５は、ターンオンされるが、ＰＭＯＳトランジスタ２０１，２０４はターンオフされる。内部ノード１２２がハイレベルに維持された状態でＮＭＯＳトランジスタ２０３がクロック信号ＣＫによってターンオンされることによって、内部ノード１２１はターンオンされたＮＭＯＳトランジスタ２０３，２０７を通じて接地される。これは、パルス信号Ｐをローレベルからハイレベルへ遷移させる。パルス信号Ｐがハイレベルへ遷移することによって、ＮＭＯＳトランジスタ２０９がターンオンされる。内部ノード１２２は、ターンオンされたトランジスタ２０９を通じて接地されることによって、ＰＭＯＳトランジスタ２０２がターンオンされる。従って、パルス信号Ｐはハイレベルからローレベルへ遷移する。これと同時に、ローレベルを有する内部ノード１２２に連結されたＮＭＯＳトランジスタ２０７はターンオフされる。この際、内部ノード１２２のローレベルは、クロック信号ＣＫのハイレベル区間中インバータ２１０及びＮＭＯＳトランジスタ２０５，２０６から構成されたラッチ又はキーパーを通じて維持される。
本発明の例示的な実施形態によるパルス発生器の代わりにこの分野によく知られたパルス発生器が使用できることは当業者に自明である。
図４は、本発明の第１の実施形態による図２に示されたプリチャージドラッチを示す回路図である。図４を参照すれば、本発明の第１の実施形態によるプリチャージドラッチ１４０は、クロック信号ＣＫ、制御信号ＥＮ、およびパルス信号Ｐに応答してゲーテッドクロック信号ＧＣＫを発生し、３個のＰＭＯＳトランジスタ２１１，２１４，２１５と、４個のＮＭＯＳトランジスタ２１２，２１３，２１６，２１７と、２個のインバータ２１８，２１９と、を含む。ＰＭＯＳトランジスタ２１１は、電源電圧ＶＣＣと内部ノード１４１との間に連結され、そのゲートにはクロック信号ＣＫが印加される。ＮＭＯＳトランジスタ２１２，２１３は、内部ノード１４１と接地電圧ＶＳＳとの間に直列連結されている。ＮＭＯＳトランジスタ２１２のゲートにはパルス信号Ｐが印加され、ＮＭＯＳトランジスタ２１３のゲートには、制御信号ＥＮが印加される。ＰＭＯＳトランジスタ２１４，２１５は、電源電圧ＶＣＣと内部ノード１４１との間に直列連結されている。ＮＭＯＳトランジスタ２１６，２１７は、内部ノード１４１と接地電圧ＶＳＳとの間に直列連結されている。インバータ２１８は、内部ノード１４１に連結された入力端子及びトランジスタ２１４，２１７のゲートに連結された出力端子を有する。ＰＭＯＳトランジスタ２１５のゲートは、パルス信号Ｐが入力されるように連結され、ＮＭＯＳトランジスタ２１６のゲートはクロック信号ＣＫが入力されるように連結されている。
本発明の第１の実施形態によるプリチャージドラッチを含んだクロックゲーテッドロジック回路の動作を参照図面に基づいて以下詳細に説明する。前述したように、本発明に従うクロックゲーテッドロジック回路は、集積回路装置の全般的な消費電力を減らすためのものであり、制御信号ＥＮの非活性化時クロック信号ＣＫの遷移に関係なく特定レベル（例えば、ローレベル）に固定されたゲーテッドクロック信号ＧＣＫを発生するように構成される。より詳しい説明は次の通りである。
先ず、クロック信号ＣＫがローレベルに維持される間、前述したように、パルス信号Ｐはローレベルに維持される。パルス信号Ｐがクロック信号ＣＫのローレベル区間中ローレベルに維持されることによって、プリチャージドラッチ１４０のＮＭＯＳトランジスタ２１２はターンオフされる。クロック信号ＣＫがローレベルに維持されるとき、ＰＭＯＳトランジスタ２１１はターンオンされる。これは、プリチャージドラッチ１４０の内部ノード１４１をハイレベルになるようにする。結果的に、クロック信号ＣＫがローレベルに維持される間、制御信号ＥＮに関係なくゲーテッドクロック信号ＧＣＫはローレベルに維持される。
クロック信号ＣＫがローレベルからハイレベルへ遷移することによって、パルス信号Ｐは、やはりローレベルからハイレベルへ遷移する。これは、ＰＭＯＳトランジスタ２１１をターンオフし、ＮＭＯＳトランジスタ２１２をターンオンする。制御信号ＥＮが活性化状態にあると仮定すれば、内部ノード１４１はパルス信号Ｐのローハイ遷移によってＮＭＯＳトランジスタ２１２，２１３を通じて接地される。すなわち、ゲーテッドクロック信号ＧＣＫがローレベルからハイレベルへ遷移される。クロック信号ＣＫがハイレベルであり、内部ノード１４１がローレベルであるとき、内部ノード１４１のローレベルはラッチ又はキーパーを構成するインバータ２１８及びＮＭＯＳトランジスタ２１６，２１７を通じて維持される。従って、たとえパルス信号Ｐがクロック信号ＣＫのハイレベル区間内でローレベルに遷移しても、内部ノード１４１のローレベルはラッチ又はキーパーを構成するインバータ２１８及びＮＭＯＳトランジスタ２１６，２１７を通じて維持される。これは、制御信号ＥＮ及び／又はパルス信号Ｐの活性化区間がクロック信号ＣＫのハイレベル区間中維持される必要がないことを意味する。これと反対に、クロック信号ＣＫのローレベル区間中内部ノード１４１のハイレベルは、ＰＭＯＳトランジスタ２１１と共にインバータ２１８及びＰＭＯＳトランジスタ２１４，２１５を通じて維持できる。
以上の説明で分かるように、本発明に従うクロックゲーテッドロジック回路１００は、パルスを基盤としてクロック信号ＣＫと同一な波形を有するゲーテッドクロック信号ＧＣＫを生成する。また、ＥｔｏＧ時間が図１に示すものと比較して見るとき、短縮されることが分かる。すなわち、制御信号ＥＮの伝送経路（図４で点線で表示される。）を構成するゲートが図１に示されたものと比較して見るとき、大略半分に減少されている。従って、クロックゲーテッドロジック回路１００の速度又は性能がＥｔｏＧ時間によって決定されるという点を考慮して見るとき、本発明に従うクロックゲーテッドロジック回路１００が高速低電力フリップフロップ回路を実現するのに適する。
図５は、本発明に従う第２の実施形態による図２に示されたプリチャージドラッチを示す回路図である。
図５を参照すれば、本発明に従う第２の実施形態による図２に示されたプリチャージドラッチ１４０は、制御信号ＴＥによって制御されるＮＭＯＳトランジスタ２２０が追加されたという点を除外すれば、図４に示されたものと実質的に同一である。図５において、図４に示されたものと同一な機能を有する構成要素には同一の参照番号を付し、それについての説明は省略する。こうした回路構成によれば、制御信号ＥＮ，ＴＥのうちいずれか一つの活性化によって内部ノード１４１の状態が決定される。
図６は、本発明に従う第３の実施形態による図２に示されたプリチャージドラッチを示す回路図である。
図６を参照すれば、本発明に従う第３の実施形態による図２に示されたプリチャージドラッチ１４０は、クロック信号ＣＫによって制御されるＮＭＯＳトランジスタ２１６が除去されたという点を除外すれば、図４に示されたものと実質的に同一である。図６において、図４に示すものと同一な機能を有する構成要素には同一の参照番号を付し、それについての説明は省略する。
図７は、本発明に従う第４の実施形態による図２に示されたプリチャージドラッチを示す回路図である。
図７を参照すれば、本発明に従う第４の実施形態による図２に示されたプリチャージドラッチ１４０は、パルス信号Ｐによって制御されるＰＭＯＳトランジスタ２１５が除去されたという点を除外すれば図４に示されたものと実質的に同一である。図７において、図４に示すものと同一な機能を有する構成要素には同一の参照番号を付し、それについての説明は省略する。
図８は、本発明に従う第５の実施形態による図２に示されたプリチャージドラッチを示す回路図である。
図８を参照すれば、本発明に従う第５の実施形態による図２に示されたプリチャージドラッチ１４０は、クロック信号ＣＫ及びパルス信号Ｐによってそれぞれ制御されるＮＭＯＳトランジスタ２１６及びＰＭＯＳトランジスタ２１５が除去されたという点を除外すれば、図４に示すものと実質的に同一である。図８において、図４に示すものと同一な機能を有する構成要素には同一の参照番号を付し、それについての説明は省略する。
図９は、本発明に従う第６の実施形態による図２に示されたプリチャージドラッチを示す回路図である。
図９を参照すれば、本発明に従う第６の実施形態による図２に示されたプリチャージドラッチ１４０は、制御信号ＴＥによって制御されるＮＭＯＳトランジスタ２２０が追加されたという点を除外すれば、図４に示すものと実質的に同一である。図９において、図４に示すものと同一な機能を有する構成要素には同一の参照番号を付し、それについての説明は省略する。こうした回路構成によれば、制御信号ＥＮ，ＴＥの同時活性化によって内部ノード１４１の状態が決定されることである。
図１０〜図１５は、本発明の変形例による図２に示されたプリチャージドラッチを示す回路図である。図１０〜図１５は、図５〜図９にそれぞれ対応するものであり、図１０〜図１５に示されたプリチャージドラッチは単に内部ノード１４１に連結されたインバータ２１９が除去されたという点を除外すれば図５〜図９に示すものと実質的に同一である。こうした回路構成において、ゲーテッドクロック信号ＧＣＫはインバータ２１８から出力される。
図４〜図９に示されたプリチャージドラッチにおいて、フィードバックキーパ（ｆｅｅｄｂａｃｋ ｋｅｅｐｅｒ）とゲーテッドクロック信号ＧＣＫを駆動するインバータが互いに分離されている。こうした構造の場合、ゲーテッドクロック信号ＧＣＫを駆動するインバータの出力ローディングが図１０〜図１５に示すものと比較して見るとき小さい。これは、本発明に従うクロックゲーテッドロジック回路が大きいローディングを有する回路に連結できることを意味する。図１０〜図１５に示された変形例において、ゲーテッドクロック信号ＧＣＫを出力するインバータ２１８にインバータが直列に連結できることは当業者に自明である。
以上で、本発明に従う回路の構成及び動作を前述した説明及び図面によって示したが、これは例を挙げて説明したに過ぎなく、本発明の技術的思想及び範囲を外れない範囲内で多様な変形及び変更が可能なことは勿論である。
一般的なクロックゲーテッドロジック回路を示す回路図である。 本発明に従うクロックゲーテッドロジック回路を概略的に示すブロック図である。 本発明の例示的な実施形態による図２に示されたパルス発生器を示す回路図である。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その１）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その２）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その３）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その４）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その５）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その６）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その７）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その８）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その９）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その１０）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その１１）。 本発明の実施形態による図２に示されたプリチャージドラッチを示す回路図である（その１２）。
符号の説明
１００：クロックゲーテッドロジック回路
１２０：パルス発生器
１４０：プリチャージドラッチ

Claims (30)

  1. クロック信号に応答してパルス信号を発生するパルス発生器と；
    前記クロック信号、前記パルス信号、および制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと；
    を含むことを特徴とするクロックゲーテッドロジック回路。
  2. 前記パルス発生器は、前記クロック信号の遷移に応答して前記パルス信号を発生すること
    を特徴とする請求項１に記載のクロックゲーテッドロジック回路。
  3. 前記プリチャージドラッチは、前記ゲーテッドクロック信号が前記クロック信号のローレベル区間中ローレベルに維持されるように構成されること
    を特徴とする請求項２に記載のクロックゲーテッドロジック回路。
  4. 前記プリチャージドラッチは、前記クロック信号のハイレベル区間中前記パルス信号及び前記制御信号の活性化によって前記ゲーテッドクロック信号を活性化させるように構成されること
    を特徴とする請求項３に記載のクロックゲーテッドロジック回路。
  5. 前記クロック信号のハイレベル区間中、前記プリチャージドラッチは、前記パルス及び前記制御信号の同時活性化に応答して前記ゲーテッドクロック信号を活性化させるように構成されること
    を特徴とする請求項４に記載のクロックゲーテッドロジック回路。
  6. 前記クロック信号のハイレベル区間中、前記プリチャージドラッチは、前記パルス及び前記制御信号のうち少なくとも一つが非活性化されるとき前記活性化されたゲーテッドクロック信号をラッチするように構成されること
    を特徴とする請求項４に記載のクロックゲーテッドロジック回路。
  7. 前記プリチャージドラッチは、
    電源電圧と内部ノードとの間に連結され、前記クロック信号に応答して動作する第１のトランジスタと；
    前記内部ノードと接地電圧との間に直列連結され、前記パルス信号及び前記制御信号にそれぞれ応答してそれぞれ動作する第２及び第３のトランジスタと；
    前記内部ノードの電圧レベルに応答して前記ゲーテッドクロック信号を出力するインバータと；
    を含むことを特徴とする請求項１に記載のクロックゲーテッドロジック回路。
  8. 前記プリチャージドラッチは、前記第２及び第３のトランジスタの接続点と前記接地電圧との間に連結され、他の制御信号に応答して動作する第４のトランジスタをさらに含むこと
    を特徴とする請求項７に記載のクロックゲーテッドロジック回路。
  9. 前記プリチャージドラッチは、前記第３のトランジスタと前記接地電圧との間に連結され、他の制御信号に応答して動作する第４のトランジスタをさらに含むこと
    を特徴とする請求項７に記載のクロックゲーテッドロジック回路。
  10. 前記プリチャージドラッチは、前記内部ノードの電圧レベルを維持するように構成されたフィードバックキーパをさらに含むこと
    を特徴とする請求項７に記載のクロックゲーテッドロジック回路。
  11. クロック信号に応答してパルス信号を発生するパルス発生器と；
    前記クロック信号、前記パルス信号、および制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと；
    を含み、
    前記プリチャージドラッチは、
    電源電圧と内部ノードとの間に連結され、前記クロック信号に応答して動作する第１のトランジスタと；
    前記内部ノードと接地電圧との間に直列連結され、前記パルス信号及び前記制御信号にそれぞれ応答してそれぞれ動作する第２及び第３のトランジスタと；
    前記内部ノードの電圧レベルに応答して前記ゲーテッドクロック信号を出力する第１のインバータと；
    を含むことを特徴とするクロックゲーテッドロジック回路。
  12. 前記プリチャージドラッチは、前記第２及び第３のトランジスタの接続点と前記接地電圧との間に連結され、他の制御信号に応答して動作する第４のトランジスタをさらに含むこと
    を特徴とする請求項１１に記載のクロックゲーテッドロジック回路。
  13. 前記プリチャージドラッチは、前記第３のトランジスタと前記接地電圧との間に連結され、他の制御信号に応答して動作する第４のトランジスタをさらに含むこと
    を特徴とする請求項１１に記載のクロックゲーテッドロジック回路。
  14. 前記プリチャージドラッチは、前記内部ノードの電圧レベルを維持するように構成されたフィードバックキーパをさらに含むこと
    を特徴とする請求項１１に記載のクロックゲーテッドロジック回路。
  15. 前記フィードバックキーパは、
    前記電源電圧と前記内部ノードに連結された第４のトランジスタと；
    前記内部ノードと前記接地電圧との間に連結された第５のトランジスタと；
    前記内部ノードに連結された第２のインバータと；
    を含み、
    前記第４及び第５のトランジスタは、前記第２のインバータの出力によって制御されること
    を特徴とする請求項１４に記載のクロックゲーテッドロジック回路。
  16. 前記フィードバックキーパは、前記内部ノードと前記第５のトランジスタとの間に連結され、前記クロック信号に応答して動作する第６のトランジスタをさらに含むこと
    を特徴とする請求項１５に記載のクロックゲーテッドロジック回路。
  17. 前記フィードバックキーパは、前記第４のトランジスタと前記内部ノードとの間に連結され、前記パルス信号に応答して動作する第６のトランジスタをさらに含むこと
    を特徴とする請求項１５に記載のクロックゲーテッドロジック回路。
  18. 前記フィードバックキーパは、
    前記内部ノードと前記第５のトランジスタとの間に連結され、前記クロック信号に応答して動作する第６のトランジスタと；
    前記第４のトランジスタと前記内部ノードとの間に連結され、前記パルス信号に応答して動作する第７のトランジスタと；
    をさらに含むことを特徴とする請求項９に記載のクロックゲーテッドロジック回路。
  19. 前記プリチャージドラッチは、
    前記電源電圧と前記内部ノードに連結され、前記ゲーテッドクロック信号に応答して動作する第４のトランジスタと；
    前記内部ノードと前記接地電圧との間に連結され、前記ゲーテッドクロック信号に応答して動作する第５のトランジスタと；
    をさらに含むことを特徴とする請求項１１に記載のクロックゲーテッドロジック回路。
  20. 前記プリチャージドラッチは、前記内部ノードと前記第５のトランジスタとの間に連結され、前記クロック信号に応答して動作する第６のトランジスタをさらに含むこと
    を特徴とする請求項１９に記載のクロックゲーテッドロジック回路。
  21. 前記プリチャージドラッチは、前記第４のトランジスタと前記内部ノードとの間に連結され、前記パルス信号に応答して動作する第６のトランジスタをさらに含むこと
    を特徴とする請求項１９に記載のクロックゲーテッドロジック回路。
  22. 前記プリチャージドラッチは、
    前記内部ノードと前記第５のトランジスタとの間に連結され、前記クロック信号に応答して動作する第６のトランジスタと；
    前記第４のトランジスタと前記内部ノードとの間に連結され、前記パルス信号に応答して動作する第７のトランジスタと；
    をさらに含むことを特徴とする請求項１９に記載のクロックゲーテッドロジック回路。
  23. クロック信号に応答してパルス信号を発生するパルス発生器と；
    前記クロック信号、前記パルス信号、および第１及び第２の制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと；
    を含み、
    前記プリチャージドラッチは、
    電源電圧と内部ノードとの間に連結され、前記クロック信号に応答して動作する第１のトランジスタと；
    前記内部ノードと接地電圧との間に直列連結され、前記パルス信号及び前記第１の制御信号にそれぞれ応答してそれぞれ動作する第２及び第３のトランジスタと；
    前記第２及び第３のトランジスタの接続点と前記接地電圧との間に連結され、第２の制御信号に応答して動作する第４のトランジスタと；
    前記内部ノードの電圧レベルに応答して前記ゲーテッドクロック信号を出力するインバータと；
    を含むことを特徴とするクロックゲーテッドロジック回路。
  24. 前記プリチャージドラッチは、前記内部ノードの電圧レベルを維持するように構成されたフィードバックキーパをさらに含むこと
    を特徴とする請求項２３に記載のクロックゲーテッドロジック回路。
  25. 前記フィードバックキーパは、前記クロック信号及び前記パルス信号に応答して前記内部ノードの電圧レベルをラッチするように構成されたこと
    を特徴とする請求項２４に記載のクロックゲーテッドロジック回路。
  26. 前記フィードバックキーパは、前記クロック信号に応答して前記内部ノードの電圧レベルをラッチするように構成されたこと
    を特徴とする請求項２４に記載のクロックゲーテッドロジック回路。
  27. 前記フィードバックキーパは、前記パルス信号に応答して前記内部ノードの電圧レベルをラッチするように構成されたこと
    を特徴とする請求項２４に記載のクロックゲーテッドロジック回路。
  28. 前記フィードバックキーパは、前記内部ノードの電圧レベルに応答して前記内部ノードの電圧レベルをラッチするように構成されたこと
    を特徴とする請求項２４に記載のクロックゲーテッドロジック回路。
  29. 前記第１のトランジスタは、ＰＭＯＳトランジスタから構成され、前記第２のトランジスタ乃至第４のトランジスタは、ＮＭＯＳトランジスタから構成されること
    を特徴とする請求項２３に記載のクロックゲーテッドロジック回路。
  30. クロック信号に応答してパルス信号を発生するパルス発生器と；
    前記クロック信号、前記パルス信号、および第１及び第２の制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと；
    を含み、
    前記プリチャージドラッチは、
    電源電圧に連結されたソース、内部ノードに連結されたドレイン、および前記クロック信号が入力されるように連結されたゲートを有する第１のＰＭＯＳトランジスタと；
    前記内部ノードに連結されたドレイン、ソース、および前記パルス信号が入力されるように連結されたゲートを有する第１のＮＭＯＳトランジスタと；
    前記第１のＮＭＯＳトランジスタのドレインに連結されたドレイン、接地されたソース、および前記第１の制御信号が入力されるように連結されたゲートを有する第２のＮＭＯＳトランジスタと；
    前記第１のＮＭＯＳトランジスタのドレインに連結されたドレイン、接地されたソース、および前記第２の制御信号が入力されるように連結されたゲートを有する第３のＮＭＯＳトランジスタと；
    前記内部ノードに連結された入力端子と前記ゲーテッドクロック信号を出力する出力端子とを有する第１のインバータと；
    前記内部ノードに連結された入力端子を有する第２のインバータと；
    前記電源電圧に連結されたソース、ドレイン、および前記第２のインバータの出力端子に連結されたゲートを有する第２のＰＭＯＳトランジスタと；
    前記第２のＰＭＯＳトランジスタのドレインに連結されたソース、前記内部ノードに連結されたドレイン、および前記パルス信号が入力されるように連結されたゲートを有する第３のＰＭＯＳトランジスタと；
    前記内部ノードに連結されたドレイン、ソース、および前記クロック信号が入力されるように連結されたゲートを有する第４のＮＭＯＳトランジスタと；
    前記第４のＮＭＯＳトランジスタのソースに連結されたドレイン、接地されたソース、および前記第２のインバータの出力端子に連結されたゲートを有する第５のＮＭＯＳトランジスタと；
    を含むことを特徴とするクロックゲーテッドロジック回路。
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