JP2008271102A - リングオシレータおよびクロック生成回路 - Google Patents

Abstract

【課題】ゲートアレイなどの標準ゲートを活用したリングオシレータの提供
【解決手段】この発明は、選択機能付き遅延回路１〜５とナンドゲート６〜１０とを直列接続するとともに、全体でループを構成して所望の発振周期で発振する。選択機能付き遅延回路１〜５は、遅延時間がｄのナンドゲートから構成し、遅延時間２ｄを単位遅延時間Ｔとして第１または第２遅延時間だけ信号を遅延させ、その両遅延時間をそれぞれ外部から設定でき、かつ、その両遅延時間の時間差が単位遅延時間Ｔの２の累乗数倍となるように構成する。このため、この発明では、発振基本周期としてＴ×２ｎ （ｎは整数）が設定でき、かつ、Ｔ×２ｎ 〜Ｔ×（２ｎ＋１ −１）の範囲で発振周期を設定できる。
【選択図】図１

Description

本発明は、発振周期（発振周波数）が可変できるリングオシレータ、およびそれを適用して所望のクロックを生成できるクロック生成回路に関する。

従来、発振周期が可変できるリングオシレータとしては、特許文献１に記載のものが知られている。
このリングオシレータは、特許文献１の図１に示すように、縦続接続したインバータの各出力をｎ入力セレクタによって選択して初段のインバータに帰還入力し、これによりインバータの接続段数を変更することで、発振周期を設定できるようになっている。

しかし、上記のリングオシレータのように、インバータの接続段数の選択によって発振周期を変更する場合には、広範囲の周波数に対応しようとすると、インバータおよびセレクタの個数が増大して回路規模が大きくなるという不具合がある。
ところで、デジタル制御データで発振周期が可変制御できるリングオシレータが望まれる。この場合に、デジタル制御データは２進数であるので、デジタル制御データに比例した発振周期を誤差なく実現するためには、発振周期は単位遅延時間に対して２の累乗倍であることが望ましい。

しかし、リングオシレータは、発振条件を満たすために奇数個（奇数段）のインバータ（反転素子）で帰還ループを構成する必要がある。いま、インバータの接続個数がＮで、そのインバータの遅延時間がｄの場合には、発振周期は（２×Ｎ×ｄ）となる。ところが、インバータの接続個数Ｎは奇数のため、（２×Ｎ）は２の累乗数にはならない。
特許文献２には、回路の工夫によって、単位遅延時間の２の累乗数倍の周期のリングオシレータが知られている。
特開２００４−８０１５５号公報 特開平６−２１６７２１号公報

しかし、単位遅延時間は、リングオシレータの遅延位相差に基づいて、リングオシレータから取り出した２^ｎ（ｎは整数）の信号をセレクタで選択する回路が必要になるため、クロック回路を生成する回路が複雑になる。
このような背景の下において、標準ゲートを活用したリングオシレータ、特に、ゲートアレイなどの標準ゲートを活用したリングオシレータの出現が望まれる。さらに、そのようなリングオシレータを用いてクロックを生成するためのクロック生成回路の出現も望まれる。

そこで、本発明の目的は、上記の点に鑑み、ゲートアレイなどの標準ゲートを活用したリングオシレータを提供することにある。
また、本発明の他の目的は、前記リングオシレータを用いることにより、回路構成が簡単なクロック生成回路を提供することにある。

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、標準ゲートと選択機能付き遅延回路とを直列接続するとともに、全体でループを構成して所望の発振周期で発振するリングオシレータであって、前記標準ゲートと前記選択機能付き遅延回路とはそれぞれ所定個数からなり、前記選択機能付き遅延回路は、所定の単位遅延時間に基づく第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間をそれぞれ外部から設定でき、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成した。

第２の発明は、標準ゲートと選択機能付き遅延回路とを直列接続するとともに、全体でループを構成して所望の発振周期で発振するリングオシレータであって、前記標準ゲートと前記選択機能付き遅延回路とはそれぞれ所定個数からなり、前記選択機能付き遅延回路は、遅延時間がｄの標準ゲートから構成し、遅延時間２ｄを単位遅延時間として第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間をそれぞれ外部から設定でき、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成した。
第３の発明は、第１または第２発明において、前記選択機能付き遅延回路は、複数のナンドゲートを組み合わせて構成した。

第４の発明は、第３において、前記選択機能付き遅延回路は、複数のナンドゲートの他に、単位遅延時間を均一にするためのダミー負荷としてのナンドゲートを含んでいる。
第５の発明は、所定個数の標準ゲートと所定個数の選択機能付き遅延回路とを含み、前記選択機能付き遅延回路をデジタル信号で制御することで発振周期が制御できるリングオシレータと、前記リングオシレータの出力を分周する分周回路と、前記分周回路の分周と前記リングオシレータの発振周期とをそれぞれ制御する制御回路と、を備え、前記選択機能付き遅延回路は、所定の単位遅延時間に基づく第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間が前記デジタル信号でそれぞれ設定され、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成した。

第６の発明は、所定個数の標準ゲートと所定個数の選択機能付き遅延回路とを含み、前記選択機能付き遅延回路をデジタル信号で制御することで発振周期が制御できるリングオシレータと、前記リングオシレータの出力を分周する分周回路と、前記分周回路の分周と前記リングオシレータの発振周期とをそれぞれ制御する制御回路と、を備え、前記選択機能付き遅延回路は、遅延時間がｄの標準ゲートから構成し、遅延時間２ｄを単位遅延時間として第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間が前記デジタル信号でそれぞれ設定され、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成した。

第７の発明は、第５または第６発明において、前記制御回路は、複数ビットのデジタル信号を使用し、そのうちの上位ビット側のデジタル信号で前記分周回路の分周制御を行い、そのうちの下位ビット側のデジタル信号で前記選択機能付き遅延回路の遅延時間の設定を行うようにした。
第８の発明は、所定個数の標準ゲートと所定個数の第１選択機能付き遅延回路と補正用の第２選択機能付き遅延回路とを含み、前記第１および第２選択機能付き遅延回路をデジタル信号で制御することで発振周期が制御できるリングオシレータと、前記リングオシレータの出力を分周する分周回路と、前記分周回路の分周と前記リングオシレータの発振周期とをそれぞれ制御する制御回路と、を備え、前記１および第２選択機能付き遅延回路は、所定の単位遅延時間に基づく第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間が前記デジタル信号でそれぞれ設定され、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成した。

第９の発明は、所定個数の標準ゲートと所定個数の第１選択機能付き遅延回路と補正用の第２選択機能付き遅延回路とを含み、前記第１および第２選択機能付き遅延回路をデジタル信号で制御することで発振周期が制御できるリングオシレータと、前記リングオシレータの出力を分周する分周回路と、前記分周回路の分周と前記リングオシレータの発振周期とをそれぞれ制御する制御回路と、を備え、前記１および第２選択機能付き遅延回路は、それぞれ遅延時間がｄの標準ゲートから構成し、遅延時間２ｄを単位遅延時間として第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間が前記デジタル信号でそれぞれ設定され、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成した。

第１０の発明は、第８または第９発明において、前記制御回路は、複数ビットのデジタル信号を使用し、そのうちの上位ビット側のデジタル信号で前記分周回路の分周制御を行い、そのうちの最下位ビットを除く下位ビット側のデジタル信号で前記第１選択機能付き遅延回路の遅延時間の設定を行い、そのうちの最下位ビットのデジタル信号で前記第２選択機能付き遅延回路の遅延時間の設定を行うようにした。

このような構成の本発明のリングオシレータによれば、単位遅延時間をＴとすると、発振基本周期としてＴ×２^ｎ（ｎは整数）が設定でき、かつ、Ｔ×２^ｎ〜Ｔ×（２^ｎ＋１−１）の範囲で発振周期を設定できる。
また、本発明のリングオシレータによれば、選択機能付き遅延回路をナンドゲートなどの標準セルで実現でき、ゲートアレイなどの標準ゲートを活用できる。

また、単位遅延時間Ｔはナンドゲートの遅延時間ｄの２倍であり、Ｔは立ち上がり遅延ｄと立ち下がり遅延ｄから構成されるため、ナンドゲート立ち上がり時間と立ち下り時間とに差があっても遅延回路の単位遅延時間Ｔは均等になる。
また、遅延回路にダミーの負荷ゲートを追加することにより、遅延回路の単位遅延時間を均等にすることでデジタルデータに比例した発振周期を誤差なく実現できる。
さらに、本発明のクロック生成回路によれば、リングオシレータを用いることで、全体として回路構成が簡単となる。

以下、本発明の実施形態について、図面を参照して説明する。
（リングオシレータの第１実施形態）
本発明のリングオシレータの第１実施形態の構成について、図１〜３を参照して説明する。
一般に、リングオシレータは、発振条件を満たすために奇数段の反転素子（インバータ）から構成され、その発振周期は伝搬パルスの立ち上がり伝搬と立ち下がり伝搬の遅延を合計した値になる。いま、反転素子の数がＮで、その各反転素子の遅延値がｄ（立ち上がり遅延および立ち下がり遅延）とすると、リングオシレータの発振周期は、２×Ｎ×ｄとなる。ここで、Ｎは奇数であるため、２×Ｎは２の累乗数にならないので、リングオシレータの段数を２進数のデジタル制御データで制御すると、発振周期に誤差が発生する。このため、デジタル制御データに比例した発振周期を実現できない。
そこで、本発明に係るリングオシレータでは、デジタル制御データに比例した発振周期を実現するために、その構成要素として図２および図３に示すような選択機能付き遅延回路を用いるようにしたので、まずそれらについて説明する。

図２（ａ）に示す選択機能付き遅延回路１は、２入力のナンドゲート１１〜１４を組み合わせた論理回路から構成される。ここで、ナンドゲート１１〜１４は、それぞれ遅延時間ｄだけ信号を遅延するものである。
さらに具体的には、ナンドゲート１１は、一方の入力端子に入力信号Ａが供給され、他方の入力端子にＨレベルの電圧ＶＣＣが供給される。ナンドゲート１２は、一方の入力端子にナンドゲート１１の出力が供給され、他方の入力端子に制御データＣＤが供給される。ナンドゲート１３は、一方の入力端子に入力信号Ａが供給され、他方の入力端子にナンドゲート１２の出力が供給される。ナンドゲート１４は、一方の入力端子にナンドゲート１３の出力が供給され、他方の入力端子にＨレベルの電圧ＶＣＣが供給される。

次に、このような構成からなる選択機能付き遅延回路１の動作について、図２（ｂ）を参照して説明する。なお、この例では、ナンドゲート１１〜１４は、それぞれ遅延時間ｄだけ信号を遅延させるものとする。
まず、制御データＣＤがＨレベルの場合について説明する。入力信号Ａの立ち下がり時には、ナンドゲート１２の出力Ｂは、ナンドゲート１１、１２を伝搬するので、遅延時間２ｄの後に立ち下がる（図２（ｂ）の２段目の波形を参照）。入力信号Aが立ち下がると、ナンドゲート１３の出力は出力Bの状態によらずに立ち上がる。従って、ナンドゲート１４の出力Ｃは、ナンドゲート１３、１４を伝搬するので、遅延時間２ｄの後に立ち下がる（図２（ｂ）の３段目の波形を参照）。

一方、入力信号Ａの立ち上がり時には、入力信号Aと出力Bが両方とも立ち上がるとナンドゲート１３の出力が立ち下がる。ナンドゲート１２の出力Ｂは、入力信号Ａの立ち上がりから遅延時間２ｄの後に立ち上がる。それから、遅延時間２ｄの後に出力Cが立ち上がる。すなわち、ナンドゲート１４の出力Ｃは、ナンドゲート１１、１２、１３、１４を伝播するので、図示のように、入力信号Ａの立ち上がりから遅延時間４ｄの後に立ち上がる。制御データCDがHレベルの場合は、入力データAから出力Cへの立ち上がりと立ち下りの信号遅延の合計は６ｄである。

次に、制御データＣＤがＬレベルの場合について説明する。この場合には、ナンドゲート１２の出力BはHレベルに固定される。従って、入力信号Ａの立ち下がり時と立ち下がり時のいずれの場合にも 、ナンドゲート１４の出力Ｃは、ナンドゲート１３、１４を伝搬する。このため、入力信号Aの変化から遅延時間２ｄの後に出力Cが変化する。（図２（ｂ）の４段目の波形を参照）。

制御データCDがLレベルの場合は、入力データAから出力Cへの立ち上がりと立ち下りの信号遅延の合計は４ｄである。
以上のように、選択機能付き遅延回路１では、制御データＣＤによって、リングオシレータの周期時間（発振周期）に対して、ゲート２段分の遅延時間２ｄの遅延時間差を選択できる。換言すると、選択機能付き遅延回路１では、制御データＣＤによって、リングオシレータの周期時間に対して、遅延時間４ｄまたは遅延時間６ｄを選択できる。

以上のような選択機能付き遅延回路１は、一般的なリングオシレータの遅延素子の一部に適用できる。例えば、遅延素子が１５段からなるリングオシレータにおいて、遅延素子の２段を選択機能付き遅延回路１に置き換えて、制御データCDをHレベルに固定することにより、発振周期を３０ｄから３２ｄに変更できる。つまり、２ｄの遅延単位の１６倍となり、２の累乗数倍の遅延周期が実現される。

次に、図３（ａ）に示す選択機能付き遅延回路２は、２入力のナンドゲート２１〜２５およびインバータ２６を組み合わせた論理回路から構成される。ここで、ナンドゲート２１〜２５は、それぞれ遅延時間ｄだけ信号を遅延するものである。
さらに具体的には、ナンドゲート２１は、一方の入力端子に入力信号Ａが供給され、他方の入力端子に制御データＣＤがインバータ２６を介して供給される。ナンドゲート２２は、一方の入力端子に入力信号Ａが供給され、他方の入力端子に制御データＣＤが供給される。ナンドゲート２３は、一方の入力端子にナンドゲート２２の出力が供給され、他方の入力端子にＨレベルの電圧ＶＣＣが供給される。ナンドゲート２４は、一方の入力端子にナンドゲート２３の出力が供給され、他方の入力端子にＨレベルの電圧ＶＣＣが供給される。ナンドゲート２５は、一方の入力端子にナンドゲート２１の出力が供給され、他方の入力端子にナンドゲート２４の出力が供給される。

次に、このような構成からなる選択機能付き遅延回路２の動作について、図３（ｂ）を参照して説明する。なお、この例では、ナンドゲート２１〜２５は、それぞれ遅延時間ｄだけ信号を遅延させるものとする。
まず、制御データＣＤがＨレベルの場合について説明する。インバータ２６の出力はLレベルとなるので、ナンドゲート２１の出力はＨレベルに固定される。入力信号Ａの立ち下がり時には、ナンドゲート２５の出力Ｃは、ナンドゲート２２、２３、２４、２５の各遅延を受けるので、遅延時間４ｄの後に立ち下がる（図３（ｂ）の２段目の波形を参照）。一方、入力信号Ａの立ち上がり時には、ナンドゲート２５の出力Ｃは、ナンドゲート２２、２３、２４、２５の各遅延を受けるので、遅延時間４ｄの後に立ち上がる。
制御データＣＤがＨレベルの場合は、入力データＡから出力Ｃへの立ち上がりと立ち下りの信号遅延の合計は８ｄである。

次に、制御データＣＤがＬレベルの場合について説明する。ナンドゲート２２の出力はＨレベルに、ナンドゲート２３の出力はＬレベルに、ナンドゲート２４の出力ＢはＨレベルに固定される。入力信号Ａの立ち下がり時には、ナンドゲート２５の出力Ｃは、ナンドゲート２１、２５の各遅延を受けるので、遅延時間２ｄの後に立ち下がる（図３（ｂ）の３段目の波形を参照）。一方、入力信号Ａの立ち上がり時には、ナンドゲート２５の出力Ｃは、ナンドゲート２１、２５の各遅延を受けるので、遅延時間２ｄの後に立ち上がる。

制御データＣＤがＬレベルの場合は、入力データＡから出力Ｃへの立ち上がりと立ち下りの信号遅延の合計は４ｄである。
従って、選択機能付き遅延回路２では、制御データＣＤによって、リングオシレータの周期時間（発振周期）に対して、ゲート４段分の遅延時間４ｄの遅延時間差を選択できる。換言すると、選択機能付き遅延回路２では、制御データＣＤによって、リングオシレータの周期時間に対して、遅延時間４ｄまたは遅延時間８ｄを選択できる。

次に、選択機能付き遅延回路１、２を構成要素に含むリングオシレータの第１実施形態の構成について、図１を参照して説明する。
このリングオシレータは、図１に示すように、複数（この例では５つ）の選択機能付き遅延回路１〜５と、複数（この例では５つ）のナンドゲート６〜１０とからなり、これらが直列接続されるとともに、全体でループ（帰還回路）を形成して所望の発振周期で発振するようになっている。

また、このリングオシレータは、後述する単位遅延時間をＴとすると、発振基本周期としてＴ×２^ｎ（ｎは整数）が設定でき、かつ、Ｔ×２^ｎ〜Ｔ×（２^ｎ＋１−１）の範囲で発振周期を設定できるようになっている。このために、選択機能付き遅延回路１〜４は、後述のように、４ビットのデジタル制御データによって、２つの所定の遅延時間を選択的に設定できるようになっている。

ナンドゲート６〜９は、一方の入力端子に前段の出力がそれぞれ供給され、他方の入力端子にＨレベルの電圧ＶＣＣが印加されるようになっている。また、ナンドゲート１０は、一方の入力端子に前段の出力が供給され、他方の入力端子に発振を起動するスタート信号ＳＴＡＲＴが供給されるようになっている。さらに、ナンドゲート９の出力端子からリングオシレータの出力を取り出すようになっている。

選択機能付き遅延回路１、２は、図２（ａ）、図３（ａ）のように構成され、すでに説明した通りである。
選択機能付き遅延回路３は、制御データＣＤによって、リングオシレータの発振周期に対して、ゲート８段分の遅延時間８ｄの遅延時間差を選択できる。換言すると、選択機能付き遅延回路３では、制御データＣＤによって、リングオシレータの周期時間に対して、遅延時間４ｄまたは遅延時間１２ｄを選択できるようになっている。このような選択機能付き遅延回路３は、図３（ａ）の回路のナンドゲート２４とナンドゲート２５との間にナンドゲートを２段追加することによって実現できる。

選択機能付き遅延回路４は、制御データＣＤによって、リングオシレータの発振周期に対して、ゲート１６段分の遅延時間１６ｄの遅延時間差を選択できる。換言すると、選択機能付き遅延回路３では、制御データＣＤによって、リングオシレータの周期時間に対して、遅延時間４ｄまたは遅延時間２０ｄを選択できるようになっている。このような選択機能付き遅延回路３は、図３（ａ）の回路のナンドゲート２４とナンドゲート２５との間にナンドゲートを６段追加することによって実現できる。

選択機能付き遅延回路５は、選択機能付き遅延回路１と同様に構成される。ただし、制御データＣＤはＨレベルである電圧ＶＣＣに固定され、遅延時間が６ｄの固定遅延回路として使用される。
以上述べた選択機能付き遅延回路１〜４は、遅延時間差として２ｄ、４ｄ、８ｄ、１６ｄをそれぞれ設定できる。すなわち、後述の単位遅延（単位遅延時間）Ｔ＝２ｄによれば、１Ｔ、２Ｔ、４Ｔ、８Ｔのようになり、遅延時間差は単位遅延Ｔの２の累乗数倍の関係になっている。

次に、このような構成からなるリングオシレータの動作について、図１および図４を参照して説明する。
このリングオシレータでは、基本発振周期を設定でき、ゲート１つ当たりの遅延をｄとすると３２ｄであり、単位遅延ＴをＴ＝２ｄとすると、その基本発振周期は１６Ｔとなる。

このように基本発振周期を１６Ｔ（３２ｄ）とするために、５段からなる２入力のナンドゲート６〜１０で遅延時間を１０ｄ、選択機能付き遅延回路１〜４ではそれぞれ遅延時間４ｄを選択し、選択機能付き遅延回路５では遅延時間６ｄに固定するようにしているので、基本発振周期として１０ｄ＋６ｄ＋（４ｄ×４）＝３２ｄが得られる。このため、このリングオシレータでは、遅延単位をＴ＝２ｄとすると、基本発振周期は１６Ｔとなり、遅延単位Ｔの２の累乗数倍となる。

また、このリングオシレータでは、基本発振周期１６Ｔを基準に、選択機能付き遅延回路１〜４の遅延時間を４ビットの制御データＣＤによって選択することにより、発振周期を１６Ｔ〜３１Ｔの範囲で可変できる（図４参照）。
例えば、選択機能付き遅延回路１は、制御データＣＤが「０」のときには４ｄ、「１」のときには６ｄの周期遅延時間で、選択できる遅延時間差は２ｄ＝１Ｔである。このため、選択機能付き遅延回路１〜４は、それぞれ１Ｔ、２Ｔ、４Ｔ、８Ｔの遅延時間差を選択できる。

このように、選択機能付き遅延回路１〜４の遅延時間差は、２進数の重み付けを持っているので、選択機能付き遅延回路１〜４は２進数のデジタル制御データ（この例では４ビットの信号）で制御できる。４ビットのうちの１ビット目が選択機能付き遅延回路１の制御データＣＤ［０］として割り当てられ、４ビットのうちの２〜４ビット目が選択機能付き遅延回路２〜４の制御データＣＤ［１］、ＣＤ［２］、ＣＤ［３］としてそれぞれ割り当てられている。

このため、図４に示すように、選択機能付き遅延回路１〜４の制御データＣＤが全て「０」のときには、リングオシレータの発振周期は、遅延単位で１６Ｔ、ゲート遅延で３２ｄになる。また、選択機能付き遅延回路１の制御データＣＤのみが「１」で、選択機能付き遅延回路２〜４の制御データＣＤがいずれも「０」のときには、リングオシレータの発振周期は、遅延単位で１７Ｔ、ゲート遅延で３４ｄになる。さらに、選択機能付き遅延回路１〜４の制御データＣＤが全て「１」のときには、リングオシレータの発振周期は、遅延単位で３１Ｔ、ゲート遅延で６２ｄになる。従って、発振周期を１６Ｔ〜３１Ｔの範囲で可変できる。

（リングオシレータの第２実施形態）
次に、本発明のリングオシレータの第２実施形態について、図５を参照して説明する。
このリングオシレータは、図５に示すように、選択機能付き遅延回路１〜５と、選択機能付き遅延回路６ａと、ナンドゲート８〜１０とからなり、これらが直列接続されるとともに、全体でループ（帰還回路）を形成して所望の発振周期で発振するようにしたものである。
すなわち、このリングオシレータは、図１に示すリングオシレータのナンドゲート６、７を、図５に示すように選択機能付き遅延回路６ａに置き換えたものである。選択機能付き遅延回路６ａは、選択機能付き遅延回路１と同一構成のものであり、制御データＣＤｍによって制御される点が異なる。
このように構成されるリングオシレータは、図１に示すリングオシレータの動作と基本的に同じである。しかし、後述のクロック生成回路に適用された場合に、選択機能付き遅延回路６ａが制御データＣＤｍで制御される点が異なり、この点については後述する。

（クロック生成回路の第１実施形態）
次に、本発明のクロック生成回路の第１実施形態について、図６および図７を参照して説明する。
このクロック生成回路は、図１に示すリングオシレータを適用したものであり、そのリングオシレータの出力を制御するとともに、その出力を分周制御して所望のクロックを生成するものである。
このため、このクロック生成回路は、図６に示すように、図１に示すリングオシレータ１００と、リングオシレータ１００の出力を分周する分周回路２００と、リングオシレータ１００の発振周期と分周回路２００の分周とをそれぞれ制御する制御回路３００と、を備えている。

このクロック生成回路は、分周回路２００から出力される出力クロックの周期が、例えば遅延単位Ｔに対して２進数１６ビットのデジタル制御データＤＣＤ［１５：０］の値に比例するようにしたものである（図７参照）。
リングオシレータ１００の基本周期は１６Ｔのため、出力クロックの粗い周期は制御データＤＣＤの上位ビット、すなわち（ＤＣＤ［１５：４］×１６Ｔ）により得られる。制御回路３００は、制御データＤＣＤのうちの上位ビットＤＣＤ［１５：４］の値を分周カウント信号ＤＮ［１１：０］として分周回路２００の分周カウンタに出力する。

分周回路２００の分周カウンタは、そのカウント信号ＤＮ［１１：０］の値が１０進数のｎであるとして、リングオシレータ１００の出力をｎ分周して出力クロックを生成する。また、分周カウンタは、リングオシレータ１００の出力信号をカウントクロックとして、ｎからダウンカウントしてｎ＝１になると、ｎを再び設定する（図７参照）。
このクロック生成回路では、リングオシレータ１００の出力信号をｎ分周するサイクルのいずれか１回においては、制御データＤＣＤのうちの下位ビットＤＣＤ［３：０］の値により、リングオシレータ１００の発振周期を１６Ｔ〜３１Ｔに制御し、１Ｔ時間単位の微細な周期調整をする。

このため、制御回路３００は、ｎ分周サイクルのいずれか１回のサイクルにおいて、制御データＤＣＤ［３：０］をリングオシレータ１００に出力（設定）することで、リングオシレータ１００の発振周期を１６Ｔ〜３１Ｔに変更する。
制御回路３００は、例えば図７に示すような動作をする。
すなわち、制御回路３００は、分周回路２００の分周カウンタのカウント値ｎがｎ〜２までの範囲内では、制御データＣＤ［３：０］の値として０を出力するので、リングオシレータ１００の発振周期は１６Ｔとなる。また、分周カウンタのカウント値ｎが１の場合には、その旨を示す制御データを分周回路２００から受け取り、これにより制御データＣＤ［３：０］の値としてＤＣＤ［３：０］を出力するので、そのときのリングオシレータ１００の発振周期は１６Ｔ〜３１Ｔとなる。

図６に示すクロック生成回路では、図７に示すように、分周カウンタのカウント値がｎ〜２の場合の（ｎ−１）回のサイクルはリングオシレータ１００の発振周期は１６Ｔであり、分周カウンタのカウント値が１の場合には、リングオシレータ１００の発振周期は１６Ｔ＋Ｔ×ＤＣＤ［３：０］であって１６Ｔ〜３１Ｔの値である。
このため、図６に示すクロック生成回路で得られる出力クロックの周期Ｔｃは、次式のようになる。

Ｔｃ＝１６Ｔ×（ｎ−１）＋１６Ｔ＋Ｔ×ＤＣＤ［３：０］
＝１６Ｔ×ｎ＋Ｔ×ＤＣＤ［３：０］
＝ＤＣＤ［１５：４］×１６Ｔ＋ＤＣＤ［３：０］×Ｔ
つまり、出力クロックの周期はＤＣＤ［１５：０］×Ｔと同じ値になり、単位時間Ｔについて１６ビットのデジタ制御データＤＣＤ［１５：０］に比例した値になる（図７参照）。

（クロック生成回路の第２実施形態）
本発明のクロック生成回路の第２実施形態について、図８を参照して説明する。
このクロック生成回路の第２実施形態は、デューティ比が５０％の出力クロックを生成するようにしたものであり、図８に示すように、図５に示すリングオシレータ１００ａと、リングオシレータ１００ａの出力を分周する分周回路２００ａと、リングオシレータ１００ａの発振周期と分周回路２００ａの分周とをそれぞれ制御する制御回路３００ａと、を備えている。

このクロック生成回路が、デューティ比が５０％の出力クロックを生成するためには、出力クロックの周期の１／２で、出力クロックをトグル（変化）させるタイミングが必要となる。そこで、デジタル制御データＤＣＤ［１５：０］を１ビットシフトした値で、リングオシレータ１００ａの発振周期を分周するようにした。
制御回路３００ａは、制御データＤＣＤ［１５：０］の上位ビットＤＣＤ［１５：５］の値を、分周カウント信号ＤＮ［１０：０］として分周回路２００ａに出力する。分周回路２００ａの分周カウンタは、そのカウント信号ＤＮ［１０：０］の値が１０進数のｍであるとして、リングオシレータ１００ａの出力をｍ分周したタイミングで、出力クロックをトグルする。分周カウンタは、リングオシレータ１００ａの出力信号をカウントクロックとして、ｍからダウンカウントしてｍ＝１になると、ｍを再び設定するとともに、出力クロックをトグルする。

このクロック生成回路では、リングオシレータ１００ａの出力信号をｍ分周するサイクルのいずれか１回においては、制御データＤＣＤのうちの下位ビットＤＣＤ［４：１］の値により、リングオシレータ１００ａの発振周期を１６Ｔ〜３１Ｔに制御し、１Ｔ時間単位の微細な周期調整をする。
このため、制御回路３００ａは、分周回路２００ａからの制御データを受けて、ｍ分周サイクルのいずれか１回のサイクルにおいて、制御データＤＣＤ［４：１］をリングオシレータ１００ａに出力（設定）することで、リングオシレータ１００ａの発振周期を１６Ｔ〜３１Ｔに変更する。

また、制御データＤＣＤ［１５：０］の最下位ビットＤＣＤ［０］の遅延値を反映させるために、リングオシレータ１００ａには、図５に示すように、制御データＣＤｍによって制御される選択機能付き遅延回路６ａが設けられている。制御回路３００ａは、出力クロックの１周期に１回、制御データＣＤｍを制御することで、出力クロックの周期を１Ｔだけ追加する。

次に、このような構成からなるクロック生成回路の動作例について、図８および図９を参照して説明する。
いま、制御回路３００ａに入力される制御データＤＣＤ［１５：０］の値を１０進数「１８３」とすると、１６進数と２進数の表現でＤＣＤ［１５：０］＝００Ｂ７ｈ＝１０１１０１１１ｂとなる。

制御回路３００ａは、ＤＣＤ［１５：５］の値である１０１ｂ＝５を分周カウント信号ＤＮ［１０：０］に値として分周回路２００ａの分周カウンタに出力する。分周カウンタは、リングオシレータ１００ａの出力を５回カウントすると、そのカウント値を再設定するとともに、出力クロックをトグルする。
制御回路３００ａは、分周回路２００ａからの制御データを受け取り、リングオシレータ１００ａに対して制御データＣＤ［３：０］と制御データＣＤｍを出力するので、リングオシレータ１００ａの発振周期が制御される。分周カウンタのカウント値が１でない場合には、
制御データＣＤ［３：０］の値は０であり、リングオシレータ１００ａの発振周期は１６Ｔである。そのカウント値が１の場合には、ＣＤ［３：０］の値はＣＤ［４：１］＝１０１１ｂ＝１１でリングオシレータ１００ａの発振周期は１６Ｔ＋１１Ｔである。

出力クロックの１周期に１回のタイミングにおいて、図９の例では、分周カウンタの値が１で、かつ出力クロックがＨレベルの場合に、制御回路３００ａは制御データＣＤｍとしてＤＣＤ［０］を出力しそれ以外の場合には０を出力する。
制御データＤＣＤ［１５：０］の値が「１８３」の場合には、ＤＣＤ［０］＝１であるため、制御データＣＤｍとして１を出力するので、分周サイクルのリングオシレータ１００ａの発振周期は１６Ｔ＋１１Ｔ＋１Ｔとなる。このため、図９に示すように、出力クロックのＬレベルの時間は１６Ｔ×５＋１１Ｔ、Ｈレベルの時間は１６Ｔ×５＋１１Ｔ＋１Ｔ、合計の周期は１８３Ｔとなる。従って、誤差時間１Ｔの範囲内でデューティ比が５０％の出力クロックを生成できる。

（その他）
次に、図２（ａ）に示す遅延機能付き遅延回路１と、図３（ａ）に示す遅延機能付き遅延回路２の各変形例について、図１０および図１１を参照して説明する。
図１０の回路は、遅延機能付き遅延回路１の変形例であり、ナンドゲート１１、１２からなる遅延パスの負荷としてナンドゲート１５のダミー負荷を追加した。ナンドゲート１４の出力信号Ｃは次の遅延素子の入力信号Ａに接続されるので、ゲート負荷は２個である。ナンドゲート１１と１３のゲート負荷が１個であるのに対して、ナンドゲート１２と１４のゲート負荷は２個である。遅延パスについてのゲート負荷がナンドゲート１個と２個を交互に繰り返すようにした。

図１１の回路は、遅延機能付き遅延回路２の変形例であり、ナンドゲート２２〜２４からなる遅延パスの負荷としてナンドゲート２７のダミー負荷を追加した。ナンドゲート２５の出力信号Ｃは次の遅延素子の入力信号Ａに接続されるので、ゲート負荷は２個である。ナンドゲート２１と２２と２４のゲート負荷が１個であるのに対して、ナンドゲート２３と２５のゲート負荷は２個である。遅延パスについてのゲート負荷がナンドゲート１個と２個を交互に繰り返すようにした。

すなわち、図１０の回路では、ナンドゲート１３、１４の経路と、ナンドゲート１１、１２、１３、１４の経路とを信号が伝搬する場合に、ゲート負荷が１個と２個を交互に繰り返すことになる。図１１の回路では、ナンドゲート２１、２５の経路と、ナンドゲート２２、２３、２４、２５の経路とを信号が伝搬する場合に、ゲート負荷が１個と２個を交互に繰り返すことになる。また、図１０、図１１に示す遅延回路は直列接続されてリングオシレータを構成し、ゲート負荷が１個と２個を交互に繰り返す。
このような構成により、単位遅延のゲート２段についてのゲート負荷が、どの遅延パスにおいても均等になるので、遅延単位の遅延値が均一になる。ダミー負荷ゲートは、全ての遅延パスに負荷が２ゲートになるように構成しても良い。ただし、図１０および図１１の回路のほうが回路規模が小さく、遅延単位をより微小時間にすることができる。

本発明のリングオシレータの第１実施形態の構成を示す図ある。 そのリングオシレータに適用される選択機能付き遅延回路の構成および動作を説明する図である。 そのリングオシレータに適用される他の選択機能付き遅延回路の構成および動作を説明する図である。 そのリングオシレータの制御データと発振周期の関係を説明する説明図である。 本発明のリングオシレータの第２実施形態の構成を示す図ある。 本発明のクロック生成回路の第１実施形態の構成を示す図ある。 そのクロック生成回路の動作を説明する説明図である。 本発明のクロック生成回路の第２実施形態の構成を示す図ある。 そのクロック生成回路の動作を説明する説明図である。 選択機能付き遅延回路の変形例を示す図である。 選択機能付き遅延回路の他の変形例を示す図である。

符号の説明

１〜５・・・選択機能付き遅延回路、６〜１０・・・ナンドゲート、１１〜１５・・・ナンドゲート、２１〜２５・・・ナンドゲート、１００、１００ａ・・・リングオシレータ、２００、２００ａ・・・分周回路、３００、３００ａ・・・制御回路

Claims (10)

1. 標準ゲートと選択機能付き遅延回路とを直列接続するとともに、全体でループを構成して所望の発振周期で発振するリングオシレータであって、
   前記標準ゲートと前記選択機能付き遅延回路とはそれぞれ所定個数からなり、
   前記選択機能付き遅延回路は、所定の単位遅延時間に基づく第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間をそれぞれ外部から設定でき、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成したことを特徴とするリングオシレータ。
2. 標準ゲートと選択機能付き遅延回路とを直列接続するとともに、全体でループを構成して所望の発振周期で発振するリングオシレータであって、
   前記標準ゲートと前記選択機能付き遅延回路とはそれぞれ所定個数からなり、
   前記選択機能付き遅延回路は、遅延時間がｄの標準ゲートから構成し、遅延時間２ｄを単位遅延時間として第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間をそれぞれ外部から設定でき、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成したことを特徴とするリングオシレータ。
3. 前記選択機能付き遅延回路は、複数のナンドゲートを組み合わせて構成したことを特徴とする請求項１または請求項２に記載のリングオシレータ。
4. 前記選択機能付き遅延回路は、複数のナンドゲートの他に、単位遅延時間を均一にするためのダミー負荷としてのナンドゲートを含んでいることを特徴とする請求項３に記載のリングオシレータ。
5. 所定個数の標準ゲートと所定個数の選択機能付き遅延回路とを含み、前記選択機能付き遅延回路をデジタル信号で制御することで発振周期が制御できるリングオシレータと、
   前記リングオシレータの出力を分周する分周回路と、
   前記分周回路の分周と前記リングオシレータの発振周期とをそれぞれ制御する制御回路と、を備え、
   前記選択機能付き遅延回路は、所定の単位遅延時間に基づく第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間が前記デジタル信号でそれぞれ設定され、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成したことを特徴とするクロック生成回路。
6. 所定個数の標準ゲートと所定個数の選択機能付き遅延回路とを含み、前記選択機能付き遅延回路をデジタル信号で制御することで発振周期が制御できるリングオシレータと、
   前記リングオシレータの出力を分周する分周回路と、
   前記分周回路の分周と前記リングオシレータの発振周期とをそれぞれ制御する制御回路と、を備え、
   前記選択機能付き遅延回路は、遅延時間がｄの標準ゲートから構成し、遅延時間２ｄを単位遅延時間として第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間が前記デジタル信号でそれぞれ設定され、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成したことを特徴とするクロック生成回路。
7. 前記制御回路は、複数ビットのデジタル信号を使用し、そのうちの上位ビット側のデジタル信号で前記分周回路の分周制御を行い、そのうちの下位ビット側のデジタル信号で前記選択機能付き遅延回路の遅延時間の設定を行うことを特徴とする請求項５または請求項６に記載のクロック生成回路。
8. 所定個数の標準ゲートと所定個数の第１選択機能付き遅延回路と補正用の第２選択機能付き遅延回路とを含み、前記第１および第２選択機能付き遅延回路をデジタル信号で制御することで発振周期が制御できるリングオシレータと、
   前記リングオシレータの出力を分周する分周回路と、
   前記分周回路の分周と前記リングオシレータの発振周期とをそれぞれ制御する制御回路と、を備え、
   前記１および第２選択機能付き遅延回路は、所定の単位遅延時間に基づく第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間が前記デジタル信号でそれぞれ設定され、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成したことを特徴とするクロック生成回路。
9. 所定個数の標準ゲートと所定個数の第１選択機能付き遅延回路と補正用の第２選択機能付き遅延回路とを含み、前記第１および第２選択機能付き遅延回路をデジタル信号で制御することで発振周期が制御できるリングオシレータと、
   前記リングオシレータの出力を分周する分周回路と、
   前記分周回路の分周と前記リングオシレータの発振周期とをそれぞれ制御する制御回路と、を備え、
   前記１および第２選択機能付き遅延回路は、それぞれ遅延時間がｄの標準ゲートから構成し、遅延時間２ｄを単位遅延時間として第１または第２遅延時間だけ信号を遅延させ、前記両遅延時間が前記デジタル信号でそれぞれ設定され、かつ、その両遅延時間の時間差が前記単位遅延時間の２の累乗数倍となるように構成したことを特徴とするクロック生成回路。
10. 前記制御回路は、複数ビットのデジタル信号を使用し、そのうちの上位ビット側のデジタル信号で前記分周回路の分周制御を行い、そのうちの最下位ビットを除く下位ビット側のデジタル信号で前記第１選択機能付き遅延回路の遅延時間の設定を行い、そのうちの最下位ビットのデジタル信号で前記第２選択機能付き遅延回路の遅延時間の設定を行うことを特徴とする請求項８または請求項９に記載のクロック生成回路。

Images