JP2006527569A

JP2006527569A - 高分解能ｐｗｍ発生器又はディジタル制御発振器

Info

Publication number: JP2006527569A
Application number: JP2006516663A
Authority: JP
Inventors: リー、キオン; デメトリ、ジャンノパウロス
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-06-11
Filing date: 2004-06-08
Publication date: 2006-11-30
Also published as: US20060164176A1; WO2004109917A1; KR20060017859A; CN1802791B; EP1636904A1; US7312668B2; CN1802791A

Abstract

高分解能パルス幅変調（ＰＷＭ）又は電圧制御出力（ＤＣＯ）発生器が開示される。分解能は、全て遅延ロック・ループによって制御される一連の遅延を介して生成された信号を遅延させることによって、回路クロックの分解能を越えて高められる。遅延は、クロック周期の小割合であり、従って回路クロックの分解能より大きな分解能を実現する。

Description

本発明は、発振器に関し、好ましい実施形態では、パルス幅変調（ＰＷＭ）回路及びディジタル制御発振器（ＤＣＯ）回路内で使用するための改善された方法及び装置に関する。本発明は、クロック速度を高めることなくＰＷＭ又はＤＣＯの分解能を高めることが望ましい領域において特に利用可能性を有する。

ＰＷＭ及びＤＣＯ回路は、例えばランプ・ドライバを含めて、様々な応用分野で使用される。かかる回路は、通常、クロック入力を有するカウンタを使用し、出力信号内でオン／オフ時間を生成する。一般に、レジスタの内容はカウンタと比較され、カウンタは、レジスタに格納された値に達する度にリセットされる。

ＰＷＭ回路の時間分解能は、クロック周波数に依存する。クロック周波数が非常に高いと、時間分解能は改善される。しかし、クロックの周波数が増大するにつれて、電力消費及び電磁干渉（ＥＭＩ）が高まる。さらに、かかる高周波で動作することができるＩＣを生産するための集積回路（ＩＣ）製造プロセスは、より低い周波数のその同等物より著しく高価である。

従って、当技術分野では、ＰＷＭ及びＤＣＯ回路で使用するために、比較的低いクロック信号で比較的高い時間分解能を実現するための改善された技法が求められている。

図２は、改善された時間分解能を有するＤＣＯ発生器を示す。図２の構成は、プログラマブル・ディレイ１０１と、セレクタ１０２と、図のシステムを制御するためのマイクロプロセッサ１０３と、遅延ロック・ループ１０８と共に構成された遅延要素１０４〜１０７と、前述の要素間の様々な配線とを含む。さらに説明するように、回路は、この構成内に入力されるクロック１１０のレートより高い時間分解能を可能にする。

動作時には、クロック１１０及び信号Ｖ_ｆは、指定されたクロック・サイクル数だけ入力信号Ｖ_ｆを遅延させるようにプログラムされているプログラマブル・ディレイ１０１内に入力される。適切な遅延後、信号Ｖ_ｆの反転された遅延バージョンが出力ａ_０上にセットされ、順次、遅延要素ｂ１〜ｂｎを介して供給される。遅延ロック・ループ１０８は、遅延要素１０４〜１０７に接続され、遅延要素１０４〜１０７全てを介する遅延全体を単一クロック・サイクルに維持するように機能する。従って、各遅延要素（例えば、１０５）は、信号をクロック・サイクルの１／ｎだけ遅延させる。セレクタ１０２は、マイクロプロセッサ１０３を介して、セレクタ１０２の入力の１つを、セレクタ１０２の出力１１２に伝達するために選択するように構成されることができる。

信号Ｖ_ｆがプログラマブル・ディレイ１０１に入った後で、その信号の遅延バージョンが各出力ａ_０〜ａ_ｎ上に出力される。それらの出力ａ_０〜ａ_ｎ−１の１つがセレクタ１１２を介してフィードバックされ、これによりその信号の反転バージョンがプログラマブル・ディレイ１０１内に送り込まれ、そのサイクルを全体にわたって繰り返す。従って、信号Ｖ_ｆは発振し、クロック周波数の分解能より高い分解能で調整されることができる。

従って、回路の時間分解能は、クロック１１０の周波数に制限されない。要素１０４〜１０７全ての遅延が単一クロック・サイクルであるため、遅延された出力の１つを選択することによって達成される分解能は、従来技術の回路内でクロック１１０が通常提供する分解能のｎ倍である。これは図３に図で示されており、この場合、ｔ１＝プログラマブル・ディレイ１０１内にプログラムされた遅延、ｍは値が１からｎまでの範囲にあるインデックス変数、ＴはＶ_ｆの周期である。

図４は、パルス幅変調（ＰＷＭ）信号を生成するための、本発明の他の実施形態を示す。このシステムは、プログラム可能なパルス幅変調回路４０１と、複数の遅延要素４０２〜４０５と、図２の遅延ロック・ループに類似の遅延ロック・ループ４〜６と、セレクタへの入力ａ_０からａ_ｎのうちの１つを選択してセレクタ出力に伝達するためのセレクタ４０８と、セレクタ出力に接続された論理ゲート４０９とを含む。動作時には、プログラム可能なＰＷＭは、マイクロプロセッサ１４からの命令に従って設定された固定デューティ・サイクルのＰＷＭ信号を出力する。プログラム可能なＰＷＭ発生器４０１によって出力される波形が、図５にａ_０として示されている。本発明によれば、遅延ロック・ループ４０６は、遅延要素４０２〜４０５を介して、完全な１クロック・サイクルの遅延を維持する。従って、各出力は、クロック周波数の１／ｎ、すなわちＴ_ｃｌｋだけ遅延される。

セレクタ４０８は、ＯＲゲートとして示されている論理ゲート４０９に伝達するために入力の１つを選択する。出力４１１は、ＰＷＮ信号がオンである、又はその信号の遅延バージョンがオンである限りオンである。その遅延バージョンは、クロックの周期より少ない量だけ遅延されることができるので、ＰＷＭ信号は、クロック周波数でないもののｎ倍の時間分解能を有することができる。

図４の構成によって生成されるいくつかの例示的な関連波形を図５に示す。ａ_０は、プログラム可能なＰＷＭ４０１の出力に直接生成されたＰＷＭ信号を表す。第２の信号Ｃは、図４に示されているセレクタ４０８を介して伝達される信号の僅かに遅延されたバージョンを表す。結果として得られるＰＷＭ信号は、Ｔ_{ｃｌｏｃｋ}／ｎの増分で変えられることができる時間の間オンのままである。受ける特定の遅延は、マイクロプロセッサ４１０からの命令に応答して、セレクタ４０８によってどの遅延が選択されるかによって決まる。温度変動及びプロセス変動から独立して遅延が制御されることができるように、遅延ロック・ループ４０６は、遅延要素４０２〜４０５の各々において適切な遅延を維持する。

上記は本発明の好ましい実施形態を説明しているが、様々な他の修正又は追加が当業者には明らかであるであろう。かかる修正は、本明細書に添付された特許請求の範囲によって包含されるものとする。

ＰＷＭ又はＤＣＯ発生器の従来技術の実施の図である。本発明による、比較的低いクロック・レート及び比較的高い時間分解能を使用するＤＣＯ発生器の概略図である。図２の構成で生じる時間分解能を示す複数の波形の図である。比較的高い時間分解能でＰＷＭ信号を生成するための、本発明の例示の実施形態の図である。図４の構成の比較的高い時間分解能を示すいくつかのグラフである。

符号の説明

１０１プログラマブル・ディレイ
１０２、４０８セレクタ
１０３、４１０マイクロプロセッサ
１０４〜１０７、４０２〜４０５遅延要素
１０８遅延ロック・ループ
４０１パルス幅変調回路
４０６遅延ロック・ループ
４０９論理ゲート

Claims

電子デバイス内のクロックの時間分解能を高めるための装置であって、
入力信号を受信し、前記入力信号を第１の時間量だけ遅延させることにより出力信号を生成するための入力を有する第１の遅延要素と、
前記出力信号を前記クロックの周期の所定割合だけ遅延させることにより第２の出力信号を生成するための第２の遅延要素と、
前記第２の出力信号を前記第１の遅延要素の前記入力に伝送するためのフィードバック経路と、
前記出力信号又は前記第２の出力信号のいずれかを反転するためのインバータと
を備える装置。
前記第１の遅延要素は、プログラム可能な遅延要素を備える、請求項１記載の装置。
前記第２の遅延要素は、複数の第３の遅延要素を、前記複数の遅延要素のうちの１つを選択するためのセレクタと組み合わせて含む、請求項２記載の装置。
適切な遅延を前記プログラム可能な遅延要素内にプログラムするためであって、かつ前記第３の遅延要素のうちの１つから出力を選択し、前記プログラマブル・ディレイの前記入力にフィードバックするために、前記セレクタと前記プログラム可能な遅延要素とに接続されたマイクロプロセッサをさらに備える、請求項３記載の装置。
前記第３の遅延要素全てによって導入された遅延の合計を、前記クロックの周期に等しくさせるため、前記第３の遅延要素に接続された遅延ロック・ループをさらに備える、請求項４記載の装置。
パルス幅変調（ＰＷＭ）信号の分解能より低い分解能を有するクロックから前記ＰＷＭ信号を生成するための装置であって、入力信号を第１の所定量だけ遅延させることにより第１の出力信号を生成するための第１の遅延要素と、前記第１の出力信号を第２の所定量だけ遅延させることにより第２の出力信号を生成するための第２の遅延要素と、前記第１及び第２の出力に対して論理機能を実施するための論理ゲートとを備える装置。
前記論理ゲートは、ＯＲゲート又は、及びＡＮＤゲートである、請求項６記載の装置。
前記第２の遅延要素は、複数の第３の遅延要素と、前記第３の遅延要素のうちの１つの出力を選択するためのセレクタとを備える、請求項７記載の装置。
前記第３の遅延要素が、前記第３の遅延要素全てによって導入される遅延の合計がクロックの１周期に等しくなるように直列に配置され、前記クロックはまた前記第１の遅延要素を駆動するように構成される、請求項８記載の装置。
前記第３の遅延要素の各々の適切な遅延を維持するための遅延ロック・ループをさらに備える、請求項９記載の装置。
パルス幅変調（ＰＷＭ）信号を生成する方法であって、ＯＲゲートにおいて第１の信号及び第２の信号を受信し、前記第２の信号は複数の第３の信号から選択され、前記複数の第３の信号の各々は、前記第１の信号の遅延バージョンに等しく、前記遅延はＴ／ｎに等しく、前記ｎは、前記第３の信号の各々について、異なる整数のうちの選択された整数であり、前記Ｔはクロック信号であることを備える方法。
前記第３の信号を生成するために、遅延ロック・ループを複数の遅延要素に接続することをさらに備える、請求項１１記載の方法。
元の信号が、予めプログラムされた量だけ遅延され、その後で等しい値の複数の遅延だけ遅延される、請求項１１記載の方法。