CN106253897A - 具有偶数相位延迟输出的环形振荡器 - Google Patents

Abstract

具有偶数相位延迟输出的环形振荡器。在许多应用中可用的环形振荡器具有偶数个等相移输出。在实施例中，将奇数个相位延迟电路中的两个调整为将振荡器链路的输出精确地减小1/n+1，其中n是环形振荡器中的延迟电路的偶数。可通过经增大切换延迟电路的晶体管尺寸或者数量改变电阻、通过电容的差或者通过改变另一参数来进行各个延迟电路的延迟的调整。通过在硅中实施而不需要额外外部电路组件，可通过控制电路做出系统时钟，并且可将系统时钟加至诸如PWM控制器这样的控制器。

Description

具有偶数相位延迟输出的环形振荡器

技术领域

本发明涉及定时装置和电路，尤其用于数字逻辑控制中的定时装置和电路。

背景技术

数字逻辑控制在其中心具有用于驱动逻辑序列的时钟。诸如脉宽调制(PWM)功率控制电路的特定电路通常由于它们将定时控制用来基于循环的相位驱动一个或多个电路元件而要求更多。为了精确控制，这种电路通常要求更高频率的时钟，或者其它机制，以在高的有效频率下精确控制。设计了各种振荡器和关联的电路来处理这些需求。

环形振荡器是一种方式，其为延迟振荡器一种分布版本。环形振荡器使用奇数的反相器来为单个反相放大器的效果提供大于1的增益。除了具有单个延迟元件之外，各个反相器有助于围绕反相器的环的信号的延迟，因此是所谓的环形振荡器。将多对反相器加至所述环增大了总延迟。改变供电电压通常改变通过各个反相器的延迟，更高的电压通常减小延迟和增大振荡器频率。在2015年4月23日公布的Vratislav(US20150108956)描述了一些用于提高CMOS环形振荡器的频率稳定性和功耗的方法。在该参考文献中描述的环形振荡器构造的细节、控制和使用尤其可用于实施本文所述的实施例，并且该参考文献通过引用并入本文中。

从环形振荡器建立多数锁相环中的电压控制的振荡器。环形振荡器具有许多用途，并且可按照许多构造实施，如例如Mandal和Sarkar在“环形振荡器：特性和应用”中描述的，其通过引用并入本文中。

例如，环形振荡器的抖动通常用于硬件随机数生成器中。环形振荡器通常用于论证新硬件技术，类似的方式，通常使用hello world程序来论证新软件技术。许多晶圆包括环形振荡器作为切割线测试结构的一部分。在晶圆测试中使用它们，以测量制造工艺变化的效果。采用环形振荡器的这些技术和装置中的许多可得益于偶数的均匀间隔环形振荡器输出，尤其在诸如4、8、10或16的偶数的倍数可在硅中单独实施的情况下。

因此，期望环形振荡器，因为它们容易加至芯片设计，但是不幸的是，具有可要求芯片外组件与其一起工作的限制。诸如环形振荡器的定时电路尤其可用于PWM装置。PWM时钟通常可看作是两种类型的。在第一类型中，系统PWM时钟选择用于控制逻辑的输出时段。定时通常按照纳秒测量，并且系统时钟通常可为50至500KHz。除第一类型以外，在第二类型中也通常期望快速倍增时钟。

作为示例，见FUKUDA，Shinichi的1995年6月27日授权的美国专利5,428,648，其内容是，具体地说，环形振荡器和它们的定时控制的细节，以引用方式并入。在比逻辑时钟驱动更高的频率，PWM信号生成装置期望地需要简单设计，高分辨率PWM信号。Kazuhiro在该目的中使用相位调整电路。另外，参见2010年10月14日公布的US20100259435“延迟电路”和2010年12月30日公布的US20100327983“环形振荡器”。这些公布的申请的内容，并且尤其是环形振荡器和它们的定时控制的细节以引用方式并入。所述细节旨在是替代性的要求保护的结构和用于要求保护的实施例的方法。

研发了许多技术来将延迟加至系统时钟来实现这一点。例如，不同相位的脉冲可通过将用于诸如环形振荡器的振荡器中的延迟元件串联来生成。这可作为PWM时钟操作。然而，因为设置了级的延迟而非频率的函数，这可导致时钟输出与PWM输出之间的异步。因此，设计的增大的复杂度和额外控制逻辑是问题。

研发了一种技术以将延迟加至系统时钟，例如，在2009年7月16日公布的Nakamura的美国20090179681中描述。其示出了利用电压的控制尝试，选择电路和两个不同类型的延迟元件。Nakamura描述了形成在半导体上的数字控制功率源。Nakamura的实施例提出了包括具有串联的多个延迟元件级的电压控制类型的时钟生成电路的半导体装置。控制的电压施加至第一延迟元件，以控制振荡频率。第二延迟元件具有多个级，其中，通过控制电压调整第二级中的延迟量，并且通过所述多个级输出的脉冲信号之一通过选择电路来选择。第一延迟元件和第二延迟元件具有相同结构，并且形成在公共半导体衬底上。

参照图1描述将延迟加至系统时钟的另一已知技术，图1示出了具有按照.25uCMOS处理实现的延迟的三级环形振荡器的晶体管等级示意图。环形振荡器需要奇数的延迟电路，并且采取两种第一延迟元件和第二延迟元件和具有电压控制的特定选择电路，以选择合适间隔的时间间隔。期望在CMOS处理中针对实施环形振荡器更简单和容易实施系统。

用于增加时钟控制和同步的另一复杂方案是锁相环，其使用倍增来生成比系统时钟更高频率的时钟，以创建定相时钟信号。锁相环(PLL)提供了用于诸如时钟控制、数据恢复和同步的功能的定时基础。同步的时钟与系统时钟同步，但是具有其它问题。功耗增大，以这样生成快速PWM时钟，并且需要额外逻辑。

电压控制振荡器(VCO)是PLL的紧要元件，因为其直接提供PLL的输出信号。CMOSVCO可利用环形结构或者LC共振电路建立。通过共振网络可获得的大品质因数Q为LC设计提供最好的噪声和频率性能。然而，将高品质电感加至CMOS处理的流程增加了芯片的成本和复杂度，并且还带来了诸如减少的涡电流控制的问题。

总之，在用于增加可控延迟的电路的设计中，这些各种方式具有需要更多逻辑和通常更大功耗的问题。

在减轻这些问题的多延迟输出电路中需要提供同步时钟信号的电路构造和装置。减小电路复杂度和最小化地保持可用晶片空间的电路设计降低了功耗和装置成本，并且消除了增加额外逻辑电路的需要，这将通过以降低的成本提供改进的功能性和具有更可靠的时钟对本领域作出贡献。

发明内容

这里描述的实施例与常规环形振荡器时钟信号生成的不同在于使用来自例如环形振荡器级的有源器件的改变的输入电阻、输出电阻、电容、数量和/或物理大小等的差分延迟。

实施例是一种信号生成装置，其包括响应于外部信号改变频率的振荡器电路，振荡器电路包括串联电连接的延迟电路和控制延迟电路以输出对应于不同的延迟电路的延迟时间的多个定时信号的延迟控制器，其中，该串联序列的总延迟时间可调整。

在实施例中，振荡器电路包括奇数个延迟电路并且从延迟电路输出偶数个等时间间隔的信号。在另一实施例中，振荡器电路包括电流控制的环形振荡器和将不同电流输出至延迟电路的一部分的延迟控制器。在另一实施例中，延迟控制器调整延迟时间以使得两个延迟电路中的每个的输出定时的信号与其它延迟电路相比具有一半延迟时间。在另一实施例中，振荡器电路包括：第一延迟电路；第二延迟电路，其接收所述第一延迟电路的输出；第三延迟电路，其接收所述第二延迟电路的输出；第四延迟电路，其接收所述第三延迟电路的输出；第五延迟电路，其接收所述第四延迟电路的输出；第六延迟电路，其接收所述第五延迟电路的输出；第七延迟电路，其接收所述第六延迟电路的输出；第八延迟电路，其接收所述第七延迟电路的输出；和第九延迟电路，其接收所述第八延迟电路的输出，其中，第一延迟电路接收第九延迟电路的输出，延迟控制器控制第八和第九延迟电路的延迟各自为其它电路的延迟的一半。

在实施例中，延迟控制器包括连接至延迟电路的电容器，并且一些电容器与其它电容器相比，具有不同的电容。在实施例中，延迟控制器调整总延迟时间，以使得所述电容器中的两个电容器与其它电容器相比各自具有一半的电容。在实施例中，延迟控制器包括连接至延迟电路的电阻器，并且所述电阻器的一些电阻器与其它电阻器相比，具有不同的电阻。在实施例中，延迟控制器调整总延迟时间，以使得电阻器中的两个电阻器与其它电阻器相比各自具有一半的电阻。实施例还包括逻辑电路，逻辑电路输入来自延迟控制器的信号，并且产生系统时钟。实施例还包括逻辑电路，其从延迟控制器输入信号，并且产生PWM时钟信号。在实施例中，延迟控制器调整总延迟时间，以使得一些延迟电路与其它延迟电路相比，各自具有一半的延迟时间。

实施例还包括逻辑电路，其接收由延迟控制器控制并且从振荡器电路输出的PWM时钟信号。在实施例中，振荡器包括具有偶数个延迟输出的环形振荡器。在实施例中，环形振荡器具有等时间间隔的八个相位时钟输出。在实施例中，环形振荡器具有奇数个延迟阶，并且改变电参数，以使得所述延迟阶中的两个延迟阶一共具有与所述延迟阶中的另一个延迟阶的延迟相等的总延迟。

实施例包括环形振荡器，其中所述两个延迟阶与其它延迟阶相比具有一半的延迟时间。在实施例中，芯片控制器具有等延迟输出的内置环形振荡器，其中所述延迟输出是等时间间隔的偶数个，所述环形振荡器的输出频率改变时所述等时间间隔得以保持。在实施例中，环形振荡器具有奇数个延迟阶，并且改变电参数，以使得所述延迟阶中的两个延迟阶各自具有其它阶的延迟的一半。

在实施例中，一种PWM控制器在单个晶片上包含环形振荡器以及其它逻辑组件而没有外部组件。在实施例中，“没有外部组件”意指在逻辑电路以外没有使用诸如离散电容器或电阻器的部件。这样节省空间和花费。许多PWM芯片和其它芯片使用用于定时的外部组件，并且因此遭受增加的成本和尺寸。

附图说明

图1示出了具有延迟的三级环形振荡器的现有技术晶体管等级示意图；

图2示出了实施例的框图；

图3示出了在最终级中使用并联的晶体管的均匀间隔的输出的电路实施方式；

图4示出了在最终级中使用减小的电容值的均匀间隔的输出的电路实施方式；

图5示出了基于电阻的定时控制的框图；

图6示出了使用逻辑电路用于实施的框图；

图7示出了在延迟电路的输出1至9的输出脉冲的关系；

图8示出了作为将沿着y轴从延迟电路的输出组合的逻辑电路的输出的偶数的等间隔的逻辑脉冲的生成。

具体实施方式

发明人发现了开发适于逻辑电路的额外需求的具有多个延迟输出的芯片上环形振荡器的方便性的方法。在理想实施例中，尽管具有奇数的延迟分量，也发现设计可提供偶数的等间隔延迟输出。在实施例中，开发电流控制、电压控制以及甚至电阻控制，以设置延迟时间。使用定时器的多种逻辑电路可得益于具有偶数的划分的输出的环形振荡器，诸如本文例示的PWM电路。

实施例的特定优点在于，通过使用简单延迟元件环形振荡器技术，系统时钟和相位延迟同步。本文例示的理想的实施例具有等延迟的八个相位时钟信号，但是其它数量的延迟也被考虑，诸如2、4、6、10、12、16、32、64等。

实施例可能实现更简单和更低成本的制造工艺，其中环形振荡器可嵌入在与其它逻辑电路相同的衬底上，并且不需要外部组件。这允许集成到诸如微处理器、RISC处理器和PWM生成芯片的其它设计中。用于PWM生成和控制的所描述的技术也可特别有利于功耗。

在理想实施例中，实施了具有延迟元件和相关逻辑开关的环形振荡器(优选在单个晶片上)，以生成偶数和均匀定时时钟脉冲。脉冲可用于宽范围的逻辑电路。本文描述的示例是指诸如MOSFET或IGBT这样的输出直接或间接驱动电源开关的驱动信号的脉宽调制(PWM)控制器。

具有偶数、等间隔输出的环形振荡器

根据实施例的环形振荡器具有至少3个延迟电路，其中两个延迟电路比其它延迟电路具有更短的延迟。优选地，使用至少9个延迟电路，并且优选地所述两个电路各自具有一半更短的延迟时间。但是，本领域技术人员通过阅读本公开可设计其它组合方式，诸如分别具有1/3和2/3规则延迟时间的两个延迟电路，或者具有更短延迟时间的不同数量的延迟电路的使用，所述更短延迟时间加起来至虚拟减法，以允许偶数的等间隔延迟时间的总和。

在期望实施例中，延迟控制器具体地控制环形振荡器的至少一部分。图2示出了控制延迟电路200的延迟控制器100，延迟电路200包含在该图中用作“脉冲生成器”的环形振荡器的单独延迟阶。脉冲生成器200输出时钟脉冲300。术语“延迟电路”、“环形振荡器”和“脉冲生成器”可互换地用作元件200。

该构造可具有任何优选奇数的延迟阶。例如，11个阶可用于生成10个分离的时钟脉冲，例如，17个可用于生成16个，65个可用于生成64个，并且9个可用于生成8个。

可采用多种环形振荡器和控制参数。多种环形振荡器及其控制器可用于实施例中。在实施例中，环形振荡器类型的电压控制的振荡器用作系统时钟。最优选地，环形振荡器与诸如PWM控制器、微处理器等的其它逻辑电路组件一起位于衬底中。

诸如通过集成至芯片上系统技术中的环形振荡器和它们的使用的示例是由TexasInstruments的Gary Swoboda提交的美国No.20020008591，其描述了可被修改和用于各个实施例中的电路和装置。另外，参见美国No.2009/0179681。这些参考文献中提供的环形振荡器和它们的控制的细节以及环形振荡器和它们的控制机制的特定细节以引用方式全文并入本文中。

这些文献以及尤其后一个文献教导了环形振荡器用于具有通过针对VCO的输入电压控制的频率的PWM中。优选地，在这种系统中，各个延迟阶具有通过恒定电流设定的延迟。因此，每阶延迟被看作：时段(T)/阶数/2。因为期望的时钟相位为8，期望每阶延迟为(T)/16。然而，对于环形振荡器，这是不行的，因为为了振荡，阶数必须为奇数。

延迟电路的控制

优选地，使用电流来控制延迟和频率。尽管本文中简单地首先强调延迟电路的电流控制，但是本领域技术人员可容易利用电容、电压控制、电阻控制或甚至诸如温度和磁场的使用的其它控制实施实施例。

优选的是经诸如电压和电容的电参数的延迟控制。例如，见在2006年6月1日公布的由Mintchev提交的美国No.20060114044、2006年9月7日公布的由Robert Norman提交的美国No.20060197696以及2008年5月29日公布的由Nobuhiro Shiramizu提交的美国No.20080122546中描述的控制的细节。这些控制细节具体以引用方式并入本文中。

控制的特定示例

下面描述的示例例示了从环形振荡器创建等间隔相位的8个时间脉冲的一些方式。然而，可使用从3至65或更多的大量级。此外，多个级可分离地控制以获得偶数个时分相位输出。例如，可使用33个延迟级以产生16个时分相位输出，其中，4个延迟级可被控制以变为总共一个时分，从而实现偶数个时分。

图3示出了具有9个延迟电路以产生8个等间隔时分输出的代表性电路。实施例中的术语“等间隔”意指当在连续时间测量时在彼此的至少5％以内的时间段，优选地在彼此的1％以内的时间段，更优选地在彼此的0.2％以内的时间段(不考虑由于温度改变或其它改变导致的漂移)。

如图3所示，参考时钟301是之后跟着分别由延迟电路2、3、4、5、6、7、8和9生成的等间隔输出302、303、304、305、306、307、308和309的输出。参考时钟输出301和延迟的等间隔输出302-309由在各个延迟的输出分支中的至少两个晶体管形成。

在实施例中，MOSFET晶体管组件是优选的。MOSFET是金属氧化物场效应晶体管，通常称作MOSFET，以将其与通常被简单地称作晶体管的双极结晶体管(BJT)区分。晶体管是用于调节电流的三端子的掺杂的半导体装置，以放大输入信号或者切换电子信号。晶体管是电流驱动的以控制单向结，并且主要用于切换或电流放大。相反，MOSFET是电压驱动的三端子装置，其有效地控制双向电阻沟道的电阻。MOSFET用于放大或切换电子信号。虽然MOSFET在操作上是电压驱动的，但是结果或目标通常是控制流经沟道的电流。

MOSFET相对于双极晶体管的主要优点是MOSFET需要非常小的电流来导通(小于1mA)，同时将高得多的电流(10至50A或更大)传送至负载。另外，需要更高的栅极电压，诸如3-4V，来将MOSFET导通。图3-4示出了利用晶体管组件的新颖的电路。然而，应该理解，这不限制使用MOSFET组件或其它半导体组件来替代示出的晶体管。另外，虽然图3-4中的晶体管示为离散器件，但是晶体管和其它组件通常整体或部分合并至集成电路或微处理器组件中。

如果使用替代性MOSFET，“规模缩减的”MOSFET可并入电路中。近年来，MOSFET在尺寸上持续被规模缩减以实现新相关的利益。虽然典型MOSFET沟道长度曾为几微米，但是MOSFET技术的新发展通过将MOSFET与几十纳米的沟道长度合并作为“缩减”被已知。规模缩减的MOSFET的益处体现在两方面:1)每晶圆更多芯片，这降低了每芯片的价格，和2)越小的MOSFET切换越快速。

在该说明书中，通过参考图3所示的离散晶体管组件来描述信号生成装置，应该理解，组件可以其它形式存在，作为两个示例，诸如一个或多个集成电路的部件，或者诸如MOSFET的其它类型的半导体组件的使用。

延迟时间在这里通过流经晶体管101-111和151-161的电流被控制。由于通过晶体管108/109和110/111(和158/159和160/161)的双电流流动，延迟电路8和9各自具有其它延迟电路的延迟时间的一半。结果，时钟信号309具有与形成的其它间隔相同的从307的延迟；也就是说，时钟信号输出307与时钟信号输出309之间的延迟与参考时钟输出301与输出302之间；输出302与303之间；输出303与304之间；输出304与305之间；输出305与306之间；以及输出306与307之间的延迟相同。该示例示出了通过将流经延迟电路8和9的电流(图中的“Ix2”)双倍施加的控制。

虽然在图3中表示了单独的晶体管，但是本领域技术人员应该自觉理解怎样将晶体管尺寸参数调整以根据需要增大或减小电阻。例如，示为108/109的两个晶体管可实现为与两个晶体管相同地执行(通常具有一半电阻)的单个更大尺寸的晶体管。

其它理想实施例通过修改延迟电路的电参数(诸如图4中的电容)来施加控制。图4示出了具有如下的输出的参考时钟401，即，该输出之后跟着分别由延迟电路2、3、4、5、6、7、8和9生成的等间隔输出402、403、404、405、406、407、408和409。在这里通过电容431-439控制延迟时间。由于延迟电路8和9在它们的输出分别具有电容438和439的一半值，延迟电路8和9各自具有其它延迟电路的一半的延迟时间。结果，时钟信号409具有与形成的其它间隔相同的从407的延迟；也就是说，时钟信号输出407与时钟信号输出409之间的延迟与参考时钟输出401与输出402之间；输出402与403之间；输出403与404之间；输出404与405之间；输出405与406之间；以及输出406与407之间的延迟相同。该示例示出了通过将电容438和439设为其它电容器431-437的值的一半而施加的控制。换句话说，参考时钟401和延迟电路2-7中的电容器等于C，而延迟电路8-9中的电容器等于C/2。

图5以图表方式示出了各个时间延迟电路的输出电阻如何影响用于生成8个等间隔时钟脉冲的八个级中的每一个级中的延迟时间。这里，延迟电路1、2和3等提供标准延迟，但是两个N-1和N延迟电路(刚好显示在最后)各自提供其它延迟电路的延迟的一半，以实现偶数个等间隔时间的输出。

注意，在图3-4中，示出了九个(9)延迟电路。第一延迟电路“1”的输出形成图3中的参考时钟输出301和图4中的参考时钟输出401。图3和图4中的每一个中的延迟电路2-9提供各自的输出，所述各自的输出在延迟电路2-9组中的任何两个连续的延迟电路之间形成延迟。图3-4中所示的在晶体管的任一侧上具有至少一个晶体管的延迟电路在这里被称作环形振荡器的级。虽然图3-4中示出了九个级，但是描述的电路不受限制，并且可使用不同数量的级。因此，可从图3-4中所示的九个级中去除一些级，或者可将一些级加至图3-4中所示的九个级。图3-4中的九个级在描述环形振荡器和信号生成装置中用于示例性目的。

图5描绘了与各个时间延迟电路的输出电阻关联的延迟输出信号。根据在环形振荡器电路中可使用多少个级的解释，图5示出了延迟电路1、2和3，序列可继续直至之后跟着N延迟电路的N-1延迟电路，其中N是环形振荡器中的延迟电路的数量。与图3-4的电路相似，N-1延迟电路和N延迟电路(也就是说，图5的环形振荡器电路中的最后两个延迟电路)使用在先前延迟电路中使用的相同参数的值的一半的参数。在图5中，电阻器R是延迟电路1至N-2的输出电阻，而最后两个延迟电路的输出电阻是等于R/2(也就是说，先前延迟电路的电阻的值的一半)的不同电阻器值。在期望的实施例中，可控制输入电阻以获得期望延迟时间。本领域技术人员可推导出用于调整输入电阻的结构。

虽然本文未更具体地示出，影响各个级中的延迟时间的输入电阻可用于生成8个等间隔时钟脉冲。在实施例中，延迟电路1、2和3等提供标准延迟，但是两个N-1和N延迟电路(可为任意两个，但是为了方便，为所列的最后两个)各自提供其它延迟电路的延迟的一半，以实现偶数个等间隔时间的输出。

图6示出了延迟电路1至9的输出的输出脉冲的关系。其示出了实施例利用逻辑电路的实施，以恢复等大小的相位延迟。振荡器610在该电路中包括始于延迟电路612的9个延迟电路。各个电路通过诸如613的晶体管切换，这针对特定延迟电路建立延迟。各个反相的缓冲输出1-9分别馈送至另外的逻辑电路630。如该图的下部所示，另外的逻辑电路630可分离地增加，并且输出8个相位时间延迟640。

优选地，在与由环形振荡器控制的另一电路共享的晶片上制造振荡器610和逻辑电路630切换。例如，针对改进的可靠性和更低的成本，PWM控制芯片优选地将在相同衬底上包含这种环形振荡器实施，并且优选地不需要诸如定时电阻器或定时电容器的任何额外组件。

图7还示出了图6中的电路的九个输出640的定时图。在该曲线图的上部示出的时间“t”是来自环形振荡器的单个循环的时间。虚线之间的各个相位间隔是时间t的八分之一。当延迟输出1高时，时钟在时间710开始，并且在t的八分之一之后，在720，延迟输出2从高翻转至低。在间隔t的八分之一之后，在730，延迟输出3从低翻转至高。这个过程持续至延迟输出7。延迟电路8具有定时的一半，因为该电路通过并联的双晶体管615(图6)伺服，并且操作速度为两倍。因此，如图7中的740所示，延迟相位时间仅为t的十六分之一。相似地，延迟电路9还因为并联的晶体管具有定时的一半。因此，在750所示的延迟电路9的输出比延迟电路7的输出晚八分之一。这样，奇数个延迟电路提供了偶数个等间隔相位输出。

在优选实施例中，使用简单逻辑电路来将如本文所述的振荡器的交错输出按照用于电路(诸如PWM电路)的更有用形式编辑为有序相移输出。在该上下文中，图8示出了逻辑电路630的输出。图8示出了偶数个等间隔逻辑脉冲的生成，作为将来自延迟电路的沿着y轴的输出组合的逻辑电路的输出。通过组合沿着y轴示出的来自延迟电路的输出，可生成其它电路使用的偶数个等间隔逻辑脉冲。

本文示出的实施例仅是代表性的。空间和时间限制排除了旨在描述本发明的混合和组合的实施例的引用参考的细节的特定取消。考虑将在专利局记录的文献和通过参考合并的特定细节用于权利要求叙述中。权利要求是子集，但是不限于对本领域阅读人员呈现的具体示例。

Claims (20)

1.一种信号生成装置，所述信号生成装置包括：

振荡器电路，其响应于外部信号改变频率，并且包括：

串联电连接的延迟电路；以及

延迟控制器，其控制所述延迟电路输出与不同延迟电路的延迟时间对应的多个定时信号，其中，所述串联电连接的延迟电路的总延迟时间是可调整的。

2.根据权利要求1所述的信号生成装置，其中，所述振荡器电路包括奇数个延迟电路，并且从所述延迟电路输出偶数个等时间间隔的信号。

3.根据权利要求1所述的信号生成装置，其中，所述振荡器电路包括电流控制的环形振荡器，并且所述延迟控制器将不同的电流输出至所述延迟电路的一部分。

4.根据权利要求3所述的信号生成装置，其中，所述延迟控制器调整延迟时间，以使得两个延迟电路各自的输出定时信号与其它延迟电路相比具有一半的延迟时间。

5.根据权利要求3所述的信号生成装置，其中，所述振荡器电路包括：

第一延迟电路；

第二延迟电路，其接收所述第一延迟电路的输出；

第三延迟电路，其接收所述第二延迟电路的输出；

第四延迟电路，其接收所述第三延迟电路的输出；

第五延迟电路，其接收所述第四延迟电路的输出；

第六延迟电路，其接收所述第五延迟电路的输出；

第七延迟电路，其接收所述第六延迟电路的输出；

第八延迟电路，其接收所述第七延迟电路的输出；

第九延迟电路，其接收所述第八延迟电路的输出；

其中，所述第一延迟电路接收所述第九延迟电路的输出，所述延迟控制器把所述第八延迟电路和所述第九延迟电路各自的延迟控制为其它延迟电路的延迟的一半。

6.根据权利要求1所述的信号生成装置，其中，所述延迟控制器包括连接至所述延迟电路的电容器，并且所述电容器中的一些电容器与其它电容器相比具有不同的电容。

7.根据权利要求6所述的信号生成装置，其中，所述延迟控制器调整所述总延迟时间，以使得所述电容器中的两个电容器与其它电容器相比各自具有一半的电容。

8.根据权利要求1所述的信号生成装置，其中，所述延迟控制器包括连接至所述延迟电路的电阻器，并且所述电阻器中的一些电阻器与其它电阻器相比具有不同的电阻。

9.根据权利要求8所述的信号生成装置，其中，所述延迟控制器调整所述总延迟时间，以使得所述电阻器中的两个电阻器与其它电阻器相比各自具有一半的电阻。

10.根据权利要求1所述的信号生成装置，所述信号生成装置还包括逻辑电路，所述逻辑电路输入来自所述延迟控制器的信号，并且生成系统时钟。

11.根据权利要求1所述的信号生成装置，所述信号生成装置还包括逻辑电路，所述逻辑电路输入来自所述延迟控制器的信号，并且生成PWM时钟信号。

12.根据权利要求1所述的信号生成装置，其中，所述延迟控制器调整所述总延迟时间，以使得所述迟电路中的一些延迟电路与其它延迟电路相比各自具有一半的延迟时间。

13.根据权利要求1所述的信号生成装置，所述信号生成装置还包括逻辑电路，所述逻辑电路接收由所述延迟控制器控制并且从所述振荡器电路输出的PWM时钟信号。

14.根据权利要求1所述的信号生成装置，其中，所述振荡器包括具有偶数个延迟输出的环形振荡器。

15.根据权利要求14所述的信号生成装置，其中，所述环形振荡器具有等时间间隔的八个相位时钟输出。

16.根据权利要求14所述的环形振荡器，其中，所述环形振荡器具有奇数个延迟阶，并且改变电参数，以使得所述延迟阶中的两个延迟阶一共具有与所述延迟阶中的另一个延迟阶的延迟相等的总延迟。

17.根据权利要求16所述的环形振荡器，其中，所述两个延迟阶与其它延迟阶相比具有一半的延迟时间。

18.一种具有相等的延迟输出的内置环形振荡器的芯片控制器，其中，所述延迟输出是等时间间隔的偶数个，所述环形振荡器的输出频率改变时所述等时间间隔得以保持。

19.根据权利要求18所述的芯片控制器，其中，所述环形振荡器具有奇数个延迟阶，并且改变电参数，以使得所述延迟阶中的两个延迟阶各自具有其它延迟阶的延迟的一半。

20.一种PWM控制器，其在单个晶片上包括根据权利要求16所述的环形振荡器以及其它逻辑组件而没有外部组件。