CN101252348A - 电压控制振荡电路 - Google Patents

电压控制振荡电路 Download PDF

Info

Publication number
CN101252348A
CN101252348A CNA2008100807655A CN200810080765A CN101252348A CN 101252348 A CN101252348 A CN 101252348A CN A2008100807655 A CNA2008100807655 A CN A2008100807655A CN 200810080765 A CN200810080765 A CN 200810080765A CN 101252348 A CN101252348 A CN 101252348A
Authority
CN
China
Prior art keywords
differential
mentioned
voltage
pair
delay element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008100807655A
Other languages
English (en)
Other versions
CN101252348B (zh
Inventor
高井康浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN101252348A publication Critical patent/CN101252348A/zh
Application granted granted Critical
Publication of CN101252348B publication Critical patent/CN101252348B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

本发明的电压控制振荡电路是一种差动环形振荡器型的电压控制振荡电路，将输入彼此反相的差动的时钟信号的差动延迟元件级联连接，通过偏压控制流入到差动延迟元件中的电流量，从而控制该差动的时钟信号的延迟量，该电压控制振荡电路具有：相位检测部，通过比较任意一个差动延迟元件的差动输出的输出电压、及被设定为检测异常动作的电压的参考电压，检测异常振荡并输出检测信号；和交叉耦合电路，设置在各差动延迟元件上，当输入了检测信号时，放大差动输出对之间的电位差。

Description

电压控制振荡电路
本申请根据2007年2月20日在日本申请的特愿2007-39025号要求优先权，其内容在本申请中援引。
技术领域
本发明涉及到一种在半导体集成电路中可通过控制电压改变振荡频率的电压控制振荡电路。
背景技术
一直以来，作为生成数字波形的电路，普遍使用电压控制振荡电路(以下称为VCO)。
尤其是作为同步型LSI的内部时钟生成用的PLL(Phase LockedLoop，锁相环路)，广泛使用应用了图8A及8B所示的差动延迟元件的图9结构的VCO(例如参照William J.Dally、John W.Poulton著、黑田忠广翻译的“デジタルシステム工学 基礎編”，丸善，2003年3月30日发行，第747页)。
在上述差动延迟元件中，输入了偏压信号NBIAS的N沟道型MOS晶体管N100作为流入恒定电流I的电源使用。并且，在该差动延迟元件中，输入了偏压信号PBIAS的P沟道型MOS晶体管P100和P101、及与该MOS晶体管P100和P101二极管连接的P沟道型MOS晶体管P102和P103并联连接。该并联电路形成电阻值R的电阻。
上述图9所示的VCO以使差动节点(振荡波形的最大值及最小值中的折返点)之间为振幅R1(＝VDD-Vlow，VDD是输出波形中的最大电压、即电源电压，Vlow是输出波形中的最小电压)进行动作。
调整上述偏压信号NBIAS及PBIAS，主要通过控制电流值I变更差动延迟元件的传送时间(即延迟时间)，改变VCO的振荡频率。
如图10所示的动作波形，从各差动延迟元件101～108输出的信号CT1～CT8及CB1～CB8在下一级的差动延迟元件中依次延迟的同时被传送，从而可在频率稳定的锁定状态下，对信号CT8生成具有信号CT4为90°、信号CB8为180°、信号CB4为270°的相位差的多相时钟信号。
并且，相邻的差动延迟元件之间的输出的相位差是22.5°(360°/16)，通过内插该相位差，可以容易地生成使与PLL的基准时钟不同的信号同步的多相时钟。
但是，上述VCO因以下原因可能出现各差动延迟元件之间的相位差偏离设计值的误振荡状态。
即，图8A及图8B所示的各差动延迟元件(图9的101～108)与相邻的其他差动延迟元件的相位差较小，因此除了较弱的反馈外，不会对输出端子的OUTP及OUTM的电压反馈。
因此，如图11所示，在串联连接形成VCO的差动延迟元件(101～108)中，偶数的CTi、CBi(i＝2，4，6，8)的信号波形全部为同一相位，奇数的CTj、CBj(j＝1，3，5，7)的信号波形全部与偶数的CTi、CBi的信号波形反相，存在这种亚稳状态(第1问题点)。
上述现象尤其在为了将VCO的动作频率控制得较低而降低偏压信号、降低差动延迟元件的增益时易于发生。在该误振荡状态下，VCO无法生成并输出作为设计值所需的多相时钟。即，相邻的差动延迟元件的相位逐个偏离180°，成为无法满足正常时相邻的差动延迟元件之间的相位差22.5°的状态。
并且，VCO有可能变为图12所示的亚稳振荡状态，该误振荡状态是CTi(i是偶数)和CBi全部变为“L”电平的低压电平Vlow、CTj(j是奇数)和CBj全部变为“H”电平(VDD)的高压电平Vlow的状态(第2问题点)。
这种情况下，和图11时一样，无法生成所需的多相时钟，不易于从亚稳状态脱离，难于恢复到正常的振荡状态。
发明内容
本发明鉴于以上情况而产生，其目的在于提供一种可检测出动作变为误振荡状态或亚稳状态、并可以脱离误振荡状态或亚稳状态而成为正常振荡状态的VCO。
本发明的电压控制振荡电路是差动环形振荡器型的电压控制振荡电路，具有多个差动延迟元件，该差动延迟元件具有一对差动输入端子、一对差动输出端子、及偏压输入端子，并向上述一对差动输入端子输入彼此反相的时钟信号，所述电压控制振荡电路中，在上述差动输入端子及差动输出端子中级联连接上述多个差动延迟元件，通过施加到上述偏压输入端子的偏压来控制流入到上述差动延迟元件中的电流量，从而控制上述时钟信号的延迟量，该电压控制振荡电路的特征在于，还具有：相位检测部，与上述多个差动延迟元件中的一个检测用差动延迟元件的上述差动输出端子连接，通过比较上述差动输出端子的输出电压、及被设定为检测异常动作的电压的参考电压，检测异常振荡并输出检测信号；和交叉耦合电路，设置在各个上述差动延迟元件中并且与上述相位检测部连接，当输入上述检测信号时，放大上述一对差动输出端子之间的电位差。
根据本发明，成为一对差动输出CTi、CBi(i是偶数)全部为相同相位、一对差动输出CTj、CBj(j是奇数)全部为和差动输出CTi、CBi反相的亚稳状态，在无法生成正常的多相时钟时，通过检测信号驱动交叉耦合电路，正反馈一对差动输出中的微小的电压差，使一对差动输出为不稳定状态。这样一来，可恢复到正常的振荡模式，因此可提供一种动作频率范围大的、稳定的电压控制振荡电路。
附图说明
图1A是表示本发明的第一实施方式的VCO的电路图。
图1B是表示本发明的第一实施方式的相位检测部的电路图。
图2A是表示图1A所示的差动延迟元件的电路构成的电路图。
图2B是表示图1A所示的差动延迟元件的电路图。
图3是表示图1B所示的相位检测部的电路构成的电路图。
图4是表示图1A所示的VCO的动作的波形图。
图5A是表示本发明的第二实施方式的VCO的电路图。
图5B是表示本发明的第二实施方式的VCO的电路图。
图6是表示图5A所示的相位检测部的电路构成的电路图。
图7是表示图5A所示的VCO的动作的波形图。
图8A是表示现有的差动延迟元件的电路构成的电路图。
图8B是表示现有的差动延迟元件的电路图。
图9是表示使用图8B所示的差动延迟元件形成的VCO的构成的电路图。
图10是表示VCO的正常振荡状态的动作的波形图。
图11是表示现有的VCO中的误振荡状态(第1问题点)的动作的波形图。
图12是表示现有的VCO中的亚稳状态(第2问题点)的动作的波形图。
具体实施方式
(第一实施方式)
以下参照附图说明本发明的第一实施方式下的差动环形振荡器型的电压控制振荡电路(以下称VCO)。图1A是表示该第一实施方式下的差动延迟元件1、2、3、4、5、6、7、8级联连接的差动环形振荡器构成示例的框图。各差动延迟元件1～8中，彼此反相的时钟信号作为差动信号从前级输入。各差动延迟元件1～8使该时钟信号延迟预定的延迟量，对下一级输出差动信号，并输出和延迟量对应的多相时钟。
在该图中，在各差动延迟元件中输入偏压PBIAS及NBIAS。将差动输出元件n的第一差动输出端子标记为CTOn、将第二差动输出端子标记为CBOn、将第一差动输入端子标记为CTIn、将第二差动输入端子标记为CBIn。差动延迟元件1～8中，差动输出端子CTOi(i是偶数，在本实施方式中为2，4，6)连接到下一级差动输入端子CTIj(j是奇数，在本实施方式中是1，3，5，7)，差动输出端子CBOi连接到下一级的差动输入端子CBIj。通过调整上述偏压PBIAS及NBIAS控制流入到差动延迟元件的电流，以成为和动作频率对应的延迟量。
环形振荡器的级联连接的最终级的差动延迟元件8的差动输出端子CTO8连接到初级的差动输入端子CBI0，差动输出端子CBO8连接到初级的差动输入端子CTI0。从差动输出端子CTO1、CTO2、CTO3、CTO4、CTO5、CTO6、CTO7、CTO8分别输出差动信号CT1、CT2、CT3、CT4、CT5、CT6、CT7、CT8。
并且，从差动输出端子CBO1、CBO2、CBO3、CBO4、CBO5、CBO6、CBO7、CBO8分别输出差动信号CB1、CB2、CB3、CB4、CB5、CB6、CB7、CB8。
上述差动延迟元件1～8通过控制电压改变延迟量。8级差动延迟元件1～8级联连接，最终级的差动延迟元件8的差动输出CTO8(及CBO8)与初级的差动延迟元件1的差动输入CBI1(CTI1)的相位一致地连接。因此，从各差动延迟元件1～8输出的多相时钟中，同一周期的时钟通过各差动延迟元件被延迟并被依次传递，从而成为每1/8周期移动偏离的8相的多相时钟。
参照图1B，相位检测部10检测分别输入到差动延迟元件1的差动输入CTI1及CBI1的差动信号CT8、CB8的相位是否一致，当检测为一致时输出检测信号ALB。
接着参照图2A详细说明图1A的差动延迟元件1～8的结构。图2A是说明图1A中的差动延迟元件的电路构成示例的概念图，图2B是表示图1A中的差动延迟元件的标记的概念图。在以下说明中，以差动延迟元件1为代表进行说明，但其他差动延迟元件2～8也具有同样的结构。
在图2A中，差动延迟元件1包括：N沟道型MOS晶体管N1、N2及N3；P沟道型MOS晶体管P1、P2、P3、P4；交叉耦合电路20。
MOS晶体管P1是栅极与漏极连接的二极管连接，与MOS晶体管P2并联连接，源极与电源(VDD)的配线连接，漏极与差动输出CTO1(i或j)连接。
MOS晶体管P2中，在栅极施加偏压PBIAS，源极与电源的配线连接，漏极与差动输出CTO1连接。
通过上述MOS晶体管P1及MOS晶体管P2，形成作为差动晶体管的MOS晶体管N1的负荷。
MOS晶体管P4大小和MOS晶体管P1相同，是栅极与漏极连接的二极管连接。MOS晶体管P4与MOS晶体管P3并联连接，源极与电源配线连接，漏极与差动输出CBO1连接。
MOS晶体管P3大小和MOS晶体管P2相同，在栅极施加偏压PBIAS，源极与电源的配线连接，漏极与差动输出CBO1连接。
通过上述MOS晶体管P3及MOS晶体管P4，形成作为差动晶体管的MOS晶体管N2的负荷。
MOS晶体管N1中，漏极与差动输出CTO1连接，栅极与差动输入CBI1连接。
MOS晶体管N2是和MOS晶体管N1相同大小的晶体管，漏极与差动输出CBO1连接，栅极与差动输出CTI1连接。
MOS晶体管N3中，源极接地，在栅极施加偏压NBIAS，漏极连接到MOS晶体管N1及N2的源极。
交叉耦合电路20由P沟道型MOS晶体管P5、P6、P7、P8构成。
MOS晶体管P5中，源极与电源的配线连接，栅极与作为差动延迟元件1的差动输出对中的一个的差动输出CBO1连接。
MOS晶体管P6中，源极与MOS晶体管P5的漏极连接，在栅极施加检测信号ALB，漏极与作为差动延迟元件1的差动输出对中的另一个的差动输出CTO1连接。
MOS晶体管P7大小和MOS晶体管P5相同，源极与电源的配线连接，栅极与作为差动延迟元件1的差动输出对中的另一个的差动输出CTO1连接。
MOS晶体管P8大小和MOS晶体管P6相同，源极与MOS晶体管P7的漏极连接，在栅极施加检测信号ALB，漏极与作为差动延迟元件1的差动输出对中的一个的差动输出CBO1连接。
接着参照图3说明作为本发明的特征结构的相位检测部10的构成。图3是表示图1B中的相位检测部10的详细结构示例的概念图。
相位检测部10具有检测出提前作为检测对象设定的差动延迟元件的差动输出对的差动信号的相位差的功能，包括：检测电路21(差动元件)、参考电压生成电路22、Vlow生成电路23、比较器24、计时电路25。
检测电路21生成由差动输出对的差动信号的相位差产生的电压，将检测结果作为差动电压输出到上述比较器24的非反转输入端子。
参考电压生成电路22生成用于与上述差动电压比较的阈值电压、即设定为检测异常动作的电压的参考电压，并输出到比较器24的反转输入端子。
Vlow生成电路23生成差动信号振幅中的最低电压Vlow，用于使参考电压生成电路22生成阈值电压。
比较器24比较输入到非反转输入端子的差动电压、及输入到反转输入端子的阈值电压，检测出差动输出对中的差动信号的相位差。在本实施方式中，当差动电压超过阈值电压时，判断产生“问题点1”的误振荡状态。
以下详细说明相位检测部10的各电路的构成。
检测电路21由N沟道型MOS晶体管N11、N12及N13，以及P沟道型MOS晶体管P11、P12、P13、P14构成，是和图2A的差动延迟元件相同的构成(包括在对应的电路构成中配置在同样位置的晶体管的晶体管大小)，不同点在于没有交叉耦合电路20，以及差动输出通过连接点NDET短路。
MOS晶体管P11中，是栅极和漏极连接的二极管连接，与MOS晶体管P12并联连接，源极与电源配线连接，漏极和连接点NDET连接。
MOS晶体管P12中，在栅极施加偏压PBIAS，源极与电源的配线连接，漏极与连接点NDET连接。
通过上述MOS晶体管P11及MOS晶体管P12形成作为差动晶体管的MOS晶体管N11的负荷。
MOS晶体管P14是栅极和漏极连接的二极管连接，与MOS晶体管P13并联连接，源极与电源配线连接，漏极与连接点NDET连接。
MOS晶体管P13中，在栅极施加偏压PBIAS，源极与电源的配线连接，漏极与连接点NDET连接。
通过上述MOS晶体管P13及MOS晶体管P14形成作为差动晶体管的MOS晶体管N12的负荷。
MOS晶体管N11中，漏极与连接点NDET连接，栅极与差动输入CBI0连接。
MOS晶体管N12中，漏极与连接点NDET连接，栅极与差动输入CTI0连接。
MOS晶体管N13中，源极接地，在栅极施加偏压NBIAS，漏极与MOS晶体管N11及N12的源极的连接。
通过上述结构，在本实施方式中，成为差动信号CB8输入到差动输入CBI0、差动信号CT8输入到差动输入CTI0的构成，因此误振荡状态和正常振荡状态下的差动电压不同。
即，误振荡状态下，差动信号CB8及差动信号CT8的相位越接近同一状态，连接点NDET的电压、即差动电压越高，在通常动作下，差动信号CB8及差动信号CT8的相位越接近偏离180°的状态，差动电压越低。因此，图1A的VCO变为误振荡状态时，差动信号CT8及CB8变为同相位下的振荡，检测电路21中的差动电压在与从差动延迟元件1的差动输出对输出的差动信号CT1及CB1相同的振幅下振荡。
参考电压生成电路22由N沟道型MOS晶体管N21、N22及N23，和P沟道型MOS晶体管P21、P22、P23、P24构成，是与图2A的差动延迟元件相同的构成(包括在对应的电路构成下配置在同样的位置的晶体管的晶体管大小)，不同点在于没有交叉耦合电路20，以及差动输出通过连接点NREF短路。
MOS晶体管P21中，是栅极和漏极连接的二极管连接，与MOS晶体管P22并联连接，源极与电源配线连接，漏极和连接点NREF连接。
MOS晶体管P22中，在栅极施加偏压PBIAS，源极与电源的配线连接，漏极与连接点NREF连接。
通过上述MOS晶体管P21及MOS晶体管P22形成作为差动晶体管的MOS晶体管N21的负荷。
MOS晶体管P24是栅极和漏极连接的二极管连接，与MOS晶体管P23并联连接，源极与电源配线连接，漏极连接点NREF连接。
MOS晶体管P23中，在栅极施加偏压PBIAS，源极与电源的配线连接，漏极与连接点NREF连接。
通过上述MOS晶体管P23及MOS晶体管P24形成作为差动晶体管的MOS晶体管N22的负荷。
MOS晶体管N21中，漏极与连接点NREF连接，向栅极施加电源电压VDD。
MOS晶体管N22中，漏极与连接点NREF连接，向栅极施加Vlow生成电路23输出的最低电压Vlow(与连接点N0连接)。
MOS晶体管N23中，源极接地，在栅极施加偏压NBIAS，漏极与MOS晶体管N21及N22的源极连接。
通过上述结构，参考电压生成电路22相对于检测电路21，虽然负荷值相同，但对MOS晶体管N22的栅极施加Vlow，因此流入到MOS晶体管N23的电流定标为MOS晶体管N13的1/2。其中，如果流入到参考电压生成电路22的电流未定标，则连接点NREF的电压变为VDD和Vlow的中间电压“VDD-(VDD-Vlow)/2”。在本实施方式中，流入到MOS晶体管N23的电流定标为MOS晶体管N13的1/2，因此连接点NREF的电压、即阈值电压为“VDD-(VDD-Vlow)/4”，在正常振荡时，对于从检测电路21输出的差动电压“VDD-(VDD-Vlow)/2”，以“(VDD-Vlow)/4”的电压作为边界。但只要具有不产生错误动作的边界，也可将该“VDD-(VDD-Vlow)/4”以外的电压作为阈值电压。即，上述边界也可通过差动输出对中的差动信号之间允许的相位差，将定标比(电流比)设定为最佳值。
Vlow生成电路23由N沟道型MOS晶体管N31和N33，以及P沟道型MOS晶体管P31、P32构成，是和图2A的差动延迟元件单侧的负荷及差动晶体管的组合相同的构成(包括在对应的电路构成中配置在同样位置的晶体管的晶体管大小)。
MOS晶体管P32是栅极连接到漏极的二极管连接，与MOS晶体管P31并联连接，源极连接到电源的配线，漏极连接到连接点N0。
MOS晶体管P31中，在栅极施加偏压PBIAS，源极连接到电源的配线，漏极连接到连接点N0。
通过上述MOS晶体管P31及MOS晶体管P32形成作为差动晶体管的MOS晶体管N31的负荷。
MOS晶体管N31中，漏极和连接点N0连接，向栅极施加电源电压VDD。
MOS晶体管N33中，源极接地，向栅极施加偏压NBIAS，漏极连接到MOS晶体管N31的源极。
通过上述构成，负荷是1/2，对MOS晶体管N31的栅极施加差动信号的振幅中的最大电压、即和输入VDD时一样，施加VDD，因此Vlow生成电路23对连接点N0输出最低电压Vlow(最大电压)。
计时电路25在将从“L”电平转换到“H”电平的上升边沿输入到输入端子后，使输出端子的电压从“H”电平转换到“L”电平，在将从“H”电平转换到“L”电平的下降边沿输入到输入端子后，将该边沿作为触发，在提前设定的设定时间T的期间内，使输出端子的电压维持“L”电平状态。并且，在上述设定时间内，当输入了新的上升边沿时，在该时刻下重置计数器，重新开始时间计数。
即，计时电路25在将上升边沿输入到输入端子时，使输出端子的电压从“ H”电平变化为“L”电平，之后当将下降边沿输入到输入端子时，开始时间计数，当计数的时间变为设定时间时，使输出端子的电压从“L”电平改变为“H”电平。
接着参照图3及图4说明第一实施方式中的VCO的动作。图4是表示第一实施方式中的VCO的动作的波形图。
在以下说明中，本实施方式的VCO在时刻t0下，变为误振荡状态。因此，VCO在误振荡状态的频率下振荡。
在时刻t1下，比较器24检测出变为误振荡状态的最初的周期下的差动电压的峰值(振幅的最大电压)超过阈值电压，并将“H”电平的脉冲输出到计时电路25。
这样一来，计时电路25，与上升边沿同步地使检测信号ALB从“H”电平变化到“L”电平。
检测信号ALB变为“L”电平、MOS晶体管P6及P8变为导通状态，从而使交叉耦合电路20激活。这样一来，对各差动延迟元件中的差动输出对CTO(1～8)、CBO(1～8)双方进行正反馈。
其结果是，在差动输出CTO(1～8)和差动输出CBO(1～8)中，在VDD中稳定的差动信号CT(1～8)和差动信号CT(1～8)变为不稳定的状态，从亚稳状态的同相位逐渐变化为具有相位差的状态。
并且，在时刻t2下，计时电路25通过输入下降边沿而开始时间计数。
在时刻t3下，VCO未从亚稳状态完全脱离，使差动输出CTO1(及2～8)和差动输出CBO1(及2～8)以同样的相位振荡。
因此，比较器24检测出下一周期的差动信号的峰值超过阈值电压，并将“H”电平的脉冲输出到计时电路25。
计时电路25通过新的“H”电平脉冲的上升边沿重置计数的时间，开始新的计数，因此将检测信号ALB在“L”电平状态下继续输出。
在时刻t4下，在差动输出CTO和差动输出CBO中，同相位的差动信号CT和差动信号CB变为不稳定的状态，从亚稳状态的同相位逐渐变化到具有相位差的状态，因此误振荡状态下的振荡频率开始产生变化。
但是，和时刻t4一样，VCO没有从亚稳状态完全脱离，在各差动延迟元件中，使差动输出CTO和差动输出CBO以同样的相位振荡。
因此，比较器24检测出下一周期的差动信号的峰值超过阈值电压，并将“H”电平的脉冲输出到计时电路25。
在时刻t5下，从亚稳状态的同相位向具有相位差的状态变化，计时电路25通过新输入下降边沿，重置时间的计数结果，重新开始时间的计数，因此依然将检测信号ALB以“L”电平输出。
在时刻t6下，VCO转换到正常的振荡状态。
在时刻t7下，计时电路25因计数结果超过设定时间T，而使检测信号ALB从“L”电平转换到“H”电平。
这样一来，交叉耦合电路20中，MOS晶体管P6及P8变为截止状态，从激活状态转换到非激活状态。
即，通过上述延迟时间，比较器24无法检测出相位差后，直到充分恢复到正常状态为止，激活交叉耦合电路20，正反馈差动延迟元件的差动输出对的不稳定状态，转换到不同的相位(即180°不同的相位)。
通过上述动作，根据本实施方式的VCO，当变为从差动延迟元件的差动输出对输出的差动信号的相位变得相同的误振荡状态时，激活交叉耦合电路20，通过正反馈差动延迟元件的差动输出对的不稳定状态，可恢复到正常振荡状态。
并且在本实施方式中，为了便于说明，以阈值电压为“VDD-(VDD-Vlow)/4”进行了说明，但如上所述，可通过实验测定将电流的定标比从1/2设定为最佳值。
并且，在正常振荡状态下的动作中，防止以下情况：通过在检测电路21的连接点NDET产生的失灵等从比较器24输出噪声，计时电路25误动作，从而交叉耦合电路20动作。因此，也可是在比较器24的输出端子和锁存器26的设置端子S之间插入低通滤波器的结构。
并且，在检测信号ALB为“L”电平和“H”电平的状态下，交叉耦合电路20变为激活或非激活的状态，因此各差动延迟元件的延迟元件变化，差动信号的传送时间变得不同。
因此，当交叉耦合电路20非激活时，为了防止传送时间剧烈变动并脱离锁定的频率，使检测信号ALB从“L”电平转换到“H”电平时，具有坡度地逐渐进行转换的结构是有效的。
(第二实施方式)
接着参照附图说明本发明的第二实施方式下的差动环形振荡器型电压控制振荡电路(以下称为VCO)。图5A是表示该第二实施方式下的差动环形振荡器的构成的概念图，与第一实施方式具有同样结构的差动延迟元件1、2、3、4、5、6、7、8级联连接。
第二实施方式和第一实施方式的不同点在于，取代第一实施方式中的相位检测部10而设置图5B及图6所示的相位检测部50。以下参照图6说明该不同的相位检测部50的构成。
在图6的相位检测部50中，参考电压生成电路22及Vlow生成电路23具有和第一实施方式中的同一标记相同的结构。
并且，检测电路41及检测电路51也和第一实施方式的检测电路21具有相同的结构，配置在各对应位置上的MOS晶体管的晶体管大小也同样。
检测电路41生成由差动信号CT4及CT8、即偶数的差动延迟元件的差动信号的相位差产生的电压，将检测结果作为差动电压D1输出到上述比较器24的非反转输入端子。
检测电路51生成由差动信号CT1及CT5、即奇数的差动延迟元件的差动信号的相位差产生的电压，将检测结果作为差动电压D2输出到上述比较器24的非反转输入端子。
其中，在差动输出对中，偶数的差动延迟元件中的差动输出端子对CTOi、CBOi(i为偶数)全部变为VDD而进入亚稳状态时，奇数的差动延迟元件中的差动输出端子对CTOj、CBOj(j为奇数)变为Vlow(低电压电平)，另一方面，偶数的差动延迟元件中的差动输出端子对CTOi、CBOi(i为偶数)全部变为Vlow而进入亚稳状态时，奇数的差动延迟元件中的差动输出端子对CTOj、CBOj(j为奇数)变为VDD。也可对检测电路41及51施加来自差动输出端子CTO或CBO的任意一个的差动信号，但在本实施方式中，作为一例使用差动输出端子CTO。
以下详细说明检测电路41及检测电路51的各电路的构成。
检测电路41由N沟道型MOS晶体管N41、N42及N43，以及P沟道型MOS晶体管P41、P42、P43、P44构成，是和图2A的差动延迟元件相同的构成(包括在对应的电路构成中配置在同样位置的晶体管的晶体管大小)，不同点在于没有交叉耦合电路20，以及差动输出通过连接点NDET2短路。
MOS晶体管P41中，是栅极和漏极连接的二极管连接，与MOS晶体管P42并联连接，源极与电源配线连接，漏极和连接点NDET2连接。
MOS晶体管P42中，在栅极施加偏压PBIAS，源极连接到电源的配线，漏极连接到连接点NDET2。
通过上述MOS晶体管P41及MOS晶体管P42形成作为差动晶体管的MOS晶体管N41的负荷。
MOS晶体管P44是栅极和漏极连接的二极管连接，与MOS晶体管P43并联连接，源极与电源配线连接，漏极连接到连接点NDET2。
MOS晶体管P43中，在栅极施加偏压PBIAS，源极连接到电源的配线，漏极连接到连接点NDET2。
通过上述MOS晶体管P43及MOS晶体管P44形成作为差动晶体管的MOS晶体管N42的负荷。
MOS晶体管N41中，漏极连接到连接点NDET2，栅极连接到差动输入CBI01。
MOS晶体管N42中，漏极连接到连接点NDET2，栅极连接到差动输入CTI01。
MOS晶体管N43中，源极接地，在栅极施加偏压NBIAS，漏极连接到MOS晶体管N41及N42的源极。
检测电路51由N沟道型MOS晶体管N51、N52及N53，以及P沟道型MOS晶体管P51、P52、P53、P54构成，是和图2A的差动延迟元件相同的构成(包括在对应的电路构成中配置在同样位置的晶体管的晶体管大小)，不同点在于没有交叉耦合电路20，以及差动输出通过连接点NDET3短路。
MOS晶体管P51，是栅极和漏极连接的二极管连接，与MOS晶体管P52并联连接，源极与电源配线连接，漏极和连接点NDET3连接。
MOS晶体管P52中，在栅极施加偏压PBIAS，源极连接到电源的配线，漏极连接到连接点NDET3。
通过上述MOS晶体管P51及MOS晶体管P52形成作为差动晶体管的MOS晶体管N51的负荷。
MOS晶体管P54是栅极和漏极连接的二极管连接，与MOS晶体管P53并联连接，源极与电源配线连接，漏极连接到连接点NDET3。
MOS晶体管P53中，在栅极施加偏压PBIAS，源极连接到电源的配线，漏极连接到连接点NDET3。
通过上述MOS晶体管P53及MOS晶体管P54形成作为差动晶体管的MOS晶体管N52的负荷。
MOS晶体管N51中，漏极连接到连接点NDET3，栅极连接到差动输入CBI02。
MOS晶体管N52中，漏极连接到连接点NDET3，栅极连接到差动输入CTI02。
MOS晶体管N53中，源极接地，在栅极施加偏压NBIAS，漏极连接到MOS晶体管N51及N52的源极。
通过上述结构，在本实施方式的检测电路41中，是差动信号CT4输入到差动输入CBI01、差动信号CT8输入到差动输入CTI01的结构，因此在变为亚稳状态时，偶数的差动输出固定在Vlow的情况下，连接点NDET2的电压变为VDD，偶数的差动输出以“H”电平固定时，连接点NDET2的电压为Vlow。
并且，在本实施方式的检测电路51中，是差动信号CT5输入到差动输入CBI02、差动信号CT1输入到差动输入CTI02的结构，因此在变为亚稳状态时，奇数的差动输出固定在Vlow的情况下，连接点NDET3的电压变为VDD，奇数的差动输出以VDD固定时，连接点NDET3的电压为Vlow。
这样一来，通过检测电路41及51，即使奇数及偶数的差动延迟元件在任一电压状态下变为亚稳状态，也可检测出来。
比较器44向反转输入端子输入来自参考电压生成电路22的阈值电压，非反转输入端子经电阻43连接到连接点NDET2。
并且，在比较器44的非反转输入端子和接地点之间插入电容42。即，为了防止正常振荡时在连接点NDET2中产生的失灵等噪声输入到非反转输入端子，通过上述电阻43和电容42，形成低通滤波器。
并且，比较器44比较输入到非反转输入端子的差动电压D1及输入到反转输入端子的阈值电压，当差动电压D1超过阈值电压时，输出“H”电平的信号DH1。
比较器54向反转输入端子输入来自参考电压生成电路22的阈值电压，非反转输入端子经电阻53连接到连接点NDET3。
并且，在比较器54的非反转输入端子和接地点之间插入电容52。即，为了防止正常振荡时在连接点NDET3中产生的失灵等噪声输入到非反转输入端子，通过上述电阻53和电容52，形成低通滤波器。
并且，比较器54比较输入到非反转输入端子的差动电压D2及输入到反转输入端子的阈值电压，当差动电压D2超过阈值电压时，输出“H”电平的信号DH2。
或非(NOR)电路30，在从任意的输入均是“L”电平的状态开始输入了“H”电平的信号DH1或信号DH2的任意一个时，使输出端子的电压从“L”电平变为“H”电平。
计时电路25以从或非电路30输入的上升边沿作为触发，开始计时动作。
接着参照图5、图6及图7说明第二实施方式中的VCO的动作。图7是表示第二实施方式中的VCO的动作示例的波形图。
在以下说明中，本实施方式的VCO在时刻t10下变为亚稳状态。由于VCO为亚稳状态，因此不进行振荡动作。
在该时刻t10下，例如当振荡信号CT8及CT4均变为Vlow时，差动电压D1变为VDD，振荡信号CT1及CT5均变为VDD时，差动电压D2变为Vlow。
在时刻t11下，低通滤波器中的电容42被充电，VDD输入到比较器44的非反转输入端子。
这样一来，比较器24检测到输入到非反转输入端子的差动信号D1超过输入到反转输入端子的阈值电压，将输入端子的电压从“L”电平变为“H”电平。
在此，由于在一个输入端子中输入“H”电平的信号(信号HD1)，因此或非电路30使输出端子的电压从“L”电平变为“H”电平。
其结果是，计时电路25通过将上升边沿输入到输入端子，而与其同步地将输出端子的电压、即检测信号ALB从“H”电平变为“L”电平。
通过检测信号ALB变为“L”电平、MOS晶体管P6及P8变为导通状态，交叉耦合电路20被激活。这样一来，对各差动延迟元件中的差动输出对CTO(1～8)、CBO(1～8)双方施加正反馈。
其结果是，在差动输出CTO(1～8)和差动输出CBO(1～8)中，在VDD中稳定的差动信号CT(1～8)和差动信号CB(1～8)变为不稳定的状态，从亚稳状态的同相位逐渐变为具有相位差的状态。即，变为CTi及CBi、和CTj及CBj分别变为反相、信号依次传送的状态。
并且，在时刻t12下，VDD转换为正常的振荡状态。在该状态下，连接端子NDET2的差动电压D1在同一周期中以中间相位振荡，因此比较器44的非反转输入端子的电压通过电阻43及电容42的低通滤波器，以“VDD-(VDD-Vlow)/2”变得基本恒定，低于阈值电压“VDD-(VDD-Vlow)/4”。其结果是，比较器24在差动电压D1为阈值电压以下时，使输出端子的信号DH1从“H”电平变为“L”电平。
并且，或非电路30向二个输入端子双方输入“L”电平的信号，因此使输出从“H”电平转换到“L”电平。
这样一来，计时电路25通过将下降边沿输入到输入端子而开始时间的计数。
在时刻t13下，计时电路25的计数结果超过设定时间，因此使检测信号ALB从“L”电平转换为“H”电平。
这样一来，交叉耦合电路20中，MOS晶体管P6及P8变为截止状态，从激活状态转换到非激活状态。
通过向VCO设置上述第二实施方式和第一实施方式中的相位检测部10及50双方，即，将比较器25、41、51的输出分别连接到3输入的或非电路的输入端子、将输出端子连接到计时电路25的输入端子，从而可以容易地实现稳定动作的VCO。

Claims (7)

1.一种差动环形振荡器型的电压控制振荡电路，具有多个差动延迟元件，该差动延迟元件具有一对差动输入端子、一对差动输出端子、及偏压输入端子，并向上述一对差动输入端子输入彼此反相的时钟信号，所述电压控制振荡电路中，在上述差动输入端子及差动输出端子中级联连接上述多个差动延迟元件，通过施加到上述偏压输入端子的偏压来控制流入到上述差动延迟元件中的电流量，从而控制上述时钟信号的延迟量，该电压控制振荡电路的特征在于，还具有：
相位检测部，与上述多个差动延迟元件中的一个检测用差动延迟元件的上述差动输出端子连接，通过比较上述差动输出端子的输出电压、及被设定为检测异常动作的电压的参考电压，检测异常振荡并输出检测信号；和
交叉耦合电路，设置在各个上述差动延迟元件中并且与上述相位检测部连接，当输入上述检测信号时，放大上述一对差动输出端子之间的电位差。
2.根据权利要求1所述的电压控制振荡电路，其特征在于，
上述相位检测部具有差动元件，上述差动元件具有一对差动输入端子及短路的一对差动输出端子，上述差动元件的上述一对差动输入端子分别和上述检测用差动延迟元件的一对差动输出端子连接，
上述相位检测部还具有：
比较器，比较上述短路的一对差动输出端子的电压和参考电压；和
计时电路，以上述比较器输出的脉冲作为触发，仅在设定的期间输出上述检测信号。
3.根据权利要求1所述的电压控制振荡电路，其特征在于，
上述相位检测部具有第一及第二差动元件，上述第一及第二差动元件分别具有一对差动输入端子及短路的一对差动输出端子，上述多个差动延迟元件中相当于偶数号的二个检测用差动延迟元件的上述差动输出端子的一个分别与上述第一差动元件的上述一对差动输入端子连接，上述多个差动延迟元件中相当于奇数号的二个检测用差动延迟元件的上述差动输出端子的一个分别与上述第二差动元件的上述一对差动输入端子连接，
上述相位检测部还具有：
比较器，比较上述第一及第二差动元件的上述短路的一对差动输出端子的电压和参考电压；和
计时电路，以上述比较器输出的脉冲作为触发，仅在设定的期间输出上述检测信号。
4.根据权利要求2或3所述的电压控制振荡电路，其特征在于，
具有参考电压生成电路，该参考电压生成电路具有差动元件，该差动元件具有一对差动输入端子及短路的一对差动输出端子，上述一对差动输入端子的一个与电源连接，另一个与输出电压的最低电压连接，从上述电源的电压减去将从上述电源的电压减去上述最低电压后的值乘以1/2得到的电压，并将最终获得的值作为上述参考电压输出。
5.根据权利要求1所述的电压控制振荡电路，其特征在于，
上述差动延迟元件具有：
第一NMOS晶体管，其漏极经第一负荷与电源连接，栅极与上述一对差动输出端子的任意一个连接；
第二NMOS晶体管，其漏极经第二负荷与电源连接，栅极与上述一对差动输出端子的任意一个连接；和
第三NMOS晶体管，其源极接地，漏极与上述第一及第二NMOS晶体管的源极连接，在栅极施加第一偏压。
6.根据权利要求5所述的电压控制振荡电路，其特征在于，
上述第一及第二负荷分别通过将二极管连接的第一PMOS晶体管、及在栅极施加了第二偏压的第二PMOS晶体管并列连接而形成。
7.根据权利要求5所述的电压控制振荡电路，其特征在于，
上述交叉耦合电路具有：
第三PMOS晶体管，其漏极与上述一对差动输出端子的一个连接，在栅极施加上述检测信号；
第四PMOS晶体管，其漏极与上述一对差动输出端子的另一个连接，在栅极施加上述检测信号；
第五PMOS晶体管，其源极与电源连接，栅极与上述一对差动输出端子的另一个连接，漏极与上述第三PMOS晶体管的源极连接；和
第六PMOS晶体管，其源极与电源连接，栅极与上述一对差动输出端子的一个连接，漏极与上述第四PMOS晶体管的源极连接。
CN2008100807655A 2007-02-20 2008-02-18 电压控制振荡电路 Expired - Fee Related CN101252348B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007039025 2007-02-20
JP2007039025A JP4871753B2 (ja) 2007-02-20 2007-02-20 電圧制御発振回路
JP2007-039025 2007-02-20

Publications (2)

Publication Number Publication Date
CN101252348A true CN101252348A (zh) 2008-08-27
CN101252348B CN101252348B (zh) 2011-07-20

Family

ID=39706138

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100807655A Expired - Fee Related CN101252348B (zh) 2007-02-20 2008-02-18 电压控制振荡电路

Country Status (5)

Country Link
US (1) US7719370B2 (zh)
JP (1) JP4871753B2 (zh)
CN (1) CN101252348B (zh)
DE (1) DE102008009622A1 (zh)
TW (1) TWI353716B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104868880A (zh) * 2015-06-09 2015-08-26 圣邦微电子（北京）股份有限公司 时钟信号发生电路
CN106253897A (zh) * 2015-06-08 2016-12-21 三垦电气株式会社 具有偶数相位延迟输出的环形振荡器
WO2018001146A1 (zh) * 2016-06-30 2018-01-04 无锡华润上华半导体有限公司 环形压控振荡器及锁相环
CN111313873A (zh) * 2019-06-05 2020-06-19 友达光电股份有限公司 比较器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924102B2 (en) * 2009-02-23 2011-04-12 Qualcomm Incorporated Symmetric load delay cell oscillator
TWI505640B (zh) * 2011-11-04 2015-10-21 Sitronix Technology Corp Oscillating device
US8912853B2 (en) * 2012-06-14 2014-12-16 Apple Inc. Dynamic level shifter circuit and ring oscillator using the same
JP2014045359A (ja) * 2012-08-27 2014-03-13 Sony Corp 差動リング発振回路、装置および発振制御方法
CN105207670B (zh) * 2015-09-10 2018-01-30 重庆西南集成电路设计有限责任公司 分段低压控增益环形振荡器和调谐斜率转换电路
CN106209086A (zh) * 2016-06-26 2016-12-07 泰凌微电子（上海）有限公司 电压控制环形振荡器
CN107743025A (zh) * 2017-11-27 2018-02-27 常州欣盛微结构电子有限公司 一种用于芯片电路的超低压两级环形压控振荡器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176737B2 (en) * 2003-06-27 2007-02-13 Cypress Semiconductor Corp. Phase-locked loop and delay-locked loop including differential delay cells having differential control inputs
US6970048B1 (en) * 2003-12-12 2005-11-29 National Semiconductor Corporation Inductive-capacitive (LC) based quadrature voltage controlled oscillator (VCO) with deterministic quadrature signal phase relationship
US20050253659A1 (en) * 2004-05-14 2005-11-17 Pierre Favrat Current-controlled quadrature oscillator using differential gm/C cells incorporating amplitude limiters
KR100684067B1 (ko) * 2004-08-13 2007-02-16 삼성전자주식회사 주파수 범위 제한기능 및 온도보상 효과를 갖는 전압제어발진기
US7400183B1 (en) * 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US7347596B2 (en) 2005-07-29 2008-03-25 Shimano Inc. Bicycle light attachment assembly
US7567140B2 (en) * 2005-10-24 2009-07-28 Lsi Corporation Voltage controlled oscillator having a bandwidth adjusted amplitude control loop
US7737795B2 (en) * 2006-11-30 2010-06-15 Rangan Giri N K Voltage controlled oscillator

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106253897A (zh) * 2015-06-08 2016-12-21 三垦电气株式会社 具有偶数相位延迟输出的环形振荡器
CN104868880A (zh) * 2015-06-09 2015-08-26 圣邦微电子（北京）股份有限公司 时钟信号发生电路
CN104868880B (zh) * 2015-06-09 2018-03-30 圣邦微电子（北京）股份有限公司 时钟信号发生电路
WO2018001146A1 (zh) * 2016-06-30 2018-01-04 无锡华润上华半导体有限公司 环形压控振荡器及锁相环
US10707844B2 (en) 2016-06-30 2020-07-07 Csmc Technologies Fab2 Co., Ltd. Ring voltage-controlled oscillator and phase-locked loop
CN111313873A (zh) * 2019-06-05 2020-06-19 友达光电股份有限公司 比较器
CN111313873B (zh) * 2019-06-05 2023-03-21 友达光电股份有限公司 比较器

Also Published As

Publication number Publication date
TW200836472A (en) 2008-09-01
CN101252348B (zh) 2011-07-20
DE102008009622A1 (de) 2008-10-23
TWI353716B (en) 2011-12-01
JP4871753B2 (ja) 2012-02-08
US7719370B2 (en) 2010-05-18
US20080197932A1 (en) 2008-08-21
JP2008205779A (ja) 2008-09-04

Similar Documents

Publication Publication Date Title
CN101252348B (zh) 电压控制振荡电路
US9755574B2 (en) Injection-locked oscillator and method for controlling jitter and/or phase noise
KR100810070B1 (ko) 지연고정루프
US8947141B2 (en) Differential amplifiers, clock generator circuits, delay lines and methods
KR100861919B1 (ko) 다 위상 신호 발생기 및 그 방법
US5867043A (en) Complementary clock generator and method for generating complementary clocks
US6882196B2 (en) Duty cycle corrector
CN101997542B (zh) 延迟锁定环电路
TW200307395A (en) Digital DLL apparatus for correcting duty cycle and method thereof
US8797077B2 (en) Master-slave flip-flop circuit
JP3498069B2 (ja) クロック制御回路および方法
EP3228009B1 (en) Power efficient high speed latch circuits and systems
US6573775B2 (en) Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
KR101252048B1 (ko) 자기잡음제거 전압제어발진기를 이용한 주파수-위상고정루프
KR101868700B1 (ko) 클록 데이터 복원 회로용 위상 검출기
KR20080037775A (ko) 차지 펌프 없는 위상 고정 루프 및 이를 포함하는 집적회로
US6700425B1 (en) Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
JP2006333472A (ja) 遅延ロックループ、および、遅延鎖の設定方法
KR100416378B1 (ko) 위상 분할 회로
JP4597681B2 (ja) 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ
JP2011166232A (ja) 位相検出回路およびｐｌｌ回路
Kavyashree et al. Design and analysis of voltage controlled oscillators in 45nm CMOS process
CN105306017B (zh) 信号产生电路以及工作周期调整电路
US9602085B2 (en) Data storage element and signal processing method
KR100349688B1 (ko) 위상고정루프의 고정 감지기

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130826

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130826

Address after: Luxemburg Luxemburg

Patentee after: ELPIDA MEMORY INC.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110720

Termination date: 20160218

CF01 Termination of patent right due to non-payment of annual fee