KR20030081374A - 디지털 주파수 곱셈기 - Google Patents

디지털 주파수 곱셈기 Download PDF

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Abstract

디지털 주파수 곱셈기는 입력 신호의 비정수배 주파수 곱셈을 제공한다. 멀티플렉서는 입력 신호와 입력 신호의 정수배를 수신한다. 멀티플렉서 제어 신호는 멀티플렉서가 어떤 신호를 출력하고 얼마나 오래 출력할 것인지를 선택하고/토글한다. 신호 중 하나에 의해 클록이 맞춰지는 카운터는 멀티플렉서 제어 신호를 제공한다. 멀티플렉서는 입력 신호가 곱해진 원하는 비정수 주파수를 생성하기 위해 각 신호의 사전에 결정된 클록 사이클 수를 출력한다. 본 발명은 위상 동기 루프(PLL)없이 주파수 곱셈을 생성한다.

Description

디지털 주파수 곱셈기{DIGITAL FREQUENCY MULTIPLIER}
집적회로(IC)와 같은 여러 유형의 전자 회로는 회로 또는 로직의 서로 다른 부분을 동작시키기 위해 서로 다른 주파수를 갖는 클록 신호 또는 신호를 사용하고/필요로 한다. IC의 경우, 많은 디자인은 온-칩 회로 또는 로직의 블록 또는 부분의 클록을 맞추기 위해 기준 신호의 수배에 이르는 신호{또는 약수 배의 신호(sub-multiples}를 필요로 한다. 외부 소스로부터 IC에 각각의 서로 다른 주파수 기준 신호를 제공하는 대신에, 하나의 입력 또는 기준 신호를 사용하여 IC 상에서 서로 다른 주파수의 신호를 생성하는 것이 바람직하다. 이것은 매 입력 신호에 대해 입력/출력(I/O) 핀을 사용할 필요를 제거한다.
만약 필요한 온-칩 신호의 주파수가 입력/기준 신호의 주파수보다 더 크다면, 종종 그리고 전형적으로는 주파수 합성기로서 구성되는 위상 동기 루프(PLL)가 필요한 주파수의 온-칩 신호를 생성하기 위해 사용된다. 그러나, 이러한 PLL은 상대적으로 복잡한 아날로그 회로 블록이다.
도 1에서, 아날로그 주파수 합성기로서 구성되며, 일반적으로 10으로 지정되는 종래의 아날로그 위상 동기 루프(PLL) 회로에 대한 블록도가 도시되어 있다. 특히, PLL(10)은 입력 신호 주파수의 배수인 주파수를 갖는 출력 신호를 생성할 수 있다. 종래의 아날로그 PLL(10)의 동작이 이후에 기술된다.
특정한 주파수를 갖는 입력 신호(fin)가 적절한 아날로그 회로의 M분할 블록(12)에 입력되며, 여기서 M은 임의의 정수이다. 이것은 결국 M분할 블록(12)의 출력단에서 fin/M의 주파수를 갖는 신호를 야기한다. fin/M 주파수 신호는 아날로그 위상 검출기(14)에 입력된다. 위상 검출기(14)의 출력 신호는 아날로그 저역 필터(16)에 입력된다. 저역 필터(16)의 출력 신호는 아날로그 전압 제어 발진기(VCO)(18)에 입력된다. VCO(18)의 출력 신호는 또한 적절한 아날로그 특징을 갖는 N분할 블록(20)을 구동시키기 위한 입력으로 사용되며, 여기서 N은 임의의 정수이다. N분할 블록(20)의 출력 신호는 신호 루프를 완성하기 위한 위상 검출기(14)로의 입력으로 사용된다. 또한, VCO(18)의 출력 신호는 아날로그 버퍼(22)에 입력된다. 버퍼(22)의 출력 신호(fout)는 N/M배된 신호(fin)이다{즉, fout=fin(N/M)}.
도 1에 도시된 종래의 아날로그 PLL(10)은 입력 신호 주파수의 분수배(fractional multiple)인 주파수를 갖는 출력 신호를 생성할 수 있으며, 아날로그 회로에 의해 구현된다. 아날로그 회로는 특히 IC에서와 같은 디지털 회로와 호환적이지 않다. 게다가, 아날로그 회로는 그렇게 구현될 때 IC에서 많은 필요한 공간을 차지한다. 아날로그 PLL이 IC에 제공될 때, 이러한 아날로그 회로는 이산루프 필터를 위해 그리고 M 및 N 파라미터에 대한 프로그래밍 가능성을 위해 IC 상에 몇 개의 전용 I/O 핀을 필요로 한다. 또한, 전형적인 디지털 게이트 어레이 IC는 입력 클록 신호로부터 더 높은 주파수의 클록 신호를 생성하기 위한 별도의 이산 PLL 칩 또는 부분을 필요로 한다. 아날로그 PLL은 또한 정지전류(quiescent current)를 끌어들일 것이다.
본 발명은 주파수 곱셈기에 관한 것이며, 좀더 상세하게는 기준 주파수의 비정수배를 생성하기 위한 디지털 주파수 곱셈기에 관한 것이다.
도 1은 종래의 아날로그 위상 동기 루프 회로의 블록도.
도 2는 본 발명의 원리에 따른 디지털 주파수 곱셈기의 블록도.
도 3은 도 2의 디지털 주파수 곱셈기에 구현된 본 발명의 원리를 사용하여 입력 신호 주파수의 1 이상의 비정수배인, 예시적인 임의적으로 선택된 출력 신호를 생성하는 것과 관련된 타이밍도.
도 4는 본 발명의 원리에 따라 디지털 주파수 곱셈기의 또 다른 실시예에 대한 블록도.
본 발명은 입력/기준 신호의 주파수의 비정수배인 주파수를 갖는 출력 신호를 생성할 수 있는 디지털 주파수 곱셈기이다. 디지털 주파수 곱셈기는 입력 신호 주파수의 1이상 비정수배(over-unity, non-integer multiple)인 주파수를 갖는 출력 신호를 합성할 수 있다.
하나의 형태로, 본 발명은 주파수 곱셈 수단, 신호 선택 수단 및 제어 수단을 갖는 디지털 주파수 곱셈기이다. 주파수 곱셈 수단은 주어진 주파수를 갖는 입력 신호를 수신하고, 입력 신호의 주어진 주파수의 정수배인 주파수를 갖는 중간 신호를 생성할 수 있다. 신호 선택 수단은 주파수 곱셈 수단과 통신하며, 입력 신호와 중간 신호를 수신하여, 입력 신호의 주어진 주파수의 비정수배인 주파수를 갖는 출력 신호를 생성하기 위해 제어 신호에 응답하여 제 1 사전에 결정된 시간 주기 동안에는 입력 신호를 그리고 제 2 사전에 결정된 시간 주기 동안에는 중간 신호를 선택적으로 출력할 수 있다. 제어 수단은 신호 선택 수단과 통신하며, 제어신호를 생성하고 제어 신호를 신호 선택 수단에 제공할 수 있다.
또 다른 형태로, 본 발명은 주파수 곱셈기 유닛, 멀티플렉서 및 제어 신호생성기를 갖는 디지털 주파수 곱셈기이다. 주파수 곱셈기 유닛은 입력 신호의 주파수의 정수배인 주파수를 갖는 중간 신호를 생성할 수 있다. 멀티플렉서는 중간 신호를 수신하기 위해 주파수 곱셈기 유닛과 통신하는 제 1 입력단과, 입력 신호를 수신하기 위한 제 2 입력단을 갖는다. 멀티플렉서는 제 1 상태의 제어 신호에 응답하여 사전에 결정된 시간 주기 동안에 중간 신호를 출력하고, 제 2 상태의 제어 신호에 응답하여 사전에 결정된 시간 주기 동안에 입력 신호를 출력하도록 구성되며, 여기서, 중간 신호 및 입력 신호의 선택적 출력은 결국 입력 신호의 비정수배인 주파수를 갖는 출력 신호를 야기한다. 제어 신호 생성기는 멀티플렉서와 통신하여, 제 1 상태의 제어 신호와 제 2 상태의 제어 신호를 생성할 수 있다.
또 다른 형태로, 본 발명은 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호를 생성하는 방법이다. 이 방법은, 입력 신호 주파수의 정수배인 주파수를 갖는 중간 신호를 디지털 방식으로 생성하는 단계와; 결합될 때, 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호를 생성하는, 입력 신호의 제 1 클록 사이클 수와 중간 신호의 제 2 클록 사이클 수를 결정하는 단계와; 제 1 클록 사이클 수 및 제 2 클록 사이클 수를 지시하는 제어 신호를 디지털 방식으로 생성하는 단계와; 제어 신호에 응답하여 제 1 클록 사이클 수 동안에는 입력 신호를 그리고 제 2 클록 사이클 수 동안에는 중간 신호를 디지털 방식으로 선택적으로 출력하며, 이를 통해, 입력 신호 및 중간 신호의 선택적 출력이 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호를 야기하는 출력 단계를 포함한다.
본 발명의 다음의 상세한 설명은 수반하는 도면과 연계하여 참조되어야 한다.
대응하는 참조번호는 여러 도면에 걸쳐서 대응하는 부분을 나타낸다.
도 2를 참조하면, 여기에 제시된 원리에 따라 일반적으로 30으로 지정된 디지털 주파수 곱셈기의 실시예에 대한 블록도가 도시되어 있다. 디지털 주파수 곱셈기(30)는 입력 신호(fin) 주파수에 관련된 주파수를 갖는 출력 신호(fout)를 생성할 수 있다. 일 양상에 따라, 디지털 주파수 곱셈기(30)는 입력 신호(fin) 주파수의 배수인 출력 신호(fout)를 생성할 수 있다. 또 다른 양상에 따라, 디지털 주파수 곱셈기 합성기(30)는 입력 신호(fin) 주파수의 비정수배인 출력 신호(fout)를 생성할 수 있다. 또 다른 양상에 따라, 디지털 주파수 곱셈기(30)는 입력 신호(fin) 주파수의1이상이며 비정수배인 출력 신호(fout)를 생성할 수 있다.
다른 말로 표현하면, 디지털 주파수 곱셈기(30)는 입력 주파수(fin)를 1이상의 비정수와 곱할 수 있다. 한 형태로, 출력 신호(fout)는 또한 입력 신호(fin)의 주파수의 1이상의 정수배 이하인 주파수를 갖는다. 한 형태로, 디지털 주파수 곱셈기(30)는 입력 신호(fin) 주파수와 입력 신호(fin) 주파수의 두 배인 주파수 사이에 있는 주파수를 갖는 출력 신호(fout)를 생성할 수 있다.
디지털 주파수 곱셈기(30)는 입력 라인 또는 단자(42) 상에 입력 신호(fin)를 수신한다. 입력 신호(fin)는 임의의 특정한 주파수일 수 있지만 출력 신호(fout)의 원하는 주파수보다는 더 작다. 입력 신호(fin)는 지연부(32)에 입력된다. 지연부(32)는 적절한 회로 및/또는 로직을 통해 지연 인자 즉 시간을 입력 신호(fin)에 부가할 수 있다. 지연부(32)에 의해 입력 신호(fin)에 부가된 지연 시간은 라인(44) 상의 지연된 출력 신호를 생성한다. 라인(44) 상의 지연된 출력 신호는 2-입력 배타적 OR(X-OR) 게이트 또는 유사 기능 성분(36)의 하나의 입력단에 입력된다. 입력 신호(fin)는 2-입력 X-OR 게이트(36)의 다른 한 입력에 입력된다. X-OR 게이트(36)는 새로운 즉 출력 신호(fout)를 생성하기 위해 입력 신호(fin)와 연계하여 사용되는 중간 프러덕트(product) 또는 프로세스 신호인 새로운 주파수 신호를 생성한다.
지연부(32)와 X-OR 게이트(36)는 함께 주파수 곱셈기 유닛을 형성한다. 상세하게는, 주파수 곱셈기 유닛은 입력 신호(fin)의 주파수를 정수(integer or whole number)로 곱할 수 있다. 본 경우에, 주파수 곱셈기 유닛은 입력 신호(fin)의 두 배 또는 2곱(2x)인 신호(2fin또는 2xfin)를 제공할 수 있다. 지연부(32)의 지연인자 즉 타우(τ)는 2fin신호의 듀티 사이클을 결정하며, 전형적으로는 T/2가 되도록 선택되며, 여기서 T는 입력 신호(fin)의 두 배인 주기이다. 이것은 입력 신호(fin)의 50% 듀티 사이클 신호를 생성한다.
2-입력 X-OR 게이트(36)의 출력단으로부터의 2fin신호는 멀티플렉서(mux) 또는 유사 기능 성분(34)의 하나의 입력단에 입력된다. 추가로, 입력 신호(fin)는 멀티플렉서(34)의 또 다른 입력단에 입력된다. 멀티플렉서(34)는 멀티플렉서 제어 또는 선택 신호의 상태에 따라 그 입력단에서의 두 신호 중 하나를 출력할 수 있다. 하나의 상태의 멀티플렉서 선택 신호는 멀티플렉서(34)의 출력으로서 fin신호{멀티플렉서(34)의 한 입력단 상에 제공된 신호}를 제공하는 반면, 또 다른 상태의 멀티플렉서 선택 신호는 멀티플렉서(34)의 출력으로서 2fin신호{멀티플렉서(34)의 또 다른 입력 상에 제공된 신호}를 제공할 것이다. 제어 신호의 상태에 상관없이 멀티플렉서 제어 신호가 멀티플렉서에 인가되는 지속기간 즉 시간 주기(예컨대 특정한 신호의 클록 사이클)는 선택된 신호가 멀티플렉서(34)의 출력단에서 제공되는 지속기간 즉 시간 주기를 결정한다. 멀티플렉서(34)의 출력은 그 출력단에서 신호의 임의의 조합을 제공하기 위해 멀티플렉서 선택 신호의 상태에 의해 결정되어 필요에 따라 두 개의 입력 신호 사이에서 토글된다.
입력 신호(fin)나 주파수 곱셈기 유닛으로부터의 중간 프로세스 신호(2fin)인 멀티플렉서(34)로부터의 출력 신호는 카운터 또는 유사-기능 성분(38)에 의해 제공되는 멀티플렉서 제어 신호에 의해 제어된다. 특히, 카운터(38)는 fin신호와 2fin신호 사이에 멀티플렉서(34)의 출력을 토글 또는 스위칭하기 위해 적절한 회수로 그리고 적절한 지속기간 동안에 멀티플렉서(34)에게 신호를 제공한다. 카운터(38)가 제어 신호를 멀티플렉서(34)에 제공하는 적절한 회수 및 지속기간은 아래에 제시된 바와 같이 계산되며, 출력 신호(fout)의 원하는 주파수에 의존한다. 출력 신호(fout)의 원하는 주파수는 입력 신호(fin)의 주파수와 2fin신호의 주파수 사이에 있다. 멀티플렉서(34)의 결과적인 출력 신호(fout)는 본 주파수 곱셈기가 구현된 특정한 IC에 대해 클록 분배 버퍼(40)를 통해 공급된다. 일반적으로, IC는 자신의 내부 클록 상에 클록 버퍼를 가지고 있으며, 이는 이들 신호가 전형적으로는 헤비 팬아웃(heavy fanout)을 가지고 있기 때문이다. 버퍼(40)의 출력은 출력 신호(fout)이다.
카운터(38)는 2-입력 X-OR 게이트(36)에 의해 출력되는 2fin신호에 의해 클록이 맞춰진다. 이것은 카운터로 하여금 제어 신호를 2fin신호 및 fin신호 둘 모두에 대해 적절한 개수의 클록 사이클 동안에 멀티플렉서(34)에 제공하게 한다. 카운터(38)가 2fin펄스 또는 클록 카운트의 사전에 결정된 카운트 또는 개수에 도달할 때, 카운터(38)는 제어 신호를 멀티플렉서(34)에 제공한다. 제어 신호는 하이(high)에서 로우(low)로 또는 로우에서 하이로의 상태 변화이다. 그런 다음, 멀티플렉서(34)는 fin신호나 2fin신호 중 어느 하나를 제어 신호가 하이인지 로우인지에 따라 버퍼(40)에 제공한다. 카운터(38)가 다시 사전에 결정된 클록 카운트에 도달할 때, 카운터(38)는 그 반대 상태의 제어 신호를 멀티플렉서(34)에 제공한다. 그러면, 멀티플렉서(34)는 fin신호나 2fin신호중 다른 하나를 버퍼(40)에 제공한다. 이러한 멀티플렉서(34)의 토글은 입력 신호(fin)와 2fin신호를 적절히 조합하여 필요한 주파수의 출력 신호를 제공하기 위해 필요에 따라 발생한다.
도 3을 추가로 참조하면, 도 2의 디지털 주파수 곱셈기(30)의 동작의 예가 기술될 것이다. 본 예에서, 3/2fin(입력 신호 주파수의 3/2)인 새로운 즉 출력 클록 신호(fout)가 디지털 주파수 곱셈기(30)에 의해 생성될 것임이 임의적으로 가정될 것이다. 입력 신호(fin)의 주파수는 일반적으로 임의적이지만, 원하는 새로운 클록 신호(fout)보다는 작음을 이해해야 한다. 입력 신호(fin)의 주파수는 디지털 주파수 곱셈기(30)의 특정한 디지털 성분의 주파수 동작 범위에 의존할 것이다.
X-OR 게이트(36)로부터의 2fin신호뿐만 아니라 입력 신호(fin)는멀티플렉서(34)에 입력된다. 2fin신호는 또한 카운터(38)에 입력된다. 2fin신호는 카운터(38)의 클록을 맞추며, 카운터(38)가 사전에 결정된 카운트에 도달할 때, 제어 신호가 카운터(38)로부터 멀티플렉서(34)로 보내진다. 그런 다음, 카운터(38)가 다시 사전에 결정된 카운트에 도달할 때, 제어 신호가 카운터(38)로부터 멀티플렉서(34)로 보내진다. 이러한 방식으로, 멀티플렉서로 입력된 두 개의 신호(즉, fin및 2fin)가 대안적으로 선택되어, 그에 따라 결과적인 출력 신호(fout)를 형성하기 위해 결합된다. 결과적인 출력 신호(fout)가 3/2fin이어야 하므로, 원하는 주파수를 위한 정확한 수의 클록 펄스가 발생하는 클록 사이클(T)의 최소수가 결정되어야 한다. 그런 다음, 각 신호(fin및 2fin)의 클록 사이클의 개수가 3/2fin인 결과적인 출력 신호를 제공하기 위해 결정되어야 한다. 정수(integer)인 클록 사이클이 각 신호(fin및 2fin)에 대해 필요하다.
특히, 클록 사이클(T)의 최소수는 사(4)이다. 따라서, 2fin신호의 클록 사이클은 4이다(T=4). 이 시간 주기 내에, fin신호의 두(2) 클록 사이클과 3/2fin신호의 세(3) 클록 사이클이 있다. 원하는 새로운 신호(fout)(여기서, fout=3/2fin)를 얻기 위해 fin및 2fin사이클의 적절한 수를 선택할 멀티플렉서 제어 신호를 생성하기 위해, 두(2)개의 동시 방정식이 k1(멀티플렉서 제어 신호가 하이인 임의적인 총 시간) 및 k2(멀티플렉서 제어 신호가 로우인 총 시간)에 대해서 풀어지며 여기서:
fout=k1*(fin) + k2*(2fin); 및
k1 + k2 = 1.
위 방정식은:
3/2fin=k1*(fin) + k2*(2fin); 및
k1 + k2 = 1이 된다.
방정식을 동시에 풀면 k1=1/2, k2=1/2이다. 따라서, 선택 신호는 2fin의 1/2*4=2사이클 동안 하이이며, fin의 1/2*4=2사이클 동안 로우이다. 도 3에서, 제어 또는 선택 신호(멀티플렉서 제어 신호를 위해 MUX로 표기됨)가 하이일 때, 멀티플렉서(34)는 임의적으로 2fin신호를 선택한다. 제어 신호(MUX)가 로우일 때, 멀티플렉서(34)는 fin신호를 선택한다. 카운터(38)는 이(2)의 카운트 값을 가지며, 그에 따라 2fin신호의 매 두(2) 카운트마다 멀티플렉서(34)를 토글한다.
카운터(38)의 카운트 값은 카운터(38)가 출력 신호의 원하는 주파수에 따라 적절한 회수로(카운트 값으로) 멀티플렉서(34)를 위한 토글 신호를 생성하기 위해 프로그래밍 될 수 있을 것이다. 카운터(38)의 프로그램 가능성은, 만약 디지털 주파수 합성기(30)가 여기에 제시된 원리에 따라 여러 출력 신호를 제공할 수 있다면(다이내믹) 필요하다. 만약 본 디지털 주파수 곱셈기가 특정한 주파수를 위한 것이라면(정적), 카운트 값이 변할 필요가 없다. 그러면, 카운트 값은 변경될 수 없다{결선될 것이다(hardwired)}.
지연 모듈 및 X-OR 게이트(주파수 곱셈기 유닛)는 중복되고, 직렬 연결되어 도 2의 디지털 주파수 곱셈기 회로(30)의 경우에서처럼 입력 신호의 두 배보다 더 높은 주파수를 갖는 출력 신호를 제공할 것이다. 특히, 임의의 개수의 주파수 곱셈기 유닛이 더 높은 입력 신호를 제공해야 할 필요 없이 더 높은 주파수의 출력 신호를 제공하기 위해 직렬 연결될 수 있다.
일반적으로 60으로 지정되며 직렬 연결된 주파수 곱셈기 유닛을 갖는 디지털 주파수 곱셈기 회로가 도 4에 도시되어 있으며, 이제 이것이 참조된다. 디지털 주파수 곱셈기 회로(60)는 입력 라인(76) 상에서 입력 신호(fin)를 수신한다. 입력 신호(fin)는 임의의 주파수일 수 있지만, 원하는 출력 신호(fout)보다는 더 낮을 것이며, 2-입력 배타적 OR(X-OR) 게이트(64)의 한 입력단뿐만 아니라 지연부(62)에 입력된다. 지연부(62)는 적절한 회로 및/또는 로직을 통해 지연 인자 또는 시간을 입력 신호(fin)에 부가할 수 있다. 지연부(62)에 의해 입력 신호(fin)에 부가된 지연 시간은 X-OR 게이트(64)의 한 입력단에 입력되는 라인(78) 상에 지연된 신호를 생성한다.
지연부(62)와 X-OR 게이트(64)는 집합적으로 입력 신호(fin)를 위한 제 1 주파수 곱셈기 유닛을 형성한다. 상세하게는, 주파수 곱셈기 유닛은 정수(integer or whole number)와 입력 신호(fin)의 주파수를 곱할 수 있다. 본 경우에, 주파수 곱셈기 회로는 입력 신호(fin)의 두 배 또는 2곱(2x)인 신호(2fin또는 2xfin)를 제공할수 있다. 지연부(62)의 지연 인자 또는 타우(τ)는 전형적으로 T/2가 되도록 선택되며, 여기서 T는 입력 신호(fin)의 두 배인 주기이다. 이것은 50%의 듀티 사이클인 신호를 생성한다.
X-OR 게이트(64)로부터의 2fin신호는 지연부(66)와 2-입력 X-OR 게이트(68)의 한 입력단에 제공된다. 지연부(66)는 적절한 회로 및/또는 로직을 통해서 지연 인자 또는 시간을 입력 신호(2fin)에 부가할 수 있다. 지연부(66)에 의해 2fin신호에 부가된 지연 시간은 X-OR 게이트(68)의 한 입력단에 입력되는 라인(80) 상에서 지연된 신호를 생성한다.
지연부(66)와 X-OR 게이트(68)는 집합적으로 2fin신호를 위한 제 2 주파수 곱셈기 유닛을 형성한다. 주파수 곱셈기 유닛은 정수(integer or whole number)와 2fin신호의 주파수를 곱할 수 있다. 본 경우에, 주파수 곱셈기 유닛은 입력 신호(2fin)의 두 배 또는 2곱(2x)인 신호(4fin또는 4xfin)를 제공할 수 있다. 지연부(66)의 지연 인자 또는 타우(τ)는 전형적으로 T/2가 되도록 선택되며, 여기서 T는 입력 신호(2fin)의 두 배인 주기이다. 이것은 50%의 듀티 사이클 신호를 생성한다.
X-OR 게이트(64)로부터의 2fin신호는 멀티플렉서(72)의 한 입력단에 입력되는 반면, X-OR 게이트(68)로부터의 4fin신호는 멀티플렉서(72)의 또 다른 입력단에입력된다. 멀티플렉서(72)는 멀티플렉서 제어 또는 선택 신호에 따라 멀티플렉서(72)에 대한 입력단에서 두 개의 신호 중 어느 하나를 그 출력단에서 제공할 수 있다. 하나의 상태의 멀티플렉서 선택 신호는 2fin신호를 멀티플렉서(72)의 출력단에 제공할 것인 반면, 또 다른 상태의 멀티플렉서 선택 신호는 4fin신호를 멀티플렉서(72)의 출력단에 제공할 것이다. 멀티플렉서(72)의 출력은 멀티플렉서 선택 신호의 상태에 의해 필요에 따라 두 개의 입력 사이에서 토글될 것이다. 2fin이나 4fin중 어느 하나인 멀티플렉서(72)로부터의 출력 신호가 카운터(70)에 의해 제어된다. 특히, 카운터(70)는 2fin신호와 4fin신호 사이에서 멀티플렉서(72)의 출력을 토글 즉 스위칭하기 위해 신호를 멀티플렉서(72)에 적절한 시간에 제공한다. 카운터(70)가 토글 신호를 멀티플렉서(72)에 제공하는 적절한 시간은 위에서 제시된 대로 계산되며, 출력 신호의 원하는 주파수에 의존한다. 출력 신호의 원하는 주파수는 출력 신호(2fin)의 주파수와 4fin신호의 주파수 사이에 있다. 멀티플렉서(72)의 결과적인 출력 신호는 클록 분배 버퍼(74)에 입력된다. 버퍼(74)의 출력은 출력 신호(fout)이다.
카운터(70)는 2-입력 X-OR 게이트(68)에 의한 출력인 4fin신호에 의해 클록이 맞춰진다. 카운터(70)가 사전에 결정된 클록 카운트에 도달할 때, 카운터(70)는 토글 신호를 멀티플렉서(72)에 제공한다. 그러면 멀티플렉서(72)는 2fin신호나 4fin신호중 어느 하나를 버퍼(74)에 제공한다. 카운터(70)가 다시 사전에 결정된 클록카운트에 도달할 때, 카운터(70)는 토글 신호를 멀티플렉서(72)에 제공한다. 그러면, 멀티플렉서(72)는 2fin신호나 4fin신호중 다른 하나를 버퍼(74)에 제공한다. 이러한 멀티플렉서(72)의 토글은 입력 신호(2fin)와 4fin신호의 적절한 조합에 의한 필요한 주파수의 출력 신호를 제공하기 위해 필요에 따라 발생한다.
또 다른 주파수 곱셈기 유닛을 추가하면, 출력 신호(fout)가 4fin과 8fin사이에 있게 될 수 있을 것이다. 또 다른 주파수 곱셈기 유닛을 추가하면, 출력 신호(fout)가 8fin과 16fin사이에 있게 될 수 있을 것이다. 이러한 방식으로, 높은 주파수 출력 신호가 높은 주파수 입력 신호를 제공할 필요 없이 합성될 것이다.
본 발명은 바람직한 디자인 및/또는 구성을 갖는 것으로 기술되었지만, 본 발명은 본 개시의 사상과 범주 내에서 추가로 변경될 수 있다.
상술한 바와 같이, 본 발명은 주파수 곱셈기 좀더 상세하게는 기준 주파수의 비정수배를 생성하기 위한 디지털 주파수 곱셈기에 이용된다.

Claims (20)

  1. 주어진 주파수를 갖는 입력 신호를 수신하고, 상기 입력 신호의 주어진 주파수의 정수배인 주파수를 갖는 중간 신호를 생성하기 위한 주파수 곱셈 수단과;
    상기 주파수 곱셈 수단과 통신하여, 상기 입력 신호와 상기 중간 신호를 수신하고, 상기 입력 신호의 주어진 주파수의 비정수배인 주파수를 갖는 출력 신호를 생성하기 위해 제어 신호에 응답하여 제 1 사전에 결정된 시간 주기 동안에는 상기 입력 신호를 그리고 제 2 사전에 결정된 시간 주기 동안에는 상기 중간 신호를 선택적으로 출력하기 위한 신호 선택 수단과;
    상기 신호 선택 수단과 통신하여, 제어 신호를 생성하기 위한 것으로서, 상기 제어 신호를 상기 신호 선택 수단에 제공할 수 있는 제어 수단을,
    포함하는 디지털 주파수 곱셈기.
  2. 제 1항에 있어서, 상기 제어 수단은 상기 출력 신호의 비정수배인 사전에 결정된 비정수 곱셈 인자에 기초하여 상기 제어 신호를 생성하는, 디지털 주파수 곱셈기.
  3. 제 2항에 있어서, 상기 제어 신호는 제 1 상태의 신호와 제 2 상태의 신호를 포함하며, 여기서 상기 제 1 상태의 신호는 상기 신호 선택 수단이 상기 중간 신호와 상기 입력 신호 중 하나를 출력하게 하며, 상기 제 2 상태의 신호는 상기 신호선택 수단이 상기 중간 신호와 상기 입력 신호 중 다른 하나를 출력하게 하는, 디지털 주파수 곱셈기.
  4. 제 3항에 있어서, 상기 제 1 상태의 신호는 제 1 사전에 결정된 시간 주기 동안 상기 신호 선택 수단에 제공되며, 상기 제 2 상태의 신호는 제 2 사전에 결정된 시간 주기 동안에 상기 신호 선택 수단에 제공되는, 디지털 주파수 곱셈기.
  5. 제 2항에 있어서, 상기 선택 수단은 멀티플렉서인, 디지털 주파수 곱셈기.
  6. 제 2항에 있어서, 상기 제어 수단은 카운터인, 디지털 주파수 곱셈기.
  7. 제 6항에 있어서, 상기 카운터는 상기 중간 신호에 의해 클록이 맞춰지는, 디지털 주파수 곱셈기.
  8. 입력 신호 주파수의 정수배인 주파수를 갖는 중간 신호를 생성할 수 있는 주파수 곱셈기 유닛과;
    상기 주파수 곱셈기 유닛과 통신하며 상기 중간 신호를 수신할 수 있는 제 1 입력단과, 상기 입력 신호를 수신할 수 있는 제 2 입력단을 갖는 멀티플렉서로서, 제 1 상태의 제어 신호에 응답하여 사전에 결정된 시간 주기 동안 상기 중간 신호를 출력하고, 제 2 상태의 제어 신호에 응답하여 사전에 결정된 시간 주기 동안 상기 입력 신호를 출력하도록 구성되며, 상기 중간 신호와 상기 입력 신호의 선택적인 출력은 결국 상기 입력 신호의 비정수배인 주파수를 갖는 출력 신호를 야기하는, 멀티플렉서와;
    상기 멀티플렉서와 통신하여 상기 제 1 상태의 제어 신호와 상기 제 2 상태의 제어 신호를 생성할 수 있는 제어 신호 생성기를,
    포함하는 디지털 주파수 곱셈기.
  9. 제 8항에 있어서, 정수배수는 2이며, 상기 출력 신호의 비정수 주파수는 상기 입력 신호의 주어진 주파수보다 더 크고 상기 중간 신호의 주파수보다는 작은, 디지털 주파수 곱셈기.
  10. 제 8항에 있어서, 상기 주파수 곱셈기 유닛은 지연부와 배타적 OR 게이트를 포함하는, 디지털 주파수 곱셈기.
  11. 제 8항에 있어서, 상기 제어 신호 생성기는 상기 중간 신호에 의해 클록이 맞춰지는 카운터인, 디지털 주파수 곱셈기.
  12. 제 11항에 있어서, 상기 카운터는, 상기 중간 신호의 클록킹에 기초한 사전에 결정된 카운트에 도달할 때마다 제 1 상태의 제어 신호와 제 2 상태의 제어 신호를 선택적으로 생성하여 상기 멀티플렉서에 제공하는, 디지털 주파수 곱셈기.
  13. 제 12항에 있어서, 출력 신호의 비정수배가 상기 사전에 결정된 카운트를 결정하는, 디지털 주파수 곱셈기.
  14. 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호를 생성하는 방법으로서,
    상기 입력 신호 주파수의 정수배인 주파수를 갖는 중간 신호를 디지털 방식으로 생성하는 단계와;
    결합될 때 상기 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호를 생성하는, 상기 입력 신호의 제 1 클록 사이클 수와 상기 중간 신호의 제 2 클록 사이클 수를 결정하는 단계와;
    상기 제 1 클록 사이클 수와 상기 제 2 클록 사이클 수를 나타내는 제어 신호를 디지털 방식으로 생성하는 단계와;
    상기 제어 신호에 응답하여 상기 제 1 클록 사이클 수 동안에는 입력 신호를 그리고 상기 제 2 클록 사이클 수 동안에는 중간 신호를 디지털 방식으로 선택적으로 출력하는 단계로서, 이를 통해 상기 입력 신호 및 상기 중간 신호의 선택적 출력으로 인해 결국 상기 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호를 야기하는 선택적 출력 단계를,
    포함하는 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호 생성 방법.
  15. 제 14항에 있어서, 상기 입력 신호 주파수의 정수배인 주파수를 갖는 중간 신호를 디지털 방식으로 생성하는 단계는:
    지연된 신호를 생성하기 위해 상기 입력 신호에 지연 인자를 부가하는 단계와;
    상기 지연된 신호를 상기 입력 신호와 배타적(exclusive)-OR시키는 단계를 포함하는, 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호 생성 방법.
  16. 제 15항에 있어서, 상기 정수배수는 2인, 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호 생성 방법.
  17. 제 14항에 있어서, 상기 제 1 클록 사이클 수와 상기 제 2 클록 사이클 수를 나타내는 제어 신호를 디지털 방식으로 생성하는 단계는:
    디지털 카운터를 상기 중간 신호와 클록을 맞추는 단계(clocking)와;
    사전에 결정된 카운트 값에 도달하자마자 상기 제어 신호를 제공하도록 카운터를 설정하는 단계를 포함하는, 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호 생성 방법.
  18. 제 17항에 있어서, 상기 제어 신호는:
    상기 중간 신호를 선택하기 위한 제 1 상태의 신호와 상기 입력 신호를 선택하기 위한 제 2 상태의 신호를 포함하는, 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호 생성 방법.
  19. 제 14항에 있어서, 상기 제어 신호에 응답하여, 상기 제 1 클록 사이클 수 동안에는 상기 입력 신호를 그리고 상기 제 2 클록 사이클 수 동안에는 상기 중간 신호를 디지털 방식으로 선택적으로 출력하는 단계는:
    상기 입력 신호를 멀티플렉서에 입력하는 단계와;
    상기 중간 입력 신호를 상기 멀티플렉서에 입력하는 단계와;
    상기 제어 신호를 상기 멀티플렉서에 제공하는 단계를 포함하는, 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호 생성 방법.
  20. 제 14항에 있어서, 상기 입력 신호의 제 1 클록 사이클 수와 상기 중간 신호의 제 2 클록 사이클 수를 결정하는 단계는:
    다음의 방정식, fout=k1*(fin) + k2*(2fin); 및
    k1 + k2 = 1을 동시에 푸는 단계를 포함하며; 여기서 fout는 출력 신호이며, fin은 입력 신호이고, k1은 입력 신호와 중간 신호(2fin) 중 하나의 클록 사이클 개수이며, k2는 상기 입력 신호와 중간 신호 중 다른 하나의 클록 사이클 개수인, 입력 신호 주파수의 비정수배인 주파수를 갖는 출력 신호 생성 방법.
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