CN102160292B - 用于生成分数时钟信号的技术 - Google Patents

Abstract

一种电路，包括相位检测电路系统、时钟信号生成电路、第一分频器和第二分频器。所述相位检测电路系统将输入时钟信号与反馈信号进行比较以生成控制信号。所述时钟信号生成电路响应于所述控制信号来生成周期输出信号。所述第一分频器根据第一值划分所述周期输出信号的频率以生成第一分频信号。所述第二分频器根据第二值划分所述周期输出信号的频率以生成第二分频信号。所述第一分频信号和所述第二分频信号在不同时间间隔期间作为所述反馈信号被路由至所述相位检测电路系统。

Description

用于生成分数时钟信号的技术

技术领域

本发明涉及电子电路，并且更特别地，本发明涉及用于生成分数时钟信号(fractional clock signal)的技术。

背景技术

可使用诸如延时锁定环电路和锁相环电路之类的锁定环电路来生成时钟信号。

发明内容

本发明的一些实施方式包括相位检测电路系统、时钟信号生成电路、第一分频器和第二分频器。所述相位检测电路系统将输入时钟信号与反馈信号进行比较以生成控制信号。所述时钟信号生成电路响应于所述控制信号来生成周期输出信号。所述第一分频器根据第一值划分所述周期输出信号的频率以生成第一分频信号。所述第二分频器根据第二值划分所述周期输出信号的频率以生成第二分频信号。所述第一分频信号和所述第二分频信号在不同的时间间隔期间作为所述反馈信号被路由至所述相位检测电路系统。本发明包括用于执行本文所述技术的电路、系统和方法。

在考虑了下面详细的描述和附图之后，本发明的各种目标、特征和优势将变得明显。

附图说明

图1示出了锁相环(PLL)电路的例子。

图2示出了依据本发明的一种实施方式的锁相环(PLL)电路的例子，所述PLL电路通过将具有两个不同频率的两个不同的周期反馈信号结合可生成分数周期输出信号。

图3是状态图，该状态图示出了依据本发明实施方式的图2的锁相环的一部分的操作的例子。

图4是现场可编程门阵列(FPGA)的简化的局部框图，该FPGA可包括本发明的各方面。

图5示出了可体现本发明技术的示例性数字系统的框图。

具体实施方式

图1示出了锁相环(PLL)电路100的例子。PLL 100包括相位频率检测器(PFD)101、电荷泵(CP)102、环路滤波器(LF)103、电压控制振荡器(VCO)104、分频器电路105、多路复用器106、多路复用器107、多路复用器108至109、分频器电路141、多路复用器142、分频器电路110、111、112、113、114、……117、延时电路120、121、122、123、124、……127、多路复用器130和相位控制模块140。

多路复用器142将两个输入参考时钟信号CLKin0和CLKin1中的一个传送给N分频器电路141的输入端。参考时钟信号CLKin0和CLKin1是周期输入信号。分频器电路141响应于从多路复用器142传送的参考时钟信号来生成输出时钟信号DCLK。分频器电路141根据分频值N划分所述参考时钟信号的频率以生成输出时钟信号DCLK的频率。

经划分的时钟信号DCLK被传送至相位频率检测器(PFD)电路101的第一输入端。PFD 101将时钟信号DCLK的相位和频率与反馈时钟信号FBCLK的相位和频率进行比较以生成UP和DN输出信号中的脉冲。

所述UP信号和所述DN信号被传送至电荷泵(CP)电路102的输入端。电荷泵(CP)102响应于所述UP信号和所述DN信号来控制其输出控制电压VCL。电荷泵102的输出电压VCL由环路滤波器(LF)电路103进行低通过滤。CP 102响应于所述UP信号中的高脉冲而将电荷送至环路滤波器103。CP 102响应于所述DN信号中的高脉冲而使电荷从环路滤波器103耗尽。

LF模块103的输出电压VCL被传送至电压控制振荡器(VCO)电路104的输入端。VCO 104是生成8个周期输出时钟信号的四级VCO，所述8个周期输出时钟信号彼此相等地间隔45度。VCO 104的周期输出时钟信号还被称为周期输出信号。VCO 104的所述8个周期输出信号具有0°、45°、90°、135°、180°、225°、270°和315°的相对相位偏移。VCO 104的周期输出信号之一通过多路复用器106、多路复用器107、反馈M分频器117和多路复用器109反馈回PFD 101以作为所述反馈时钟信号FBCLK。

当时钟信号DCLK的频率高于反馈时钟信号FBCLK的频率时，PFD 101在所述UP信号中生成的高脉冲长于在所述DN信号中生成的高脉冲。当所述UP信号中的高脉冲长于所述DN信号中的高脉冲时，CP 102提高控制电压VCL，使得VCO 104的周期输出时钟信号的频率增加，这使得FBCLK信号的频率增加。

当反馈时钟信号FBCLK的频率高于时钟信号DCLK的频率时，PFD 101在所述DN信号中生成的高脉冲长于在所述UP信号中生成的高脉冲。当所述DN信号中的高脉冲长于所述UP信号中的高脉冲时，CP 102降低控制电压VCL，使得VCO 104的周期输出时钟信号的频率降低，这使得FBCLK信号的频率降低。

VCO 104响应于所述控制电压VCL中的变化而改变其周期输出信号的频率，直至时钟信号DCLK和反馈时钟信号FBCLK的频率和相位一致。当时钟信号DCLK和反馈时钟信号FBCLK具有相同的频率和相位时，PLL 100处于锁定模式。依据另一种实施方式，VCO 104可被电流控制振荡器取代。

分频器模块105代表8个分频器电路(例如计数器电路)，该8个分频器电路耦合为接收VCO 104的8个周期输出信号。分频器电路105根据分频值(例如2)划分VCO 104的周期输出信号的频率以生成8个分频输出信号。多路复用器106耦合至VCO 104、分频器模块105和多路复用器107。多路复用器106可被编程为将分频器模块105的8个分频输出信号传送至多路复用器107的8个输入端。备选地，多路复用器106可被编程为将VCO 104的8个周期输出信号直接传送给多路复用器107的8个输入端。多路复用器106代表8个分立的多路复用器，每个分立的多路复用器用于VCO 104的8个周期输出信号中的每一个。多路复用器107是8对7多路复用器。相位控制状态机140控制多路复用器107的7个周期输出时钟信号的相位。

多路复用器107将多路复用器106的输出时钟信号中的7个传送给8个分频器电路110至114……117。除M反馈分频器117之外，PLL 100可具有C输出分频器110至114……中的任意个。举例而言，N、C和M分频器电路141、110至114……和117中的每一个可通过计数器电路来实现。分频器电路110至117中的每一个接收多路复用器107的输出时钟信号之一。分频器110至114……117根据分频值C0至C4……和M来划分接收自多路复用器107的输出时钟信号的频率以生成分频周期输出时钟信号。八个延时电路120至127将所述C和M分频器电路110至117的分频周期输出时钟信号延时。举例而言，延时电路120至124和127分别将分频器110至114和117的输出时钟信号延时。

延时电路120至127的输出时钟信号被传送至输出多路复用器130的输入端。多路复用器130将来自PLL 100的输出时钟信号路由至包含PLL 100的集成电路芯片上的各个目的地。举例而言，来自PLL 100的输出时钟信号可被路由至邻近的PLL、全局多路复用器、象限多路复用器和外部时钟管脚驱动器。

反馈M分频器117的分频输出时钟信号被传送至多路复用器108和109的输入端。多路复用器108选择性地将分频器117的输出时钟信号、来自集成电路的核心电路系统的时钟信号或来自所述集成电路的管脚的时钟信号驱动至多路复用器109的输入端。多路复用器109将多路复用器108的输出时钟信号或电路117的输出时钟信号传送至PFD 101的第二输入端。多路复用器109的输出时钟信号是所述反馈时钟信号FBCLK。

基于协议、规范和用户输入频率仔细选取电荷泵的电流值、M/N/C分频器电路的分频值以及环路滤波器103中的电阻值和电容值，从而确保PLL 100提供最佳性能、最低可能的抖动和稳定的操作。

VCO 104的周期输出信号的频率F_OUT1是在分频器141的输入端接收到的输入参考时钟信号的频率F_IN、分频器141的分频值N和反馈分频器117的分频值M的函数，如下面的等式(1)所示。

$F_{\mathrm{OUT}1}=M\×\left(\frac{F_{\mathrm{IN}}}{N}\right)---\left(1\right)$

C输出分频器110至114之一的周期输出信号的频率F_OUT2是在分频器141的输入端接收到的输入参考时钟信号的频率F_IN、分频器141的分频值N、反馈分频器117的分频值M和该特定C分频器的分频值C的函数，如下面的等式(2)所示。

$F_{\mathrm{OUT}2}=\left(\frac{M}{C}\right)\×\left(\frac{F_{\mathrm{IN}}}{N}\right)---\left(2\right)$

PLL 100称为整数N锁相环，因为PLL 100执行频率倍增以生成期望输出频率。N分频器141的分频值限定PLL 100输出频率中的每次增加或减少的最小输出频率步阶。举例而言，如果F_IN等于50MHz(固定值)，分频值N最大设定是100，VCO 104的有效频率范围是100MHz至1GHz，并且期望输出频率的范围是从900MHz至1GHz，那么900MHz＜(50MHz/100)×M＜1GHz，1800＜M＜2000，步阶是500KHz。

在诸如无线通信之类的许多应用中，期望的频率步阶是小至25MHz以用于信道间隔。为了响应于具有50MHz频率的输入参考时钟信号来在PLL 100中生成500.025MHz的输出频率，需要N＝2,000的分频值来用于分频器141，需要M＝20,001的分频值来用于分频器117，并且PFD 101处的时钟信号DCLK的频率是25KHz。

非常大的分频值M和N可导致PLL 100中的多重问题。首先，创建具有例如2,000至20,000的分频值的大的计数器是不切实际的，因为这种计数器的版图区域是非常大的。其次，大的反馈(M)和输入(N)计数器可对PLL 100的稳定性产生不利影响，该不利影响包括输出相位噪声和抖动。至PFD 101的输入信号的频率低(也即，在KHz的范围内)并且完全位于PLL带宽内。结果，来自PFD 101的噪声直接注入VCO 104，且LF 103不能滤除所述噪声。

依据本发明的一些实施方式，分数锁定环通过将具有两种不同频率的两种不同周期时钟信号结合来生成周期输出时钟信号。所述分数锁定环生成期望频率步阶(例如25KHz)而无需具有极大分频值的分频器。本文中所描述的本发明的各种技术可在包括锁相环(PLL)和延时锁定环(DLL)的锁定环电路中实现。

图2示出了依据本发明一种实施方式的锁相环电路200的例子，该锁相环电路200可通过将具有两种不同频率的两种不同周期反馈时钟信号结合来生成分数周期输出时钟信号。锁相环(PLL)电路200包括输入N分频器201、相位频率检测器(PFD)202、电荷泵(CP)203、环路滤波器(LF)204、电压控制振荡器(VCO)205、C0分频器206、CX分频器207、C1分频器208、同步模块209、多路复用器210至211。在一些实施方式中，分频器电路206至208是计数器电路。

PLL 200通常制造于集成电路上。举例而言，本发明的PLL可制造于专用集成电路(ASIC)上或诸如现场可编程门阵列(FPGA)之类的可编程逻辑集成电路上。举例而言，PLL 200可制造于FPGA上。在PLL 200中，使用位于FPGA外围的非可编程电路元件实现模块212中的电路元件。模块212中的电路元件包括输入N分频器201、相位频率检测器202、电荷泵203、环路滤波器204、电压控制振荡器205和多路复用器211。使用位于所述FPGA的核心区域中的可编程电路模块来实现模块213中的电路元件。模块213中的电路元件包括C0分频器206、CX分频器207、C1分频器208、同步模块209和多路复用器210。在配置模式期间将所述可编程电路模块配置成执行电路206至210的功能。依据其他实施方式，使用非可编程电路实现电路206至210。

分频器201根据分频值N划分周期输入参考时钟信号的频率以生成以生成时钟信号DCLK，该时钟信号DCLK被传送至PFD 202的输入端。

响应于将信号DCLK的相位和频率与反馈时钟信号FBCLK的相位和频率进行比较，PFD 202生成UP信号和DN信号中的逻辑高脉冲。电荷泵203和环路滤波器204将所述UP信号和所述DN信号转换成控制电压VCL。控制电压VCL控制VCO 205的周期输出时钟信号的频率。如上针对VCO 104所述地那样，VCO 205通常生成多个周期输出时钟信号。VCO 205的周期输出时钟信号在本文中还被简单称为周期输出信号。VCO 205的一个周期输出信号VX被传送至分频器电路206的输入端和分频器电路208的输入端。包括VX的VCO 205的周期输出信号的频率响应于所述控制电压VCL的变化而改变。

当时钟信号DCLK的频率高于周期反馈时钟信号FBCLK的频率时，PFD 202在所述UP信号中生成的高脉冲长于在所述DN信号中生成的高脉冲。当所述UP信号中的高脉冲长于所述DN信号中的高脉冲时，CP 203提高控制电压VCL，使得VCO 205的周期输出时钟信号(包括VX)的频率增加，这使得所述FBCLK信号的频率增加。当周期反馈时钟信号FBCLK的频率高于时钟信号DCLK的频率时，PFD 202在所述DN信号中生成的高脉冲长于在所述UP信号中生成的高脉冲。当所述DN信号中的高脉冲长于所述UP信号中的高脉冲时，CP 203降低控制电压VCL，使得VCO 205的周期输出时钟信号(包括VX)的频率降低，这使得所述FBCLK信号的频率降低。

分频器电路206响应于VCO 205的输出时钟信号VX而在电路206的输出端生成分频周期输出时钟信号OUT1。分频器电路206根据分频值C0划分时钟信号VX的频率以生成输出时钟信号OUT1的频率。分频器电路206使得信号VX的频率除以信号OUT1的频率等于C0。

分频器电路208响应于VCO 205的输出时钟信号VX而在电路208的输出端生成分频周期输出时钟信号OUT2。分频器电路208根据分频值C1划分时钟信号VX的频率以生成输出时钟信号OUT2的频率。分频器电路208使得信号VX的频率除以信号OUT2的频率等于C1。

依据一些实施方式，分频器电路206生成具有50％占空比的分频周期输出信号OUT1，并且分频器电路208生成具有50％占空比的分频周期输出信号OUT2。分频器电路206和208可被认为是频率倍增器，因为将分频器电路206和208放置于PLL 200的反馈环路中增加了包括VX的VCO 205的周期输出信号的频率。

第一分频周期输出信号OUT1从分频器电路206的输出端传送至分频器电路207的输入端。分频器电路207响应于电路206的输出时钟信号OUT1而在电路207的输出端生成分频周期输出时钟信号OUT3。分频器电路207根据分频值CX划分时钟信号OUT1的频率以生成输出时钟信号OUT3的频率。分频器电路207使得信号OUT1的频率除以信号OUT3的频率等于CX。

分频值C0、C1和CX可以是3个不同的正整数值。

在一种实施方式中，分频器电路207的输出信号OUT3具有可调整的占空比，该可调整的占空比可被编程为特定值并于随后在FPGA的用户模式期间改变。可使用确定信号OUT3的占空比的分数值对分频器电路207编程。举例而言，分频器电路207可生成具有等于(CX-1)/CX的占空比的第三分频周期输出信号OUT3，其中OUT1的频率除以OUT3的频率等于CX。在这种实施方式中，OUT3的每个周期中的OUT3中的逻辑高脉冲持续达OUT1的(CX-1)个周期，而OUT3的每个周期中的OUT3中的逻辑低脉冲持续达OUT1的一个周期。在一种实施方式中，分频器电路207是计数器电路，该计数器电路将计数值从0增加至CX，并随后当所述计数值达到CX之后将所述计数值重置为0。

第一分频周期输出信号OUT1传送至同步模块209的第一输入端。第二分频周期输出信号OUT2传送至同步模块209的第二输入端。第三分频周期输出信号OUT3传送至同步模块209的第三输入端。

使用可编程逻辑模块可实现同步模块209，所述可编程逻辑模块配置成用作状态机。同步模块209响应于周期信号OUT1、OUT2和OUT3而生成3个输出控制信号S0、R1和R2。

在周期信号OUT1的每个周期结束(例如在OUT1的每个上升沿或在OUT1的每个下降沿)之后，同步模块209生成重置信号R1中的逻辑高脉冲。所述重置信号R1被传送至分频器电路206的重置输入端。当分频器电路206接收到所述重置信号R1中的逻辑高脉冲之后，分频器电路206将取值为0的初始计数值加载到分频器电路206中的计数器电路。然后，分频器电路206在从0开始，在周期信号VX的每个后续周期中对所述计数值加1，直至电路206的计数值等于分频值C0。当电路206的计数值达到C0之后，电路206已生成周期输出信号OUT1的完整周期。同步模块209随后生成重置信号R1中的另一逻辑高脉冲，致使电路206将其计数值再次重置为0。因此，在OUT1的一个周期期间出现VX的C0个周期。

在周期信号OUT2的每个周期结束(例如在OUT2的每个上升沿或OUT2的每个下降沿)之后，同步模块209生成重置信号R2中的逻辑高脉冲。所述重置信号R2被传送至分频器电路208的重置输入端。当分频器电路208接收到所述重置信号R2中的逻辑高脉冲之后，分频器电路208将取值为0的初始计数值加载到分频器电路208中的计数器电路。然后，分频器电路208从0开始，在周期信号VX的每个后续周期中对所述计数值加1，直至电路208的计数值等于分频值C1。在电路208的计数值达到C1之后，电路208已生成周期输出信号OUT2的完整周期。同步模块209随后生成重置信号R2中的另一逻辑高脉冲，致使电路208将其计数值再次重置为0。因此，在OUT2的一个周期期间出现VX的C1个周期。

同步模块209生成选择信号S0。所述选择信号S0被传送至多路复用器210的选择输入端。从电路206将周期输出信号OUT1传送至多路复用器210的第一多路复用输入端，并从电路208将周期输出信号OUT2传送至多路复用器210的第二多路复用输入端。

图3是依据本发明的一种实施方式的状态图，该状态图示出了多路复用器210响应于所述选择信号S0的操作的例子。在一种实施方式中，同步模块209使得选择信号S0具有与由分频器电路207生成的周期输出信号OUT3相同的逻辑状态。因此，当OUT3是逻辑高状态时，S0也是逻辑高状态，而当OUT3是逻辑低状态时，S0也是逻辑低状态。

在该实施方式中，当S0是如图3所示的逻辑高状态301时，多路复用器210选择分频器电路206的周期输出信号OUT1，并且多路复用器210至211将来自分频器电路206的信号OUT1传送至PFD202的输入端以作为反馈时钟信号FBCLK。当S0是如图3所示的逻辑低状态302时，多路复用器210选择分频器电路208的周期输出信号OUT2，并且多路复用器210至211将来自分频器电路208的信号OUT2传送至PFD 202的输入端以作为反馈时钟信号FBCLK。在该实施方式中，多路复用器211被编程为将多路复用器210的输出信号传送至PFD 202。在一种实施方式中，信号S0是信号OUT3的再同步版本，该再同步版本防止当多路复用器210在时钟信号OUT1和OUT2之间切换时多路复用器210的输出时钟信号的短时脉冲干扰(glitch)。

选择信号S0的占空比和周期确定多路复用器210于何时在向PFD 202传送OUT1信号和OUT2信号之间切换。举例而言，如果S0的占空比是(CX-1)/CX，那么多路复用器210至211在S0的每个周期内传送信号OUT1作为反馈信号FBCLK达OUT1的(CX-1)个周期，并且多路复用器210至211在S0的每个周期内传送信号OUT2作为反馈信号FBCLK达OUT1的1个周期。

多路复用器210使得在PFD 202的第二输入端接收到的反馈信号FBCLK的瞬时频率在信号OUT1的瞬时频率和信号OUT2的瞬时频率之间变化。多路复用器210使得反馈信号FBCLK的瞬时频率在两种不同频率之间持续地变化。由于FBCLK的瞬时频率变化，锁相环200持续地调整VCO 205的周期输出信号的瞬时频率以试图将FBCLK的相位和频率与PFD 202处的输入时钟信号DCLK的相位和频率匹配。

因此，信号VX和VCO 205的其他周期输出信号的瞬时频率在信号OUT1和信号OUT2的两种不同瞬时频率之间变化。分频器电路206在S0的每个周期中训练PLL 200达OUT1的X个周期，并且分频器电路208在S0的每个周期中训练PLL 200达OUT1的Y个周期，从而生成包括VX在内的VCO 205的周期输出信号中的期望平均频率。信号VX和VCO 205的其他周期输出信号的平均频率由分频器电路206至208的分频值C0、CX和C1以及选择信号S0的占空比确定。

可改变选择信号S0的占空比以改变信号VX和VCO 205的其他周期输出信号的平均频率。此外，可改变分频值C0、C1或CX以改变信号VX和VCO 205的其他周期输出信号的平均频率。分频值C0、C1和CX可以是可编程的值。

使用下面的等式(3)可表述VCO 205的输出信号VX的平均周期P_OUT。

$P_{\mathrm{OUT}}=\left(\frac{(X\×P_1)+(Y\×P_2)}{X+Y}\right)---\left(3\right)$

在等式(3)中，P₁指当OUT1作为FBCLK传送至PFD 202时输出时钟信号VX的瞬时周期，而P₂指当OUT2作为FBCLK传送至PFD 202时输出时钟信号VX的瞬时周期。X指当S0是逻辑高状态时S0的单个周期内出现的信号OUT1的周期数。Y指当S0是逻辑低状态时S0的单个周期内出现的信号OUT1的周期数。X+Y等于分频器电路207的分频值CX。VCO 205的周期输出信号VX的平均周期P_OUT等于周期P₁乘以分数值加周期P₂乘以分数值。分频器电路206至208实现所述分数值。

因为VCO 205的输出时钟信号的频率是两种不同瞬时频率的平均频率，所以VCO 205的输出时钟信号包含抖动。然而，可选择该选择信号S0的占空比和分频值C0、C1和CX以将VCO 205的输出时钟信号中的抖动减小至可接受的范围内。

现使用示例数值来描述PLL 100和PLL 200的操作。提供这些示例数值用于说明的目的，并不旨在于将本发明的范围限制在这些具体的数值。举例而言，如果多路复用器142的输出端处的PLL 100的输入参考时钟信号的频率是50MHz，分频器141的分频值N等于10，且分频器117的分频值M等于100，那么VCO 104的输出时钟信号的频率F_OUT等于500MHz，这对应于2纳秒(ns)的周期。作为另一例子，如果PLL 100的输入参考时钟信号的频率等于50MHz，N＝10，且M＝101，那么F_OUT＝505MHz，这对应于1.98ns的周期。这两个输出时钟信号之间的频率差为5MHz，这对应于200ns的周期。

当PLL 200的输入参考时钟信号的频率是50MHz，分频器201的分频值N等于10，并且DCLK的频率是5MHz时，PLL 200可生成具有约为500.025MHz的平均频率的输出时钟信号VX。电路206的分频值C0设定为100，电路208的分频值C1设定为101，电路207的分频值CX设定为198，并且选择信号S0的占空比设定为197/198。基于这些示例值，将数字X＝197，Y＝1，P₁＝2ns以及P₂＝1.98ns代入等式(3)以得出信号VX的平均周期是1.9999ns。因此，对于所选择的DCLK的固定频率(例如5MHz)而言，输出时钟信号VX的平均频率等于输入时钟信号DCLK的频率乘以分数值(也即，非整数)。

当周期P₁＝2ns，周期P₂＝1.98ns，CX＝198，C0＝100且C1＝101时，选择信号S0的占空比可被设定为(CX-1)/CX以生成信号VX的为1.9999ns的平均周期。在这个例子中，同步模块209使得多路复用器210传送OUT1作为FBCLK信号，而分频器电路206从1计数至100达197次以生成OUT1的197个周期。然后，同步模块209使用信号R1重置分频器电路206。模块209使得多路复用器210传送OUT2作为FBCLK信号，而分频器电路206从1计数至100达1次以生成OUT1的一个周期。随后，同步模块209使用信号R2重置分频器电路208。然后当模块209使得多路复用器210传送OUT1作为FBCLK信号而分频器电路206从1计数至100达另外197次时，重复所述过程。在这个例子中，分频器电路208从1计数至101以生成信号OUT2的每个周期。

图4是可包括本发明的各方面的现场可编程门阵列(FPGA)400的简化的局部框图。FPGA 400仅是可包括本发明特征的集成电路的一个例子。应理解，本发明的实施方式可被用于许多种集成电路，例如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)和专用集成电路(ASIC)。

FPGA 400包括2维阵列的可编程逻辑阵列模块(或LAB)402，该2维阵列由行互连导体和列互连导体的网络互连，所述行互连导体和列互连导体具有可变的长度和速度。LAB 402包括多个(例如10个)逻辑元件(或LE)。

LE是设置用于有效实现用户自定义逻辑功能的可编程逻辑电路模块。FPGA具有许多逻辑元件，所述许多逻辑元件可被配置成执行各种组合和顺序功能。所述逻辑元件可以访问可编程互连结构。所述可编程互连结构可被编程为以几乎任何期望配置来互连所述逻辑元件。

FPGA 400还包括分布式存储器结构，所述分布式存储器结构包括设置在整个所述阵列中的可变尺寸的随机存取存储器(RAM)模块。举例而言，所述RAM模块包括模块404、模块406和模块408。这些存储器模块还可包括移位寄存器和先入先出(FIFO)缓冲器。

FPGA 400进一步包括数字信号处理(DSP)模块410，该模块410例如可实现具有加法或减法特征的乘法器。在这个例子中，位于所述芯片的外围附近的输入/输出元件(IOE)412支持许多单端和差动输入/输出标准。IOE 412包括耦合至集成电路的焊盘的输入和输出缓冲器。所述焊盘是FPGA裸片的外部端子，举例而言，该外部端子可用以路由在所述FPGA和一个或更多个外部器件之间的供给电压、输出信号和输入信号。可以理解，本文中描述的FPGA 400仅用于示例性的目的，并且本发明可以以许多不同种类的PLD、FPGA和ASIC来实现。

本发明还可在具有FPGA作为若干组件之一的系统中实现。图5示出了可体现本发明的技术的示例性数字系统500的框图。系统500可以是编程的数字计算机系统、数字信号处理系统、专用数字交换网络或其他处理系统。此外，这类系统可设计用于多种应用，例如电信系统、汽车系统、控制系统、消费类电子产品、个人计算机、因特网通信和联网等。此外，系统500可提供在单板上、多板上或多壳内。

系统500包括由一根或更多根总线互连于一起的处理单元502、存储器单元504、输入/输出(I/O)单元506。依据该示例性实施方式，FPGA 508内嵌于处理单元502中。FPGA 508可用于图5的系统内的许多不同用途。举例而言，FPGA 508可以是处理单元502的逻辑构建模块以用于支持处理单元502的内部和外部操作。FPGA508被编程为实现其在系统操作中的特定作用所必需的逻辑功能。FPGA 508可特别地通过连接510耦合至存储器504以及通过连接512耦合至I/O单元506。

处理单元502可将数据递至合适的系统组件用于处理或存储、执行存储器504中存储的程序、经由I/O单元506接收和发送数据、或执行其他类似功能。处理单元502可以是中央处理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、被编程用作控制器、网络控制器或任何其他种类的处理器或控制器的现场可编程门阵列。此外，在许多实施方式中，经常无需CPU。

举例而言，取代CPU，一个或更多个FPGA 508可控制系统的逻辑操作。作为另一个例子，FPGA 508充当可重新配置的处理器，其可根据需要被重新编程以处理特定的计算任务。备选地，FPGA 508自身可包括内嵌的微处理器。存储器单元504可以是随机存取存储器(RAM)、只读存储器(ROM)、固定磁盘介质或软磁盘介质、闪存、磁带或任何其他的存储装置或者这些存储装置的任意组合。

为了说明和描述的目的，给出了以上对本发明的示例性实施方式的描述。以上描述并不旨在是详尽的或是将本发明限制在本文所公开的实施例。在一些情形中，可使用本发明的特征而无需对应地使用所阐述的其他特征。在不偏离本发明的范围的前提下，参照上述教导可以进行许多修改、替换和变化。

Claims (22)

1.一种用于生成周期信号的电路，包括：

相位检测电路系统，所述相位检测电路系统将输入时钟信号与反馈信号进行比较以生成控制信号；

时钟信号生成电路，所述时钟信号生成电路响应于所述控制信号来生成周期输出信号；

第一分频器，所述第一分频器根据第一值划分所述周期输出信号的频率以生成第一分频信号；以及

第二分频器，所述第二分频器根据第二值划分所述周期输出信号的频率以生成第二分频信号，

其中所述第一分频信号和所述第二分频信号在不同的时间间隔期间作为所述反馈信号被路由至所述相位检测电路系统；以及

同步模块，生成第一重置信号和第二重置信号，所述第一重置信号重置第一分频器以限定所述第一分频信号的周期，所述第二重置信号重置第二分频器以限定第二分频信号的周期。

2.根据权利要求1的电路，其中所述第一分频信号在选择信号的每个周期的第一部分期间作为所述反馈信号被路由至所述相位检测电路系统，并且所述第二分频信号在所述选择信号的每个周期的第二部分期间作为所述反馈信号被路由至所述相位检测电路系统。

3.根据权利要求2的电路，所述电路还包括：

第三分频器，所述第三分频器根据第三值划分所述第一分频信号的频率以生成第三分频信号；以及

多路复用器，所述多路复用器将所述第一分频信号在所述选择信号的每个周期的第一部分期间作为所述反馈信号路由至所述相位检测电路系统，并将所述第二分频信号在所述选择信号的每个周期的第二部分期间作为所述反馈信号路由至所述相位检测电路系统，

其中所述第三分频信号用以生成所述选择信号，并且所述选择信号被传送至所述多路复用器的选择输入端。

4.根据权利要求3的电路，其中所述同步模块响应于所述第三分频信号来生成所述选择信号。

5.根据权利要求3的电路，所述电路还包括：

第四分频器，所述第四分频器划分参考时钟信号的频率以生成所述输入时钟信号。

6.根据权利要求2的电路，其中所述相位检测电路系统包括相位频率检测器、耦合至所述相位频率检测器的电荷泵以及耦合至所述电荷泵的环路滤波器。

7.根据权利要求6的电路，其中所述电路是锁相环，所述时钟信号生成电路是振荡器电路，并且所述周期输出信号的平均频率根据所述第一值、所述第二值和所述选择信号的占空比而确定。

8.根据权利要求1的电路，其中所述电路是锁相环，并且所述时钟信号生成电路是振荡器电路。

9.根据权利要求1的电路，其中所述电路制作于可编程逻辑集成电路上，并且所述第一分频器和所述第二分频器通过可编程逻辑模块实现。

10.一种用于生成时钟信号的方法，所述方法包括：

将输入时钟信号与反馈时钟信号进行比较以生成控制信号；

响应于所述控制信号来生成输出时钟信号；

根据第一值划分所述输出时钟信号的频率以生成第一分频信号；

根据第二值划分所述输出时钟信号的频率以生成第二分频信号；

在交替的时间间隔期间路由所述第一分频信号和所述第二分频信号作为所述反馈时钟信号；

生成第一重置信号，所述第一重置信号限定所述第一分频信号的周期；以及

生成第二重置信号，所述第二重置信号限定所述第二分频信号的周期。

11.根据权利要求10的方法，所述方法还包括：

根据第三值划分所述第一分频信号的频率以生成第三分频信号，

其中在交替的时间间隔期间路由所述第一分频信号和所述第二分频信号作为所述反馈时钟信号还包括在选择信号的每个周期的第一部分期间路由所述第一分频信号作为所述反馈时钟信号，并在所述选择信号的每个周期的第二部分期间路由所述第二分频信号作为所述反馈时钟信号，其中所述第三分频信号用以生成所述选择信号。

12.根据权利要求11的方法，其中同步模块响应于所述第三分频信号来生成所述选择信号。

13.根据权利要求11的方法，其中根据所述第一值、所述第二值和所述选择信号的占空比确定所述输出时钟信号的平均频率。

14.根据权利要求10的方法，所述方法还包括：

划分参考时钟信号的频率以生成所述输入时钟信号。

15.根据权利要求10的方法，其中响应于所述控制信号来生成所述输出时钟信号还包括使用振荡器生成所述输出时钟信号。

16.一种锁定环，包括：

相位检测电路系统，所述相位检测电路系统将输入时钟信号与反馈时钟信号进行比较以生成控制信号；以及

时钟信号生成电路，所述时钟信号生成电路响应于所述控制信号来生成输出时钟信号，

其中所述锁定环配置成根据第一值划分所述输出时钟信号的频率以生成第一分频信号，在选择信号的每个周期的第一部分期间路由所述第一分频信号作为所述反馈时钟信号，以及

其中所述锁定环配置成根据第二值划分所述输出时钟信号的频率以生成第二分频信号，在所述选择信号的每个周期的第二部分期间路由所述第二分频信号作为所述反馈时钟信号；以及

同步模块，生成第一重置信号和第二重置信号，所述第一重置信号重置第一分频器以限定所述第一分频信号的周期，所述第二重置信号重置第二分频器以限定第二分频信号的周期。

17.根据权利要求16的锁定环，其中所述输出时钟信号的平均频率根据所述第一值、所述第二值和所述选择信号的占空比确定，并且所述第一值和所述第二值是不同的值。

18.根据权利要求16的锁定环，所述锁定环还包括：

第一分频器电路，所述第一分频器电路配置成根据所述第一值划分所述输出时钟信号的频率以生成所述第一分频信号；以及

第二分频器电路，所述第二分频器电路配置成根据所述第二值划分所述输出时钟信号的频率以生成所述第二分频信号。

19.根据权利要求18的锁定环，所述锁定环还包括：

第三分频器电路，所述第三分频器电路配置成根据第三值划分所述第一分频信号的频率以生成第三分频信号，所述第三分频信号用以生成所述选择信号。

20.根据权利要求16的锁定环，所述锁定环还包括：

可编程电路模块，所述可编程电路模块配置成根据所述第一值划分所述输出时钟信号的频率以生成所述第一分频信号并根据所述第二值划分所述输出时钟信号的频率以生成所述第二分频信号。

21.根据权利要求16的锁定环，其中对于所述输入时钟信号的选择的固定频率而言，所述锁定环使得所述输出时钟信号的平均频率等于所述输入时钟信号的频率乘以非整数。

22.根据权利要求16的锁定环，其中所述锁定环是锁相环，并且所述时钟信号生成电路是振荡器电路。