JP2014099925A - 分数クロック信号を生成するための技術 - Google Patents

Abstract

【課題】分数クロック信号を生成するための技術を提供すること。
【解決手段】回路は、位相検出回路と、クロック信号生成回路と、第１の分周器と、第２の分周器とを含む。位相検出回路は、入力クロック信号をフィードバック信号と比較して、制御信号を生成する。クロック信号生成回路は、制御信号に応答して、周期的出力信号を生成する。第１の分周器は、周期的出力信号の周波数を第１の値によって分割して、第１の分周信号を生成する。第２の分周器は、周期的出力信号の周波数を第２の値によって分割して、第２の分周信号を生成する。第１および第２の分周信号は、異なる時間間隔の間に、フィードバック信号として位相検出回路に経路指定される。
【選択図】図２

Description

（技術分野）
本発明は電子回路に関し、より詳細には、分数クロック信号（ｆｒａｃｔｉｏｎａｌ ｃｌｏｃｋ ｓｉｇｎａｌ）を生成するための技術に関する。

クロック信号を生成するために、遅延ロックループ回路および位相ロックループ回路等のロックループ回路を使用できる。

本発明のいくつかの実施形態は、位相検出回路、クロック信号生成回路、第１の分周器、および第２の分周器を含む。位相検出回路は、入力クロック信号をフィードバック信号と比較することにより、制御信号を生成する。クロック信号生成回路は、制御信号に応答して、周期的出力信号を生成する。第１の分周器は、第１の値によって周期的出力信号の周波数を分割することにより、第１の分周信号を生成する。第２の分周器は、第２の値によって周期的出力信号の周波数を分割することにより、第２の分周信号を生成する。第１および第２の分周信号は、異なる時間間隔の間に、フィードバック信号として位相検出回路に経路指定される。本発明は、本明細書に記載された技術を実行するための回路、システム、および方法を含む。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
回路であって、
入力クロック信号をフィードバック信号と比較することにより、制御信号を生成する、位相検出回路と、
該制御信号に応答して周期的出力信号を生成する、クロック信号生成回路と、
該周期的出力信号の周波数を第１の値によって分割することにより、第１の分周信号を生成する、第１の分周器と、
該周期的出力信号の該周波数を第２の値によって分割することにより、第２の分周信号を生成する、第２の分周器と
を備えており、
該第１および該第２の分周信号は、異なる時間間隔の間に、該フィードバック信号として該位相検出回路に経路指定される、回路。
（項目２）
前記第１の分周信号は、選択信号の各期間の第１の部分の間に、前記フィードバック信号として前記位相検出回路に経路指定され、前記第２の分周信号は、該選択信号の各期間の第２の部分の間に、該フィードバック信号として該位相検出回路に経路指定される、項目１に記載の回路。
（項目３）
前記第１の分周信号の周波数を第３の値によって分割することにより、第３の分周信号を生成する、第３の分周器と、
前記選択信号の各期間の前記第１の部分の間に、前記フィードバック信号として、該第１の分周信号を前記位相検出回路に経路指定し、該選択信号の各期間の前記第２の部分の間に、該フィードバック信号として前記第２の分周信号を該位相検出回路に経路指定する、マルチプレクサと
をさらに備えており、
該第３の分周信号は、該選択信号を生成するために使用され、該選択信号は、該マルチプレクサの選択入力端子に伝送される、項目２に記載の回路。
（項目４）
前記第１の分周器をリセットする第１のリセット信号、前記第２の分周器をリセットする第２のリセット信号、および前記第３の分周信号に応答する前記選択信号を生成する、同期化ブロックをさらに備える、項目３に記載の回路。
（項目５）
基準クロック信号の周波数を分割することにより、前記入力クロック信号を生成する、第４の分周器をさらに備える、項目３に記載の回路。
（項目６）
前記位相検出回路は、位相比較器と、該位相比較器に連結され電荷ポンプと、該電荷ポンプに連結されたループフィルタとを備える、項目２に記載の回路。
（項目７）
前記回路は、位相ロックループであり、前記クロック信号生成回路は、振動子回路であり、前記周期的出力信号の平均周波数は、前記第１の値、前記第２の値、および前記選択信号の負荷サイクルによって決定される、項目６に記載の回路。
（項目８）
前記回路は、位相ロックループであり、前記クロック信号生成回路は、振動子回路である、項目１に記載の回路。
（項目９）
前記回路は、プログラマブル論理集積回路上に製造され、前記第１および前記第２の分周器は、プログラマブル論理ブロックによって実装される、項目１に記載の回路。
（項目１０）
クロック信号を生成するための方法であって、該方法は、
入力クロック信号をフィードバッククロック信号と比較することにより、制御信号を生成することと、
該制御信号に応答して、出力クロック信号を生成することと、
該出力クロック信号の周波数を第１の値によって分割することにより、第１の分周信号を生成すことと、
該出力クロック信号の該周波数を第２の値によって分割することにより、第２の分周信号を生成することと、
交互の時間間隔の間に、該フィードバッククロック信号として該第１および該第２の分周信号を経路指定することと
を含む、方法。
（項目１１）
前記第１の分周信号の周波数を第３の値によって分割することにより、第３の分周信号を生成することをさらに含み、
交互の時間間隔の間に、前記フィードバッククロック信号として該第１および前記第２の分周信号を経路指定することは、選択信号の各期間の第１の部分の間に、該フィードバッククロック信号として該第１の分周信号を経路指定することと、該選択信号の各期間の第２の部分の間に、該フィードバッククロック信号として該第２の分周信号を経路指定することとをさらに含み、該第３の分周信号は、該選択信号を生成するために使用される、項目１０に記載の方法。
（項目１２）
前記第１の分周信号の期間を規定する第１のリセット信号を生成することと、
前記第２の分周信号の期間を規定する第２のリセット信号を生成することと
をさらに含む、項目１１に記載の方法。
（項目１３）
前記出力クロック信号の平均周波数は、前記第１の値、前記第２の値、および前記選択信号の負荷サイクルによって決定される、項目１１に記載の方法。
（項目１４）
基準クロック信号の周波数を分割することにより、前記入力クロック信号を生成することをさらに含む、項目１０に記載の方法。
（項目１５）
前記制御信号に応答して前記出力クロック信号を生成することは、振動子を使用して該出力クロック信号を生成することをさらに含む、項目１０に記載の方法。
（項目１６）
ロックループであって、
入力クロック信号をフィードバッククロック信号と比較することにより、制御信号を生成する、位相検出回路と、
該制御信号に応答して、出力クロック信号を生成する、クロック信号生成回路と
を備えており、
該ロックループは、選択信号の各期間の第１の部分の間に、該フィードバッククロック信号として経路指定される第１の分周信号を生成するために、該出力クロック信号の周波数を第１の値によって分割するように構成され、
該ロックループは、該選択信号の各期間の第２の部分の間に、該フィードバッククロック信号として経路指定される第２の分周信号を生成するために、該出力クロック信号の該周波数を第２の値によって分割するように構成される、ロックループ。
（項目１７）
前記出力クロック信号の平均周波数は、前記第１の値、前記第２の値、および前記選択信号の負荷サイクルによって決定され、該第１の値と該第２の値とは異なる値である、項目１６に記載のロックループ。
（項目１８）
前記出力クロック信号の前記周波数を前記第１の値によって分割することにより、前記第１の分周信号を生成するように構成される、第１の分周器回路と、
前記出力クロック信号の前記周波数を前記第２の値によって分割することにより、前記第２の分周信号を生成するように構成される、第２の分周器回路と
をさらに備える、項目１６に記載のロックループ。
（項目１９）
第３の分周器回路をさらに備え、該第３の分周器回路は、前記第１の分周信号の周波数を第３の値によって分割することにより、前記選択信号を生成するために使用される第３の分周信号を生成するように構成される、項目１８に記載のロックループ。
（項目２０）
プログラマブル回路ブロックをさらに備え、該プログラマブル回路ブロックは、前記第１の分周信号を生成させること、前記出力クロック信号の前記周波数を前記第１の値によって分割して前記第２の分周信号を生成すること、および該出力クロック信号の該周波数を前記第２の値によって分割することを実行するように構成される、項目１６に記載のロックループ。
（項目２１）
前記ロックループは、前記出力クロック信号の前記平均周波数を、前記入力クロック信号の選択された固定周波数に非整数を乗じた該入力クロック信号の周波数と等しくさせる、項目１６に記載のロックループ。
（項目２２）
前記ロックループは、位相ロックループであり、前記クロック信号生成回路は、振動子回路である、項目１６に記載のロックループ。

本発明の種々の目的、特徴、および利点は、以下の発明を実施するための形態および添付の図面を検討すると、明らかとなる。

図１は、位相ロックループ（ＰＬＬ）回路の実施例を示す。 図２は、本発明の実施形態に従う、２つの異なる周波数を有する２つの異なる周期的フィードバック信号を組み合わせることにより、分数（ｆｒａｃｔｉｏｎａｌ）周期的出力信号を生成可能な位相ロックループ（ＰＬＬ）回路の実施例を示す。 図３は、本発明の実施形態に従う、図２の位相ロックループの一部分の動作の実施例を示す、状態図である。 図４は、本発明の態様を含むことが可能なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の概略部分ブロック図である。 図５は、本発明の技術を具現化することが可能な例示的なデジタルシステムのブロック図を示す。

図１は、位相ロックループ（ＰＬＬ）回路１００の実施例を示す。ＰＬＬ１００は、位相比較器（ＰＦＤ）１０１、電荷ポンプ（ＣＰ）１０２、ループフィルタ（ＬＦ）１０３、電圧制御された振動子（ＶＣＯ）１０４、分周器回路１０５、マルチプレクサ１０６、マルチプレクサ１０７、マルチプレクサ１０８〜１０９、分周器回路１４１、マルチプレクサ１４２、分周器回路１１０、１１１、１１２、１１３、１１４、・・・１１７、遅延回路１２０、１２１、１２２、１２３、１２４、・・・１２７、マルチプレクサ１３０、および位相制御ブロック１４０を含む。

マルチプレクサ１４２は、Ｎ個の分周器回路１４１の入力端子に、２つの入力基準クロック信号ＣＬＫｉｎ０およびＣＬＫｉｎ１のうちの１つを伝送する。基準クロック信号ＣＬＫｉｎ０およびＣＬＫｉｎ１は、周期的入力信号である。分周器１４１は、マルチプレクサ１４２から伝送された基準クロック信号に応答して、出力クロック信号ＤＣＬＫを生成する。分周器１４１は、出力クロック信号ＤＣＬＫの周波数を生成するように、分周値Ｎによって基準クロック信号の周波数を分割する。

分割されたクロック信号ＤＣＬＫは、位相比較器（ＰＦＤ）回路１０１の第１の入力端子に伝送される。ＰＦＤ１０１は、クロック信号ＤＣＬＫの位相および周波数をフィードバッククロック信号ＦＢＣＬＫの位相および周波数と比較することにより、ＵＰおよびＤＮの出力信号内でパルスを生成する。

ＵＰおよびＤＮ信号は、電荷ポンプ（ＣＰ）回路１０２の入力端子に伝送される。電荷ポンプ（ＣＰ）１０２は、ＵＰおよびＤＮ信号に応答して、その出力制御電圧ＶＣＬを制御する。電荷ポンプ１０２の出力電圧ＶＣＬは、ループフィルタ（ＬＦ）回路１０３によってフィルタされたローパスである。ＣＰ１０２は、ＵＰ信号内の高パルスに応答して、ループフィルタ１０３へ電荷を伝送する。ＣＰ１０２は、ＤＮ信号内の高パルスに応答して、ループフィルタ１０３から電荷をドレインする。

ＬＦブロック１０３の出力電圧ＶＣＬは、電圧制御された振動子（ＶＣＯ）回路１０４の入力端子に伝送される。ＶＣＯ１０４は、４５度で相互に均等に離間された８個の周期的出力クロック信号を生成する、４段階のＶＣＯである。ＶＣＯ１０４の周期的出力クロック信号は、周期的出力信号とも称される。ＶＣＯ１０４の８個の周期的出力信号は、０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、および３１５°の相対位相シフトを有する。ＶＣＯ１０４の周期的出力信号のうちの１つは、マルチプレクサ１０６〜１０７、フィードバックＭの分周器１１７、およびマルチプレクサ１０９を介して、フィードバッククロック信号ＦＢＣＬＫとしてＰＦＤ１０１に再び送出される。

ＰＦＤ１０１は、クロック信号ＤＣＬＫの周波数が、フィードバッククロック信号ＦＢＣＬＫの周波数より大きい場合に、ＤＮ信号内よりもＵＰ信号内において、より長い高パルスを生成する。ＵＰ信号内の高パルスがＤＮ信号内の高パルスよりも長い場合、ＣＰ１０２は制御電圧ＶＣＬを増加させ、それによって、ＶＣＯ１０４の周期的出力クロック信号の周波数が増加し、そのため、ＦＢＣＬＫ信号の周波数が増加する。

ＰＦＤ１０１は、フィードバッククロック信号ＦＢＣＬＫの周波数がクロック信号ＤＣＬＫの周波数よりも大きい場合に、ＵＰ信号内よりもＤＮ信号内において、より長い高パルスを生成する。ＤＮ信号内の高パルスがＵＰ信号内の高パルスよりも長い場合、ＣＰ１０２は、制御電圧ＶＣＬを低下させ、それによって、ＶＣＯ１０４の周期的出力クロック信号の周波数が低下し、そのため、ＦＢＣＬＫ信号の周波数が低下する。

ＶＣＯ１０４は、クロック信号ＤＣＬＫおよびフィードバッククロック信号ＦＢＣＬＫが、周波数および位相整列されるまで、制御電圧ＶＣＬ内の変化に応答して、その周期的出力信号の周波数を変化させる。ＰＬＬ１００は、クロック信号ＤＣＬＫおよびフィードバッククロック信号ＦＢＣＬＫが同一の周波数および位相を有する場合に、ロックモードである。さらなる実施形態に従い、ＶＣＯ１０４は、電流制御された振動子に置き換えることができる。

分周器ブロック１０５は、ＶＣＯ１０４の８個の周期的出力信号を受信するように連結される８個の分周器回路（例えば、カウンタ回路）を表す。分周器回路１０５は、８個の分周出力信号を生成するように、分周値（例えば、２）で、ＶＣＯ１０４の周期的出力信号の周波数を分割する。マルチプレクサ１０６は、ＶＣＯ１０４、分周器ブロック１０５、およびマルチプレクサ１０７に連結される。マルチプレクサ１０６は、マルチプレクサ１０７の８個の入力端子に分周器ブロック１０５の８個の分周出力信号を伝送するように、プログラム可能である。あるいは、マルチプレクサ１０６は、マルチプレクサ１０７の８個の入力端子に直接、ＶＣＯ１０４の８個の周期的出力信号を伝送するように、プログラム可能である。マルチプレクサ１０６は、ＶＣＯ１０４の８個の周期的出力信号のそれぞれに対して１個ずつ、８個の個別のマルチプレクサを表す。マルチプレクサ１０７は、８対７の（８−ｔｏ−７）マルチプレクサである。位相制御ステートマシン１４０は、マルチプレクサ１０７の７個の周期的出力クロック信号の位相を制御する。

マルチプレクサ１０７は、８個の分周器回路１１０〜１１４・・・１１７に、マルチプレクサ１０６の出力クロック信号のうちの７個を伝送する。ＰＬＬ１００は、Ｍ個のフィードバック分周器１１７に加えて、Ｃ個の出力分周器１１０〜１１４・・・の任意の数を有することができる。Ｎ、Ｃ、およびＭ個の分周器回路１４１、１１０〜１１４・・・、および１１７のそれぞれは、例えば、カウンタ回路によって実装可能である。分周器回路１１０〜１１７のそれぞれは、マルチプレクサ１０７の出力クロック信号のうちの１つを受信する。分周器１１０〜１１４・・・１１７は、分周された周期的出力クロック信号を生成するように、分周値Ｃ０〜Ｃ４・・・およびＭによって、マルチプレクサ１０７から受信した出力クロック信号の周波数を分割する。８個の遅延回路１２０〜１２７は、ＣおよびＭ個の分周器回路１１０〜１１７の分周された周期的出力クロック信号を遅延させる。例えば、遅延回路１２０〜１２４および１２７は、それぞれ、分周器１１０〜１１４および１１７の出力クロック信号を遅延させる。

遅延回路１２０〜１２７の出力クロック信号は、出力マルチプレクサ１３０の入力端子に伝送される。マルチプレクサ１３０は、ＰＬＬ１００から、ＰＬＬ１００を含む集積回路チップ上の種々の送信先に、出力クロック信号を経路指定する。例えば、ＰＬＬ１００からの出力クロック信号は、隣接するＰＬＬ、グローバルマルチプレクサ、第４（ｑｕａｄｒａｎｔ）マルチプレクサ、および外部クロックピンドライバに経路指定できる。

フィードバックのＭ個の分周器１１７の分周された出力クロック信号は、マルチプレクサ１０８および１０９の入力端子に伝送される。マルチプレクサ１０８は、分周器１１７の出力クロック信号、集積回路のコア回路からのクロック信号、または集積回路のピンからのクロック信号を、マルチプレクサ１０９の入力端子へ選択的に駆動する。マルチプレクサ１０９は、マルチプレクサ１０８の出力クロック信号または回路１１７の出力クロック信号を、ＰＦＤ１０１の第２の入力端子に伝送する。マルチプレクサ１０９の出力クロック信号は、フィードバッククロック信号ＦＢＣＬＫである。

電荷ポンプ電流の値、Ｍ／Ｎ／Ｃの分周器回路の分周値、およびループフィルタ１０３内のレジスタおよびコンデンサ値は、ＰＬＬ１００が、最適なパフォーマンス、可能最低ジッタ、および安定動作を確実に提供できるように、プロトコル、仕様、およびユーザ入力周波数に基づいて慎重に選択される。

ＶＣＯ１０４の周期的出力信号の周波数Ｆ_ＯＵＴ１は、以下の式（１）に示されるように、分周器１４１の入力端子、分周器１４１の分周値Ｎおよびフィードバック分周器１１７の分周値Ｍで受信された入力基準クロック信号の周波数Ｆ_ＩＮの関数である。

Ｃ個の出力分周器１１０〜１１４のうちの１つの周期的出力信号の周波数Ｆ_ＯＵＴ２は、以下の式（２）に示すように、分周器１４１の入力端子で受信された入力基準クロック信号の周波数Ｆ_ＩＮ、分周器１４１の分周値Ｎ、フィードバック分周器１１７の分周値Ｍ、およびその特定のＣの分周器の分周値Ｃの関数である。

ＰＬＬ１００は、ＰＬＬ１００が、所望の出力周波数を生成するように、周波数多重を実行するため、整数ＮのＰＬＬと称される。Ｎの分周器１４１の分周値は、ＰＬＬ１００の出力周波数の各増減の、最小の出力周波数ステップを定義する。例えば、Ｆ_ＩＮが５０ＭＨｚ（固定）と等しい場合、分周値Ｎの最大設定は１００であり、ＶＣＯ１０４の有効な周波数範囲は１００ＭＨｚ〜１ＧＨｚであり、所望の出力周波数は、９００ＭＨｚ〜１ＧＨｚの範囲であり、次いで、９００ＭＨｚ＜（５０ＭＨｚ／１００）×Ｍ＜１ＧＨｚ、１８００＜Ｍ＜２０００、５００ＫＨｚステップである。

ワイヤレス通信等の多くの応用例において、所望の周波数ステップは、チャネル間隔のために、２５ＭＨｚ程度と、小さい。５０ＭＨｚの周波数を有する入力基準クロック信号に応答して、ＰＬＬ１００において５００．０２５ＭＨｚの出力周波数を生成するには、分周器１４１のためにＮ＝２，０００の分周値が必要であり、分周器１１７のためにＭ＝２０，００１の分周値が必要であり、ＰＦＤ１０１のクロック信号ＤＣＬＫの周波数は２５ＫＨｚである。

ＭおよびＮの非常に大きな分周値は、ＰＬＬ１００において、複数の問題を生じさせる可能性がある。第一に、かかるカウンタのレイアウト領域は非常に大きいため、例えば、２，０００〜２０，０００の分周値を有する大きなカウンタを作成することは実用的ではない可能性がある。第二に、大きなフィードバック（Ｍ）および入力（Ｎ）カウンタは、出力位相ノイズおよびジッタを含む、ＰＬＬ１００の安定性に悪影響を与える可能性がある。ＰＦＤ１０１に対する入力信号の周波数は低く（つまり、ＫＨｚの範囲）、十分に、ＰＬＬ帯域幅範囲内である。このため、ＰＦＤ１０１からのノイズは、ＶＣＯ１０４に直接投入され、ＬＦ１０３は、ノイズを除去できない。

本発明のいくつかの実施形態に従い、分数ロックループは、２つの異なる周波数を有する２つの異なる周期的クロック信号を組み合わせることにより、周期的出力クロック信号を生成する。分数ロックループは、極度に大きな分周値を有する分周器を必要とせずに、所望の周波数ステップ（例えば２５ＫＨｚ）を生成する。本明細書に記載された本発明の種々の技術は、位相ロックループ（ＰＬＬ）および遅延ロックループ（ＤＬＬ）を含むロックループ回路で実装可能である。

図２は、本発明の一実施形態に従う、２つの異なる周波数を有する２つの異なる周期的フィードバッククロック信号を組み合わせることにより、分数周期的出力クロック信号を生成可能な位相ロックループ回路２００の実施例を示す。位相ロックループ（ＰＬＬ）回路２００は、入力Ｎの分周器２０１、位相比較器（ＰＦＤ）２０２、電荷ポンプ（ＣＰ）２０３、ループフィルタ（ＬＦ）２０４、電圧制御された振動子（ＶＣＯ）２０５、Ｃ０分周器２０６、ＣＸ分周器２０７、Ｃ１分周器２０８、同期化ブロック２０９、およびマルチプレクサ２１０〜２１１を含む。いくつかの実施形態において、分周器回路２０６〜２０８はカウンタ回路である。

ＰＬＬ２００は、典型的には集積回路上で製造される。本発明のＰＬＬは、例えば、特定用途向け集積回路（ＡＳＩＣ）、またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のプログラマブル論理集積回路上に製造可能である。ＰＬＬ２００は、例えば、ＦＰＧＡ上に製造可能である。ＰＬＬ２００において、ブロック２１２における回路要素は、ＦＰＧＡの周辺に配置される非プログラマブル回路要素を使用して実装される。ブロック２１２内の回路要素は、入力Ｎの分周器２０１、位相比較器２０２、電荷ポンプ２０３、ループフィルタ２０４、電圧制御された振動子２０５、およびマルチプレクサ２１１を含む。ブロック２１３内の回路要素は、ＦＰＧＡのコア領域に配置されるプログラマブル回路ブロックを使用して実装される。ブロック２１３内の回路要素は、Ｃ０分周器２０６、ＣＸ分周器２０７、Ｃ１分周器２０８、同期化ブロック２０９、およびマルチプレクサ２１０を含む。プログラマブル回路ブロックは、回路２０６〜２１０の関数を実装するように、構成モード中に構成される。他の実施形態に従い、回路２０６〜２１０は、非プログラマブル回路を使用して実装される。

分周器２０１は、ＰＦＤ２０２の入力端子に伝送されるクロック信号ＤＣＬＫを生成するように、分周値Ｎで、周期的入力基準クロック信号の周波数を分割する。

ＰＦＤ２０２は、信号ＤＣＬＫの位相および周波数の、フィードバッククロック信号ＦＢＣＬＫの位相および周波数への比較に応答して、ＵＰおよびＤＮ信号内に論理高パルスを生成する。電荷ポンプ２０３およびループフィルタ２０４は、ＵＰおよびＤＮ信号を、制御電圧ＶＣＬに変換する。制御電圧ＶＣＬは、ＶＣＯ２０５の周期的出力クロック信号の周波数を制御する。ＶＣＯ２０５は、典型的には、ＶＣＯ１０４について上述されているように、複数の周期的出力クロック信号を生成する。ＶＣＯ２０５の１つの周期的出力クロック信号は、単に、周期的出力信号とも称される。ＶＣＯ２０５の１つの周期的出力信号ＶＸは、分周器回路２０６の入力端子および分周器回路２０８の入力端子に伝送される。ＶＸを含む、ＶＣＯ２０５の周期的出力信号の周波数は、制御電圧ＶＣＬの変化に応答して変動する。

ＰＦＤ２０２は、クロック信号ＤＣＬＫの周波数が周期的フィードバッククロック信号ＦＢＣＬＫの周波数より大きい場合に、ＤＮ信号内よりもＵＰ信号内で、より長い高パルスを生成する。ＵＰ信号内の高パルスがＤＮ信号内の高パルスより長い場合、ＣＰ２０３は制御電圧ＶＣＬを増加させ、それによって、ＶＣＯ２０５（ＶＸを含む）の周期的出力クロック信号の周波数が増加し、そのため、ＦＢＣＬＫ信号の周波数が増加する。ＰＦＤ２０２は、周期的フィードバッククロック信号ＦＢＣＬＫの周波数がクロック信号ＤＣＬＫの周波数よりも大きい場合、ＵＰ信号内よりもＤＮ信号内で、より長い高パルスを生成する。ＤＮ信号内の高パルスが、ＵＰ信号内の高パルスより長い場合、ＣＰ２０３は、制御電圧ＶＣＬを低下させ、それによって、ＶＣＯ２０５（ＶＸを含む）の周期的出力クロック信号の周波数が低下し、そのため、ＦＢＣＬＫ信号の周波数が低下する。

分周器回路２０６は、ＶＣＯ２０５の出力クロック信号ＶＸに応答して、回路２０６の出力端子で分周された周期的出力クロック信号ＯＵＴ１を生成する。分周器回路２０６は、出力クロック信号ＯＵＴ１の周波数を生成するように、分周値Ｃ０で、クロック信号ＶＸの周波数を分割する。分周器回路２０６は、信号ＯＵＴ１の周波数によって分割された信号ＶＸの周波数をＣ０と等しくする。

分周器回路２０８は、ＶＣＯ２０５の出力クロック信号ＶＸに応答して、回路２０８の出力端子において、分周された周期的出力クロック信号ＯＵＴ２を生成する。分周器回路２０８は、出力クロック信号ＯＵＴ２の周波数を生成するように、分周値Ｃ１で、クロック信号ＶＸの周波数を分割する。分周器回路２０８は、信号ＯＵＴ２の周波数によって分割された信号ＶＸの周波数が、Ｃ１と等しくなるようにする。

いくつかの実施形態に従い、分周器回路２０６は、５０％の負荷サイクルを有する分周された周期的出力信号ＯＵＴ１を生成し、分周器回路２０８は、５０％の負荷サイクルを有する分周された周期的出力信号ＯＵＴ２を生成する。分周器回路２０６および２０８は、ＰＬＬ２００のフィードバックループに分周器回路２０６および２０８を配置することで、ＶＸを含む、ＶＣＯ２０５の周期的出力信号の周波数を増加させるため、周波数乗算器と考えることができる。

第１の分周された周期的出力信号ＯＵＴ１は、分周器回路２０６の出力端子から分周器回路２０７の入力端子に伝送される。分周器回路２０７は、回路２０６の出力クロック信号ＯＵＴ１に応答して、回路２０７の出力端子において、分周された周期的出力クロック信号ＯＵＴ３を生成する。分周器回路２０７は、出力クロック信号ＯＵＴ３の周波数を生成するように、分周値ＣＸで、クロック信号ＯＵＴ１の周波数を分割する。分周器回路２０７は、信号ＯＵＴ３の周波数によって分割された信号ＯＵＴ１の周波数を、ＣＸと等しくさせる。

分周値Ｃ０、Ｃ１、およびＣＸは、３つの異なる正の整数値にすることができる。

一実施形態において、分周器回路２０７の出力信号ＯＵＴ３は、特定の値にプログラムされ、ＦＰＧＡのユーザモードの間に、以降、変更可能な、調整可能な負荷サイクルを有する。分周器回路２０７は、信号ＯＵＴ３の負荷サイクルを決定する分数値（ｆｒａｃｔｉｏｎａｌ ｖａｌｕｅ）でプログラム可能である。例えば、分周器回路２０７は、ＯＵＴ３の周波数によって分割されたＯＵＴ１の周波数がＣＸと等しくなる場合に、（ＣＸ−１）／ＣＸと等しい負荷サイクルを有する第３の分周された周期的出力信号ＯＵＴ３を生成可能である。この実施形態において、ＯＵＴ３の各期間におけるＯＵＴ３内の論理高パルスは、ＯＵＴ１の（ＣＸ−１）期間、持続し、ＯＵＴ３の各期間におけるＯＵＴ３内の論理低パルスは、ＯＵＴ１の１期間、持続する。一実施形態において、分周器回路２０７は、ゼロからＣＸへカウント値を増加させ、次いで、カウント値がＣＸに達した後で、カウント値をゼロにリセットする、カウンタ回路である。

第１の分周された周期的出力信号ＯＵＴ１は、同期化ブロック２０９の第１の入力端子に伝送される。第２の分周された周期的出力信号ＯＵＴ２は、同期化ブロック２０９の第２の入力端子に伝送される。第３の分周された周期的出力信号ＯＵＴ３は、同期化ブロック２０９の第３の入力端子に伝送される。

同期化ブロック２０９は、ステートマシン上で機能するように構成されるプログラマブル論理ブロックを使用して実装可能である。同期化ブロック２０９は、周期的信号ＯＵＴ１、ＯＵＴ２、およびＯＵＴ３に応答して、３つの出力制御信号Ｓ０、Ｒ１、およびＲ２を生成する。

周期的信号ＯＵＴ１の各期間の終了後（例えば、ＯＵＴ１の各立ち上がりまたは、ＯＵＴ１の各立ち下り時に）、同期化ブロック２０９は、リセット信号Ｒ１内に論理高パルスを生成する。リセット信号Ｒ１は、分周器回路２０６のリセット入力端子に伝送される。分周器回路２０６がリセット信号Ｒ１内の論理高パルスを受信後に、分周器回路２０６は、ゼロの初期カウント値を、分周器回路２０６内のカウンタ回路にロードする。次いで、分周器回路２０６は、回路２０６のカウント値が分周値Ｃ０と等しくなるまで、ゼロから始まる周期的信号ＶＸの各以降の期間において、カウント値に１を加算する。回路２０６のカウント値がＣ０に達した後、回路２０６は、周期的出力信号ＯＵＴ１の全期間を生成する。同期化ブロック２０９は、次いで、リセット信号Ｒ１内に別の論理高パルスを生成し、回路２０６が、そのカウント値を再びゼロにリセットするようにする。このため、ＯＵＴ１の一期間でＶＸのＣ０期間が生じる。

周期的信号ＯＵＴ２の各期間の終了後（例えば、ＯＵＴ２の各立ち上がり時またはＯＵＴ２の各立ち下がり時）、同期化ブロック２０９は、リセット信号Ｒ２内に論理高パルスを生成する。リセット信号Ｒ２は、分周器回路２０８のリセット入力端子に伝送される。分周器回路２０８が、リセット信号Ｒ２内において論理高パルスを受信後に、分周器回路２０８は、分周器回路２０８内のカウンタ回路に、ゼロの初期カウント値をロードする。次いで、分周器回路２０８は、回路２０８のカウント値が分周値Ｃ１と等しくなるまで、ゼロから始まる周期的信号ＶＸの各以降の期間、カウント値に１を加算する。回路２０８のカウント値がＣ１に達した後、回路２０８は、周期的出力信号ＯＵＴ２の全期間を生成する。同期化ブロック２０９は、次いで、リセット信号Ｒ２内に別の論理高パルスを生成し、回路２０８によって、そのカウント値を再びゼロにリセットさせる。このため、ＯＵＴ２の一期間において、ＶＸのＣ１期間が生じる。

同期化ブロック２０９は、選択信号Ｓ０を生成する。選択信号Ｓ０は、マルチプレクサ２１０の選択入力端子に伝送される。周期的出力信号ＯＵＴ１は、回路２０６から、マルチプレクサ２１０の第１の多重化入力端子に伝送され、周期的出力信号ＯＵＴ２は、回路２０８から、マルチプレクサ２１０の第２の多重化入力端子に伝送される。

図３は、本発明の一実施形態に従う、選択信号Ｓ０に応答したマルチプレクサ２１０の動作の実施例を示す状態図である。一実施形態において、同期化ブロック２０９は、選択信号Ｓ０が、分周器回路２０７によって生成された周期的出力信号ＯＵＴ３として、同一の論理状態を有するようにする。このため、ＯＵＴ３が論理高状態にある場合、Ｓ０も論理高状態であり、ＯＵＴ３が論理低状態である場合、Ｓ０も論理低状態である。

この実施形態では、図３に示される状態３０１においてＳ０が論理高である場合、マルチプレクサ２１０は、分周器回路２０６の周期的出力信号ＯＵＴ１を選択し、マルチプレクサ２１０〜２１１は、フィードバッククロック信号ＦＢＣＬＫとして、分周器回路２０６からＰＦＤ２０２の入力端子へと信号ＯＵＴ１を伝送する。Ｓ０が、図３に示された状態３０２において論理低である場合、マルチプレクサ２１０は、分周器回路２０８の周期的出力信号ＯＵＴ２を選択し、マルチプレクサ２１０〜２１１は、フィードバッククロック信号ＦＢＣＬＫとして、分周器回路２０８から、ＰＦＤ２０２の入力端子へと信号ＯＵＴ２を伝送する。この実施形態において、マルチプレクサ２１１は、マルチプレクサ２１０の出力信号を、ＰＦＤ２０２に伝送するようにプログラムされている。一実施形態において、信号Ｓ０は、マルチプレクサ２１０がクロック信号ＯＵＴ１およびＯＵＴ２の間を切り替える場合に、マルチプレクサ２１０の出力クロック信号内の誤作動を防止する信号ＯＵＴ３の再同期化バージョンである。

選択信号Ｓ０の負荷サイクルおよび期間は、マルチプレクサ２１０が、伝送信号ＯＵＴ１およびＯＵＴ２をＰＦＤ２０２へいつ切り替えるかを決定する。例えば、Ｓ０の負荷サイクルが（ＣＸ−１）／ＣＸである場合、次いで、マルチプレクサ２１０〜２１１は、Ｓ０の各期間において、ＯＵＴ１の（ＣＸ−１）期間、フィードバック信号ＦＢＣＬＫとして信号ＯＵＴ１を伝送し、マルチプレクサ２１０〜２１１は、Ｓ０の各期間において、ＯＵＴ１の１期間、フィードバック信号ＦＢＣＬＫとして信号ＯＵＴ２を伝送する。

マルチプレクサ２１０は、ＰＦＤ２０２の第２の入力端子において受信されると、フィードバック信号ＦＢＣＬＫの瞬時周波数が、信号ＯＵＴ１の瞬時周波数および信号ＯＵＴ２の瞬時周波数の間を変動するようにする。マルチプレクサ２１０は、フィードバック信号ＦＢＣＬＫの瞬時周波数が、２つの異なる周波数の間を継続的に変動するようにする。ＦＢＣＬＫの瞬時周波数が変動するので、位相ロックループ２００は、ＦＢＣＬＫの位相および周波数が、入力クロック信号ＤＣＬＫの位相および周波数とＰＦＤ２０２において一致するように、ＶＣＯ２０５の周期的出力信号の瞬時周波数を継続的に調整する。

このため、信号ＶＸの瞬時周波数およびＶＣＯ２０５の他の周期的出力信号は、信号ＯＵＴ１およびＯＵＴ２の２つの異なる瞬時周波数の間を変動する。分周器回路２０６は、Ｓ０の各期間において、ＯＵＴ１のＸ期間の間、ＰＬＬ２００をトレインし（ｔｒａｉｎｓ）、分周器回路２０８は、ＶＸを含む、ＶＣＯ２０５の周期的出力信号において所望の平均周波数を生成するように、Ｓ０の各期間において、ＯＵＴ１のＹ期間、ＰＬＬ２００をトレインする（ｔｒａｉｎｓ）。信号ＶＸの平均周波数およびＶＣＯ２０５の他の周期的出力信号は、分周器回路２０６〜２０８の分周値Ｃ０、ＣＸ、およびＣ１および選択信号Ｓ０の負荷サイクルで決定される。

選択信号Ｓ０の負荷サイクルは、信号ＶＸの平均周波数およびＶＣＯ２０５の他の周期的出力信号を変動させるように変更することができる。さらに、分周値Ｃ０、Ｃ１、またはＣＸは、信号ＶＸの平均周波数およびＶＣＯ２０５の他の周期的出力信号を変動させるように変化できる。分周値Ｃ０、Ｃ１、およびＣＸは、プログラマブル値にすることができる。

ＶＣＯ２０５の出力信号ＶＸの平均期間Ｐ_ＯＵＴは、以下の式（３）を使って表すことができる。

式（３）において、Ｐ_１は、ＯＵＴ１が、ＦＢＣＬＫとしてＰＦＤ２０２に伝送される場合に、出力クロック信号ＶＸの瞬時期間を基準し、Ｐ_２は、ＯＵＴ２が、ＦＢＣＬＫとしてＰＦＤ２０２に伝送される場合に、出力クロック信号ＶＸの瞬時期間を基準する。Ｘは、Ｓ０の単一の期間内において信号Ｓ０が論理高状態である場合に生じる信号ＯＵＴ１の期間数を基準する。Ｙは、信号Ｓ０がＳ０の単一の期間内の論理低状態である場合に生じる信号ＯＵＴ１の期間数を基準する。Ｘ＋Ｙは、分周器回路２０７の分周値、ＣＸと等しい。ＶＣＯ２０５の周期的出力信号ＶＸの平均期間Ｐ_ＯＵＴは、期間Ｐ_１×分数値＋期間Ｐ_２×分数値と等しい。分周器回路２０６〜２０８は、分数値を実装する。

ＶＣＯ２０５の出力クロック信号の周波数は２つの異なる瞬時周波数の平均周波数であるため、ＶＣＯ２０５の出力クロック信号は、ジッタを含む。しかしながら、ＶＣＯ２０５の出力クロック信号内のジッタを受容可能な範囲に最小にするように、選択信号Ｓ０および分周値Ｃ０、Ｃ１、およびＣＸの負荷サイクルを選択することができる。

ＰＬＬ１００および２００の動作について、例示的な数値を用いて説明する。これらの例示的な数値は、例示のために提供されており、本発明の範囲をこれらの特定の数値に制限することを意図していない。例えば、マルチプレクサ１４２の出力端子におけるＰＬＬ１００の入力基準クロック信号の周波数が５０ＭＨｚである場合、分周器１４１の分周値Ｎは１０と等しく、分周器１１７の分周値Ｍは１００と等しく、次いで、ＶＣＯ１０４の出力クロック信号の周波数Ｆ_ＯＵＴは５００ＭＨｚと等しく、これは、２ナノ秒（ｎｓ）の期間に相当する。別の例として、ＰＬＬ１００の入力基準クロック信号の周波数が５０ＭＨｚと等しい場合、Ｎ＝１０、およびＭ＝１０１、次いでＦ_ＯＵＴ＝５０５ＭＨｚとなり、これは、１．９８ｎｓの期間に相当する。これらの２つの出力クロック信号の間の周波数の差は５ＭＨｚであり、これは、２００ｎｓの期間に相当する。

ＰＬＬ２００の入力基準クロック信号の周波数が５０ＭＨｚであり、分周器２０１の分周値Ｎが１０と等しく、ＤＣＬＫの周波数が５ＭＨｚである場合、ＰＬＬ２００は、約５００．０２５ＭＨｚの平均周波数を有する出力クロック信号ＶＸを生成可能である。回路２０６の分周値Ｃ０は１００に設定され、回路２０８の分周値Ｃ１は１０１に設定され、回路２０７の分周値ＣＸは１９８に設定され、選択信号Ｓ０の負荷サイクルは１９７／１９８に設定される。これらの例示的な値に基づいて、数Ｘ＝１９７、Ｙ＝１、Ｐ_１＝２ｎｓ、およびＰ_２＝１．９８ｎｓが、信号ＶＸの１．９９９９ｎｓの平均期間を求めるために、式（３）に代入される。このため、出力クロック信号ＶＸの平均周波数は、ＤＣＬＫの選択された固定周波数（例えば、５ＭＨｚ）のために、分数値（つまり、非整数の数）で乗算される入力クロック信号ＤＣＬＫの周波数と等しくなる。

選択信号Ｓ０の負荷サイクルは、期間Ｐ_１＝２ｎｓ、期間Ｐ_２＝１．９８ｎｓ、ＣＸ＝１９８、Ｃ０＝１００、およびＣ１＝１０１である場合に、信号ＶＸの１．９９９９ｎｓの平均期間を生じさせるように、（ＣＸ−１）／ＣＸに設定可能である。この例において、同期化ブロック２０９は、分周器回路２０６が、ＯＵＴ１において１９７の期間を生成するように、１から１００へ、１９７回、カウントする間に、マルチプレクサ２１０が、ＦＢＣＬＫ信号としてＯＵＴ１を伝送するようにする。次いで、同期化ブロック２０９は、信号Ｒ１を用いて、分周器回路２０６をリセットする。ブロック２０９は、分周器回路２０６が、ＯＵＴ１に１期間を生成するように、１から１００へ、一度カウントする間に、マルチプレクサ２１０が、ＦＢＣＬＫ信号としてＯＵＴ２を伝送するようにする。以降、同期化ブロック２０９は、信号Ｒ２を使用して、分周器回路２０８をリセットする。次いで、プロセスは、分周器回路２０６が１から１００へ、さらに１９７回カウントする間に、ブロック２０９が、マルチプレクサ２１０によって、ＯＵＴ１をＦＢＣＬＫ信号として伝送させる場合に、繰り返す。この例において、分周器回路２０８は、信号ＯＵＴ２内に各期間を生成するように、１から１０１へカウントする。

図４は、本発明の態様を含むことができるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）４００の概略部分ブロック図である。ＦＰＧＡ４００は、本発明の特徴を含むことができる集積回路の一例にすぎない。本発明の実施形態は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、複雑なプログラマブル論理デバイス（ＣＰＬＤ）、プログラマブル論理アレイ（ＰＬＡ）、および特定用途向け集積回路（ＡＳＩＣ）等の数多くの種類の集積回路で使用可能であることを理解されたい。

ＦＰＧＡ４００は、多様な長さおよび速度の、行および列の相互接続コンダクタのネットワークで相互接続される、プログラマブル論理アレイブロック（またはＬＡＢ）４０２の２次元アレイを含む。ＬＡＢ４０２は、複数の（例えば、１０の）論理要素（またはＬＥ）を含む。

ＬＥは、ユーザ定義された論理機能の効率的な実装を行うプログラマブル論理回路ブロックである。ＦＰＧＡは、種々の組み合わせおよびシーケンスの機能を実装するように構成可能な、多くの論理要素を有する。論理要素は、プログラマブル相互接続構造にアクセスできる。プログラマブル相互接続構造は、ほぼ任意の所望の構成における論理要素と相互接続するようにプログラムすることが可能である。

ＦＰＧＡ４００は、さらに、アレイ全体に提供される多様なサイズのランダムアクセスメモリ（ＲＡＭ）ブロックを含む分散メモリ構造を含む。ＲＡＭブロックは、例えば、ブロック４０４、ブロック４０６、およびブロック４０８を含む。これらのメモリブロックは、さらに、シフトレジスタおよび先入れ先出し（ＦＩＦＯ）バッファを含むことができる。

ＦＰＧＡ４００は、さらに、例えば、加算または減算機能を有する乗算器を実装可能なデジタル信号処理（ＤＳＰ）ブロック４１０を含む。この実施例において、チップの周辺に配置される入力／出力要素（ＩＯＥ）４１２は、多数のシングルエンドおよび差分入力／出力基準（ｄｉｆｆｅｒｅｎｔｉａｌ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｓｔａｎｄａｒｄｓ）をサポートする。ＩＯＥ４１２は、集積回路のパッドに連結される入力および出力バッファを含む。パッドは、例えば、ＦＰＧＡおよび１つ以上の外部デバイスの間で入力信号、出力信号、および供給電圧を経路指定するように使用可能なＦＰＧＡダイの外部端子である。ＦＰＧＡ４００は、例示の目的のために、本明細書に記載されているにすぎず、本発明は、多くの異なる種類のＰＬＤ、ＦＰＧＡ、およびＡＳＩＣで実装可能であることを理解されたい。

本発明は、いくつかのコンポーネントのうちの１つとしてＦＰＧＡを有するシステムで実装することもできる。図５は、本発明の技術を具現化可能な例示的なデジタルシステム５００のブロック図を示す。システム５００は、プログラムされたデジタルコンピュータシステム、デジタル信号処理システム、専用のデジタル切り替えネットワーク、または他の処理システムにすることができる。さらに、かかるシステムは、電気通信システム、自動車システム、制御システム、家庭用電化製品、パーソナルコンピュータ、インターネット通信およびネットワーキング等の幅広い種類の応用のために設計することができる。さらに、システム５００は、単一ボード上、複数ボード上、または複数の筐体内に提供可能である。

システム５００は、１つ以上のバスで相互結合される処理装置５０２、メモリ装置５０４、および入力／出力（Ｉ／Ｏ）装置５０６を含む。この例示的な実施形態に従い、ＦＰＧＡ５０８は、処理装置５０２に埋め込まれる。ＦＰＧＡ５０８は、図５のシステム内の多くの異なる目的に役立つことができる。ＦＰＧＡ５０８は、例えば、その内部および外部動作をサポートする、処理装置５０２の論理ビルディングブロックにすることができる。ＦＰＧＡ５０８は、システム動作におけるその特定の役割を実行するために必要な論理機能を実装するようにプログラムされる。ＦＰＧＡ５０８は、特に、接続５１０によってメモリ５０４へ、また、接続５１２によって、Ｉ／Ｏ装置５０６へ連結可能である。

処理装置５０２は、処理または格納のために、適切なシステムコンポーネントにデータを送信し、メモリ５０４に格納されたプログラムを実行し、Ｉ／Ｏ装置５０６、または他の同様の機能を介して、データを送受信できる。処理装置５０２は、コントローラ、ネットワークコントローラ、または任意の種類のプロセッサまたはコントローラとして使用されるようにプログラムされた、中央処理装置（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、フィールドプログラマブルゲートアレイにすることができる。さらに、多くの実施形態において、多くの場合、ＣＰＵは不要である。

例えば、ＣＰＵの代わりに、１つ以上のＦＰＧＡ５０８が、システムの論理動作を制御可能である。別の例として、ＦＰＧＡ５０８は、特定のコンピューティングタスクを取り扱うために必要なように再プログラム可能な、再構成可能なプロセッサとして機能する。あるいは、ＦＰＧＡ５０８は、それ自体に、埋め込みマイクロプロセッサを含むことができる。メモリ装置５０４は、ランダムアクセスメモリ（ＲＡＭ）、読み込み専用メモリ（ＲＯＭ）、固定またはフレキシブルディスク媒体、フラッシュメモリ、テープ、または任意の他の格納手段、あるいはこれらの格納手段の任意の組み合わせにすることができる。

本発明の例示的な実施形態の上記の記載は、例示および説明の目的で示されている。上記の記載は、包括的、または、本発明を本明細書に開示された実施例に制限することを意図していない。いくつかの例において、本発明の特徴は、記載されているように、他の特徴の対応する利用なしに利用することができる。本発明の範囲から逸脱せずに、上記の教示に照らして、多くの修正、置換、および変形が可能である。

Claims (19)

1. 回路であって、
   入力クロック信号をフィードバック信号と比較することにより、制御信号を生成する位相検出回路と、
   該制御信号に応答して周期的出力信号を生成するクロック信号生成回路と、
   該周期的出力信号の周波数を第１の値によって分割することにより、第１の分周信号を生成する第１の分周器と、
   該周期的出力信号の該周波数を第２の値によって分割することにより、第２の分周信号を生成する第２の分周器と、
   該第１の分周器をリセットすることにより、該第１の分周信号の期間を規定する第１のリセット信号を生成する同期化ブロックであって、該同期化ブロックは、該第２の分周器をリセットすることにより、該第２の分周信号の期間を規定する第２のリセット信号を生成する、同期化ブロックと、
   該第１の分周信号の周波数を第３の値によって分割することにより、第３の分周信号を生成する第３の分周器であって、該同期化ブロックは、該第３の分周信号に応答して選択信号を生成する、第３の分周器と、
   該選択信号の各期間の第１の部分の間に、該フィードバック信号として、該第１の分周信号を該位相検出回路に経路指定するマルチプレクサであって、該マルチプレクサは、該選択信号の各期間の第２の部分の間に、該フィードバック信号として該第２の分周信号を該位相検出回路に経路指定する、マルチプレクサと
   を備える、回路。
2. 前記同期化ブロックは、前記第１の分周信号に応答して前記第１のリセット信号を生成し、該同期化ブロックは、前記第２の分周信号に応答して前記第２のリセット信号を生成する、請求項１に記載の回路。
3. 基準クロック信号の周波数を分割することにより、前記入力クロック信号を生成する第４の分周器をさらに備える、請求項１に記載の回路。
4. 前記位相検出回路は、位相比較器と、該位相比較器に連結された電荷ポンプと、該電荷ポンプに連結されたループフィルタとを備える、請求項１に記載の回路。
5. 前記回路は、位相ロックループであり、前記クロック信号生成回路は、振動子回路であり、前記周期的出力信号の平均周波数は、前記第１の値、前記第２の値、および前記選択信号の負荷サイクルによって決定される、請求項４に記載の回路。
6. 前記回路は、位相ロックループであり、前記クロック信号生成回路は、振動子回路である、請求項１に記載の回路。
7. 前記回路は、プログラマブル論理集積回路上に製造され、前記第１の分周器および前記第２の分周器は、プログラマブル論理ブロックによって実装される、請求項１に記載の回路。
8. クロック信号を生成するための方法であって、該方法は、
   位相検出回路を使用して、入力クロック信号をフィードバッククロック信号と比較することにより、制御信号を生成することと、
   該制御信号に応答して、出力クロック信号を生成することと、
   該出力クロック信号の周波数を第１の値によって分割することにより、第１の分周信号を生成することと、
   該出力クロック信号の該周波数を第２の値によって分割することにより、第２の分周信号を生成することと、
   同期化ブロックを使用して、該第１の分周信号の期間を規定する第１のリセット信号を生成することと、
   該同期化ブロックを使用して、該第２の分周信号の期間を規定する第２のリセット信号を生成することと、
   該第１の分周信号の周波数を第３の値によって分割することにより、第３の分周信号を生成することと、
   該同期化ブロックを使用して、該第３の分周信号に応答して選択信号を生成することと、
   マルチプレクサを使用して、該選択信号の各期間の第１の部分の間に、該フィードバッククロック信号として該第１の分周信号を該位相検出回路に経路指定することと、
   該マルチプレクサを使用して、該選択信号の各期間の第２の部分の間に、該フィードバッククロック信号として該第２の分周信号を該位相検出回路に経路指定することと
   を含む、方法。
9. 前記第１の分周信号の期間を規定する第１のリセット信号を生成することは、該第１の分周信号に応答して該第１のリセット信号を生成することを含み、
   前記第２の分周信号の期間を規定する第２のリセット信号を生成することは、該第２の分周信号に応答して該第２のリセット信号を生成することを含む、請求項８に記載の方法。
10. 前記出力クロック信号の平均周波数は、前記第１の値、前記第２の値、および前記選択信号の負荷サイクルによって決定される、請求項８に記載の方法。
11. 基準クロック信号の周波数を分割することにより、前記入力クロック信号を生成することをさらに含む、請求項８に記載の方法。
12. 前記制御信号に応答して前記出力クロック信号を生成することは、振動子を使用して該出力クロック信号を生成することをさらに含む、請求項８に記載の方法。
13. ロックループであって、
    入力クロック信号をフィードバッククロック信号と比較することにより、制御信号を生成する位相検出回路と、
    該制御信号に応答して、出力クロック信号を生成するクロック信号生成回路であって、該ロックループは、該出力クロック信号の周波数を第１の値によって分割することにより、第１の分周信号を生成するように構成され、該ロックループは、該出力クロック信号の該周波数を第２の値によって分割することにより、第２の分周信号を生成するように構成されている、クロック信号生成回路と、
    該第１の分周信号の期間を規定する第１のリセット信号と、該第２の分周信号の期間を規定する第２のリセット信号とを生成する同期化ブロックと、
    該第１の分周信号の周波数を第３の値によって分割することにより、第３の分周信号を生成する第１の分周器回路であって、該同期化ブロックは、該第３の分周信号に応答して選択信号を生成する、第１の分周器回路と、
    該選択信号の各期間の第１の部分の間に、該フィードバッククロック信号として、該第１の分周信号を該位相検出回路に経路指定するマルチプレクサであって、該マルチプレクサは、該選択信号の各期間の第２の部分の間に、該フィードバッククロック信号として該第２の分周信号を該位相検出回路に経路指定する、マルチプレクサと
    を備える、ロックループ。
14. 前記出力クロック信号の平均周波数は、前記第１の値、前記第２の値、および前記選択信号の負荷サイクルによって決定され、該第１の値と該第２の値とは異なる値である、請求項１３に記載のロックループ。
15. 前記出力クロック信号の前記周波数を前記第１の値によって分割することにより、前記第１の分周信号を生成する第２の分周器回路と、
    該出力クロック信号の該周波数を前記第２の値によって分割することにより、前記第２の分周信号を生成する第３の分周器回路と
    をさらに備える、請求項１３に記載のロックループ。
16. 前記同期化ブロックは、前記第１の分周信号に応答して前記第１のリセット信号を生成し、該同期化ブロックは、前記第２の分周信号に応答して前記第２のリセット信号を生成する、請求項１３に記載のロックループ。
17. プログラマブル回路ブロックをさらに備え、該プログラマブル回路ブロックは、前記出力クロック信号の前記周波数を前記第１の値によって分割することにより、前記第１の分周信号を生成することと、該出力クロック信号の該周波数を前記第２の値によって分割することにより、前記第２の分周信号を生成することとを実行するように構成される、請求項１３に記載のロックループ。
18. 前記ロックループは、前記出力クロック信号の平均周波数を、前記入力クロック信号の選択された固定周波数に非整数を乗じた該入力クロック信号の周波数と等しくさせる、請求項１３に記載のロックループ。
19. 前記ロックループは、位相ロックループであり、前記クロック信号生成回路は、振動子回路である、請求項１３に記載のロックループ。
    
    

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