JP2012527044A - チャネルに対するクロック分配技法 - Google Patents

Abstract

回路は、第一の領域、第二の領域、および第三の領域を含む。第二の領域は、クロック信号を生成する同期ループ回路を含む。同期ループ回路は、第一の領域において生成されたノイズから隔離された供給電圧を受け取る。第三の領域は、複数のチャネルのカッドと、第二の領域において生成された少なくとも１つのクロック信号をカッドのそれぞれのチャネルにルーティングするために結合されたクロックラインとを含む。第三の領域は、回路において第二の領域から分離している。

Description

（発明の背景）
本発明は、電子回路に関し、さらに詳細には、チャネルに対するクロック分配技法に関する。

多くの高速データ送信プロトコルがいくつかのチャネルをサポートし得る。例えば、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ２．０（ＰＣＩＥ−ＧＥＮ２）プロトコルは、４、８、または１２のチャネルをサポートし、Ｑｕｉｃｋｐａｔｈインターコネクト（ＱＰＩ）プロトコルは、２０までのチャネルをサポートし、ＨｙｐｅｒＴｒａｎｓｐｏｒｔプロトコルは、１６または３０までのチャネルを使用し得、Ｉｎｔｅｒｌａｋｅｎプロトコルは、１から２４のチャネルをサポートするように設計されている。Ｉｎｔｅｒｌａｋｅｎは、４．９ギガバイト毎秒（Ｇｂｐｓ）から６．３７５Ｇｂｐｓまでの周波数範囲をサポートする。

いくつかの実施形態によると、回路は、第一の領域と、第二の領域と、第三の領域とを含む。第二の領域は、クロック信号を生成する同期ループ回路を含む。同期ループ回路は、第一領域において生成されるノイズから隔離された供給電圧を受け取る。第三の領域は、複数のチャネルのカッド（ｑｕａｄ）と、第二の領域において生成された少なくとも１つのクロック信号をカッドのそれぞれのチャネルにルーティングするように結合されたクロックラインとを含む。第三の領域は、回路内で第二の領域から分離している。

本発明の様々な目的、特徴、および利点は、以下の詳細な説明および添付の図面を検討すると明白になる。

図１は、本発明の実施形態に従った、信号を送信および受信するための複数のチャネルを含むカッドの例を描写する。 図２は、本発明の実施形態に従った通常チャネルの例を描写する。 図３は、本発明の実施形態に従ったクロックマルチプライヤユニット（ＣＭＵ）チャネルの例を描写する。 図４は、本発明の実施形態に従った、クロック信号をデバイスのチャネルにルーティングするための専用クロックラインを有するデバイスの一部分の例を描写する。 図５は、本発明の実施形態に従った双方向バッファ回路の例を描写する。 図６は、本発明の実施形態に従った、バイパスモードを有する位相同期ループを描写する。 図７は、本発明の実施形態に従った、デバイスの両側に２つのチャネル領域を含む集積回路デバイスの例を描写する。 図８は、本発明の実施形態に従った、クロック信号をデバイスの第二のチャネル領域にルーティングするための専用クロックラインを有するデバイスの第二の部分の例を描写する。 図９は、本発明の実施形態に従った、クロック信号をデバイスのチャネルにルーティングするために使用される、図４に示されるクロックルーティングネットワークのさらに詳細な図面である。 図１０は、本発明の局面を含み得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の簡略化した部分的ブロック図である。 図１１は、本発明の技法を具現化し得る例示的なデジタルシステムのブロック図を示す。

図１は、信号を送信および受信するための複数のチャネルを含むカッドの例を描写する。図１に示されるカッド１００は、４つの通常チャネルと２つのクロックマルチプライヤユニット（ＣＭＵ）チャネルとを含む。４つの通常チャネルは、チャネル１０１（ＣＨ０）、チャネル１０２（ＣＨ１）、チャネル１０５（ＣＨ２）、およびチャネル１０６（ＣＨ３）である。２つのＣＭＵチャネルは、チャネル１０３（ＣＭＵ０）およびチャネル１０４（ＣＭＵ１）である。

チャネル１０１、１０２、１０５、および１０６は、共にボンディングされる。チャネルを共にボンディングすることは、同じ周波数でチャネルを操作し、同じ位相同期ループ（ＰＬＬ）にチャネルを同期することをいう。多くのアプリケーションがボンディングモードを使用し、このモードにおいて、チャネルごとのデータスキューが低減される（例えば、ＰＣＩＥ−ＧＥＮ２に対して２ユニットインターバル（ＵＩ））。２つのチャネルがボンディングされ、ユーザが両チャネルに同じデータパターンを送る場合、出力はほぼ同時に送信ピンに現れるはずである。最大遅延は、例えば５Ｇｂｐｓで２ユニットインターバル（ＵＩ）であり得、２ＵＩは８００ピコ秒に等しい。

図２は、通常チャネル２００の例を描写する。通常チャネル２００は、カッド１００のチャネル１０１、１０２、１０５、および１０６のそれぞれの例である。通常チャネル２００は、トランスミッタ部分とレシーバ部分とを含む。チャネル２００のトランスミッタ部分は、並直列変換回路２０１、ドライバ回路２０２、および出力ピン２０３Ａ−２０３Ｂを含む。チャネル２００のレシーバ部分は、直並列変換回路２０５、クロックデータリカバリ回路２０６、レシーババッファ回路２０７、およびピン２０８Ａ−２０８Ｂを含む。

ピン２０３Ａ−２０３Ｂは、ドライバ回路２０２の差動出力と、それぞれ、ハンダバンプ２０４Ａ−２０４Ｂとに接続される。ピン２０８Ａ−２０８Ｂは、レシーババッファ回路２０７の差動入力と、それぞれ、ハンダバンプ２０９Ａ−２０９Ｂに接続される。カッド１００は、典型的に集積回路内に位置し、集積回路は、パッケージ内に収納される。ハンダバンプ２０４Ａ−２０４Ｂおよび２０９Ａ−２０９Ｂは、それぞれピン２０３Ａ−２０３Ｂおよび２０８Ａ−２０８Ｂをパッケージでのルーティングを介して回路基板に接続する。ハンダバンプ２０４Ａ−２０４Ｂおよび２０９Ａ−２０９Ｂは、高周波信号を伝導するために充分に大きい。

チャネル２００のトランスミッタ部分における並直列変換器２０１は、並列の入力データのストリーム（データ入力）を例えば集積回路（ＩＣ）の物理符号化副層（ＰＣＳ）部分またはＩＣのコアから受信する。並直列変換器２０１は、トランスミッタクロック信号ＴＸＣＬＫ１に応答して並列の入力データのストリームを直列のデータのストリームに変換する。並直列変換器２０１は、例えば、クロック信号ＴＸＣＬＫ１に応答して、レジスタを介して入ってくるビットをシフトするシフトレジスタであり得る。並直列変換器２０１は、次に、直列のデータのストリームをドライバ回路２０２の入力端子に送信する。ドライバ回路２０２は、直列のデータのストリームを差動出力信号としてピン２０３Ａ−２０３Ｂおよびバンプ２０４Ａ−２０４Ｂに駆動する。

レシーババッファ２０７は、ピン２０８Ａ−２０８Ｂおよびバンプ２０９Ａ−２０９Ｂを介してデータを差動入力信号として受信し、データをシングルエンド直列データストリームとしてクロックデータリカバリ回路２０６の入力端子に駆動する。クロックデータリカバリ（ＣＤＲ）回路２０６は、レシーバクロック信号ＲＸＣＬＫ１を使用して内部クロック信号を生成する発振器を有する。最初に、ＣＤＲ回路２０６は、発振器がＲＸＣＬＫ１と同じ周波数を有する内部クロック信号を生成することをもたらす。ＣＤＲ回路２０６は、次に、内部クロック信号をレシーババッファ２０７から受信した直列のデータのストリームにおける遷移と位相調整する。本明細書において記述されるＣＤＲ回路の例が、２００８年３月１５日に出願され、同一譲受人に譲渡された米国特許出願第１２／１２１，０２８号の図１に示され、図１に対して記述され、その全体が本明細書に参照によって援用される。

直列のデータストリームは、次に、ＣＤＲ回路２０６から直並列変換回路２０５の入力端子に送信される。直並列変換回路２０５は、直列のデータストリームを並列のデータ信号のセット（データ出力）に変換する。直並列変換器２０５は、並列のデータ信号をＩＣのＰＣＳ部分またはコアに送信し得る。

図３は、クロックマルチプライヤユニット（ＣＭＵ）チャネル３００の例を描写する。ＣＭＵチャネル３００は、カッド１００のチャネル１０３および１０４のそれぞれの例である。ＣＭＵチャネル３００は、レシーバ部分とトランスミッタ部分とを含む。ＣＭＵチャネル３００のトランスミッタ部分は、並直列変換回路３０１と、ドライバ回路３０２と、ピン３０３Ａ−３０３Ｂとを有する。チャネル３００のレシーバ部分は、レシーババッファ回路３０７と、マルチプレクサ３１１と、位相同期ループ（ＰＬＬ）およびクロックデータリカバリ（ＣＤＲ）回路３０６と、直並列変換器３０５と、クロック周波数ディバイダー回路３１０と、ピン３０８Ａ−３０８Ｂとを含む。

ピン３０３Ａ−３０３Ｂは、ドライバ回路３０２の差動出力と、それぞれ、ハンダバンプ３０４Ａ−３０４Ｂとに接続される。ピン３０８Ａ−３０８Ｂは、レシーババッファ回路３０７の差動入力と、それぞれ、ハンダバンプ３０９Ａ−３０９Ｂとに接続される。ハンダバンプ３０４Ａ−３０４Ｂおよび３０９Ａ−３０９Ｂは、それぞれ、ピン３０３Ａ−３０３Ｂおよび３０８Ａ−３０８Ｂをパッケージでのルーティングを介して回路基板に接続する。ハンダバンプ３０４Ａ−３０４Ｂおよび３０９Ａ−３０９Ｂは、高周波信号を伝導するために充分に大きい。

チャネル３００のトランスミッタ部分における並直列変換器３０１は、例えば集積回路（ＩＣ）のＰＣＳ部分またはＩＣのコアから並列の入力データのストリーム（データ入力）を受信する。並直列変換器３０１は、並列の入力データのストリームを、トランスミッタクロック信号ＴＸＣＬＫ２に応答して直列のデータのストリームに変換する。並直列変換器３０１は、直列のデータのストリームをドライバ回路３０２の入力端子に送信する。ドライバ回路３０２は、直列のデータのストリームを差動出力信号としてピン３０３Ａ−３０３Ｂおよびバンプ３０４Ａ−３０４Ｂに駆動する。

ＣＭＵチャネルは二重の機能を有する。ＣＭＵチャネルは、ＩＣ上の他のチャネルのトランスミッタの並直列変換回路をクロッキングするクロック信号を生成する位相同期ループ（ＰＬＬ）として機能するように構成され得る。あるいは、ＣＭＵチャネルは、データ信号を送信および受信する通常チャネルとして構成され得る。図３を参照すると、ＣＭＵチャネル３００のレシーバ部分は、位相同期ループ（ＰＬＬ）回路または通常チャネルとして構成され得る。

ＣＭＵチャネル３００のレシーバ部分が通常チャネルとして構成される場合、ＰＬＬ／ＣＤＲ回路３０６は、クロックデータリカバリ回路として機能するように構成され、レシーババッファ３０７は、ピン３０８Ａ−３０８Ｂおよびバンプ３０９Ａ−３０９Ｂを介してデータを差動入力信号として受信する。レシーバ３０７は、データをシングルエンド直列データストリームとしてＣＤＲ回路３０６の第一の入力端子に駆動する。ＣＤＲ回路３０６は、レシーバクロック信号ＲＸＣＬＫ２を使用して内部クロック信号を生成し、次に、内部クロック信号をレシーババッファ３０７から受信した直列データストリームにおける遷移に位相調整する。マルチプレクサ３１１は、チャネル３００が通常チャネルとして機能するように構成される場合、クロック信号ＲＸＣＬＫ２をＣＤＲ回路３０６の第二の入力端子に送信する。直列データストリームは、ＣＤＲ回路３０６から直並列変換回路３０５の入力端子に送信される。直並列変換回路３０５は、直列データストリームを並列データ信号のセット（データ出力）に変換する。直並列変換器３０５は、並列データ信号をＩＣのＰＣＳ部分またはコアに送信し得る。

ＣＭＵチャネル３００のレシーバ部分が位相同期ループ（ＰＬＬ）として構成される場合、ＰＬＬ／ＣＤＲ回路３０６は、ＣＤＲ回路ではなくＰＬＬとして機能し、レシーババッファ３０７は、ピン３０８Ａ−３０８Ｂおよびバンプ３０９Ａ−３０９Ｂを介して差動デジタルクロック入力信号を受信する。レシーババッファ３０７は、差動クロック入力信号をシングルエンドクロック信号に変換し、シングルエンドクロック信号をマルチプレクサ３１１を介してＰＬＬ３０６の第二入力端子に送信する。ＰＬＬ３０６は、レシーババッファ３０７から受信した入力クロック信号に応答して出力クロック信号を生成する。ＰＬＬ３０６の出力クロック信号は、クロック周波数ディバイダー回路３１０の入力端子に送信される。クロック周波数ディバイダー回路３１０は、周波数分周された出力クロック信号ＣＬＫ＿ＣＭＵを生成するために、ＰＬＬ３０６の出力クロック信号の周波数を分周値で分周する。ＣＬＫ＿ＣＭＵの周波数は、ＰＬＬ３０６の出力クロック信号の周波数より低い。

典型的に、集積回路の設計は、ダイ上に制限された数のチャネルのみをサポートし得る。チャネルのそれぞれは、信号をチャネルに（から）ルーティングするために使用される自身の専用ハンダバンプを基板上に有する。例えば、カリフォルニア州サンノゼのＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎによって製造されているＳｔｒａｔｉｘ（登録商標）ＩＶ ＧＸフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、デバイスの各サイドに２４（通常およびＣＭＵチャネル）、すなわち合計４８のチャネルのみを有する。レチクル寸法制限度がさらなるチャネルがデバイスに追加されることを妨げる。また、ボードおよびパッケージを変更することなしにはさらなるハンダバンプが追加され得ない。

デバイスの各サイドの２４チャネル全てがデータを送信および受信するために使用される場合、ＣＭＵチャネルがＰＬＬではなく通常チャネルとして構成されるため、ＣＭＵチャネルは、クロック信号源として使用され得ない。ＣＭＵチャネルの１つがＰＬＬとして機能する場合、そのＣＭＵチャネルは、出力クロック信号を生成するために入力基準クロック信号を使用する。出力クロック信号は、デバイスの他のチャネルにおける並直列変換回路をクロッキングする。各サイドに２４のチャネルのみを有するデバイスは、新規のクロック信号源を追加することなくデバイスの各サイドにおける２４チャネルボンディングをサポートし得ない。このようなデバイスは、Ｉｎｔｅｒｌａｋｅｎのような一部のプロトコルにおいて特定されるチャネルの最大数（例えば、２４チャネル）をサポートし得ない。各サイドに２４のチャネルを有するデバイスの各サイドにおける２４チャネルボンディングをサポートするために、１つ以上の専用クロックラインが、クロック信号をデバイスの周辺部領域からチャネルにルーティングするためにデバイスに追加され得る。

図４は、クロック信号をデバイスのチャネルにルーティングするための専用クロックラインを有するデバイスの例を描写する。図４は、集積回路（ＩＣ）デバイス４００の一部を描写する。ＩＣ４００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。しかし、本発明の実施形態は、特定用途向け集積回路のような他のタイプの集積回路に適用され得る。

ＩＣ４００は、ＦＰＧＡコア領域４９１と、周辺部領域４９２と、ＰＣＳ領域４９３と、チャネル領域４９４とを含む。ＩＣ４００の周辺部領域４９２は、４つの位相同期ループ（ＰＬＬ）４０１−４０４と、入力バッファ４７１−４７４と、入力ピン４６１−４６４と、マルチプレクサ４０６とを含む。ＩＣ４００のチャネル領域４９４は、クロックライン４１０と、双方向バッファ４４１−４４８と、カッド４１１−４１４と、マルチプレクサ４２１−４２６と、クロックルーティングネットワーク４１６と、ＬＣトランスミッタ（Ｔｘ）ＰＬＬ４３１−４３３とを含む。カッド４１１−４１４のそれぞれは、図１に関して上述されたように、２つのＣＭＵチャネルと４つの通常チャネルとを含む６つのチャネルを有する。

クロックライン４１０は、１つ以上のクロック信号をカッド４１１−４１４のチャネルにルーティングする特別な専用クロックラインである。クロックライン４１０を介してルーティングされたクロック信号は、例えば、チャネルのレシーバ部分におけるクロックデータリカバリ（ＣＤＲ）回路をトレイン（ｔｒａｉｎ）するために使用され得る。あるいは、クロックライン４１０は、１つ以上のクロック信号をチャネルのトランスミッタ部分における並直列変換器にルーティングするために使用され得る。従って、クロックライン４１０は、チャネルにおけるレシーバまたはトランスミッタをトレインするために、１つ以上のクロック信号を領域４９４のチャネルにルーティングするために使用され得る。クロックライン４１０はまた、ＰＬＬカスケード接続をサポートするために、クロック信号をＬＣ Ｔｘ ＰＬＬ４３１−４３３の入力端子にルートし得る。

クロックライン４１０は、１つ以上のクロック信号をチャネル領域４９４のチャネルにルーティングするため、カッド４１１−４１４のＣＭＵチャネルは、クロック信号をカッド４１１−４１４の通常チャネルにルーティングするために使用される必要がない。その代り、カッド４１１−４１４のＣＭＵチャネルは、通常チャネルとして機能するように構成され得る。クロックライン４１０は、チャネル領域４９４の２４のチャネル全てが通常チャネルとして使用され得るため、ＩＣ４００がチャネル領域４９４の２４チャネルボンディングをサポートすることを可能にする。

クロック信号は、ＰＬＬ４０１−４０４のうちの少なくとも１つからクロックライン４１０を介してチャネルにルーティングされる。例えば、コーナーＰＬＬ４０１は、クロックライン４３４およびクロックライン４１０を介してチャネルにルーティングされる第一のクロック信号を生成し得る。また、セントラルＰＬＬ４０２は、マルチプレクサ４０６と、クロックライン４３５と、クロックライン４１０とを介してチャネルにルーティングされる第二のクロック信号を生成し得る。あるいは、セントラルＰＬＬ４０３は、マルチプレクサ４０６と、クロックライン４３５と、クロックライン４１０とを介してチャネルにルーティングされる第三のクロック信号を生成し得る。また、コーナーＰＬＬ４０４は、クロックライン４３６およびクロックライン４１０を介してチャネルにルーティングされる第四のクロック信号を生成し得る。代替の実施形態において、ＰＬＬ４０１−４０４は遅延同期ループ（ＤＬＬ）回路と置き換えられ得る。ＤＬＬ回路は、クロックライン４１０を介してチャネルにルーティングされるクロック信号を生成する。

クロックライン４１０は、複数の区分を含む区分化されたクロックラインである。各区分は、クロックライン４１０の他の区分から隔離され得るクロックライン４１０の一部分である。クロックライン４１０の区分の１つが他の区分から隔離された場合、その区分は、別個のクロック信号を領域４９４のチャネルのサブセットにルーティングし得る。

クロックライン４１０は、双方向バッファ４４１−４４８を含む。双方向バッファ４４１−４４８は、クロックライン４１０の区分の２つ以上を共に結合し得る。双方向バッファ４４１−４４８のそれぞれは、２つの可能な方向のうちの一方に入力クロック信号を駆動するように構成され得る。あるいは、双方向バッファ４４１−４４８は、クロックライン４１０の区分の２つ以上を互いから電気的に隔離し得る。

図５は、双方向バッファ回路５００の例を描写する。図５で示される双方向バッファ回路５００は、図４の双方向バッファ回路４４１−４４８のそれぞれの例である。双方向バッファ回路５００は、３状態ドライバ回路５０１および５０２を含む。３状態ドライバ回路５０１は、双方向バッファ回路５００の端子Ｔ１に結合された入力端子と、双方向バッファ回路５００の端子Ｔ２に結合された出力端子と、イネーブル信号ＥＮを受信するために結合されたイネーブル端子とを有する。３状態ドライバ回路５０２は、双方向バッファ回路５００の端子Ｔ２に結合された入力端子と、双方向バッファ回路５００の端子Ｔ１に結合された出力端子と、イネーブル信号ＥＮＢを受信するために結合されたイネーブル端子とを有する。端子Ｔ１は、クロックライン４１０の第一の導体に結合され、端子Ｔ２は、クロックライン４１０の第二の導体に結合される。

クロックライン４１０のクロック信号を端子Ｔ１から端子Ｔ２に駆動するために、ＥＮ信号は、３状態ドライバ回路５０１をオンにするために論理状態ｈｉｇｈに駆動され、ＥＮＢ信号は、３状態ドライバ回路５０２をオフにするために論理状態ｌｏｗに駆動される。３状態ドライバ回路５０１がオンの場合、３状態ドライバ回路５０１は、クロック信号を端子Ｔ１から端子Ｔ２に駆動する。

クロックライン４１０におけるクロック信号を端子Ｔ２から端子Ｔ１に駆動するために、ＥＮ信号は、３状態ドライバ回路５０１をオフにするために論理状態ｌｏｗに駆動され、ＥＮＢ信号は、３状態ドライバ回路５０２をオンにするために論理状態ｈｉｇｈに駆動される。３状態ドライバ回路５０２がオンである場合、３状態ドライバ回路５０２は、クロック信号を端子Ｔ２から端子Ｔ１に駆動する。

３状態ドライバ回路５０１および５０２の双方は、端子Ｔ１およびＴ２の互いへの結合を解くために同時にオフにされ得る。端子Ｔ１およびＴ２の結合が解かれた場合、クロックライン４１０の２つの区分が互いから電気的に隔離され、図５の双方向バッファが３状態にされる。イネーブル信号ＥＮおよびＥＮＢの双方が同時に論理状態ｌｏｗにある場合、３状態ドライバ回路５０１および５０２は、同時にオフであり、バッファ５００が３状態にされる。イネーブル信号ＥＮおよびＥＮＢの双方が、端子Ｔ１のＴ２との結合を解くために、論理状態ｌｏｗに駆動され得る。イネーブル信号ＥＮおよびＥＮＢは、３状態ドライバ５０１−５０２の１つをオンにするために、相補的な論理状態に駆動され、イネーブル信号ＥＮおよびＥＮＢは、３状態ドライバ５０１−５０２の双方をオフにするために、同じ論理状態ｌｏｗに駆動される。イネーブル信号ＥＮおよびＥＮＢは、同時に論理状態ｈｉｇｈに駆動されない。

双方向バッファ４４１−４４８は、クロックライン４１０に柔軟性を付加する。双方向バッファ４４１−４４８は、クロックライン４１０を上ってまたは下ってクロック信号を駆動するようにプログラムされ得る。

双方向バッファ４４１−４４８の１つ以上は、クロックライン４１０を２つ以上の区分に分割するために図５に関して上述されたように３状態にされ得る。双方向バッファ４４１−４４８のいずれかが３状態にされた場合、クロックライン４１０の２つの区分は、別個のクロック信号をチャネルに駆動するように互いに電気的に隔離される。

１つの実施形態において、ＰＬＬ４０１−４０４は、２つの別個のクロック信号をクロックライン４１０の２つの隔離された区分に駆動し得る。例えば、双方向バッファ４４２は、バッファ４４２の上のクロックライン４１０の区分を、バッファ４４２の下のクロックライン４１０の区分から結合を解くように３状態にされ得る。第一のクロック信号は、ＰＬＬ４０１からクロックライン４１０の第一の区分を介してカッド４１１の６つのチャネルのそれぞれに駆動される。この例において、双方向バッファ４４１は、クロック信号をＰＬＬ４０１から、カッド４１１のチャネルＣＭＵ０、ＣＭＵ１、ＣＨ０、およびＣＨ１へと下に駆動することが可能である。ＰＬＬ４０２−４０４のうちの１つが第二のクロック信号をクロックライン４１０の第二の区分を介してＰＬＬ４３１−４３３、カッド４１２−４１４のチャネルに駆動する。バッファ４４３−４４７は、クロックライン４１０の複数の部分を共に結合して第二区分を形成する。

別の実施形態において、ＰＬＬ４０１−４０４は、３の別個のクロック信号をクロックライン４１０の３つの隔離された区分に駆動し得る。例えば、双方向バッファ４４２および４４６の双方が、クロックライン４１０を３つの別個の区分に分割するために３状態にされ得る。この例において、ＰＬＬ４０１は、第一のクロック信号をクロックライン４３４と、バッファ４４１を含むクロックライン４１０の第一の区分とを介してカッド４１１のチャネルに駆動する。ＰＬＬ４０２またはＰＬＬ４０３のいずれかが、第二のクロック信号を、マルチプレクサ４０６、クロックライン４３５、およびクロックライン４１０の第二の区分を介してＰＬＬ４３１−４３２とカッド４１２−４１３のチャネルとに駆動する。双方向バッファ４４３−４４４は、第二のクロック信号をクロックライン４３５から上に駆動することが可能であり、双方向バッファ４４５は、第二のクロック信号をクロックライン４３５から下に駆動することが可能である。ＰＬＬ４０４は、第三のクロック信号をクロックライン４３６とクロックライン４１０の第三の区分とを介してカッド４１４のチャネルおよびＰＬＬ４３３に駆動する。双方向バッファ４４７は、第三のクロック信号をクロックライン４３６から上に駆動することを可能であり、双方向バッファ４４８は、第三のクロック信号をクロックライン４３６から下に（例えば図４に示されていない他の回路網に）駆動することが可能である。

ＰＬＬ４０１−４０４は、汎用ＰＬＬである。ＰＬＬ４０１−４０４は、領域４９４のチャネルまたはチャネルにない他の回路網のようなＩＣ４００における様々なアプリケーションに対するクロック合成をサポートするために実装され得る。例えば、ＰＬＬ４０１−４０４は、チャネルにおける１つ以上のトランスミッタおよびレシーバをトレインするために、領域のチャネルに直接追加的なクロック信号を提供し得る。

別の例として、ＰＬＬ４０１−４０４は、ＰＬＬカスケード接続をサポートするためにチャネル領域４９４のＰＬＬにさらなる基準クロック信号を提供し得る。一部のデバイスは、チャネルで使用することに対する制限された数の基準クロック信号を有する。ＰＬＬ４０１−４０４は、クロックライン４１０を介してＬＣ Ｔｘ ＰＬＬ４３１−４３３に送信されるさらなる基準クロック信号を生成し得る。ＬＣ Ｔｘ ＰＬＬ４３１−４３３は、（例えば、チャネルにおけるトランスミッタを駆動するために）使用される１つ以上のさらなるクロック信号を生成するために、クロックライン４１０を介してＰＬＬ４０１−４０４からルーティングされる１つ以上のクロック信号を基準クロック信号として使用し得る。代替の実施形態において、ＰＬＬ４３１−４３３は、遅延同期ループ（ＤＬＬ）回路に置き換えられ得る。ＤＬＬ回路は、並直列変換回路を駆動するために、チャネルにおけるトランスミッタにルーティングされるさらなるクロック信号を生成するためにクロックライン４１０から受信したクロック信号を使用する。

周辺部領域４９２の４つのＰＬＬ４０１−４０４が単に例として図４に示される。他の実施形態において、４つより多くのＰＰＬ、または４つより少ないＰＬＬが別個のクロック信号をクロックライン４１０への専用接続に沿ってクロックライン４１０の異なる区分に駆動し得る。また、８つの双方向バッファ４４１−４４８が単に例として図８に示される。他の実施形態において、クロックライン４１０は、クロックライン４１０を任意の所望の数の区分に分割し得る８つより多くの双方向バッファ、または８つより少ない双方向バッファを有する。

ＰＬＬ４０１−４０４は、ＰＬＬモードまたはバイパスモードに構成され得る。図６は、さらに詳細なＰＬＬ４０１−４０４の例を描写する。図６に示されるＰＬＬ回路ブロック６０１は、ＰＬＬ４０１−４０４のそれぞれの例である。ＰＬＬ回路ブロック６０１は、位相同期ループ（ＰＬＬ）回路６０２とマルチプレクサ回路６０３とを含む。ＰＬＬ６０２は、例えば、位相周波数検出器、チャージポンプ、ループフィルタ、電圧制御発振器（ＶＣＯ）、およびフィードバッククロック周波数ディバイダーを含み得る。入力バッファ６０５は、入力ピン６０４から受信したクロック入力信号ＣＬＫＩＮをＰＬＬ６０２の入力端子とマルチプレクサ６０３の入力端子とに駆動する。入力バッファ６０５、ＰＬＬ６０２、およびマルチプレクサ６０３は、低ノイズ供給電圧ＶＤＤから電荷を受け取る。

ＰＬＬ６０２は、出力クロック信号を生成するために、クロック信号ＣＬＫＩＮを入力基準クロック信号として使用する。ＰＬＬ６０２の出力クロック信号は、マルチプレクサ６０３の別の入力端子に送信される。マルチプレクサ６０３は、選択信号ＢＹＰによって制御される。ＰＬＬ回路ブロック６０１がＰＬＬモードで構成される場合、信号ＢＹＰは、マルチプレクサ６０３がＰＬＬ６０２の出力クロック信号をクロック信号ＣＬＫＯＵＴとしてマルチプレクサ６０３の出力端子に送信することをもたらす論理状態にある。ＰＬＬ回路ブロック６０１がバイパスモードで構成される場合、信号ＢＹＰは、マルチプレクサ６０３が入力バッファ６０５から受信したクロック信号ＣＬＫＩＮをクロック信号ＣＬＫＯＵＴとしてマルチプレクサ６０３の出力端子に送信することをもたらす論理状態にある。クロック信号ＣＬＫＯＵＴは、図４のＰＬＬ４０１、４０２、４０３、または４０４の出力クロック信号を表す。従って、バイパスモードにおいて、マルチプレクサ６０３はＰＬＬ６０２をバイパスする。

図４を再度参照すると、入力バッファ４７１は、入力クロック信号をピン４６１およびバンプ４５１からＰＬＬ４０１に駆動するために結合される。ピン４６１は、バンプ４５１に結合される。入力バッファ４７２は、入力クロック信号をピン４６２およびバンプ４５２からＰＬＬ４０２に駆動するために結合される。ピン４６２は、バンプ４５２に結合される。入力バッファ４７３は、ピン４６３およびバンプ４５３からの入力クロック信号をＰＬＬ４０３に駆動するために結合される。ピン４６３はバンプ４５３に結合される。入力バッファ４７４は、ピン４６４およびバンプ４５４からの入力クロック信号をＰＬＬ４０４に駆動するために結合される。ピン４６４はバンプ４５４に結合される。バンプ４５１−４５４は、カッド４１１−４１４のチャネルに結合されるバンプより低い周波数信号を伝導するように構成される。バッファ４７１−４７４のそれぞれは、バッファ６０５に対応し、ピン４６１−４６４それぞれは、図６のピン６０４に対応する。

ＰＬＬ４０１−４０４がＰＬＬモードにある場合、ＰＬＬ４０１−４０４は、それぞれピン４６１−４６４から受信した入力クロック信号を使用してＰＬＬ４０１−４０４の出力端子で新規のクロック信号を生成する。ＰＬＬ４０１−４０４がバイパスモードにある場合、ＰＬＬ４０１−４０４は、それらの出力端子に、それぞれピン４６１−４６４から受信したクロック信号を単に送信する。ＰＬＬ４０１−４０４の出力端子の出力クロック信号は、上述されたように、クロックライン４３４−４３６に送信され得る。一部の実施形態において、ＰＬＬ４０１−４０４の１つ以上がＰＬＬモードにあり、同時に、他のＰＬＬ４０１−４０４の１つ以上がバイパスモードにある。

ＰＬＬ４０１−４０４と、マルチプレクサ４０６と、入力バッファ４７１−４７４とがＦＰＧＡコア領域４９１に位置する回路網に電荷を提供しない低ノイズ供給電圧ＶＤＤから電荷を受け取る。双方向バッファ４４１−４４８を含むクロックライン４１０における回路網はまた、ＦＰＧＡコア領域４９１の回路網に電荷を提供しない低ノイズ供給電圧から電荷を受け取る。ＰＬＬ４０１−４０４と、マルチプレクサ４０６と、入力バッファ４７１−４７４と、クロックライン４１０とに電荷を提供する供給電圧は、同じ供給電圧か、複数の低ノイズ供給電圧であり得る。ＦＰＧＡコア領域４９１は、供給電圧に有意な量のノイズを送信するプログラマブルロジック回路を含み、プログラマブルロジック回路は、供給電圧から電荷を受け取る。

ＰＬＬ４０１−４０４、マルチプレクサ４０６、入力バッファ４７１−４７４、およびクロックライン４１０は、ＦＰＧＡコア領域４９１の回路網も駆動する供給電圧によって駆動されないため、ＰＬＬ４０１−４０４と、マルチプレクサ４０６と、入力バッファ４７１−４７４と、クロックライン４１０とがＦＰＧＡコア領域４９１において生成されるノイズから隔離される。クロックライン４３４−４３６はまた、ＦＰＧＡコア領域４９１におけるノイズから隔離される。ＰＬＬ４０１−４０４は、ＦＰＧＡコア領域４９１を介してルーティングすることなくクロック信号をクロックライン４１０を介してチャネル領域４９４のチャネルおよびＰＬＬに駆動する。その結果、クロックライン４１０を介してルーティングされたクロック信号の信号健全性は、ＦＰＧＡコア領域４９１からのノイズによって影響を受けず、カッド４１１−４１４のトランスミッタおよびレシーバの性能は、ＦＰＧＡコア領域４９１からのノイズによって損なわれない。隔離された供給電圧および高速双方向バッファ４４１−４４８を提供することが、カッド４１１−４１４のチャネルの高速アプリケーションに対する低ジッタ信号源を確保する。

チャネル領域４９４はまた、３つのインダクターコンデンサ（ＬＣ）トランスミッタ（Ｔｘ）位相同期ループ（ＰＬＬ）回路４３１−４３３を含む。ＬＣ ＴＸ ＰＬＬ４３１−４３３のそれぞれは、クロックライン４１０から基準クロック信号を受信する。クロックライン４１０が区分化されていない場合、ＰＬＬ４３１−４３３のそれぞれがクロックライン４１０から同じクロック信号を受信する。クロックライン４１０が２つの区分に分割されている場合、次にＰＬＬ４３１−４３３の２つがクロックライン４１０から同じクロック信号を受信し、第三のＰＬＬは、クロックライン４１０から異なるクロック信号を受信する。クロックライン４１０が３つの区分に分割されている場合、次にＰＬＬ４３１−４３３のそれぞれは、クロックライン４１０から異なるクロック信号を受信する。

ＬＣ Ｔｘ位相同期ループ４３１−４３３は、さらなるクロック信号を生成するために、クロックライン４１０から受信したクロック信号を基準クロック信号として使用する。例えば、ＰＬＬ４３１−４３３のそれぞれは、位相周波数検出器でクロックライン４１０からクロック信号を受信するように結合され得、ＶＣＯを使用して１つ以上のクロック信号を生成し得る。

ＰＬＬ４３１−４３３は、それぞれ、出力周波数ディバイダー回路４３７−４３９を有する。ＰＬＬ４３１−４３３は、ＶＣＯの出力クロック信号を、それぞれ周波数ディバイダー回路４３７−４３９の入力端子に送信する。各周波数ディバイダー回路４３７−４３９は、周波数分周出力クロック信号を生成するために、ＶＣＯ出力クロック信号の周波数を、周波数分周値によって分周する。周波数分周出力クロック信号の周波数は、ＶＣＯ出力クロック信号の周波数より低い。

一部の実施形態において、ＰＬＬ４３１−４３３は、制限された周波数範囲（例えば、４．９Ｇｂｐｓから６．３７５Ｇｂｐｓ）を有し得る。ディバイダー４３７−４３９は、ＰＬＬ４３１−４３３の出力クロック信号の周波数範囲を拡張する。例えば、ディバイダー４３７−４３９がＶＣＯ出力クロック信号の周波数を２で分周する場合、ＰＬＬ４３１−４３３の出力クロック信号の周波数範囲は、下に（２．５Ｇｂｐｓから３．１８７５Ｇｂｐｓに）拡張される。ディバイダー４３７−４３９は、ＩＣ４００が、ＬＣ ＴｘＰＬＬ４３１−４３３を使用してＰＣＩＥ−ＧＥＮ１（２．５Ｇｂｐｓで）、およびＸＡＵＩ（３．１２５Ｇｂｐｓで）のようなさらなるプロトコルをサポートすることを可能にすることによってデバイスの機能性を向上する。

周波数ディバイダー回路４３７−４３９は、周波数分周出力クロック信号をクロックルーティングネットワーク４１６に送信する。クロックルーティングネットワーク４１６は、図９に関して以下にさらに詳細に記述される。クロックルーティングネットワーク４１６は、ディバイダー４３７−４３９からの周波数分周出力クロック信号の１つ以上をカッド４１１−４１４の任意のチャネルに送信し得る。チャネル領域４９４において３つのＬＣ Ｔｘ ＰＬＬ４３１−４３３を有することは、カッド４１１−４１４における異なるトランスミッタによって使用される異なる出力データレートをサポートするいくつかの異なるクロック信号を生成するための柔軟性を提供する。

クロックルーティングネットワーク４１６は、マルチプレクサ４２１−４２６を含む。マルチプレクサ４２１−４２６は、クロック信号を、ディバイダー回路４３７−４３９からネットワーク４１６を上ってまたは下ってカッド４１１−４１４のチャネルに駆動するように構成され得る。クロックルーティングネットワーク４１６は、ディバイダー４３７−４３９のうちの１つからのクロック信号を４つのカッド全てのチャネルにルーティングするように構成され得る。あるいは、クロックルーティングネットワーク４１６は、ディバイダー４３７−４３９のうちの２つまたは３つ全てからのクロック信号をカッド４１１−４１４にルーティングするように構成され得る。

典型的に、チャネルのトランスミッタおよびレシーバ部分は、それぞれ、並直列変換回路およびＣＤＲ回路を駆動するために、異なる周波数を有する異なるクロック信号を使用する。１つの実施形態において、クロックライン４１０は、ＰＬＬカスケード接続を実装するために、ＰＬＬ４０１−４０４からのクロック信号をＰＬＬ４３１−４３３にルーティングする。ＰＬＬ４３１−４３３は、ディバイダー４３７−４３９の出力端子で周波数分周クロック信号を生成するために、クロックライン４１０からのクロック信号を基準クロック信号として使用する。周波数分周クロック信号は、ＰＬＬ４３１−４３３におけるディバイダー回路４３７−４３９からクロックルーティングネットワーク４１６を介してカッド４１１−４１４のチャネルにおけるトランスミッタ部分に送信される。

この実施形態において、ディバイダー４３７−４３９によって生成される周波数分周クロック信号は、ネットワーク４１６を介してカッド４１１−４１４のチャネルにおけるトランスミッタ部分の並直列変換回路にルーティングされる。従って、並直列変換回路をクロッキングする、通常チャンネルにおけるトランスミッタクロック信号ＴＸＣＬＫ１と、ＣＭＵチャネルにおけるトランスミッタクロック信号ＴＸＣＬＫ２とがＰＬＬ４３１−４３３によって生成され、ネットワークを介してルーティングされる。

また、この実施形態において、クロックライン４１０は、カッド４１１−４１４のチャネルにおけるクロックデータリカバリ（ＣＤＲ）回路をトレインするために、ＰＬＬ４０１−４０４からのクロック信号をチャネルのレシーバ部分にルーティングする。ＣＤＲ回路をトレインする通常チャネルおよびＣＭＵチャネルにおけるレシーバクロック信号ＲＸＣＬＫ１およびＲＸＣＬＫ２は、クロックライン４１０を介してルーティングされる。従って、各チャネルのレシーバおよびトランスミッタ部分は、異なる周波数を有し、異なるＰＬＬによって生成された異なるクロック信号を受信し得る。

この実施形態は、チャネル領域４９４におけるピンおよびバンプを介してデータを送信および受信するために、ＩＣ４００が、チャネル領域４９４における２４のチャネル全てを通常チャネルとして使用することを可能にする。クロックライン４１０がカッド４１１−４１４におけるレシーバおよびＰＬＬ４３１−４３３を駆動するために使用される１つ以上のクロック信号を領域４９４にルーティングするため、ＣＭＵチャネルは、ＰＬＬの代わりに通常チャネルとして使用され得る。従って、ＩＣ４００は、２４チャネルボンディングをサポートする。

代替の実施形態において、ディバイダー４３７−４３９によって生成された周波数分周クロック信号は、カッド４１１−４１４のチャネルにおけるＣＤＲ回路をトレインするために、ネットワーク４１６を介してこれらのチャネルの１つ以上のレシーバ部分にルーティングされ得る。

図７は、デバイスの両端に２つのチャネル領域を含む集積回路デバイスの例を描写する。図７は、デバイス４００のさらなる領域を描写する。デバイス４００は、チャネル領域７０１および４９４と、周辺部領域７０２および４９２と、ＦＰＧＡコア領域４９１とを含む。ＰＣＳ領域は図７に示されない。チャネル領域および周辺部領域７０１−７０２の例は、図８で示される。

図８の周辺部領域７０２は、ＰＬＬ８０１−８０４とマルチプレクサ８０６とを含む。図８のチャネル領域７０１は、チャネル８５１−８７４とＰＬＬ８３１−８３３とを含む。ＰＬＬ８０１−８０４の１つ以上は、１つ以上のクロック信号をクロックライン８１０を介してチャネル８５１−８７４とＰＬＬ８３１−８３３とに送信する。

クロックライン８１０は、クロック信号を通常チャネル８５１−８５２、８５５−８５８、８６１−８６４、８６７−８７０、および８７３−８７４のレシーバ部分におけるＣＤＲ回路にルーティングする。クロックライン８１０は、クロック信号をＣＭＵチャネル８５３−８５４、８５９−８６０、８６５−８６６、および８７１−８７２におけるＣＤＲ回路にルーティングする。ＣＭＵチャネルは、クロックライン８１０がクロック信号をチャネルおよびＰＬＬ８３１−８３３に送信するため、データを送信および受信する通常チャネルとして構成され得る。この結果、図８で示されるチャネルは、２４のチャネル全てを通常チャネルとして使用する２４チャネルボンディングをサポートし得る。

図８のクロックライン８１０は、８つの双方向バッファ回路８４１−８４８を含む。双方向バッファ８４１−８４８のそれぞれは、図５に示される回路網を有し、図５に関して論じられたように動作する。双方向バッファ８４１−８４８の１つか２つが、図４に関して上記に論じられたように、クロックライン８１０を２つまたは３つの区分に分割するために３状態にされ得る。代替の実施形態において、４つ以上のＰＬＬがクロック信号をクロックライン８１０に駆動し、クロックライン８１０は、双方向バッファ８４１−８４８のうちの３つ以上を３状態にすることによって４つ以上の区分に分割される。

図９は、図４に示されるクロックルーティングネットワーク４１６のさらに詳細な図面である。上述されたように、クロックルーティングネットワーク４１６は、ＬＣ ＴｘＰＬＬ４３１−４３３からのクロック信号をカッド４１１−４１４のチャネルにルーティングする。図９では、カッド４１１は、チャネル９０１−９０６を有し、カッド４１２はチャネル９０７−９１２を有し、カッド４１３はチャネル９１３−９１８を有し、カッド４１４はチャネル９１９−９２４を有する。

マルチプレクサ４２１−４２６は、ディバイダー回路４３７−４３９の周波数分周出力クロック信号、またはＣＭＵチャネルの出力クロック信号をチャネル９０１−９２４に選択的にルーティングする。特定の実施形態において、マルチプレクサ４２１−４２６は、クロック信号をチャネル９０１−９２４におけるトランスミッタ部分にルーティングする。クロック信号は、チャネル９０１−９２４におけるトランスミッタ部分の並直列変換回路をクロッキングするために使用される。

マルチプレクサ４２１は、ディバイダー４３７の出力クロック信号、ＣＭＵチャネル９１０からの出力クロック信号、またはマルチプレクサ４２３の出力クロック信号のうちのいずれかをチャネル９０１−９０６にルーティングする。マルチプレクサ４２２は、ＣＭＵチャネル９０４からの出力クロック信号、またはディバイダー４３７の出力クロック信号のいずれかをチャネル９０７−９１２にルーティングする。

マルチプレクサ４２３は、ディバイダー４３８の出力クロック信号、ＣＭＵチャネル９１６からの出力クロック信号、またはマルチプレクサ４２５の出力クロック信号のうちのいずれかをチャネル９０７−９１２にルーティングする。マルチプレクサ４２４は、ディバイダー４３８の出力クロック信号、ＣＭＵチャネル９１０からの出力クロック信号、またはマルチプレクサ４２２の出力クロック信号のうちのいずれかをチャネル９１３−９１８にルーティングする。

マルチプレクサ４２５は、ディバイダー４３９の出力クロック信号、またはＣＭＵチャネル９２２からの出力クロック信号のいずれかをチャネル９１３−９１８にルーティングする。マルチプレクサ４２６は、ディバイダー４３９の出力クロック信号、ＣＭＵチャネル９１６からの出力クロック信号、またはマルチプレクサ４２４の出力クロック信号のうちのいずれかをチャネル９１９−９２４にルーティングする。

一部の実施形態において、チャネルおよびＰＬＬをマルチプレクサに接続する、図９に示される伝導ルーティングラインのそれぞれは、複数の平行な線を表し得る。従って、ＰＬＬおよびＣＭＵチャネルは、マルチプレクサに複数のクロック信号をルーティングし得、チャネルのそれぞれは、マルチプレクサの１つの出力端子から２つ、３つ、またはそれより多くのクロック信号を受信し得る。

さらなる実施形態によると、図４および９に示されるデバイスは、ＣＭＵチャネルがＰＬＬとして機能するように構成される場合に、各カッドにおける２つのＣＭＵチャネルからのクロック信号を、そのカッドにおける他の４つのチャネルにルーティングするさらなる専用ルーティング導体（図示なし）を含み得る。

一部の実施形態によると、領域４９１は、プログラマブルロジック回路を含むＦＰＧＡコアロジック領域以外の集積回路の領域である。一部の実施形態において、本発明の技法は、周辺部領域およびチャネル領域とは別個の領域４９１を有する任意のタイプの集積回路に適用可能である。周辺部領域およびチャネル領域とは別個の領域４９１は、集積回路上に回路（例えば、トランジスタ、抵抗器、コンデンサなど）を含む任意の領域であり得る。これらの実施形態において、周辺部領域における回路に提供される供給電圧は、上述されたように、領域４９１から隔離されている。

本発明の実施形態は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、プログラマブルロジックアレイ（ＰＬＡ）、特定用途向け集積回路（ＡＳＩＣ）、汎用プロセッサ、中央処理ユニット（ＣＰＵ）、デジタル信号プロセッサ、コントローラ集積回路、メモリ集積回路、アナログ集積回路、およびデジタル集積回路のような数多くのタイプの集積回路において使用され得る。

図１０は、本発明の局面を含み得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０００の簡易部分ブロック図である。ＦＰＧＡ１０００は、本発明の特徴を含み得る集積回路の単に１つの例である。

ＦＰＧＡ１０００は、異なる長さおよび速度の縦列および横列連続配線導体のネットワークによって相互接続されるプログラマブルロジックアレイブロック（またはＬＡＢ）１００２の２次元アレイを含む。ＬＡＢ１００２は、複数の（例えば、１０の）論理素子（または、ＬＥ）を含む。ＬＡＢおよびＬＥは、デバイス４００のＦＰＧＡコア領域４９１に位置する。

ＬＥは、ユーザ規定論理関数の効率的な実装のために提供されるプログラマブルロジック回路ブロックである。ＦＰＧＡは、様々な組み合わせおよび逐次関数を実装するように構成され得る数多くの論理素子を有する。論理素子は、プログラマブル連続配線構造へのアクセスを有する。プログラマブル連続配線構造は、論理素子を概ね任意の所望の構成において相互接続するようにプログラムされ得る。

ＦＰＧＡ１０００はまた、アレイにわたって提供される、異なる大きさのランダムアクセスメモリ（ＲＡＭ）ブロックを含む分散メモリ構造を含む。ＲＡＭブロックは、例えばブロック１００４、ブロック１００６、およびブロック１００８を含む。これらのメモリブロックはまた、シフトレジスタおよび先入れ先出しバッファ（ＦＩＦＯ）バッファを含み得る。

ＦＰＧＡ１０００は、加算および減算機能を有する乗算器を実装し得るデジタル信号処理（ＤＳＰ）ブロックをさらに含む。この例においてチップの周辺部の周りに位置する入力／出力エレメント（ＩＯＥ）１０１２は、数多くのシングルエンドおよび差動入力／出力標準をサポートする。ＩＯＥ１０１２は、ピンに結合される。ピンのそれぞれは、ＦＰＧＡの外部端子である。ＦＰＧＡ１０００は、例示目的のためにのみ本明細書において記述され、本発明が多くの異なるタイプのＰＬＤ，ＦＰＧＡ、およびＡＳＩＣにおいて実装され得ることが理解される。

本発明はまた、ＦＰＧＡをいくつかのコンポーネントの１つとして有するシステムにおいて実装され得る。図１１は、本発明の技法を具現化し得る例示的なデジタルシステム１１００のブロック図を示す。システム１１００は、プログラムされたデジタルコンピュータシステム、デジタル信号処理システム、専用デジタル交換ネットワーク、または他の処理システムであり得る。さらに、このようなシステムは、電話通信システムと、自動車システムと、制御システムと、家電製品と、パーソナルコンピュータと、インターネット通信およびネットワーキングなどのような多種多様のアプリケーションのために設計され得る。さらに、システム１１００は、単一のボード、複数のボード、または複数の収納装置に提供され得る。

システム１１００は、１つ以上のバスによって共に相互接続された処理ユニット１１０２と、メモリユニット１１０４と、入力／出力（Ｉ／Ｏ）ユニット１１０６とを含む。この例示的な実施形態によると、ＦＰＧＡ１１０８は、処理ユニット１１０２に組み込まれる。ＦＰＧＡ１１０８は、図１１のシステム内で多くの異なる役割を果たし得る。ＦＰＧＡ１１０８は、例えば内部および外部動作をサポートする、処理ユニット１１０２の論理構成要素であり得る。ＦＰＧＡ１１０８は、システム動作において、その特定の役割を実行するために、必要な論理機能を実行するようにプログラムされ得る。ＦＰＧＡ１１０８は、特別に、接続１１１０を介してメモリ１１０４に結合され得、接続１１１２を介してＩ／Ｏユニット１１０６に結合され得る。

処理ユニット１１０２は、データを処理または保存のために適切なシステムコンポーネントに導き得、メモリ１１０４において保存されたプログラムを実行し得、Ｉ／Ｏユニット１１０６または他の同様な機能を介してデータを受信および送信し得る。処理ユニット１１０２は、中央処理ユニット（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとしての使用のためにプログラムされたフィールドプログラマブルゲートアレイ、ネットワークコントローラ、または任意のタイプのプロセッサもしくはコントローラであり得る。さらに、多くの実施形態において、ＣＰＵが必要でないことがしばしばある。

例えば、ＣＰＵの代わりに１つ以上のＦＰＧＡ１１０８がシステムの論理動作を制御し得る。別の例として、ＦＰＧＡ１１０８は、特定の演算タスクに対処するために、必要に応じて再プログラムされ得る再構成可能プロセッサとして機能する。あるいは、ＦＰＧＡ１１０８は、組み込まれたマイクロプロセッサを自身が含み得る。メモリユニット１１０４は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、固定またはフレキシブルディスク媒体、フラッシュメモリ、テープ、または任意の他の保存手段、またはこれらの保存手段の任意の組み合わせであり得る。

本発明の例示的な実施形態の前出の記述は、描写および記述の目的のために提供されている。前出の記述は、網羅的であること、または本明細書において開示される例に本発明を制限することが意図されない。一部の場面において、本発明の特徴は、記載されたような対応する他の特徴の使用なしに使用され得る。多くの改変、交換、改造が本発明の範囲から逸脱することなく上記の教示に基づいて可能である。

本発明の様々な目的、特徴、および利点は、以下の詳細な説明および添付の図面を検討すると明白になる。
例えば、本発明は以下の項目を提供する。
（項目１）
第一の領域と、
第一のクロック信号を生成する第一の同期ループ回路を含む第二の領域であって、該第一の同期ループ回路は、該第一の領域において生成されたノイズから隔離された供給電圧を受け取る、第二の領域と、
第三の領域であって、該第三の領域は、複数のチャネルのカッドと、該第二の領域において生成された少なくとも１つのクロック信号を該複数のカッドのそれぞれのチャネルにルーティングするように結合されたクロックラインとを含み、該第三の領域は、回路において該第二の領域から分離されている、第三の領域と
を含む、回路。
（項目２）
上記第三の領域は、上記クロックラインから受信された上記第一のクロック信号に応答して第二のクロック信号を生成する第二の同期ループ回路と、該第二のクロック信号を上記複数のカッドのそれぞれのトランスミッタにルーティングするように結合されたクロックルーティングネットワークとをさらに含む、項目１に記載の回路。
（項目３）
上記クロックラインは、複数の導体と、該複数の導体を共に直列に結合するように構成可能な双方向バッファ回路とを含み、該双方向バッファ回路は、それぞれ、該複数の導体の２つを別個の区分に電気的に絶縁するために、少なくとも１つのイネーブル信号に応答してオフにされるように構成可能である、項目２に記載の回路。
（項目４）
上記第二の領域は、第三のクロック信号を生成する第三の同期ループ回路と、第四のクロック信号を生成する第四の同期ループ回路とをさらに含み、上記双方向バッファ回路は、クロックラインを少なくとも３つの区分に分割するように構成可能であることにより、該区分は、それぞれ、上記第一のクロック信号、該第三のクロック信号、および該第四のクロック信号のうちの１つを上記複数のカッドのうちの少なくとも１つのレシーバにルーティングする、項目３に記載の回路。
（項目５）
上記複数のカッドは、それぞれ、複数の通常チャネルと複数のクロックマルチプライヤチャネルとを含み、該複数の通常チャネルおよび該複数のクロックマルチプライヤユニットチャネルは、それぞれ、ピンを介してデータを送信および受信するように構成されている、項目１に記載の回路。
（項目６）
上記第三の領域は、少なくとも４つのカッドを含み、該カッドは、それぞれ、データを送信および受信するように構成可能な６つのチャネルを含む、項目５に記載の回路。
（項目７）
上記回路は、フィールドプログラマブルゲートアレイ集積回路であり、上記第一の領域は、プログラマブルロジック回路を含む、項目１に記載の回路。
（項目８）
上記クロックルーティングネットワークは、上記第二のクロック信号を上記複数のカッドのうちの少なくとも２つのトランスミッタにルーティングするように構成可能な第一のマルチプレクサと、該第二のクロック信号を該複数のカッドのうちの少なくとも２つのトランスミッタにルーティングするように構成可能な第二のマルチプレクサとを含む、項目２に記載の回路。
（項目９）
上記第三の領域は、上記クロックラインから受信されたクロック信号に応答して第三のクロック信号を生成する第三の同期ループ回路をさらに含み、上記第一のマルチプレクサは、該第三のクロック信号を上記複数のカッドのうちの少なくとも３つのトランスミッタにルーティングするように構成可能であり、上記第二のマルチプレクサは、該第三のクロック信号を該複数のカッドのうちの少なくとも１つのトランスミッタにルーティングするように構成可能である、項目８に記載の回路。
（項目１０）
上記第一の同期ループ回路は、第一の位相同期ループであり、上記第二の同期ループ回路は、第二の位相同期ループである、項目２に記載の回路。
（項目１１）
第一の領域と、
第二の領域であって、該第二の領域は、第一のクロック信号を生成する第一の同期ループ回路と、第二のクロック信号を生成する第二の同期ループ回路とを含み、該第一の同期ループ回路および該第二の同期ループ回路は、該第一の領域において生成されたノイズから隔離された供給電圧を受け取る、第二の領域と、
第三の領域であって、該第三の領域は、複数の群のチャネルと、クロックラインとを含み、該クロックラインは、該第一のクロック信号を該複数の群のうちの少なくとも１つのチャネルにルーティングするように結合された第一の区分と、該第二のクロック信号を該複数の群のうちの少なくとも１つのチャネルにルーティングするように結合された第二の区分と、該第一の区分および該第二の区分を互いから隔離するように構成可能である、該クロックラインの該第一の区分および該第二の区分に結合されたバッファとを含む、集積回路。
（項目１２）
上記第三の領域は、上記クロックラインから受信されたクロック信号に応答して第三のクロック信号を生成する第三の同期ループ回路と、該第三のクロック信号を上記複数の群のそれぞれのチャネルのトランスミッタにルーティングするように構成可能なクロックルーティングネットワークとをさらに含む、項目１１に記載の集積回路。
（項目１３）
上記第三の領域は、上記クロックラインから受信されたクロック信号に応答して第四のクロック信号を生成する第四の同期ループ回路と、該クロックラインから受信されたクロック信号に応答して第五のクロック信号を生成する第五の同期ループ回路とをさらに含み、上記クロックルーティングネットワークは、該第四のクロック信号および該第五のクロック信号を上記複数の群のそれぞれのチャネルのトランスミッタにルーティングするように構成可能である、項目１２に記載の集積回路。
（項目１４）
上記クロックラインの第一の区分は第一の導体を含み、該クロックラインの第二の区分は第二の導体を含み、上記バッファは該第一の導体および該第二の導体に結合された双方向バッファ回路である、項目１１に記載の集積回路。
（項目１５）
上記第二の領域は、第三のクロック信号を生成し、上記供給電圧を受け取る第三の同期ループ回路をさらに含み、上記クロックラインは、該第三のクロック信号を上記複数の群のうちの少なくとも１つのチャネルにルーティングするように結合された第三の区分をさらに含む、項目１１に記載の集積回路。
（項目１６）
上記複数の群のチャネルは、それぞれ、少なくとも２つの通常チャネルと少なくとも２つのクロックマルチプライヤユニットチャネルとを含み、該複数の群の該通常チャネルおよび該クロックマルチプライヤユニットチャネルは、それぞれ、ピンを介してデータを送信および受信するように構成され、上記第三の領域は、該複数の群のうちの少なくとも４つを含む、項目１１に記載の集積回路。
（項目１７）
上記第二の領域および上記第三の領域は、物理符号化副層によって分離されている、項目１１に記載の集積回路。
（項目１８）
上記第一の同期ループ回路および上記第二の同期ループ回路は、入力ピンを介して基準クロック信号を受信するように結合され、上記クロックラインは、上記第一のクロック信号および上記第二のクロック信号を、上記第三の同期ループ回路、上記第四の同期ループ回路、および上記第五の同期ループ回路にルーティングするように構成可能である、項目１３に記載の集積回路。
（項目１９）
上記集積回路は、フィールドプログラマブルゲートアレイ集積回路であり、上記第一の領域は、プログラマブルロジック回路を含む、項目１３に記載の集積回路。
（項目２０）
複数のチャネルに複数のクロック信号をルーティングする方法であって、
該方法は、
第一の入力基準クロック信号と、回路の第二の領域において生成されたノイズから隔離された供給電圧とに応答して該回路の第一の領域において第一のクロック信号を生成することと、
第二の入力基準クロック信号と、該供給電圧とに応答して該回路の第一の領域において第二のクロック信号を生成することと、
該第一のクロック信号をクロックラインの第一の区分を介して該回路の第三の領域における第一のカッドのチャネルにルーティングすることと、
該第二のクロック信号を該クロックラインの第二の区分を介して該第三の領域における第二のカッドのチャネルにルーティングすることと
を含む、方法。
（項目２１）
第三の入力基準クロック信号と上記供給電圧とに応答して上記回路の第一の領域において第三のクロック信号を生成することと、
該第三のクロック信号を上記クロックラインの第三の区分を介して上記第三の領域における第三のカッドのチャネルにルーティングすることと
をさらに含む、項目２０に記載の方法。
（項目２２）
上記第一のクロック信号、上記第二のクロック信号、および上記第三のクロック信号のうちの１つに応答して上記第三の領域において第四のクロック信号を生成することと、
該第一のクロック信号、該第二のクロック信号、および該第三のクロック信号のうちの１つに応答して該第三の領域において第五のクロック信号を生成することと、
該第四のクロック信号を上記第一のカッド、上記第二のカッド、および上記第三のカッドのうちの少なくとも１つにおけるチャネルにルーティングすることと、
該第五のクロック信号を該第一のカッド、該第二のカッド、および該第三のカッドのうちの少なくとも１つにおけるチャネルにルーティングすることと
をさらに含む、項目２１に記載の方法。
（項目２３）
第一の入力基準クロック信号と、回路の第二の領域において生成されたノイズから隔離された供給電圧とに応答して該回路の第一の領域において第一のクロック信号を生成するための手段と、
第二の入力基準クロック信号と該供給電圧とに応答して該回路の第一の領域において第二のクロック信号を生成するための手段と、
該第一のクロック信号をクロックラインの第一の区分を介して該回路の第三の領域の第一のチャネルのグループにおけるチャネルにルーティングするための手段と、
該第二のクロック信号を該クロックラインの第二の区分を介して該第三の領域の第二のチャネルのグループにおけるチャネルにルーティングするための手段と、
該クロックラインの第一の区分を該クロックラインの第二の区分から隔離するための手段と
を含む、回路。

Claims (23)

1. 第一の領域と、
   第一のクロック信号を生成する第一の同期ループ回路を含む第二の領域であって、該第一の同期ループ回路は、該第一の領域において生成されたノイズから隔離された供給電圧を受け取る、第二の領域と、
   第三の領域であって、該第三の領域は、複数のチャネルのカッドと、該第二の領域において生成された少なくとも１つのクロック信号を該複数のカッドのそれぞれのチャネルにルーティングするように結合されたクロックラインとを含み、該第三の領域は、回路において該第二の領域から分離されている、第三の領域と
   を含む、回路。
2. 前記第三の領域は、前記クロックラインから受信された前記第一のクロック信号に応答して第二のクロック信号を生成する第二の同期ループ回路と、該第二のクロック信号を前記複数のカッドのそれぞれのトランスミッタにルーティングするように結合されたクロックルーティングネットワークとをさらに含む、請求項１に記載の回路。
3. 前記クロックラインは、複数の導体と、該複数の導体を共に直列に結合するように構成可能な双方向バッファ回路とを含み、該双方向バッファ回路は、それぞれ、該複数の導体の２つを別個の区分に電気的に絶縁するために、少なくとも１つのイネーブル信号に応答してオフにされるように構成可能である、請求項２に記載の回路。
4. 前記第二の領域は、第三のクロック信号を生成する第三の同期ループ回路と、第四のクロック信号を生成する第四の同期ループ回路とをさらに含み、前記双方向バッファ回路は、クロックラインを少なくとも３つの区分に分割するように構成可能であることにより、該区分は、それぞれ、前記第一のクロック信号、該第三のクロック信号、および該第四のクロック信号のうちの１つを前記複数のカッドのうちの少なくとも１つのレシーバにルーティングする、請求項３に記載の回路。
5. 前記複数のカッドは、それぞれ、複数の通常チャネルと複数のクロックマルチプライヤチャネルとを含み、該複数の通常チャネルおよび該複数のクロックマルチプライヤユニットチャネルは、それぞれ、ピンを介してデータを送信および受信するように構成されている、請求項１に記載の回路。
6. 前記第三の領域は、少なくとも４つのカッドを含み、該カッドは、それぞれ、データを送信および受信するように構成可能な６つのチャネルを含む、請求項５に記載の回路。
7. 前記回路は、フィールドプログラマブルゲートアレイ集積回路であり、前記第一の領域は、プログラマブルロジック回路を含む、請求項１に記載の回路。
8. 前記クロックルーティングネットワークは、前記第二のクロック信号を前記複数のカッドのうちの少なくとも２つのトランスミッタにルーティングするように構成可能な第一のマルチプレクサと、該第二のクロック信号を該複数のカッドのうちの少なくとも２つのトランスミッタにルーティングするように構成可能な第二のマルチプレクサとを含む、請求項２に記載の回路。
9. 前記第三の領域は、前記クロックラインから受信されたクロック信号に応答して第三のクロック信号を生成する第三の同期ループ回路をさらに含み、前記第一のマルチプレクサは、該第三のクロック信号を前記複数のカッドのうちの少なくとも３つのトランスミッタにルーティングするように構成可能であり、前記第二のマルチプレクサは、該第三のクロック信号を該複数のカッドのうちの少なくとも１つのトランスミッタにルーティングするように構成可能である、請求項８に記載の回路。
10. 前記第一の同期ループ回路は、第一の位相同期ループであり、前記第二の同期ループ回路は、第二の位相同期ループである、請求項２に記載の回路。
11. 第一の領域と、
    第二の領域であって、該第二の領域は、第一のクロック信号を生成する第一の同期ループ回路と、第二のクロック信号を生成する第二の同期ループ回路とを含み、該第一の同期ループ回路および該第二の同期ループ回路は、該第一の領域において生成されたノイズから隔離された供給電圧を受け取る、第二の領域と、
    第三の領域であって、該第三の領域は、複数の群のチャネルと、クロックラインとを含み、該クロックラインは、該第一のクロック信号を該複数の群のうちの少なくとも１つのチャネルにルーティングするように結合された第一の区分と、該第二のクロック信号を該複数の群のうちの少なくとも１つのチャネルにルーティングするように結合された第二の区分と、該第一の区分および該第二の区分を互いから隔離するように構成可能である、該クロックラインの該第一の区分および該第二の区分に結合されたバッファとを含む、集積回路。
12. 前記第三の領域は、前記クロックラインから受信されたクロック信号に応答して第三のクロック信号を生成する第三の同期ループ回路と、該第三のクロック信号を前記複数の群のそれぞれのチャネルのトランスミッタにルーティングするように構成可能なクロックルーティングネットワークとをさらに含む、請求項１１に記載の集積回路。
13. 前記第三の領域は、前記クロックラインから受信されたクロック信号に応答して第四のクロック信号を生成する第四の同期ループ回路と、該クロックラインから受信されたクロック信号に応答して第五のクロック信号を生成する第五の同期ループ回路とをさらに含み、前記クロックルーティングネットワークは、該第四のクロック信号および該第五のクロック信号を前記複数の群のそれぞれのチャネルのトランスミッタにルーティングするように構成可能である、請求項１２に記載の集積回路。
14. 前記クロックラインの第一の区分は第一の導体を含み、該クロックラインの第二の区分は第二の導体を含み、前記バッファは該第一の導体および該第二の導体に結合された双方向バッファ回路である、請求項１１に記載の集積回路。
15. 前記第二の領域は、第三のクロック信号を生成し、前記供給電圧を受け取る第三の同期ループ回路をさらに含み、前記クロックラインは、該第三のクロック信号を前記複数の群のうちの少なくとも１つのチャネルにルーティングするように結合された第三の区分をさらに含む、請求項１１に記載の集積回路。
16. 前記複数の群のチャネルは、それぞれ、少なくとも２つの通常チャネルと少なくとも２つのクロックマルチプライヤユニットチャネルとを含み、該複数の群の該通常チャネルおよび該クロックマルチプライヤユニットチャネルは、それぞれ、ピンを介してデータを送信および受信するように構成され、前記第三の領域は、該複数の群のうちの少なくとも４つを含む、請求項１１に記載の集積回路。
17. 前記第二の領域および前記第三の領域は、物理符号化副層によって分離されている、請求項１１に記載の集積回路。
18. 前記第一の同期ループ回路および前記第二の同期ループ回路は、入力ピンを介して基準クロック信号を受信するように結合され、前記クロックラインは、前記第一のクロック信号および前記第二のクロック信号を、前記第三の同期ループ回路、前記第四の同期ループ回路、および前記第五の同期ループ回路にルーティングするように構成可能である、請求項１３に記載の集積回路。
19. 前記集積回路は、フィールドプログラマブルゲートアレイ集積回路であり、前記第一の領域は、プログラマブルロジック回路を含む、請求項１３に記載の集積回路。
20. 複数のチャネルに複数のクロック信号をルーティングする方法であって、
    該方法は、
    第一の入力基準クロック信号と、回路の第二の領域において生成されたノイズから隔離された供給電圧とに応答して該回路の第一の領域において第一のクロック信号を生成することと、
    第二の入力基準クロック信号と、該供給電圧とに応答して該回路の第一の領域において第二のクロック信号を生成することと、
    該第一のクロック信号をクロックラインの第一の区分を介して該回路の第三の領域における第一のカッドのチャネルにルーティングすることと、
    該第二のクロック信号を該クロックラインの第二の区分を介して該第三の領域における第二のカッドのチャネルにルーティングすることと
    を含む、方法。
21. 第三の入力基準クロック信号と前記供給電圧とに応答して前記回路の第一の領域において第三のクロック信号を生成することと、
    該第三のクロック信号を前記クロックラインの第三の区分を介して前記第三の領域における第三のカッドのチャネルにルーティングすることと
    をさらに含む、請求項２０に記載の方法。
22. 前記第一のクロック信号、前記第二のクロック信号、および前記第三のクロック信号のうちの１つに応答して前記第三の領域において第四のクロック信号を生成することと、
    該第一のクロック信号、該第二のクロック信号、および該第三のクロック信号のうちの１つに応答して該第三の領域において第五のクロック信号を生成することと、
    該第四のクロック信号を前記第一のカッド、前記第二のカッド、および前記第三のカッドのうちの少なくとも１つにおけるチャネルにルーティングすることと、
    該第五のクロック信号を該第一のカッド、該第二のカッド、および該第三のカッドのうちの少なくとも１つにおけるチャネルにルーティングすることと
    をさらに含む、請求項２１に記載の方法。
23. 第一の入力基準クロック信号と、回路の第二の領域において生成されたノイズから隔離された供給電圧とに応答して該回路の第一の領域において第一のクロック信号を生成するための手段と、
    第二の入力基準クロック信号と該供給電圧とに応答して該回路の第一の領域において第二のクロック信号を生成するための手段と、
    該第一のクロック信号をクロックラインの第一の区分を介して該回路の第三の領域の第一のチャネルのグループにおけるチャネルにルーティングするための手段と、
    該第二のクロック信号を該クロックラインの第二の区分を介して該第三の領域の第二のチャネルのグループにおけるチャネルにルーティングするための手段と、
    該クロックラインの第一の区分を該クロックラインの第二の区分から隔離するための手段と
    を含む、回路。

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