CN109560807A - 高电压电平移位器电路 - Google Patents

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Abstract

本文提供了高电压电平移位器电路。高电压电平移位器架构，其提供低电压域/高电压域之间的电流耦合，同时在包括电磁干扰以及工艺、电压和温度变化的多种环境条件下实现高速操作、低静态电流消耗和高可靠性。

Description

高电压电平移位器电路
技术领域
本公开涉及高电压电平移位器。
背景技术
高电压电平移位器可以用于其中所谓的高侧栅极驱动器被配置为驱动内部(片上)或外部(片外)功率晶体管的应用中。作为示例，高电压电平移位器可以用于其中增加电池电压(例如，12V->48V)的趋势很明显的汽车应用中。因此，例如，高电压电平移位器在电机电桥、点火和直接注入系统、以及DC-DC转换器电路和很多其他汽车和非汽车应用中具有重要意义。
发明内容
本公开涉及高电压电平移位器电路和方法，其提供低电压域与高电压域之间的电流耦合，同时在包括电磁干扰以及工艺、电压和温度变化的多种环境条件下实现高速操作、低静态电流消耗和高可靠性。
作为本公开的各方面的示例实现，一种电压电平移位器电路可以包括或包含：锁存器电路，其被配置为存储作为输入位的电平移位版本的输出位；以及电荷放大器电路，其被配置接收输入位作为输入，并且作为响应而驱动锁存器电路以存储作为输入位的电平移位版本的输出位。
作为本公开的各方面的另一示例实现，一种电压电平移位器电路可以包括或包含：低电压域电路，其被配置为参考低电压域接地节点生成电压输入信号；以及高电压域电路，其电容性耦合到低电压域电路，并且被配置为参考高电压域公共节点生成与电压输入信号的电平移位版本相对应的电压输出信号，其中高电压域电路包括电荷放大器电路和锁存器电路，并且其中电荷放大器电路被配置为接收电压输入信号作为输入并且驱动锁存器电路以生成电压输出信号。
作为本公开的各方面的另一示例实现，一种方法可以包括或包含：通过电压电平移位器电路的电荷放大器电路，从电压电平移位器电路的低电压域电路接收输入位作为输入，并且作为响应而驱动电压电平移位器电路的锁存器电路以存储作为输入位的电平移位版本的输出位。
作为本公开的各方面的另一示例实现，一种电压电平移位器电路可以包括或包含：低电压域电路，其被配置为参考低电压域接地节点生成电压输入信号；高电压域电路，其电容性耦合到低电压域电路，并且被配置为参考高电压域公共节点生成与电压输入信号的电平移位版本相对应的电压输出信号；以及校正控制电路，其耦合在低电压域电路与高电压域电路之间的反馈回路中，其中高电压域电路包括被配置为接收电压输入信号作为输入并且驱动锁存器电路以基于电压输入信号生成电压输出信号的电荷放大器电路，并且其中校正控制电路被配置为接收电压输出信号作为输入并且驱动低电压域电路以基于电压输出信号生成电压输入信号。
作为本公开的各方面的另一示例实现，一种电压电平移位器电路可以包括或包含：锁存器电路，其被配置为存储作为输入位的电平移位版本的输出位；以及反馈电路，其被配置为响应于输出位的逻辑状态变化而没有输入位的逻辑状态变化，将输出位恢复为输入位的电平移位版本。
在附图和以下描述中阐述了一个或多个示例的细节。根据说明书和附图以及权利要求，其他特征、目的和优点将是很清楚的。
附图说明
图1示出了根据本公开的电平移位器电路的框图。
图2以第一示例细节示出了图1的电路的各方面。
图3以第二示例细节示出了图1的电路的各方面。
图4以第三示例细节示出了图1的电路的各方面。
图5以第四示例细节示出了图1的电路的各方面。
图6示出了根据本公开的第一信号图。
图7以第五示例细节示出了图1的电路的各方面。
图8示出了根据本公开的第二信号图。
具体实施方式
一些高电压电平移位器(HVLSH)架构可以利用两级或三级设计，其包括：来自核心域的具有低电压(LV)部件的第一伪差分级(例如，电源/偏置电压<5V)；具有中电压(MV)部件的第二级(例如，5V<电源/偏置电压<12V)，诸如在高于核心电压的电压下操作的双扩散隔离晶体管(DMOS晶体管)；以及具有在甚至进一步超过核心电压的电压下操作的高电压(HV)部件的第三级(例如，电源/偏置电压>12V)。在这样的架构中，第三级通常被配置为重建从第一级接收的并且又被馈送到高侧栅极驱动器作为控制信号的信号位。
虽然基于变压器的耦合是可能的，但是一些HVLSH架构还可以经由电容性耦合来利用到HV部件的DC耦合或电流耦合信号路径。当使用DC耦合时，例如HV DMOS晶体管被用作隔离晶体管或直接用作高侧驱动晶体管。这种架构的一个缺点是，由于在架构的LV侧和HV侧两者处的非零静态DC电流，功耗相对较高。可以设想，通过使用至少四个DMOS晶体管(例如，两个P-DMOS和两个N-DMOS)作为隔离器件并且使用一些附加电路进行设计，可以避免或最小化DC电流，但是以大大增加的芯片面积要求为代价。
与DC耦合电平移位器架构相关联的另一缺点是，它们不能“向下驱动”或者等效地向负电压域移位。这包括由于导线和连接的电感性行为以及永久负电压移位而可能发生的暂时短“欠压”状态。从灵活性和效率的角度来看，电流耦合电平移位器架构比DC耦合电平移位器架构更有优势
然而，DC耦合或电流耦合架构两者的缺点在于，关于HV电路中的错误切换和位翻转，或多或少地降低了鲁棒性。这在功率应用中可能是致命的，因为被驱动的功率晶体管中的大的交叉电流会热破坏芯片或分立开关元件，或者可能导致安全关键事件，如无意地激活开关元件，这可能违反诸如ISO 26262等各种标准的规定。应当避免和/或快速校正这种交叉电流以将开关元件保持在安全操作点，尽管应当避免整个电平移位器电路中的不希望的逻辑状态变化。一些HVLSH架构的另一缺点是，它们不支持LV和HV域中的不同电压摆动，即，(VDDA-VSSA)≠(VDDB-VSSB)。本公开的高电压电平移位器电路和方法解决了困扰某些HVLSH架构的这些和其他问题中的很多问题。
具体地，本公开涉及高电压电平移位器电路和方法，其提供LV域和HV域之间的电流耦合，同时在包括电磁干扰(EMI)以及工艺、电压和温度(PVT)变化的多种环境条件下实现高速操作、低静态电流消耗和高可靠性。因此，不仅限于贯穿全文讨论的特定于实现的示例的本公开的特征或方面解决了困扰某些HVLSH架构的很多问题，并且以部分由于高电压器件(例如，DMOS晶体管)的有限使用而实现的有效且成本友好的方式来这样做。
例如，本公开的特征或方面可以给予以下优点：增加的面积和功率效率(例如，在120nm功率技术中的～0.005μm2，～1nA的DC电流)；快速切换速度(例如，～10-20纳秒或更好)；不需要会引入如晶闸管、二极管和电容等寄生元件的DMOS晶体管；对数据丢失、快速切换瞬态和EMI的鲁棒性；以及支持LV域和HV域中的不同电压摆动。图1示出了其中可以实现这些提到的和其他优点的根据本公开的电平移位器电路100的框图。
在图1的示例中，低电压域104的驱动器电路102被配置为生成输入位106。反过来，电荷放大器电路108被配置为接收输入位106，并且作为响应而生成驱动信号112以驱动高电压域110的锁存器电路114，以存储和提供作为输入位106的电平移位版本的输出位116。例如，输出位116可以呈现48V的电压电平(例如，逻辑1＝48V，参考高电压域110的公共节点)，而输入位106可以呈现5V的电压电平(例如，逻辑1＝5V，参考低电压域104的公共节点)。因此，输入位106和输出位116可以按照预期在任何特定时刻编码与逻辑1或逻辑0相同的信息，但是输入位106的电压电平通常小于或至少不同于输出位116的电压电平。以这种方式，输出位116是输入位106的电平移位版本，并且有利地，电荷放大器电路108可以被配置为使得电平移位器电路100能够实现如上面参考本公开的特征或方面逐项列出的优点中的至少一些优点。
特别地，并且如下面更详细地讨论，电荷放大器电路108被配置为使得在高电压域110中仅处理输入位106的变化或转变。因此，与某些HVLSH架构相比，电平移位器电路100基本上不易出现EMI和PVT变化。然而，例如共模误差信号仍然可以从低电压域104传播到高电压域110并且破坏输出位116。因此，预期电平移位器电路100可以进一步包括反馈电路118(但不是必要的，如图1中的间歇线所示)，反馈电路118被配置为接收输出位116或至少从输出位116导出的信号，并且作为响应而生成反馈信号120，反馈信号120作为输入被提供给驱动器电路102以便校正或减轻共模误差信号的影响，这也将在下面更详细地讨论。
图2以第一示例细节示出了图1的电平移位器电路100的各方面。特别地，如图2所示的电平移位器电路100包括由环耦合的反相器204和206形成的HV锁存器202。实际上，HV锁存器202的两个输入/输出(在图2中标记为节点D和E)由在这个示例中与LV或MV n沟道功率晶体管相对应的晶体管208和210的漏极驱动。然而，晶体管208和210中的每一个可以对应于p沟道功率晶体管，其中相应的电阻器212和214将连接到VDD_HS(高侧电源轨，参见图3)而不是如图2所示的VGND_HS(高侧公共节点)。本领域普通技术人员将理解，也可以使用n沟道晶体管和p沟道晶体管的组合，并且代替或除了功率MOSFET或符合实现特定的要求的其他类型的场效应晶体管，并且还可以使用BJT晶体管或任何其他类型的晶体管。
在图2中，从输入信号(输入位106)的角度来看，低电压域104和高电压域110经由至少两个电容器216和218来交叉，电容器216和218例如可以实现为金属-金属类型的HV电容器，但是可以设想，可以以这种能力利用呈现所需电容的任何器件(无源或有源)。而且，从输入信号的角度来看，电阻器212和电容器216的组合以及电阻器214和电容器210的组合形成高通滤波器结构，使得在高电压域110中仅处理输入位106的变化或转变。在实践中，输入位106仅是与由驱动器电路102(参见图1)生成的输入信号相对应的一系列位或脉冲中的单个位。
对于输入位106的高到低转变，电容器216、电阻器212和晶体管208的组合用作针对HV锁存器202的两个输入/输出的电荷放大器，其中驱动器电路102(参见图1)的反相器220的输出(在图2中标记为节点B)直接耦合到电容器216。本领域普通技术人员将理解电荷放大器的操作原理，并且因此为了简洁起见，这里不提供这样的描述。对于如图2所示的输入位106的低到高转变，电容器218、电阻器214和晶体管210的组合用作针对HV锁存器202的两个输入/输出的电荷放大器，其中驱动器电路102的反相器222的输出(在图2中标记为节点C)直接耦合到电容器218。如图2所示的电平移位器电路100不太容易发生PVT变化，因为来自驱动器电路102的电荷通过电荷放大器电路108(参见图1)的晶体管208和210被主动放大。这增加了朝向电平移位器电路100的缓冲器或反相器224的信号路径的可靠性，其中针对功率晶体管的栅极驱动器接收输出位116作为输入，以便避免如上所述的被驱动的功率晶体管中的大的交叉电流可能热破坏芯片或分立开关元件或者导致如无意地激活开关元件等安全关键事件。
虽然如图2所示的电压电平移位器电路100具有增加信号路径可靠性的益处，但是共模误差信号可能生成，由此HV侧的陡峭的负斜率(快速下降的VGND_HS和VDD_HS)可以同时关闭HV锁存器202的两个输入/输出，禁止条件。这个共模误差信号有时不会被差分HV锁存器202完全抑制。例如，在VGND_HS/VDD_HS节点处的每微秒几十到几百伏的下降沿可能在电平移位器电路100的输出(在图2中标记为节点F)处触发错误的位清除(逻辑1->逻辑0，非预期)或位设置(逻辑0->逻辑1，非预期)，其表示非预期的数据丢失。例如，这种非预期的数据丢失在ASIL-X应用中可能是灾难性的，特别是当它在信号链的“后端”电路中未被检测到时。
图3以第二示例细节示出了图1的电平移位器电路100的各方面，用于减轻或防止非预期的数据丢失。
特别地，图3示出了具有由反馈电路118实现的保护和可靠性电路的图1的电平移位器电路100。例如，为了保护电平移位器电路100免受由于过电压条件造成的损坏，可以跨晶体管208和210的栅极端子限定钳位结构302。可以设想，钳位结构302可以以很多不同的方式并且根据实现特定的要求来实现。例如，钳位结构302可以实现为二极管配置中的pn结二极管或MOSFET或两者。然而，更复杂的过电压保护也在本公开的范围内。
作为另一示例，可以预期，电平移位器电路100可以被配置为呈现NOR门304(图3的右上侧)，NOR门304的输入直接连接到HV锁存器202的输入/输出，并且NOR门304的输出直接连接到相位校正块306(有源或无源)。如上所述，HV侧的陡峭的负斜率(快速下降的VGND_HS和VDD_HS)可能同时关闭HV锁存器202的两个输入/输出，禁止状态。因此，在出现这种陡峭的负斜率时，NOR门304的两个输入将携带逻辑0，并且因此NOR门304的输出将立即携带逻辑1。在通过相位校正块306之后，来自NOR门304的斜率检测信号将触发或导通晶体管308和310两者，如图3所示。
晶体管308和310用于在晶体管208和210的栅极节点处“钳位”错误的共模信号，并且防止晶体管208和210将错误的共模信号传递到HV锁存器202的输入/输出。由反馈电路118(参见图1)实现的这种可靠性反馈机制基本上进一步改善了电平移位器电路100的信号完整性。然而，参考图4，图4以第三示例细节示出了图1的电平移位器电路100的各方面，HV侧的陡峭的负斜率将激活如图3所示的由NOR门304、相位校正块306以及晶体管308和310实现的可靠性反馈机制。由于环路的3极特性，HV锁存器202的两个输入/输出处的(差分)振荡可以建立并且持续转变所需的时间。为了抑制这些潜在的振荡，相位校正块306可以包括R/C网络，R/C网络包括布置为图4所示的拓扑的电容器402以及电阻器404和406。
但是，例如，对于ASIL-D和其他高度安全的应用，可以预期，可以实现位错误检测方案以进一步改善如图3至图4所示的电平移位器电路100的输出处的可靠性和误码率。图5以第四示例细节示出了图1的电平移位器电路100的各方面，以进一步提高电平移位器电路100的输出处的可靠性和误码率。
特别地，图5示出了具有由反馈电路118实现的保护和可靠性电路的图1的电平移位器电路100。例如，可以设想，电平移位器电路100可以被配置为呈现本地(在高电压域110中位于本地)振荡器电路502或全局(从低电压域104提供到高电压域110的多个不同实例)振荡器电路504，其也可以是锁相环时钟信号。可以设想，由本地振荡器电路502或振荡器电路504或者其他部件输出的信号的频率被设置为能够实现以诸如几MHz的快速检测响应。
在这个示例中，电平移位器电路100可以进一步被配置为呈现AND门506或用于“感测”电平移位器电路100的输出处的状态(即，逻辑0/1)的类似的数字调制块，其中输出位116最终作为输入被提供给高侧栅极驱动器508，高侧栅极驱动器508又被配置为驱动如图5所示的功率晶体管510。如果输出位116处于逻辑1，则电平移位器电路100的缓冲器512的输入处的节点(图5中的节点E)将携带由本地振荡器电路502或全局振荡器电路504以编程的频率输出的信号。否则，缓冲器512的输入处的节点将携带逻辑0。这个“调制”信号进而传递通过缓冲器512并且经由电平移位器电路100的至少一个电容器514向下转换到核心低电压域104。
接下来，假定输出位116处于逻辑1以继续这个示例，电平移位器电路100的单稳态触发器516或类似的滤波器件将检测或解调逻辑1并且向电平移位器电路100的数字比较器518的第一输入处的节点(图5中的节点G)传递信号(在不同的示例中为逻辑1或逻辑)。可以预期，数字比较器518可以被配置为在第二输入处从电平移位器电路100的转变控制块520接收输入位106。在这个示例中，如果数字比较器518的第一输入处的位和数字比较器518的第二输入处的位不匹配(在这个示例中为逻辑1)，则数字比较器518可以输出误差信号522。在这种情况下，在位失配的情况下，误差信号522可以触发转变控制块520以输出从低到高(或从高到低)转变，以便校正应当存储在HV锁存器202中的丢失的逻辑1(或逻辑0)。实际上，每个高侧驱动器的死区时间远大于刷新输出位116的状态所需要的时间，使得没有非预期或损坏的逻辑信号(状态)可以传播到如图5所示功率晶体管510。
可以预期，如图1至图5的上下文中所示和所讨论的电平移位器电路100的特征或方面可以单独使用或以任何方式组合使用以实现以下优点：增加的面积和功率效率(例如，在120nm功率技术中的～0.005μm2，～1nA的DC电流)；快速切换速度(例如，～10-20纳秒或更好)；不需要会引入如晶闸管、二极管和电容等寄生元件的DMOS晶体管；对数据丢失、快速切换瞬态和EMI的鲁棒性；以及支持LV域和HV域中的不同电压摆动。
例如，图6示出了根据本公开的第一信号图600，其中仿真信号602表示输入位106，并且仿真信号集604表示工艺角上的输出位106。在图6的仿真中，输入位106从逻辑低转变为逻辑高，并且针对用以进行相同的逻辑转变的输出位106的表示切换速度的传播延迟大约为10-20纳秒。以在图1至图5的上下文中讨论的方式配置和/或布置的电平移位器电路100赋予了这样的优点。尽管如此，可以预期其他类似或相关的架构电平移位器，由此可以实现本公开的相同优点以及高可靠性方面。
例如，图7以第五示例细节示出了图1的电平移位器电路100的各方面。特别地，图7示出了具有由反馈电路118实现的保护和可靠性电路的图1的电平移位器电路100。例如并且类似于图5所示的电路，电平移位器电路100可以被配置为呈现本地振荡器电路502或全局振荡器电路504、以及缓冲器512、电容器514和转变控制块520。然而，在这个示例中，电平移位器电路100可以被配置为呈现用于“感测”电平移位器电路100的输出处的状态(即，逻辑0/1)的占空比块702。如果输出位116处于逻辑1，则缓冲器512的输入处的节点(图7中的节点F)将携带具有“高”占空比的信号。否则，缓冲器512输入处的节点将携带“低”占空比信号。这个“调制”信号又传递通过缓冲器512并且经由电容器514向下转换到核心低电压域104，以到电平移位器电路100的转变控制块520和单稳态触发器704或高通滤波器两者。
接下来，假定输出位116处于逻辑1，单稳态触发器704将检测或解调“高”占空比信号并且将该信号作为逻辑1(或不同示例中的逻辑0)传递到输出节点(图7中的节点G)。在由转变控制块520基于“高”占空比信号和输入位106的状态而确定的位失配的情况下，转变控制块520将输出从高到低(或从低到高)转变以便校正应当存储在HV锁存器202中的丢失的逻辑0(或逻辑1)。用于校正位失配的诸如图7所示的电平移位器电路100的响应的示例进而在图8中示出。
特别地，图8示出了根据本公开的第二信号图800，以演示图7所示的示例拓扑的高可靠性方面。然而，如在整个公开的上下文中所讨论，可以通过电平移位器电路100来实现相同或相似的高可靠性方面。例如，在如图8所示的时间t1，输入位106(参见图7至图8中的节点A处的信号)经历从低到高转变。在有限延迟之后，输出位116(参见图7至图8中的节点D处的信号)在时间t2经历相同的低到高转变。在如图8所示的时间t2到时间t3之间的时段期间，输入位106保持在逻辑1，但是在时间t4，输出位116无意地翻转到逻辑0，这表示位错误事件。
在另一有限延迟之后，单稳态触发器704的输入处的信号(参见图7至图8中的节点F处的信号)在时间t5从“高”占空比转变为“低”占空比信号。这是根据图7所示的拓扑来触发转变控制块520以校正位错误事件的机制。具体地，在另一有限延迟之后，转变控制块520(参见图7至图8中的节点B、C处的信号)将在时间t6输出从高到低(或从低到高)转变，以便校正应当存储在HV锁存器202中的丢失的逻辑0(或逻辑1)。逻辑状态转变进而在如图7所示的高电压域110中被处理以在时间t7将输出位116重置为逻辑1(参见图7至图8中的节点D、G处的信号)。
本领域普通技术人员将理解，很多益处和优点从以如在图1至图8的上下文中所讨论的方式配置和/或布置的高电压电平移位器电路100流出。另外，以下编号的示例展示本公开的一个或多个方面。
示例1：一种电压电平移位器电路，包括：锁存器电路，被配置为存储输出位，所述输出位是输入位的电平移位版本；以及电荷放大器电路，被配置为接收所述输入位作为输入，并且作为响应而驱动所述锁存器电路以存储作为所述输入位的所述电平移位版本的所述输出位。虽然不限于此，但是这样的示例实现与结合至少图1参考至少锁存器电路114和电荷放大器电路118示出和描述的示例实现相一致。
示例2：根据示例1的电路，其中所述电荷放大器电路包括第一信号分支和第二信号分支，并且其中所述第一信号分支和所述第二信号分支中的每个信号分支包括以拓扑结构布置以用作针对所述锁存器电路的相应的一个节点的电荷放大器的电容器、电阻器和晶体管。虽然不限于此，但是这样的示例实现与结合至少图2参考至少电容器216和218、电阻器212和214以及晶体管208和210示出和描述的示例实现相一致。
示例3：根据示例1至2中任一项的电路，进一步包括被配置为保护所述电压电平移位器电路免受过电压的影响的过电压保护电路。虽然不限于此，但是这样的示例实现与结合至少图3参考至少钳位结构302示出和描述的示例实现相一致。
示例4：根据示例1至3中任一项的电路，进一步包括被配置为抑制共模误差信号传播到所述锁存器电路的共模抑制电路。虽然不限于此，但是这样的示例实现与结合至少图3参考至少NOR门304、相位校正块306以及晶体管308和310示出和描述的示例实现相一致。
示例5：根据示例1至4中任一项的电路，进一步包括位失配校正电路，其被配置为将所述输出位强制为与所述输出位的所述电平移位版本相对应的值。虽然不限于此，但是这样的示例实现与结合至少图5参考至少转变控制块520示出和描述的示例实现相一致。
示例6：根据示例1至5中任一项的电路，进一步包括被配置为抑制所述锁存器电路的节点处的振荡的相位校正电路。虽然不限于此，但是这样的示例实现与结合至少图3参考至少相位校正块306示出和描述的示例实现相一致。
示例7：一种电压电平移位器电路，包括：低电压域电路，被配置为参考低电压域接地节点生成电压输入信号；以及高电压域电路，电容性耦合到所述低电压域电路并且被配置为参考高电压域公共节点生成与所述电压输入信号的电平移位版本相对应的电压输出信号；其中所述高电压域电路包括电荷放大器电路和锁存器电路，并且其中所述电荷放大器电路被配置为接收所述电压输入信号作为输入并且驱动所述锁存器电路以生成所述电压输出信号。
示例8：根据示例7的电路，其中所述电荷放大器电路包括：耦合到所述低电压域电路的第一反相器的输出的第一电容器和耦合到所述低电压域电路的第二反相器的输出的第二电容器，以将所述高电压域电路电容性地耦合到所述低电压域电路；第一晶体管，包括耦合到所述第一电容器和第一电阻器的第一端子的控制端子、耦合到所述锁存器电路的第一节点的源极/漏极端子、以及耦合到所述第一电阻器的第二端子和所述高电压域公共节点的漏极/源极端子；以及第二晶体管，包括耦合到所述第二电容器和第二电阻器的第一端子的控制端子、耦合到所述锁存器电路的第二节点的源极/漏极端子、以及耦合到所述第二电阻器的第二端子和所述高电压域公共节点的漏极/源极端子。
示例9：根据示例7至8中任一项的电路，进一步包括：被配置为保护所述电压电平移位器电路免受过电压的影响的过电压保护电路，其中所述过电压保护电路包括第一钳位电路和第二钳位电路，所述第一钳位电路耦合到所述电荷放大器电路的第一晶体管的控制端子并且被配置为限制所述第一晶体管的所述控制端子处的电压的大小，所述第二钳位电路耦合到所述电荷放大器电路的第二晶体管的控制端子并且被配置为限制所述第二晶体管的所述控制端子处的电压的大小。
示例10：根据示例7至9中任一项的电路，进一步包括：被配置为抑制共模误差信号传播到所述锁存器电路的共模抑制电路，其中所述过电压保护电路包括第一钳位电路和第二钳位电路，所述第一钳位电路耦合到所述电荷放大器电路的第一晶体管的控制端子并且被配置为将所述第一晶体管的所述控制端子拉至所述高电压域公共节点的电压电位，所述第二钳位电路耦合到所述电荷放大器电路的第二晶体管的控制端子并且被配置为将所述第二晶体管的所述控制端子拉至所述高电压域公共节点的所述电压电位。
示例11：根据示例7至10中任一项的电路，进一步包括：位失配校正电路，其被配置为将所述电压输出信号强制为与所述电压输入信号的所述电平移位版本相对应的值，其中所述位失配校正电路包括：采样电路，被配置为采样所述电压输出信号；时钟电路，被配置为控制所述采样电路以特定速率对所述电压输出信号进行采样；以及比较器电路，被配置为将所述电压输入信号的瞬时逻辑水平与所述电压输出信号的采样逻辑水平相比较，并且向耦合到所述高电压域电路中的所述低电压域电路输出位校正信号以将所述电压输出信号强制为与所述电压输入信号的所述电平移位版本相对应的所述值。
示例12：根据示例7至11中任一项的电路，进一步包括：被配置为抑制所述锁存器电路的节点处的振荡的相位校正电路，其中所述相位校正电路包括耦合在所述锁存器电路的输出与所述过电压保护电路的输入之间的电阻器电容器网络。
示例13：根据示例7至12中任一项的电路，其中所述低电压域电路包括与第二反相器串联耦合的第一反相器，并且其中所述第一反相器和所述第二反相器被配置为生成所述电压输入信号。
示例14：根据示例7至13中任一项的电路，其中所述锁存器电路包括第一锁存器反相器和第二锁存器反相器，其中所述第一锁存器反相器的输出在所述锁存器电路的第一节点处耦合到所述第二锁存器反相器的输入，并且所述第二锁存器反相器的输出在所述锁存器电路的第二节点处耦合到所述第一锁存器反相器的输入。
示例15：根据示例7至14中任一项的电路，进一步包括：缓冲器电路，在输入端子处耦合到所述锁存器电路的节点并且被配置为参考所述高电压域公共节点在输出端子处生成所述电压输出信号。
示例16：一种方法，包括：通过电压电平移位器电路的电荷放大器电路，从所述电压电平移位器电路的低电压域电路接收输入位作为输入，并且作为响应而驱动所述电压电平移位器电路的锁存器电路以存储作为所述输入位的电平移位版本的输出位。
示例17：根据示例16的方法，进一步包括：通过所述电压电平移位器电路的过电压保护电路，防止所述电压电平移位器电路暴露于过电压。
示例18：根据示例16至17中任一项的方法，进一步包括：通过所述电压电平移位器电路的共模抑制电路，抑制共模误差信号传播到所述锁存器电路。
示例19：根据示例16至18中任一项的方法，进一步包括：通过所述电压电平移位器电路的位失配校正电路，将所述输出位强制为与所述输出位的所述电平移位版本相对应的值。
示例20：根据示例16至19中任一项的方法，进一步包括：通过所述电压电平移位器电路的相位校正电路，抑制所述锁存器电路的节点处的振荡。
实施例21：一种电压电平移位器电路，包括：低电压域电路，被配置为参考低电压域接地节点生成电压输入信号；高电压域电路，电容性耦合到所述低电压域电路并且被配置为参考高电压域公共节点生成与所述电压输入信号的电平移位版本相对应的电压输出信号；以及校正控制电路，耦合在所述低电压域电路与所述高电压域电路之间的反馈回路中；其中所述高电压域电路包括被配置为接收所述电压输入信号作为输入并且驱动所述锁存器电路以基于所述电压输入信号生成所述电压输出信号的电荷放大器电路，并且其中所述校正控制电路被配置为接收所述电压输出信号作为输入并且驱动所述低电压域电路以基于所述电压输出信号生成所述电压输入信号。
示例22：根据示例21的电路，其中所述电荷放大器电路包括第一信号分支和第二信号分支，并且其中所述第一信号分支和所述第二信号分支中的每个信号分支包括以拓扑结构布置以用作针对所述锁存器电路的相应的一个节点的电荷放大器的电容器、电阻器和晶体管。
示例23：根据示例21至22中任一项的电路，其中所述第一信号分支和所述第二信号分支中的每个信号分支的所述电容器和所述电阻器以拓扑结构布置以用作高通滤波器。
示例24：一种电压电平移位器电路，包括：锁存器电路，被配置为存储输出位，所述输出位是输入位的电平移位版本；以及反馈电路，被配置为响应于所述输出位的逻辑状态变化而没有所述输入位的逻辑状态变化，将所述输出位恢复为所述输入位的所述电平移位版本。虽然不限于此，但是这样的示例实现与结合至少图1参考至少锁存器电路114和反馈电路118示出和描述的示例实现相一致。
示例25：根据示例24的电路，其中所述反馈电路包括振荡器电路，所述振荡器电路被配置为在所述电压电平移位器电路的低电压域中操作，同时所述锁存器电路被配置为在所述电压电平移位器电路的高电压域中操作，并且其中所述振荡器电路被配置为以表示针对所述反馈电路的分辨率的频率输出信号以监测所述输出位和所述输入位的逻辑状态。虽然不限于此，但是这样的示例实现与结合至少图5参考至少振荡器电路504示出和描述的示例实现相一致。
示例26：根据示例24至25中任一项的电路，其中所述反馈电路包括振荡器电路，所述振荡器电路被配置为在所述电压电平移位器电路的高电压域中操作，同时所述锁存器电路被配置为在所述电压电平移位器电路的所述高电压域中操作，并且其中所述振荡器电路被配置为以表示针对所述反馈电路的分辨率的频率输出信号以监测所述输出位和所述输入位的逻辑状态。虽然不限于此，但是这样的示例实现与结合至少图5参考至少振荡器电路502示出和描述的示例实现相一致。
示例27：根据示例24至26中任一项的电路，其中所述反馈电路被配置为以为振荡器时钟信号的函数的频率监测所述输入位和所述输出位的逻辑状态。虽然不限于此，但是这样的示例实现与结合至少图5参考至少振荡器电路502和振荡器电路504示出和描述的示例实现相一致。
示例28：根据示例24至27中任一项的电路，其中所述反馈电路被配置为确定所述输入位的逻辑状态与所述输出位的逻辑状态之间的失配，并且控制所述锁存器电路存储作为所述输入位的所述电平移位版本的所述输出位。虽然不限于此，但是这样的示例实现与结合至少图7参考至少转变控制块520示出和描述的示例实现相一致。
示例29：根据示例24至28中任一项的电路，进一步包括电荷放大器电路，所述电荷放大器电路被配置为接收所述输入位作为输入，并且作为响应而驱动所述锁存器电路以存储作为所述输入位的所述电平移位版本的所述输出位。虽然不限于此，但是这样的示例实现与结合至少图1参考至少电荷放大器电路118示出和描述的示例实现相一致。
已经描述了本公开的各种示例。预期所描述的系统、操作或功能的任何组合。这些和其他示例在所附权利要求的范围内。

Claims (29)

1.一种电压电平移位器电路，包括：
锁存器电路，被配置为存储输出位，所述输出位是输入位的电平移位版本；以及
电荷放大器电路，被配置为接收所述输入位作为输入，并且作为响应而驱动所述锁存器电路以存储作为所述输入位的所述电平移位版本的所述输出位。
2.根据权利要求1所述的电压电平移位器电路，其中所述电荷放大器电路包括第一信号分支和第二信号分支，并且其中所述第一信号分支和所述第二信号分支中的每个信号分支包括以用于用作针对所述锁存器电路的相应一个节点的电荷放大器的拓扑而被布置的电容器、电阻器和晶体管。
3.根据权利要求1所述的电压电平移位器电路，进一步包括被配置为保护所述电压电平移位器电路免受过电压的影响的过电压保护电路。
4.根据权利要求1所述的电压电平移位器电路，进一步包括被配置为抑制共模误差信号传播到所述锁存器电路的共模抑制电路。
5.根据权利要求1所述的电压电平移位器电路，进一步包括被配置为将所述输出位强制为与所述输出位的所述电平移位版本相对应的值的位失配校正电路。
6.根据权利要求1所述的电压电平移位器电路，进一步包括被配置为抑制所述锁存器电路的节点处的振荡的相位校正电路。
7.一种电压电平移位器电路，包括：
低电压域电路，被配置为参考低电压域接地节点生成电压输入信号；以及
高电压域电路，电容性耦合到所述低电压域电路，并且被配置为参考高电压域公共节点生成与所述电压输入信号的电平移位版本相对应的电压输出信号；
其中所述高电压域电路包括电荷放大器电路和锁存器电路，并且其中所述电荷放大器电路被配置为接收所述电压输入信号作为输入并且驱动所述锁存器电路以生成所述电压输出信号。
8.根据权利要求7所述的电压电平移位器电路，其中所述电荷放大器电路包括：
与所述低电压域电路的第一反相器的输出耦合的第一电容器和与所述低电压域电路的第二反相器的输出耦合的第二电容器，以将所述高电压域电路电容性地耦合到所述低电压域电路；
第一晶体管，包括与所述第一电容器和第一电阻器的第一端子耦合的控制端子、与所述锁存器电路的第一节点耦合的源极/漏极端子、以及与所述第一电阻器的第二端子和所述高电压域公共节点耦合的漏极/源极端子；以及
第二晶体管，包括与所述第二电容器和第二电阻器的第一端子耦合的控制端子、与所述锁存器电路的第二节点耦合的源极/漏极端子、以及与所述第二电阻器的第二端子和所述高电压域公共节点耦合的漏极/源极端子。
9.根据权利要求7所述的电压电平移位器电路，进一步包括：
过电压保护电路，被配置为保护所述电压电平移位器电路免受过电压的影响，其中所述过电压保护电路包括第一钳位电路和第二钳位电路，所述第一钳位电路耦合到所述电荷放大器电路的第一晶体管的控制端子并且被配置为限制所述第一晶体管的所述控制端子处的电压的大小，所述第二钳位电路耦合到所述电荷放大器电路的第二晶体管的控制端子并且被配置为限制所述第二晶体管的所述控制端子处的电压的大小。
10.根据权利要求7所述的电压电平移位器电路，进一步包括：
共模抑制电路，被配置为抑制共模误差信号传播到所述锁存器电路，其中所述过电压保护电路包括第一钳位电路和第二钳位电路，所述第一钳位电路耦合到所述电荷放大器电路的第一晶体管的控制端子并且被配置为将所述第一晶体管的所述控制端子拉至所述高电压域公共节点的电压电位，所述第二钳位电路耦合到所述电荷放大器电路的第二晶体管的控制端子并且被配置为将所述第二晶体管的所述控制端子拉至所述高电压域公共节点的所述电压电位。
11.根据权利要求7所述的电压电平移位器电路，进一步包括：
位失配校正电路，被配置为将所述电压输出信号强制为与所述电压输入信号的所述电平移位版本相对应的值，其中所述位失配校正电路包括：
采样电路，被配置为采样所述电压输出信号；
时钟电路，被配置为控制所述采样电路以特定速率对所述电压输出信号进行采样；以及
比较器电路，被配置为将所述电压输入信号的瞬时逻辑水平与所述电压输出信号的采样逻辑水平相比较，并且向耦合到所述高电压域电路中的所述低电压域电路输出位校正信号以将所述电压输出信号强制为与所述电压输入信号的所述电平移位版本相对应的所述值。
12.根据权利要求7所述的电压电平移位器电路，进一步包括：
相位校正电路，被配置为抑制所述锁存器电路的节点处的振荡，其中所述相位校正电路包括耦合在所述锁存器电路的输出与所述过电压保护电路的输入之间的电阻器电容器网络。
13.根据权利要求7所述的电压电平移位器电路，其中所述低电压域电路包括与第二反相器串联耦合的第一反相器，并且其中所述第一反相器和所述第二反相器被配置为生成所述电压输入信号。
14.根据权利要求7所述的电压电平移位器电路，其中所述锁存器电路包括第一锁存器反相器和第二锁存器反相器，其中所述第一锁存器反相器的输出在所述锁存器电路的第一节点处耦合到所述第二锁存器反相器的输入，并且所述第二锁存器反相器的输出在所述锁存器电路的第二节点处耦合到所述第一锁存器反相器的输入。
15.根据权利要求7所述的电压电平移位器电路，进一步包括：
缓冲器电路，在输入端子处耦合到所述锁存器电路的节点，并且被配置为参考所述高电压域公共节点在输出端子处生成所述电压输出信号。
16.一种方法，包括：
通过电压电平移位器电路的电荷放大器电路，从所述电压电平移位器电路的低电压域电路接收输入位作为输入，并且作为响应而驱动所述电压电平移位器电路的锁存器电路以存储作为所述输入位的电平移位版本的输出位。
17.根据权利要求16所述的方法，进一步包括：
通过所述电压电平移位器电路的过电压保护电路，防止所述电压电平移位器电路暴露于过电压。
18.根据权利要求16所述的方法，进一步包括：
通过所述电压电平移位器电路的共模抑制电路，抑制共模误差信号传播到所述锁存器电路。
19.根据权利要求16所述的方法，进一步包括：
通过所述电压电平移位器电路的位失配校正电路，将所述输出位强制为与所述输出位的所述电平移位版本相对应的值。
20.根据权利要求16所述的方法，进一步包括：
通过所述电压电平移位器电路的相位校正电路，抑制所述锁存器电路的节点处的振荡。
21.一种电压电平移位器电路，包括：
低电压域电路，被配置为参考低电压域接地节点生成电压输入信号；
高电压域电路，电容性耦合到所述低电压域电路，并且被配置为参考高电压域公共节点生成与所述电压输入信号的电平移位版本相对应的电压输出信号；以及
校正控制电路，耦合在所述低电压域电路与所述高电压域电路之间的反馈回路中；
其中所述高电压域电路包括被配置为接收所述电压输入信号作为输入并且驱动所述锁存器电路以基于所述电压输入信号生成所述电压输出信号的电荷放大器电路，并且其中所述校正控制电路被配置为接收所述电压输出信号作为输入并且驱动所述低电压域电路以基于所述电压输出信号生成所述电压输入信号。
22.根据权利要求21所述的电压电平移位器电路，其中所述电荷放大器电路包括第一信号分支和第二信号分支，并且其中所述第一信号分支和所述第二信号分支中的每个信号分支包括以用于用作针对所述锁存器电路的相应一个节点的电荷放大器的拓扑而被布置的电容器、电阻器和晶体管。
23.根据权利要求22所述的电压电平移位器电路，其中所述第一信号分支和所述第二信号分支中的每个信号分支的所述电容器和所述电阻器以用于用作高通滤波器的拓扑而被布置。
24.一种电压电平移位器电路，包括：
锁存器电路，被配置为存储输出位，所述输出位是输入位的电平移位版本；以及
反馈电路，被配置为响应于所述输出位的逻辑状态变化而没有所述输入位的逻辑状态变化，将所述输出位恢复为所述输入位的所述电平移位版本。
25.根据权利要求24所述的电压电平移位器电路，其中所述反馈电路包括振荡器电路，所述振荡器电路被配置为在所述电压电平移位器电路的低电压域中操作，同时所述锁存器电路被配置为在所述电压电平移位器电路的高电压域中操作，并且其中所述振荡器电路被配置为以表示针对所述反馈电路的分辨率的频率输出信号以监测所述输出位和所述输入位的逻辑状态。
26.根据权利要求24所述的电压电平移位器电路，其中所述反馈电路包括振荡器电路，所述振荡器电路被配置为在所述电压电平移位器电路的高电压域中操作，同时所述锁存器电路被配置为在所述电压电平移位器电路的所述高电压域中操作，并且其中所述振荡器电路被配置为以表示针对所述反馈电路的分辨率的频率输出信号以监测所述输出位和所述输入位的逻辑状态。
27.根据权利要求24所述的电压电平移位器电路，其中所述反馈电路被配置为以为振荡器时钟信号的函数的频率监测所述输入位和所述输出位的逻辑状态。
28.根据权利要求24所述的电压电平移位器电路，其中所述反馈电路被配置为确定所述输入位的逻辑状态与所述输出位的逻辑状态之间的失配，并且控制所述锁存器电路存储作为所述输入位的所述电平移位版本的所述输出位。
29.根据权利要求24所述的电压电平移位器电路，进一步包括电荷放大器电路，所述电荷放大器电路被配置为接收所述输入位作为输入，并且作为响应而驱动所述锁存器电路以存储作为所述输入位的所述电平移位版本的所述输出位。
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