CN112543020B - 高共模瞬态抗扰度高电压电平移位器 - Google Patents

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Abstract

本公开涉及高共模瞬态抗扰度高电压电平移位器。一种高电压电平移位器电路，其能够将信号从低电压轨电平移位到高电压轨以对顶部电力开关进行有效栅极驱动，具有短传播延迟和高共模瞬态抗扰度(CMTI)。高CMTI高电压电平移位器电路可以包含差分输入和隔离级、高dv/dt传感器和抵消级、至少一个差分和共模增益级以及输出缓冲级。

Description

高共模瞬态抗扰度高电压电平移位器
技术领域
本公开总体涉及电力供应设备。
背景技术
电子系统可以包含具有不同供应电压的电路系统。电子系统可以具有用于给电路系统供电的核心供应电压，其中核心供应电压保持为低以节省电力。然而，电路系统可能需要高于核心供应电压的供应电压。例如，一个电路组件可能需要用高于核心供应电压的电压电平来驱动另一电路组件。在此类应用中，电平移位器可以被实现为在不同电压域中操作的电路组件之间的接口，其中电平移位器可以将信号从一个电压电平移位到另一电压电平。例如，电平转换器可以从一个电路组件(该电路组件具有范围从0V到核心供应电压的第一电压域)获取输入信号，并为另一电路组件(该电路组件具有范围从0V到高于核心供应电压的电压的第二电压域)生成输出信号。
发明内容
此外，本公开涉及一种高电压电平移位器电路，其能够将信号从低电压轨电平移位到高电压轨以对顶部电力开关进行有效栅极驱动，具有短传播延迟和高共模瞬态抗扰度(CMTI)。高CMTI高电压电平移位器电路可以包含差分输入和隔离级(例如，高电压横向扩散金属氧化物半导体(LDMOS))、高dv/dt传感器和抵消级、至少一个差分和共模增益级以及输出缓冲级。
在一些方面，本公开涉及一种电平移位器电路，其被配置为通过差分输入电路接收处于第一电压域中的输入信号，并且将所述输入信号移位到第二电压域，所述电路包括：抵消级，被配置为减小由所述输入信号从第一逻辑状态过渡到第二逻辑状态生成的共模电流；增益级，耦接到所述抵消级，其中所述增益级被配置为接收所述差模电流和所述减小的共模电流两者，其中所述增益级具有小于一的共模电流增益；以及输出级，被配置为从所述增益级接收所述差模电流和所述共模输出电流两者，并且生成移位到所述第二电压域的所述输入信号的表示。
在一些方面，本公开涉及一种将处于第一电压域中的输入信号移位到第二电压域的方法，所述方法包括：感测由所述输入信号从第一逻辑状态过渡到第二逻辑状态生成的共模电流，并且生成复制共模电流；接收所述复制共模电流，并且减小到增益级的共模电流；通过所述增益级接收所述减小的共模电流，并且生成增益级共模输出电流，其中所述增益级具有小于一的共模电流增益；以及生成移位到所述第二电压域的所述输入信号的表示。
在一些方面，本公开涉及一种电平移位器电路，其被配置为通过差分输入电路接收处于第一电压域中的输入信号，并且将所述输入信号移位到第二电压域，所述电路包括：用于感测由所述输入信号从第一逻辑状态过渡到第二逻辑状态生成的共模电流并且生成复制共模电流的装置；用于接收所述复制共模电流并且减小到增益级的共模电流的装置；用于通过所述增益级接收所述减小的共模电流并且生成增益级共模输出电流的装置，其中所述增益级具有小于一的共模电流增益；以及输出级，被配置为从所述增益级接收所述差模电流和所述共模输出电流两者，并且生成移位到所述第二电压域的所述输入信号的表示。
本概述旨在提供本专利申请的主题的概述。这并不旨在提供对本发明的排他或详尽的解释。包含详细描述以提供关于本专利申请的进一步信息。
附图说明
在不一定按比例绘制的附图中，相同的数字可在不同的视图中描述类似的组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。作为示例，附图通常以非限制方式说明本文件中讨论的各种实施例。
图1是包含电平移位器电路的系统电平电路的示例的示意图。
图2是基于镜像的高电压电平移位器电路的示例的简化示意图。
图3是基于镜像的高电压电平移位器电路的另一示例的简化示意图。
图4是基于锁存器的高电压电平移位器电路的示例的简化示意图。
图5是使用本公开的各种技术的高电压电平移位器电路的示例的示意图。
图6是图6的电路的一部分的示意图，示出了在有效地传输差分信号的同时抑制共模信号。
具体实施方式
本公开描述了一种高电压电平移位器电路，其能够将信号从低电压轨电平移位到高电压轨以对顶部电力开关进行有效栅极驱动，具有短传播延迟和高共模瞬态抗扰度(CMTI)。高CMTI高电压电平移位器电路可以包含差分输入和隔离级(例如，高电压横向扩散金属氧化物半导体(LDMOS))、高dv/dt传感器和抵消级、至少一个差分和共模增益级以及输出缓冲级。
高dv/dt传感器和抵消级可以使用与差分输入级(例如，LDMOS)的晶体管相同的晶体管来检测切换节点处的dv/dt瞬态并反馈瞬态信号以抑制两个主电平移位差分路径处的共模瞬态电流并减小共模增益。
而且，整个差分和共模增益级作为整体可以实现单位差分增益，但是小于一个共模增益(例如二分之一)。通过N个级，差分增益可以保持为一，而共模增益变为1/2N。在一个或多个增益级之后，可以将信号移位到高电压轨，并且锁存器可以存储输入信号从第一逻辑状态(例如，高)过渡到第二逻辑状态(例如，低)的逻辑状态。电平移位器电路可以在稳态下实现高达100V/0.1纳秒(ns)(或等效地，1KV/ns)的CMTI、纳秒级的传播延迟和接近零的静态电流以进行有效可靠的栅极驱动，这使得其适用于基于氮化镓(GaN)的切换电力转换器应用。
图1是包含电平移位器电路的系统电平电路的示例的示意图。系统电路100可以包含耦接到顶部开关栅极驱动器电路102的顶部开关MT和耦接到底部开关栅极驱动器电路104的底部开关MB。系统电路100可以在输入IN处接收处于第一电压域(例如，0V(低)至5V(高))的输入信号，并且使用电平移位器电路108将信号移位到包含切换轨VSW和自举轨VBST的第二电压域(例如，100V(低)至105V(高))。
当底部开关MB被底部开关栅极驱动器电路104接通时，VSW电压电平接近于地，并且自举充电电路106可以给自举电容器CBST充电以在VBST和VSW之间保持恒定电压。当输入信号从低变高时，信号可以由电平移位器电路108传输并施加到顶部开关栅极驱动器电路102，以驱动顶部开关MT(例如，硅场效应晶体管(FET))。
随着输入信号从低变高，顶部栅极节点TG从低变高，以接通顶部开关MT，并且VSW以高dv/dt速率上升。如果使用氮化镓FET(其显示出低得多的寄生电容)作为顶部和底部开关(MT和MB)，则在VSW处发生甚至更高的dv/dt，这会误触发电平移位器并在节点OUT和TG处引起错误状态。通过误触发，顶部开关MT可能是具有许多不正确的输出状态的三挡开关(on-off-on)，这会导致电力系统进一步故障。
图2是基于镜像的高电压电平移位器电路的示例的简化示意图。电路10可以包含低电压金属氧化物半导体(MOS)差分输入区段12，该区段可以包含第一反相器电路14和第二反相器电路16以及第一晶体管18和第二晶体管20。生成电流IS的电流源21可以耦接到第一晶体管18和第二晶体管20，并且可以提供尾电流。电路10可以进一步包含高电压双扩散MOS(DMOS)区段22，该区段包含可以分别耦接到第一晶体管18和第二晶体管20的晶体管MDN1和MDN2。三个电流镜示出在24至28处。低电压MOS区段12可以在输入IN处接收处于第一电压域(例如，0V(低)至5V(高))的输入信号，并且将信号移位到包含切换轨VSW和自举轨VBST的第二电压域(例如，100V(低)至105V(高))。
在图2的示例中，高电压DMOS晶体管MDN1和MDN2可以提供高电压隔离，而差分输入结构支持低dv/dt抗扰度。在轨VSW处的高dv/dt瞬态下，寄生电容CPAR1、CPAR2可以在所示的两个相应路径上触发高dv/dt电流IDVDT。由于寄生电容和电流镜的不匹配，高dv/dt电流IDVDT会在OUT处引起输出信号的误触发。另外，电平移位器电路10可以消耗IS的静电流。
图3是基于镜像的高电压电平移位器电路的另一示例的简化示意图。图3的电路30包含类似于图3所示的那些的至少一些组件，为了简明的目的，将不再详细描述它们。
电路30可以包含脉冲发生器电路32，该脉冲发生器电路耦接到差分输入电路并且被配置为减小电平移位器电路的传播延迟。为了减小电平移位器电路的传播延迟，脉冲发生器电路可以生成脉冲(例如，2至6ns的脉冲)，该脉冲可以在信号过渡期间以高转换速率显著地增加尾电流。以这种方式，寄生电容CPAR1、CPAR2(图2所示)可以被快速地充电或放电。然而，类似于图2中的电路10，轨VSW可以在脉冲失效之后振铃并且dv/dt抗扰度可以保持为低。另外，电平移位器电路30可以消耗IS的静电流。
图4是基于锁存器的高电压电平移位器电路的示例的简化示意图。电路40可以包含差分输入区段42，该区段可以包含第一反相器电路44和第二反相器电路46以及第一晶体管MN1和第二晶体管MN2。电路40可以进一步包含可以耦接到第一晶体管MN1和第二晶体管MN2的晶体管MD1和MD2。六个晶体管MN3、MN4和MD3至MD6可以形成锁存器。
图4的电平移位电路40在稳态下可以消耗接近零的静电流。然而，它可以包含六个或更多个高电压DMOS晶体管(MD1至MD6)，并且具有大的占用面积，尤其是在100V或更高的电压下。另一方面，在轨VSW处的高dv/dt过渡期间，MD1和MD2的漏极处的寄生电容CPAR1、CPAR2可以触发两个相应的高dv/dt电流。这些dv/dt电流可以重置锁存器的状态，这可能导致输出状态的误触发。为了提供高dv/dt抗扰度，锁存器设备的尺寸(包含晶体管MN3、MN4和MD3至MD6)可以是大的，以增加锁存器的强度。然而，传输电平移位信号可能需要大的裸片尺寸和高的瞬时电流，从而导致长的传播延迟。
为了解决上述挑战，本公开描述了一种高共模瞬态抗扰度(CMTI)高电压电平移位器电路，该电路能够在轨VSW处在高共模瞬态(dv/dt)下将信号从低电压轨电平移位到高电压轨，并且具有亚纳秒的传播延迟。
图5是使用本公开的各种技术的高电压电平移位器电路的示例的示意图。图5的电平移位器电路50可以包含差分输入和隔离级52(例如，基于高电压LDMOS的差分输入和隔离级)、用于转换速率增强的脉冲发生器电路54、dv/dt传感器和抵消级电路56、第一增益级电路58(例如，基于晶体管的、耦接到dv/dt传感器和抵消级电路56的第一增益级电路)、第二增益级电路60(例如，基于晶体管的、耦接到第一增益级电路58的第二增益级电路)以及输出缓冲级电路62。
在一些示例配置中，第一增益级电路58可以包含P型(或N型)场效应晶体管(FET)，并且第二增益级电路60可以包含N型(或P型)FET。如以下相对于图6更详细地描述的，在一些示例中，第一增益级电路58可以包含第一共模增益级和第一差模增益级，这些增益级可以不同地处理共模电流和差模电流。类似地，在一些示例中，第二增益级电路60可以包含第二共模增益级和第二差模增益级。
dv/dt传感器和抵消级电路56可以被配置为减小由输入信号从第一逻辑状态(例如，低)过渡到第二逻辑状态(例如，高)生成的共模电流。dv/dt传感器和抵消级电路56可以包含“虚拟”晶体管64(例如，LDMOS)，该晶体管的尺寸与差分输入和隔离级52的晶体管66、68相同。可以在节点SIN处接收输入信号，并且可以在节点SOUT处输出对应的电平移位输出信号。
在从第一逻辑状态到第二逻辑级的输入信号过渡期间，可以在耦接到输入和隔离级电路52的晶体管66、68的源极端子的晶体管70(例如，NMOS晶体管)的栅极端子处生成脉冲(例如，2ns的脉冲)。脉冲可以生成高的尾电流以有效地传输差模信号并且具有短的传播延迟。
在自举(“BOOT”)和开关(“SW”)轨上的高dv/dt瞬态期间，可以生成通过差分输入和隔离级52的晶体管66、68(例如，基于LDMOS的晶体管)的漏极路径的高dv/dt共模电流。dv/dt传感器和抵消级电路56可以包含高电压晶体管64，该晶体管的尺寸与两个主电平移位差分路径的晶体管66、68相同，并在其漏极端子处具有类似的寄生电容。dv/dt传感器和抵消级电路56可以感测由输入信号从第一逻辑状态过渡到第二逻辑状态生成的共模电流，并且生成复制共模电流。
在dv/dt瞬态期间，其中自举(“BOOT”)和开关(“SW”)轨变高，与晶体管64的漏极端子相关联的寄生电容CPAR1、CPAR2将经由通过节点FLY_REF的电流充电，该电流可以视为复制共模电流。通过晶体管64的复制共模电流可以被晶体管72、74形成的电流镜镜像反映。晶体管72、74分别耦接到节点FLYP和FLYN，并且那些节点接收复制共模电流，并且减小到增益级58的共模电流。dv/dt传感器和抵消级电路56馈入节点FLYP和FLYN的电流给与晶体管66、68的漏极端子相关联的寄生电容CPAR1、CPAR2充电。给寄生电容充电可以减小(或抵消)通过晶体管66、68的共模电流，这可以减小(或抵消)增益级电路58中的共模电流。
以这种方式，通过使用具有尺寸与差分输入和隔离级52的晶体管66、68相同的晶体管64的dv/dt传感器和抵消级电路56，相同量的dv/dt电流可以通过dv/dt传感器和抵消级电路56生成并馈入两个主电平移位差分路径，以减小或抵消dv/dt触发的共模电流。
然而，由于潜在的不匹配和增益级的电流镜的延迟，可能无法完全抵消dv/dt触发的电流。诸如第一增益级58(和第二增益级60以及更多，如果存在的话)之类的增益级可以在有效地传输差分信号的同时抑制共模信号方面起重要作用。增益级58可以耦接到抵消级56，并且可以被配置为从抵消级接收减小的共模电流和差模电流。增益级58可以具有小于一的共模电流增益。在一些示例中，通过第一增益级58和第二增益级的差分电流增益可以至少为一。
输出级电路62可以被配置为从增益级接收差模电流和共模输出电流两者，并且生成移位到第二电压域的输入信号的表示。在一些示例中，输出级可以包含锁存器电路，该锁存器电路被配置为例如在输入信号从第一逻辑状态过渡到第二逻辑状态之后存储输入信号的第二逻辑状态以反映输入状态。
在图5所示的示例配置中，第一增益级和第二增益级可以在每个分支中包含具有1:1:1比率的交叉耦接镜电路。由于每个分支中的具有1:1:1比率的交叉耦接结构，共模电流增益可以在第一增益级58之后变为二分之一，并且可以在第二增益级68之后进一步减小到四分之一，如图6所示。图5所示的配置是非限制性示例配置。在其它配置中，第一级58的电流增益可以大于或小于二分之一，并且第二级60的电流增益可以大于或小于二分之一。
图6是图5的电路的一部分的示意图，示出了在有效地传输差分信号的同时抑制共模信号。如图6中所见，通过节点FLYN(图6的左侧)的共模电流ICM由通过晶体管76的共模电流ICM/2以及经由由晶体管78形成的电流镜而通过路径82的共模电流ICM/2的和形成。类似地，通过节点FLYP(图6的右侧)的共模电流ICM由通过晶体管84的共模电流ICM/2以及经由由晶体管90形成的电流镜而通过路径86的共模电流ICM/2的和形成。
第一增益级电路(图5中的58处所示)的左分支中的具有1:1:1比率的交叉耦接镜电路可以生成通过由晶体管88、90形成的电流镜的ICM/2的共模电流。第二增益级电路(图5中的60处所示)中的具有1:1:1比率的交叉耦接结构可以进一步减小共模电流。特别地，ICM/2的共模电流在第二增益级电路的左分支和右分支之间分流，从而产生通过每个分支的ICM/4的共模电流。以这种方式，对于图4和图5所示的非限制性示例配置，例如在每个交叉耦接级之后，共模电流可以从ICM减半到ICM/2到ICM/4。在其它示例中，第一增益级或第二增益级的共模电流增益可以大于或小于二分之一。
如图6中所见，通过节点FLYN(左侧)的差分信号为0A，而通过节点FLYP(右侧)的差分信号为IDM。因为没有差模电流通过晶体管76(图6的左侧)，所以没有流过由晶体管88、90形成的电流镜的差模电流，并且因此没有以抵消共模电流的方式经由交叉耦接抵消差模电流IDM。相反，例如，通过晶体管84的差模电流IDM可以与由晶体管78、80形成的电流镜以1:1:1的比率进行镜像反映，并且输出到具有一或更大的增益的第二增益级电路(图5中的60处所示)。例如，第二增益级电路可以经由由晶体管92、94形成的电流镜来接收差模信号IDM，并且输出具有至少为一的增益的差模信号。
对于差分信号IDM，图4和图5所示的电路的差分增益可以为一(或更大)，因为差分电流IDM(输入信号)被完全镜像反映而不会降级。上拉和下拉能力在最后级处都是IDM，这可以完全传输输入信号过渡。
作为非限制性的具体示例，差模输入电流可以为2mA，而100V/ns下的dv/dt共模电流可以约为6mA(取决于晶体管的尺寸及其寄生电容)。在dv/dt抵消后，剩余的dv/dt触发的共模电流可以约为1mA。此后，如上所述，在两个差模和共模增益级后，剩余的1mA共模电流可以进一步减小到0.25mA。
然而，有利的是，差模电流可以保持在2mA不变，这可以帮助有效地将信号电平移位并防止误触发。在最后级(第二增益级之后的交叉耦接级96)，共模电流可以减小到接近零，而单位增益差模电流可以触发锁存器以将输入信号传输到输出。以这种方式，低电压轨中的输入信号可以有效地移位到高电压轨，而高dv/dt共模瞬态被基本抑制。此外，在稳态下需要接近零的静电流以节省电力。
此外，为了实现高达100/0.1ns或1KV/ns的高dv/dt瞬态，可以构建额外的增益级，以将共模电流增益进一步减小到1/2N，其中N为级的数量。然而，额外的级可能导致额外的传播延迟。
上述公开的高CMTI高电压电平移位器电路具有若干优点。通过交叉耦接结构，输入信号的总差分增益为“1”，而共模增益为1/2N，其中N为增益级的数量。所描述的技术可以帮助以短的传播延迟将信号从低电压域有效地传输到高电压域，并抑制共模信号的高dv/dt瞬态。
在一些示例配置中，高dv/dt传感器和抵消电路(图5中的56处所示)可以使用与输入差分输入晶体管相同的晶体管来检测切换节点处的dv/dt瞬态并反馈瞬态以抑制两个主电平移位差分路径处的共模瞬态电流并减小共模增益。
另外，输入的低电压信号可以移位到高电压轨，以进一步触发锁存器电路(图5中的62处所示)以存储状态。它可以实现100V/0.1ns CMTI(或更高)，并且可以实现纳秒级传播延迟，并且在稳态下消耗零静态电流。
备注
本文描述的非限制性方面或示例中的每个可以独立，或者可以与其它示例中的一个或多个以各种排列或组合进行组合。
以上详细描述包含对形成详细描述的一部分的附图的参考。附图通过说明的方式示出了其中可以实践本发明的具体实施例。这些实施例在本文中也被称为“示例”。此类示例可以包含除了所示出或描述的元件之外的元件。然而，本发明人还考虑了其中仅提供示出或描述的那些元件的示例。此外，本发明人还考虑了关于特定示例(或其一或多个方面)或关于本文示出或描述的其它示例(或其一或多个方面)使用示出或描述的那些元件(或其一或多个方面)的任何组合或排列的示例。
如果本文件与通过引用并入的任何文件之间的用法不一致，则以本文件中的用法为准。
在本文件中，如在专利文件中常见的那样，使用术语“一(a)”或“一个(an)”来包含一个或多于一个，这独立于“至少一个”或“一或多个”的任何其它实例或用法。在本文件中，除非另有指示，否则术语“或”用于指代非排他的，使得“A或B”包含“A而不是B”、“B而不是A”以及“A和B”。在本文件中，使用术语“包含(including)”和“其中(in which)”作为相应的术语“包括(comprising)”和“其中(wherein)”的简明英语等同物。而且，在以下权利要求中，术语“包含(including)”和“包括(comprising)”是开放式的，即，包含除了列在权利要求书中的此类术语之后的那些元件之外的元件的系统、设备、物品、构成、提法或过程仍然被视为属于该权利要求的范围。此外，在以下权利要求中，术语“第一”、“第二”和“第三”等仅被用作标签，而不旨在对其对象施加数字要求。
可至少部分地以机器或计算机实现本文描述的方法示例。一些示例可以包含用指令编码的计算机可读介质或机器可读介质，该指令可操作来配置电子设备以执行如上述示例中描述的方法。此类方法的实现可以包含代码，诸如微码、汇编语言代码、高级语言代码等等。此类代码可以包含用于执行各种方法的计算机可读指令。代码可以形成计算机程序产品的一部分。进一步，在示例中，代码可以有形地存储在一或多个易失性、非暂时性或非易失性有形计算机可读介质上，诸如在执行期间或其它时间。这些有形计算机可读介质的示例可以包含但不限于硬盘、可移动磁盘、可移动光盘(例如，光盘和数字视频光盘)、磁带、存储卡或记忆棒、随机存取存储器(RAM)、只读存储器(ROM)等等。
以上描述旨在说明性的而并非限制性的。例如，上述示例(或其一或多个方面)可以彼此组合使用。诸如本领域一般技术人员在查看以上描述时可以使用其它实施例。说明书摘要被提供以符合37C.F.R.§1.72(b)，以允许读者快速确定技术公开的性质。在提交时应理解，其不会被用来解释或限制权利要求的范围或含义。而且，在以上具体实施方式中，可以将各种特征组合在一起以简化本公开。这不应当被解释为旨在未主张保护的公开功能对于任何权利要求是必不可少的。相反，发明主题可能在于少于特定公开实施例的所有特征。因此，以下权利要求特此作为示例或实施例并入具体实施方式中，其中每个权利要求独立地作为单独的实施例，并且可以预期，此类实施例可以各种组合或排列彼此组合。应参考所附权利要求以及此类权利要求的等同物的全部范围来确定本发明的范围。

Claims (19)

1.一种电平移位器电路，被配置为通过差分输入电路接收处于第一电压域中的输入信号，并且将所述输入信号移位到第二电压域，所述电路包括：
抵消级，被配置为：
感测响应于切换节点从第一电压电平到第二电压电平的过渡而生成的第一共模电流，其中所述切换节点的所述过渡是由于输入信号的过渡而引起的；以及
生成第二共模电流，所述第二共模电流在与所述第一共模电流组合时产生减小的共模电流；
增益级，耦接到所述抵消级，其中所述增益级被配置为在所述切换节点的过渡期间，接收差模电流和所述减小的共模电流两者，其中所述增益级具有小于一的共模电流增益，并且其中所述增益级包括交叉耦接的电流镜电路的对；以及
输出级，被配置为从所述增益级接收所述差模电流和共模输出电流两者，并且生成移位到所述第二电压域的所述输入信号的表示。
2.根据权利要求1所述的电平移位器电路，其中所述输出级包含锁存器电路，所述锁存器电路被配置为存储所述输入信号的第二逻辑状态。
3.根据权利要求1所述的电平移位器电路，其中所述增益级具有至少为一的差模电流增益。
4.根据权利要求1所述的电平移位器电路，其中所述增益级是第一增益级，其中所述共模电流增益是第一共模电流增益，所述电平移位器电路进一步包括：
第二增益级，耦接到所述第一增益级的输出，其中所述第二增益级具有小于一的第二共模电流增益。
5.根据权利要求4所述的电平移位器电路，其中所述第一共模电流增益为二分之一，并且其中所述第二共模电流增益为二分之一。
6.根据权利要求4所述的电平移位器电路，其中所述第一增益级包含第一共模增益级和第一差模增益级，并且所述第二增益级包含第二共模增益级和第二差模增益级。
7.根据权利要求1所述的电平移位器电路，其中所述增益级是多个N个增益级中的第一增益级，其中所述N个增益级中的各个增益级具有小于一的对应共模电流增益。
8.根据权利要求7所述的电平移位器电路，其中所述N个增益级中的至少一个的共模增益为1/2N。
9.根据权利要求8所述的电平移位器电路，其中所述差模电流增益至少为一。
10.根据权利要求1所述的电平移位器电路，进一步包括：
脉冲发生器电路，耦接到所述差分输入电路以减小所述电平移位器电路的传播延迟。
11.一种将处于第一电压域中的输入信号移位到第二电压域的方法，所述方法包括：
感测响应于切换节点从第一电压电平到第二电压电平的过渡而生成的第一共模电流，其中所述切换节点的过渡是由输入信号的过渡而引起的，并生成复制共模电流；
接收所述复制共模电流并与所述第一共模电流组合以产生到增益级的减小的共模电流，其中所述增益级包括交叉耦接的电流镜电路的对；
通过所述增益级，在切换节点的所述过渡期间接收所述减小的共模电流和差模电流两者，并生成增益级共模输出电流，其中所述增益级具有小于一的共模电流增益；以及
生成移位到所述第二电压域的所述输入信号的表示。
12.根据权利要求11所述的方法，进一步包括：
存储所述输入信号的第二逻辑状态。
13.根据权利要求11所述的方法，进一步包括：
生成增益级差分输出电流，其中所述增益级具有至少为一的差分电流增益。
14.根据权利要求11所述的方法，其中所述增益级是第一增益级，其中所述增益级共模输出电流是第一增益级共模输出电流，并且其中所述共模电流增益是第一共模电流增益，所述方法进一步包括：
通过第二增益级接收所述第一增益级共模输出电流，并生成第二增益级共模输出电流，其中所述第二增益级具有小于一的第二共模电流增益。
15.根据权利要求14所述的方法，其中所述第一共模电流增益为二分之一，并且其中所述第二共模电流增益为二分之一。
16.根据权利要求11所述的方法，进一步包括：
生成脉冲以增加尾电流以减小电平移位器电路的传播延迟。
17.一种电平移位器电路，被配置为通过差分输入电路接收处于第一电压域中的输入信号，并且将所述输入信号移位到第二电压域，所述电路包括：
用于感测响应于切换节点从第一电压电平到第二电压电平的过渡而生成的第一共模电流并生成复制共模电流的装置；
用于接收所述复制共模电流并与所述第一共模电流组合以产生到增益级的减小的共模电流的装置；
用于通过所述增益级在所述切换节点的过渡期间接收所述减小的共模电流和差模电流两者，并生成增益级共模输出电流的装置，其中所述增益级具有小于一的共模电流增益，并且其中所述增益级包括交叉耦合的电流镜电路的对；以及
输出级，被配置为从所述增益级接收所述差模电流和所述共模输出电流两者，并且生成移位到所述第二电压域的所述输入信号的表示。
18.根据权利要求17所述的电平移位器电路，其中所述输出级包含锁存器电路，所述锁存器电路被配置为存储输入信号的第二逻辑状态。
19.根据权利要求17所述的电平移位器电路，其中所述增益级具有至少为一的差模电流增益。
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