JP7242616B2 - 高コモンモード過渡耐性高電圧レベルシフタ - Google Patents

Description

本開示は、概して、電源装置に関する。

電子システムは、異なる供給電圧を有する回路を含み得る。電子システムは、回路に電力を供給するためのコア供給電圧を有し得、コア供給電圧は節電のために低く維持される。しかしながら、回路は、コア供給電圧よりも高い供給電圧を必要とし得る。例えば、ある回路構成要素は、コア供給電圧よりも高い電圧レベルを有する別の回路構成要素を駆動する必要があり得る。このような応用では、レベルシフタは、異なる電圧ドメインで動作する回路構成要素間のインターフェースとして実装され得、レベルシフタは、信号をある電圧レベルから別の電圧レベルにシフトさせることができる。例えば、レベルシフタは、０Ｖからコア供給電圧の範囲の第１の電圧ドメインを有するある回路構成要素から入力信号を取り出し、０Ｖからコア供給電圧より高い電圧の範囲の第２の電圧ドメインを有する別の回路構成要素の出力信号を生成し得る。

本開示は、とりわけ、上部電源スイッチの効果的なゲート駆動のために、低電圧レールから高電圧レールに信号をレベルシフトすることができ、伝播遅延が短く、高コモンモード過渡耐性（ＣＭＴＩ）を有する高電圧レベルシフタ回路を対象とする。高ＣＭＴＩ高電圧レベルシフタサー回路は、差動入力および絶縁ステージ、例えば、高電圧横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）、高ｄｖ／ｄｔセンサおよびキャンセルステージ、少なくとも１つの差動およびコモンモードゲインステージ、並びに出力バッファステージを含み得る。

いくつかの態様では、本開示は、差動入力回路によって第１の電圧ドメイン内の入力信号を受信し、入力信号を第２の電圧ドメインにシフトするように構成されたレベルシフタ回路であって、第１の論理状態から第２の論理状態への入力信号の遷移によって生成されたコモンモード電流を低減するように構成されたキャンセルステージと、キャンセルステージに結合されたゲインステージであって、差動モード電流および低減されたコモンモード電流の両方を受信するように構成されており、１未満のコモンモード電流ゲインを有する、ゲインステージと、ゲインステージから、差動モード電流およびコモンモード出力電流の両方を受信し、第２の電圧ドメインにシフトされた入力信号の表現を生成するように構成された出力ステージと、を備える、レベルシフタ回路を対象とする。

いくつかの態様では、本開示は、第１の電圧ドメイン内の入力信号を第２の電圧ドメインにシフトする方法であって、第１の論理状態から第２の論理状態への入力信号の遷移によって生成されたコモンモード電流を感知し、レプリカコモンモード電流を生成することと、レプリカコモンモード電流を受信し、コモンモード電流をゲインステージに低減することと、ゲインステージによって、低減されたコモンモード電流を受信し、ゲインステージが１未満であるコモンモード電流ゲインを有する、ゲインステージコモンモード出力電流を生成することと、第２の電圧ドメインにシフトされた入力信号の表現を生成することと、を含む方法を対象とする。

いくつかの態様では、本開示は、差動入力回路によって第１の電圧ドメイン内の入力信号を受信し、入力信号を第２の電圧ドメインにシフトするように構成されたレベルシフタ回路であって、入力信号の第１の論理状態から第２の論理状態への遷移によって生成されたコモンモード電流を感知し、レプリカコモンモード電流を生成する手段と、レプリカコモンモード電流を受信し、コモンモード電流をゲインステージに低減する手段と、ゲインステージによって低減されたコモンモード電流を受信し、ゲインステージが１未満のコモンモード電流ゲインを有するゲインステージコモンモード出力電流を生成する手段と、差動モード電流およびコモンモード出力電流の両方をゲインステージから受信し、第２の電圧ドメインにシフトされた入力信号の表現を生成するように構成された出力ステージと、を含む、レベルシフタ回路を対象とする。

この概要は、本特許出願の主題の概要を提供することを意図する。本発明の排他的または網羅的な説明を提供することを意図するものではない。詳細な説明は、本特許出願に関するさらなる情報を提供するために含まれる。

必ずしも一定の比率の縮尺で描かれてはいない図面では、同様の数字が、異なる図の同様の構成要素を示し得る。異なる添字を有する同様の数字は、同様の構成要素の異なるインスタンスを表し得る。図面は、概して、本文書で論じられる様々な実施形態を例示するが、限定するものではない。

レベルシフタ回路を含むシステムレベル回路の一例の概略図である。 ミラーベースの高電圧レベルシフタ回路の一例の簡略概略図である。 ミラーベースの高電圧レベルシフタ回路の別の例の簡略概略図である。 ラッチベースの高電圧レベルシフタ回路の一例の簡略概略図である。 本開示の様々な技術を使用する高電圧レベルシフタ回路の一例の概略図である。 差動信号を効果的に送信しながらコモンモード信号の拒否を示す図６の回路の一部の概略図である。

本開示は、上部電源スイッチの効果的なゲート駆動のために、低電圧レールから高電圧レールに信号をレベルシフトすることができ、伝播遅延が短く、高コモンモード過渡耐性（ＣＭＴＩ）を有する高電圧レベルシフタ回路を説明する。高ＣＭＴＩ高電圧レベルシフタサー回路は、差動入力および絶縁ステージ、例えば、高電圧横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）、高ｄｖ／ｄｔセンサおよびキャンセルステージ、少なくとも１つの差動およびコモンモードゲインステージ、並びに出力バッファステージを含み得る。

高ｄｖ／ｄｔセンサおよびキャンセルステージは、差動入力ステージのトランジスタ、例えばＬＤＭＯＳと同一のトランジスタを使用して、切替ノードでｄｖ／ｄｔ過渡を検出し、過渡信号をフィードバックして、２つの主レベルシフト差動経路でコモンモード過渡電流を拒否し、コモンモードゲインを低減し得る。

さらに、全体としての差動およびコモンモードゲインステージ全体は、ユニティ差動ゲインを達成し得るが、１未満のコモンモードゲイン、例えば、２分の１を達成し得る。番号Ｎステージでは、コモンモードゲインが１／２^Ｎになる間、差動ゲインは１のままであり得る。１以上のゲインステージの後、信号を高電圧レールにシフトさせることができ、ラッチは、入力信号の第１の論理状態（例えば、高）から第２の論理状態（例えば、低）への遷移の論理状態を記憶し得る。レベルシフタ回路は、最大１００Ｖ／０．１ナノ秒（ｎｓ）（または１ＫＶ／ｎｓ相当）のＣＭＴＩ、ナノ秒レベルの伝播遅延、および定常状態でのほぼゼロの静止電流を達成し、効率的かつ信頼性の高いゲート駆動を実現することができ、窒化ガリウム（ＧａＮ）ベースの切替電源コンバータ用途に適している。

図１は、レベルシフタ回路を含むシステムレベル回路の一例の概略図である。システム回路１００は、上部スイッチゲートドライバ回路１０２に結合された上部スイッチＭ_Ｔ、および、下部スイッチゲートドライバ回路１０４に結合された下部スイッチＭ_Ｂを含み得る。システム回路１００は、第１の電圧ドメイン、例えば０Ｖ（低）から５Ｖ（高）において入力ＩＮで入力信号を受信し、レベルシフタ回路１０８を使用して、切替レールＶ_ＳＷおよびブートストラップレールＶ_ＢＳＴを含む第２の電圧ドメイン、例えば１００Ｖ（低）から１０５Ｖ（高）に信号をシフトさせることができる。

下部スイッチＭ_Ｂが下部スイッチゲートドライバ回路１０４によってオンになると、Ｖ_ＳＷ電圧レベルは接地に近く、ブートストラップ充電回路１０６はブートストラップコンデンサＣ_ＢＳＴを充電し、Ｖ_ＢＳＴおよびＶ_ＳＷにわたる一定電圧を維持し得る。入力信号が低から高に変化するとき、信号は、レベルシフタ回路１０８によって送信され、上部スイッチゲートドライバ回路１０２に適用されて、上部スイッチＭ_Ｔ、例えば、けい素電界効果トランジスタ（ＦＥＴ）を駆動し得る。

入力信号が低から高になると、上部ゲートノードＴＧは低から高になり、上部スイッチＭ_Ｔをオンにし、Ｖ_ＳＷは高ｄｖ／ｄｔレートで上昇する。上下スイッチ（Ｍ_ＴおよびＭ_Ｂ）として窒化ガリウムＦＥＴ（はるかに低い寄生容量を示す）を使用する場合、Ｖ_ＳＷにおいてさらに高いｄｖ／ｄｔが発生し、これは、レベルシフトを誤ってトリガし、ノードＯＵＴおよびＴＧにおいて誤った状態を引き起こす可能性がある。誤ったトリガでは、上部スイッチＭ_Ｔは、多くの誤った出力状態でオンオンであり得、これは、電源システムのさらなる故障を引き起こす可能性がある。

図２は、ミラーベースの高電圧レベルシフタ回路の一例の簡略概略図である。回路１０は、第１および第２のインバータ回路１４、１６並びに第１および第２のトランジスタ１８、２０を含み得る低電圧金属酸化膜半導体（ＭＯＳ）差動入力セクション１２を含み得る。電流Ｉ_Ｓを生成する電流源２１は、第１および第２のトランジスタ１８、２０に結合され得、テール電流を提供し得る。回路１０は、トランジスタＭ_ＤＮ１およびＭ_ＤＮ２を含む高電圧二重拡散型ＭＯＳ（ＤＭＯＳ）セクション２２をさらに含み得、トランジスタＭ_ＤＮ１およびＭ_ＤＮ２は、それぞれ第１および第２のトランジスタ１８、２０に結合され得る。２４～２８で３つの電流ミラーが示される。低電圧ＭＯＳセクション１２は、第１の電圧ドメイン、例えば、０Ｖ（低）から５Ｖ（高）において入力ＩＮで入力信号を受信し、切替レールＶ_ＳＷおよびブートストラップレールＶ_ＢＳＴを含む第２の電圧ドメイン、例えば、１００Ｖ（低）から１０５Ｖ（高）に信号をシフトさせることができる。

図２の例では、高電圧ＤＭＯＳトランジスタＭ_ＤＮ１およびＭ_ＤＮ２は、高電圧絶縁をもたらすことができ、一方、差動入力構造は、低ｄｖ／ｄｔ耐性を支持する。レールＶ_ＳＷにおける高ｄｖ／ｄｔ過渡の下で、寄生容量Ｃ_ＰＡＲ１、Ｃ_ＰＡＲ２は、示される２つのそれぞれの経路で高ｄｖ／ｄｔ電流Ｉ_ＤＶＤＴをトリガし得る。寄生容量と電流ミラーの不一致により、高ｄｖ／ｄｔ電流Ｉ_ＤＶＤＴは、ＯＵＴで出力信号の誤ったトリガを引き起こす可能性がある。加えて、レベルシフタ回路１０は、Ｉ_Ｓの静電流を消費し得る。

図３は、ミラーベースの高電圧レベルシフタ回路の別の例の簡略概略図である。図３の回路３０は、図３に示されるものと同様の少なくともいくつかの構成要素を含むことができ、簡潔さのために、再び詳細に説明されることはない。

回路３０は、差動入力回路に結合されて、レベルシフタ回路の伝播遅延を低減するように構成されたパルス発生回路３２を含み得る。レベルシフタ回路の伝播遅延を低減するために、パルス発生回路は、信号遷移中に高スルーレートのためにテール電流を飛躍的に増加させることができるパルス、例えば、２～６ｎｓのパルスを生成し得る。このように、寄生容量Ｃ_ＰＡＲ１、Ｃ_ＰＡＲ２（図２に示す）は、速やかに充電または放電され得る。しかしながら、図２の回路１０と同様に、レールＶ_ＳＷはパルス切れ後に鳴り得、ｄｖ／ｄｔ耐性力は低いままであり得る。加えて、レベルシフタ回路３０は、Ｉ_Ｓの静電流を消費し得る。

図４は、ラッチベースの高電圧レベルシフタ回路の一例の簡略概略図である。回路４０は、第１および第２のインバータ回路４４、４６並びに第１および第２のトランジスタＭ_Ｎ１、Ｍ_Ｎ２を含み得る差動入力セクション４２を含み得る。回路４０は、第１および第２のトランジスタＭ_Ｎ１、Ｍ_Ｎ２に結合され得るトランジスタＭ_Ｄ１、Ｍ_Ｄ２をさらに含み得る。６つのトランジスタＭ_Ｎ３、Ｍ_Ｎ４、およびＭ_Ｄ３～Ｍ_Ｄ６は、ラッチを形成し得る。

図４のレベルシフト回路４０は、定常状態でほぼゼロの静電流を消費し得る。しかしながら、それは、６つ以上の高電圧ＤＭＯＳトランジスタ（Ｍ_Ｄ１～Ｍ_Ｄ６）を含み得、特に１００Ｖ以上の電圧で大きなフットプリントを有し得る。一方、レールＶ_ＳＷにおける高ｄｖ／ｄｔ遷移中、Ｍ_Ｄ１およびＭ_Ｄ２のドレインにおける寄生容量Ｃ_ＰＡＲ１、Ｃ_ＰＡＲ２は、２つのそれぞれの高ｄｖ／ｄｔ電流をトリガし得る。これらのｄｖ／ｄｔ電流は、ラッチの状態をリセットすることができ、出力状態の誤ったトリガにつながる可能性がある。高ｄｖ／ｄｔ耐性をもたらすために、ラッチ装置サイズ（トランジスタＭ_Ｎ３、Ｍ_Ｎ４、およびＭ_Ｄ３～Ｍ_Ｄ６を含む）は、ラッチの強度を増加させるために大きくできる。しかしながら、レベルシフト信号を送信するには、大きなダイサイズと高い瞬時電流が必要となり、長い伝播遅延につながる場合がある。

上記の課題に対処するために、本開示は、レールＶ_ＳＷにおける高いコモンモード過渡（ｄｖ／ｄｔ）の下で、低電圧レールから高電圧レールへと信号をレベルシフトすることができ、かつサブナノ秒の伝播遅延を伴う、高コモンモード過渡耐性（ＣＭＴＩ）高電圧レベルシフタ回路を説明する。

図５は、本開示の様々な技術を使用した高電圧レベルシフタ回路の一例の概略図である。図５のレベルシフタ回路５０は、例えば、高電圧ＬＤＭＯＳベースの、差動入力および絶縁ステージ５２、スルーレート向上のためのパルス発生回路５４、ｄｖ／ｄｔセンサおよびキャンセルステージ回路５６、例えば、トランジスタベースの、ｄｖ／ｄｔセンサおよびキャンセルステージ回路５６に結合された、第１のゲインステージ回路５８、例えば、トランジスタベースの、第１のゲインステージ回路５８に結合された、第２のゲインステージ回路６０、および出力バッファステージ回路６２を含み得る。

いくつかの例示的構成では、第１のゲインステージ回路５８は、Ｐ型（またはＮ型）電界効果トランジスタ（ＦＥＴ）を含み得、第２のゲインステージ回路６０は、Ｎ型（またはＰ型）ＦＥＴを含み得る。図６に関して以下により詳細に説明するように、いくつかの実施例では、第１のゲインステージ回路５８は、コモンモード電流および差動モード電流を異なるように扱うことができる第１のコモンモードゲインステージおよび第１の差動モードゲインステージを含み得る。同様に、いくつかの実施例では、第２のゲインステージ回路６０は、第２のコモンモードゲインステージおよび第２の差動モードゲインステージを含み得る。

ｄｖ／ｄｔセンサおよびキャンセルステージ回路５６は、入力信号の第１の論理状態（例えば、低）から第２の論理状態（例えば、高）への遷移によって生成されたコモンモード電流を低減するように構成され得る。ｄｖ／ｄｔセンサおよびキャンセルステージ回路５６は、差動入力および絶縁ステージ５２のトランジスタ６６、６８と同じサイズである「ダミー」トランジスタ６４、例えばＬＤＭＯＳを含み得る。入力信号は、ノードＳＩＮで受信され得、対応するレベルシフトされた出力信号は、ノードＳＯＵＴで出力され得る。

第１の論理状態から第２の論理ステージへの入力信号遷移の間、入力および絶縁ステージ回路５２のトランジスタ６６、６８のソース端子に結合されているトランジスタ７０のゲート端子、例えばＮＭＯＳトランジスタで、パルス、例えば２ｎｓパルスが生成され得る。パルスは、高テール電流を生成し、差動モード信号を効果的かつ短い伝播遅延で送信し得る。

ブートストラップ（「ＢＯＯＴ」）およびスイッチ（「ＳＷ」）レール上の高ｄｖ／ｄｔ過渡の間、高ｄｖ／ｄｔコモンモード電流は、差動入力および絶縁ステージ５２のトランジスタ６６、６８、例えば、ＬＤＭＯＳベースのトランジスタのドレイン経路を通して生成され得る。ｄｖ／ｄｔセンサおよびキャンセルステージ回路５６は、２つの主レベルシフト差動経路のトランジスタ６６、６８と同じサイズであり、そのドレイン端子において同様の寄生容量を有する高電圧トランジスタ６４を含み得る。ｄｖ／ｄｔセンサおよびキャンセルステージ回路５６は、入力信号の第１の論理状態から第２の論理状態への遷移によって生成されたコモンモード電流を感知し、レプリカコモンモード電流を生成し得る。

ブートストラップ（「ＢＯＯＴ」）およびスイッチ（「ＳＷ」）レールが高くなるｄｖ／ｄｔ過渡中、トランジスタ６４のドレイン端子に関連付けられた寄生容量Ｃ_ＰＡＲ１、Ｃ_ＰＡＲ２は、レプリカコモンモード電流と見なされ得る、スルーノードＦＬＹ＿ＲＥＦを電流を介して充電される。トランジスタ６４を通るレプリカコモンモード電流は、トランジスタ７２、７４によって形成された電流ミラーによってミラーリングされ得る。トランジスタ７２、７４はそれぞれ、ノードＦＬＹＰおよびＦＬＹＮに結合され、これらのノードは、レプリカコモンモード電流を受信し、コモンモード電流をゲインステージ５８に低減する。ｄｖ／ｄｔセンサおよびキャンセルステージ回路５６によってノードＦＬＹＰおよびＦＬＹＮに供給される電流は、トランジスタ６６、６８のドレイン端子に関連付けられた寄生容量Ｃ_{ＰＡＲ １}、Ｃ_{ＰＡＲ ２}を充電する。寄生容量を充電することで、トランジスタ６６、６８を通るコモンモード電流を低減（またはキャンセル）することができ、これにより、ゲインステージ回路５８におけるコモンモード電流を低減（またはキャンセル）し得る。

このように、差動入力および絶縁ステージ５２のトランジスタ６６、６８と同じ大きさのトランジスタ６４を有するｄｖ／ｄｔセンサおよびキャンセルステージ回路５６を使用することにより、ｄｖ／ｄｔセンサおよびキャンセルステージ回路５６によって同量のｄｖ／ｄｔ電流を生成し、２つの主レベルシフト差動経路に供給し、ｄｖ／ｄｔトリガされたコモンモード電流を低減またはキャンセルし得る。

しかしながら、潜在的な不一致およびゲインステージの現在のミラーの遅延のため、ｄｖ／ｄｔトリガ電流は完全にキャンセルされない場合がある。第１のゲインステージ５８（および存在する場合、第２のゲインステージ６０以上）などのゲインステージは、差動信号を効果的に送信しながら、コモンモード信号を拒否する重要な役割を果たすことができる。ゲインステージ５８は、キャンセルステージ５６に結合され得、キャンセルステージから低減されたコモンモード電流および差動モード電流を受信するように構成され得る。ゲインステージ５８は、１未満のコモンモード電流ゲインを有し得る。いくつかの実施例では、第１のゲインステージ５８および第２のゲインステージを通る差動電流ゲインは、少なくとも１であり得る。

出力ステージ回路６２は、差動モード電流およびコモンモード出力電流の両方をゲインステージから受信し、第２の電圧ドメインにシフトされた入力信号の表現を生成するように構成され得る。いくつかの実施例では、出力ステージは、例えば、入力信号が第１の論理状態から第２の論理状態に遷移した後に、入力信号を反映するように、入力信号の第２の論理状態記憶するように構成されたラッチ回路を含み得る。

図５に示される構成例では、第１および第２のゲインステージは、各分岐部において１：１：１の比を有する交差結合ミラー回路を含み得る。図６に示すように、各分岐部において１：１：１の比を有する交差結合構造のため、コモンモード電流ゲインは、第１のゲインステージ５８後に２分の１になり得、第２のゲインステージ６８後に４分の１にさらに低減され得る。図５に示す構成は、非限定的な例示的構成である。他の構成では、第１のステージ５８の電流ゲインは、２分の１を超えるか、またはそれ未満であり得、第２のステージ６０の電流ゲインは、２分の１を超えるか、またはそれ未満であり得る。

図６は、差動信号を効果的に送信しながらコモンモード信号の拒否を示す図５の回路の一部の概略図である。図６に示すように、コモンモード電流Ｉ_ＣＭスルーノードＦＬＹＮ（図６の左側）は、トランジスタ７８によって形成された電流ミラーを介して、トランジスタ７６を通るコモンモード電流Ｉ_ＣＭ／２と、経路８２を通るコモンモード電流Ｉ_ＣＭ／２の和から形成される。同様に、コモンモード電流Ｉ_ＣＭスルーノードＦＬＹＰ（図６の右側）は、トランジスタ７８によって形成された電流ミラーを介して、トランジスタ７６を通るコモンモード電流Ｉ_ＣＭ／２ーと経路８２を通るコモンモード電流Ｉ_ＣＭ／２の和から形成される。

第１のゲインステージ回路の左側分岐部（図５の５８で示される）に１：１：１の比を有する交差結合ミラー回路は、トランジスタ８８、９０によって形成された電流ミラーを通じてＩ_ＣＭ／２のコモンモード電流を生成し得る。第２のゲインステージ回路（図５の６０で示される）における１：１：１：１の比を有する交差結合構造は、さらにコモンモード電流を低減し得る。特に、Ｉ_ＣＭ／２のコモンモード電流は、第２のゲインステージ回路の左側分岐部と右側分岐部との間で分割され、各分岐部を通じてＩ_ＣＭ／４のコモンモード電流がもたらされる。このように、コモンモード電流は、例えば、図４および図５に示される非限定的な構成のために、Ｉ_ＣＭ～Ｉ_ＣＭ／２～Ｉ_ＣＭ／４の各交差結合ステージの後で半減され得る。他の実施例では、第１のゲインステージまたは第２のゲインステージのコモンモード電流ゲインは、２分の１を超えるか、またはそれ未満であり得る。

図６に示すように、差動信号はノードＦＬＹＮ（左側）を通って０Ａであり、ノードＦＬＹＰ（右側）を通ってＩ_ＤＭである。トランジスタ７６（図６の左側）を通る差動モード電流がないため、トランジスタ８８、９０によって形成された電流ミラーを通る差動モード電流がなく、したがって、コモンモード電流がキャンセルされた方法で交差結合を介した差動モード電流Ｉ_ＤＭのキャンセルがない。代わりに、トランジスタ８４を通る差動モード電流Ｉ_ＤＭは、例えば、トランジスタ７８、８０によって形成された電流ミラーで１：１：１の比でミラーリングされ、１以上のゲインで第２のゲインステージ回路（図５の６０で示される）に出力され得る。第２のゲインステージ回路は、トランジスタ９２、９４によって形成された電流ミラーを介して差動モード信号Ｉ_ＤＭを受信し、例えば少なくとも１のゲインを有する差動モード信号を出力し得る。

差動信号Ｉ_ＤＭについては、劣化することなく差動電流Ｉ_ＤＭ（入力信号）が完全にミラーリングされているため、図４および図５に示す回路の差動ゲインは１（またはそれ以上）とし得る。プルアップおよびプルダウン機能は、入力信号遷移を完全に送信し得る最後のステージでのＩ_ＤＭの両方である。

非限定的な特定の例として、差動モード入力電流は２ｍＡであり得、一方、１００Ｖ／ｎｓ未満のｄｖ／ｄｔコモンモード電流は、約６ｍＡであり得る（トランジスタのサイズおよびその寄生容量に応じて）。ｄｖ／ｄｔキャンセル後、残りのｄｖ／ｄｔトリガされたコモンモード電流は、約１ｍＡであり得る。その後、１ｍＡの残りのコモンモード電流は、上記のように、２つの差動モードおよびコモンモードゲインステージの後、０．２５ｍＡにさらに低減し得る。

しかしながら、有利には、差動モード電流は、２ｍＡで変化しないことができ、これは、信号を効果的にレベルシフトし、誤ったトリガを防止するのに役立ち得る。コモンモード電流は、ラストステージ（第２のゲインステージ後の交差結合ステージ９６）でほぼゼロに低減することができ、ユニティゲイン差動モード電流は、ラッチをトリガして入力信号を出力に送信し得る。このようにして、低電圧レール内の入力信号は、高電圧レールに効果的にシフトすることができ、一方で、高ｄｖ／ｄｔコモンモード過渡は、実質的に拒否される。さらに、節電には定常状態でほぼゼロの静電流が必要である。

さらに、１００／０．１ｎｓまたは１ＫＶ／ｎｓまでの高ｄｖ／ｄｔ過渡を達成するために、コモンモード電流ゲインをさらに１／２^Ｎに低減するために追加のゲインステージを構築することができ、式中、Ｎはステージの数である。しかしながら、追加のステージは、追加の伝播遅延をもたらし得る。

上述の高いＣＭＴＩ高電圧レベルシフタ回路は、いくつかの利点を有する。交差結合構造では、入力信号の全体差動ゲインは「１」であり、コモンモードゲインは１／２^Ｎであり、Ｎはゲインステージの数である。記載の技術は、低電圧ドメインから短い伝播遅延を有する高電圧ドメインに信号を効果的に送信し、コモンモード信号の高ｄｖ／ｄｔ過渡を拒否するのに役立ち得る。

いくつかの例示的な構成では、高ｄｖ／ｄｔセンサおよびキャンセル回路（図５の５６に示される）は、入力差動入力トランジスタと同一のトランジスタを使用して、切替ノードにおけるｄｖ／ｄｔ過渡を検出し、過渡をフィードバックして、２つの主レベルシフト差動経路でコモンモード過渡電流を拒否し、コモンモードゲインを低減し得る。

加えて、入力低電圧信号を高電圧レールにシフトさせることができ、さらにラッチ回路（図５の６２に示す）をトリガして状態を記憶し得る。１００Ｖ／０．１ｎｓ ＣＭＴＩ（またはそれ以上）を達成し、ナノ秒レベルの伝播遅延を達成し、定常状態で静止電流をゼロ消費し得る。

メモ
本明細書に記載される非限定的な態様または実施例のそれぞれは、独立してもよく、または他の実施例のうちの１つ以上と様々な順列または組み合わせで組み合わされてもよい。

上記の詳細な説明は、添付の図面の参照を含み、これらは詳細な説明の一部を形成する。図面は、例示として、本発明が実施され得る特定の実施形態を示す。これらの実施形態は、本明細書において「実施例」とも称される。そのような例は、示されるまたは記載されるものに加えて、要素を含み得る。しかしながら、本発明者はまた、示されるまたは記載される要素のみが提供される例を企図する。さらに、本発明者はまた、特定の実施例（またはその１つ以上の態様）に関して、または本明細書に示されるまたは記載される他の実施例（またはその１つ以上の態様）に関して、示されるまたは記載されるそれらの要素（またはその１つ以上の態様）の任意の組み合わせまたは順列を使用した実施例を企図する。

本文書と参照により援用された文書との間で使用方法が矛盾した場合、本文書における使用方法が優先される。

本書では、「ａ」または「ａｎ」という用語は、特許文献に一般的なように、「少なくとも１つ」または「１つ以上」の任意の他の例または用法とは無関係に、１つ以上を含むように使用される。本明細書では、「または（ｏｒ）」という用語は、別途示されない限り、非排他的、または「ＡまたはＢ」が「ＢではなくＡ」、「ＡではなくＢ」、および「ＡおよびＢ」を含むように、非排他性を指すために使用される。本書では、用語「含む（ｉｎｃｌｕｄｉｎｇ）」および「ｉｎ ｗｈｉｃｈ」は、それぞれの用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」および「ｗｈｅｒｅｉｎ」の平易な英語同等語として使用される。また、以下の特許請求の範囲において、「含む（ｉｎｃｌｕｄｉｎｇ）」および「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、非限定的であり、すなわち、特許請求の範囲内でそのような用語の後に列挙されるものに加えて要素を含むシステム、装置、物品、組成物、製剤、またはプロセスは、依然として、その特許請求の範囲内であると見なされる。さらに、以下の特許請求の範囲において、用語「第１の（ｆｉｒｓｔ）」、「第２の（ｓｅｃｏｎｄ）」、および「第３の（ｔｈｉｒｄ）」などは単にラベルとして使用され、それらのオブジェクトに数値要件を課すことを意図しない。

本明細書に記載される方法の例は、少なくとも部分的に、機械またはコンピュータによって実装され得る。いくつかの例は、上記の例に記載される方法を実行するために電子装置を構成するように動作可能な命令で符号化されたコンピュータ可読媒体または機械可読媒体を含んでもよい。そのような方法の実装は、マイクロコード、アセンブリ言語コード、より高いレベルの言語コードなどのコードを含んでもよい。このようなコードは、様々な方法を実行するためのコンピュータ可読命令を含んでよい。コードは、コンピュータプログラム製品の一部を形成し得る。さらに、一例では、コードは、実行中または他の時間などに、１つ以上の揮発性、非一時的、または不揮発性の有形コンピュータ可読媒体上に有形に記憶され得る。これらの有形コンピュータ可読媒体の例としては、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）などが挙げられるが、これらに限定されない。

上記の説明は、例示的であり、制限的ではないことが意図される。例えば、上述の実施例（またはその１つ以上の態様）は、互いに組み合わせて使用されてもよい。他の実施形態は、上記の説明を見直すときに当業者によって使用されてもよい。本要約は、３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に準拠し、読者が技術開示の性質を迅速に確認することを可能にするために提供される。特許請求の範囲または意味の解釈または制限には使用されないことを理解して提出される。また、上記の詳細な説明において、様々な特徴は、本開示を効率化するために一緒にグループ化されてもよい。これは、いかなる特許請求の範囲においても、請求項に記載のない開示された特徴が不可欠であることを意図するものと解釈されるべきではない。むしろ、発明の主題は、特定の開示された実施形態の全ての特徴に満たなくてもよい。したがって、以下の特許請求の範囲は、実施例または実施形態として詳細な説明に組み込まれ、各特許請求の範囲は別個の実施形態として独立しており、そのような実施形態は、様々な組み合わせまたは順列で互いに組み合わされてもよいことが企図される。本発明の範囲は、添付の特許請求の範囲、およびそのような特許請求の範囲が適用される等価物の全ての範囲を参照して判断されるべきである。

106 ブートストラップ（BSR）充電回路
108 高電圧レベルシフタ回路

Claims (19)

1. 差動入力回路によって第１の電圧ドメイン内の入力信号を受信し、前記入力信号を第２の電圧ドメインにシフトするように構成されたレベルシフタ回路であって、
   前記入力信号の第１の論理状態から第２の論理状態への遷移によって生成されたコモンモード電流を感知し、低減されたコモンモード電流を提供するために、前記感知されたコモンモード電流と結合するレプリカコモンモード電流を生成するように構成されたキャンセルステージと、
   前記キャンセルステージに結合されたゲインステージであって、前記ゲインステージが、差動モード電流および前記低減されたコモンモード電流の両方を受信するように構成されており、前記ゲインステージが、１未満のコモンモード電流ゲインを有し、前記ゲインステージが、一対の交差結合された電流ミラー回路を含む、ゲインステージと、
   前記差動モード電流およびコモンモード出力電流の両方を前記ゲインステージから受信し、前記第２の電圧ドメインにシフトされた前記入力信号を生成するように構成された出力ステージと、を備える、レベルシフタ回路。
2. 前記出力ステージが、前記入力信号の前記第２の論理状態を記憶するように構成されたラッチ回路を含む、請求項１に記載のレベルシフタ回路。
3. 前記ゲインステージが、少なくとも１の差動モード電流ゲインを有する、請求項１に記載のレベルシフタ回路。
4. 前記ゲインステージが、第１のゲインステージであり、前記コモンモード電流ゲインが、第１のコモンモード電流ゲインであり、前記レベルシフタ回路が、
   前記第１のゲインステージの出力に結合された第２のゲインステージであって、前記第２のゲインステージが、１未満の第２のコモンモード電流ゲインを有する、第２のゲインステージ、をさらに備える、請求項１に記載のレベルシフタ回路。
5. 前記第１のコモンモード電流ゲインが２分の１であり、前記第２のコモンモード電流ゲインが２分の１である、請求項４に記載のレベルシフタ回路。
6. 前記第１のゲインステージが、第１のコモンモードゲインステージおよび第１の差動モードゲインステージを含み、前記第２のゲインステージが、第２のコモンモードゲインステージおよび第２の差動モードゲインステージを含む、請求項４に記載のレベルシフタ回路。
7. 前記ゲインステージが、いくつかのＮゲインステージのうちの第１のゲインステージであり、前記Ｎゲインステージのうちの個々のものが、１未満の対応するコモンモード電流ゲインを有する、請求項１に記載のレベルシフタ回路。
8. 前記Ｎゲインステージのうちの少なくとも１つの前記コモンモード電流ゲインが１／２^Ｎである、請求項７に記載のレベルシフタ回路。
9. 差動モード電流ゲインが、少なくとも１である、請求項８に記載のレベルシフタ回路。
10. 前記差動入力回路に結合されて、前記レベルシフタ回路の伝播遅延を低減するパルス発生回路、をさらに備える、請求項１に記載のレベルシフタ回路。
11. 第１の電圧ドメイン内の入力信号を第２の電圧ドメインにシフトする方法であって、
    前記入力信号の第１の論理状態から第２の論理状態への遷移によって生成されたコモンモード電流を感知し、レプリカコモンモード電流を生成することと、
    前記レプリカコモンモード電流を受信し、コモンモード電流をゲインステージに低減するために、前記感知されたコモンモード電流を前記レプリカコモンモード電流と結合することと、
    前記ゲインステージによって、前記低減されたコモンモード電流を受信し、ゲインステージコモンモード出力電流を生成することであって、前記ゲインステージが、１未満のコモンモード電流ゲインを有し、前記ゲインステージが、一対の交差結合された電流ミラー回路を含む、受信することと、
    前記第２の電圧ドメインにシフトされた前記入力信号を生成することと、をさらに含む、方法。
12. 前記入力信号の前記第２の論理状態を記憶することと、をさらに含む、請求項１１に記載の方法。
13. ゲインステージ差動出力電流を生成することであって、前記ゲインステージが少なくとも１の差動電流ゲインを有する、生成することと、をさらに含む、請求項１１に記載の方法。
14. 前記ゲインステージが、第１のゲインステージであり、前記ゲインステージコモンモード出力電流が、第１のゲインステージコモンモード出力電流であり、前記コモンモード電流ゲインが、第１のコモンモード電流ゲインであり、
    第２のゲインステージによって、前記第１のゲインステージコモンモード出力電流を受信し、第２のゲインステージコモンモード出力電流を生成することであって、前記第２のゲインステージが、１未満の第２のコモンモード電流ゲインを有する、受信すること、をさらに含む、請求項１１に記載の方法。
15. 前記第１のコモンモード電流ゲインが２分の１であり、前記第２のコモンモード電流ゲインが２分の１である、請求項１４に記載の方法。
16. パルスを生成し、レベルシフタ回路の伝播遅延を低減するためにテール電流を増加させること、をさらに含む、請求項１１に記載の方法。
17. 差動入力回路によって第１の電圧ドメイン内の入力信号を受信し、前記入力信号を第２の電圧ドメインにシフトするように構成されたレベルシフタ回路であって、
    前記入力信号の第１の論理状態から第２の論理状態への遷移によって生成されたコモンモード電流を感知し、レプリカコモンモード電流を生成する手段と、
    前記レプリカコモンモード電流を受信し、コモンモード電流をゲインステージに低減するために、前記感知されたコモンモード電流を前記レプリカコモンモード電流と結合する手段と、
    前記ゲインステージによって前記低減されたコモンモード電流を受信し、ゲインステージコモンモード出力電流を生成する手段であって、前記ゲインステージが、１未満のコモンモード電流ゲインを有し、前記ゲインステージが、一対の交差結合された電流ミラー回路を含む、手段と、
    差動モード電流および前記ゲインステージコモンモード出力電流の両方を前記ゲインステージから受信し、前記第２の電圧ドメインにシフトされた前記入力信号を生成するように構成された出力ステージと、を備える、レベルシフタ回路。
18. 前記出力ステージが、前記入力信号の前記第２の論理状態を記憶するように構成されたラッチ回路を含む、請求項１７に記載のレベルシフタ回路。
19. 前記ゲインステージが、少なくとも１の差動モード電流ゲインを有する、請求項１７に記載のレベルシフタ回路。

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