JP5792184B2 - 書込ドライバとしてセンス増幅器を用いることによるメモリアレイ面積の低減 - Google Patents

書込ドライバとしてセンス増幅器を用いることによるメモリアレイ面積の低減 Download PDF

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Description

本開示は、集積回路メモリデバイスに関し、特に、メモリアレイのための面積低減技術に関する。
知られているように、スタティックランダムアクセスメモリ（ＳＲＡＭ）のような半導体メモリは、一般的に、行及び列のアレイにおいて編成される。概して、行及び列の交差は、記憶素子、すなわち、いわゆるビットセルをもたらす。各ビットセルは、バイナリビットデータを記憶することができる。セルの行又は列に対するデータの書き込み及び読み出しのために、アドレスがセルの夫々の行又は列へ割り当てられる。アドレスへのアクセスは、書込又は読出動作のために行又は列を選択するアドレスデコーダへの入力として与えられるバイナリコード化アドレスにおいて提供される。
典型的なＳＲＡＭビットセルは６乃至１０個のトランジスタを有する。通常、各ビットセルは、ビットセルにアクセスするための１つのワードライン及び２つのビットラインを有する。ＳＲＡＭの入力／出力（Ｉ／Ｏ）回路は、ビットセルへの読出／書込アクセスを可能にし、一般的に、読出及び書込用列マルチプレクサ、ビットラインプリチャージャ、センス増幅器、及び書込ドライバを有する。読出及び書込用列マルチプレクサは、ビットラインの複数の列によるセンス増幅器及び書込ドライバの夫々の共有を可能にする。ビットラインプリチャージャは、メモリアレイのビットラインをプリチャージするためものである。読出アクセスの間、センス増幅器は、論理ハイ状態と論理ロー状態とを区別するよう、同じビットセルに接続されている２つのビットラインの間の信号差を検出する。書込アクセスの間、書込ドライバは、所望の論理状態をビットセルへ送り、それにより、論理０又は論理１のいずれかがそのセルへ書き込まれることを可能にする。
本発明の実施形態に従って面積が低減されたメモリアレイのブロック図の例である。 読出動作のためのセンス増幅器と、書込動作のための書込ドライバと、読出及び書込動作のための別個の列マルチプレクサとを有して構成されるＩ／Ｏ回路を有するメモリアレイの例を示す回路図である。 書込−読出−書込の場合の間の図２Ａのメモリアレイの信号タイミングの例を示す。 本発明の実施形態に従って、読出動作の間は検知し、書込動作の間は書き込むセンス増幅器と、読み出し及び書き込みの両動作のための列マルチプレクサとを有して構成されるＩ／Ｏ回路を有するメモリアレイの例を示す回路図である。 書込−読出−書込の場合の間の図３Ａのメモリアレイの信号タイミングの例を示す。 本発明の実施形態に従って構成される１又はそれ以上のメモリアレイを有するシステムを表す。
ＳＲＡＭアレイのようなメモリアレイを実装するのに必要な面積を減らすための技術が開示される。この技術は、書込ドライバを除去し、重複する列マルチプレクサの数を減らして、アレイの面積効率を改善するよう、例えば、ＳＲＡＭアレイ又はサブアレイにおいて具現され得る。
［総括］
先に説明したように、ＳＲＡＭアレイのような特定のメモリタイプのＩ／Ｏ回路は、読出／書込用列マルチプレクサ、ビットラインプリチャージャ、センス増幅器、及び書込ドライバを有する。要するに、このＩ／Ｏ回路は、かなりの量の空間を占有し、アレイが小さくされ得る程度を事実上制限する。この問題は、アレイが複数のサブアレイを有し、各サブアレイが専用のＩ／Ｏ回路又は少なくともＩ／Ｏ回路の一部を有する場合に、深刻になる。
よって、本発明の実施形態に従って、Ｉ／Ｏ回路のセンス増幅器が書込ドライバとして使用されることを可能にし、それによって書込ドライバの削除を可能にするメモリアレイ設計が提供される。さらに、別個の書込及び読出用列マルチプレクサはもはや必要とされない。むしろ、単一のマルチプレクサが読み出し及び書き込みの両機能のために使用され得る。例えば、読み出し又は書き込みのいずれかのためのマルチプレクサが使用されてよく、他方は削除されてよい。１つのそのような場合に、書込用マルチプレクサが保持され、読出用マルチプレクサが削除される。
技術は、例えば、ディスクリート型メモリデバイス（例えば、ＳＲＡＭチップ）、集積型システム設計（例えば、専用のシリコン）、又はオンチップ・メモリ（例えば、オンチップ・キャッシュを備えるマイクロプロセッサ）において、具現されてよい。ＳＲＡＭ以外のメモリタイプは、本開示に照らして当然に、ここで提供される技術から等しく利益を享受することができる。例えば、別個の書込ドライバ及びセンス増幅器の構成部品を有するＩ／Ｏ回路を備えた如何なるメモリアレイも、本発明の実施形態に従って構成され得る。
［メモリアレイ］
図１は、本発明の実施形態に従って面積が低減されたメモリアレイのブロック図の例である。
図から明らかなように、この実施形態は、実際には、メモリアレイ全体を構成するよう何度も繰り返され得るサブアレイである。例えば、メモリアレイ全体は、図示されるように構成される６４個の１６キロバイトのサブアレイを有する１メガバイトのキャッシュ（又はプロセッサの他のオンチップ・メモリ）であってよい。あらゆる数の適切なアレイ及びサブアレイサイズが、目前の用途の細則に依存して、使用され得る。さらに、アレイ全体は単一のサブアレイであってよい点に留意されたい。
サブアレイの物理レイアウトは、当然のことながら、同様に様々でありうる。この実施例では、各サブアレイは、有効に上下のセクタに分けられている。各セクタは、ＳＲＡＭセルの２つの四半分を有し、上セクタは四半分Ｉ及びＩＩを有し、下セクタは四半分ＩＩＩ及びＩＶを有する。ＳＲＡＭセルはスライス／列において構成される。さらに図から明らかなように、この構成例の各スライスは、ＳＲＡＭセルの８つの列を含む。四半分ごとのスライスの数は様々であってよく、１つの構成例では、四半分ごとに８から１８個の間のスライスである。同様に、１四半分の列ごとのＳＲＡＭセルの数は様々であってよく、１つの構成例では、６４から最大で５１２個の間である。１つの具体的な場合において、四半分ごとに１６個のスライスが存在し、１四半分の列ごとに２５６個のＳＲＡＭセルが存在する。
各スライスの中央には、列マルチプレクサ、ビットラインプリチャージャ及びセンス増幅器を有するＩ／Ｏ回路がある。別個の書込ドライバはサブアレイのＩ／Ｏ回路に含まれない点に留意されたい。むしろ、センス増幅器が、次に記載されるように、書込ドライバの機能を実現するために使用される。さらに、別個の読出及び書込用列マルチプレクサは存在しない点に留意されたい。むしろ、読み出し及び書き込みの両方のために使用される１つの列マルチプレクサが（このレイアウト構成例では、スライスごとに）存在する。サブアレイの中央にはデコーダ及びタイマが存在する。
多数のメモリセルタイプ及びアレイレイアウトアーキテクチャが、本開示に照らして当然に、ここで使用されてよく、請求される発明は、如何なる特定の１つにも制限されるよう意図されない。他のメモリアレイレイアウトは、例えば、（上下のセクタを有する四半分に基づくレイアウトの代わりに）アレイ全体に用いられる単一のデコーダ及びＩ／Ｏ回路を備えたメモリセルの単一アレイを有してよい。メモリアレイタイプは、例えば、ＳＲＡＭ又はフラッシュメモリであってよく、目的の用途及び所望の性能（例えば、読出／書込速度や、読み出しが８０％の時間に起こり、書き込みがたった２０％の時間に起こる場合等の読出対書込のバランス、等）に依存して、揮発性、不揮発性、及び消去可能／プログラム可能であってよい。
一般的に、各ＳＲＡＭセルは、１ビットの情報を記憶することができ、論理ハイ又は論理ロー状態のいずれかに設定される。各ＳＲＡＭセルは、あらゆる数の典型的なＳＲＡＭ構成を用いて、従来行われるように実施されてよい。例えば、ＳＲＡＭセルは、６−Ｔ、８−Ｔ、１０−ＴＳＲＡＭセルとして、又はビットごとに望まれるあらゆる数のトランジスタを有して、構成されてよい。同様に、ＳＲＡＭセルは、単一のＲ／Ｗポートを有して、又は別個の読出ポート及び書込ポートを有して、構成されてよい。他の実施形態では、メモリセルは、フラッシュ（例えば、ＮＡＮＤ又はＮＯＲフラッシュ）のような他のメモリセル技術、若しくは別個の（メモリセルの読み出しのための）センス増幅器及び（メモリセルへの書き込みのための）書込ドライバによってアクセスされる他のメモリセル、及び／又は、書込及び読出動作のための別個の列マルチプレクサの使用を有して、構成されてよい。
この例となるアレイレイアウト構成では、デコーダは、ＳＲＡＭセルの四半分の間に挟まれており、従来行われるように実施され得るファイナルデコーダ及びワードラインドライバを有する。サブアレイの上セクタ及び下セクタの夫々についてデコーダが存在する。読出又は書込アクセスごとに、アドレスがサブアレイに与えられる。一般的に、デコーダは、アドレスをデコーディングし、メモリアレイの各読出又は書込アクセスの間、選択されたＳＲＡＭエントリ（又は行）をオンするよう構成される。１つの具体的な構成において、アドレスは、対応するデコーダによって、アドレスワードライン信号及び列選択信号にデコーディングされる。アドレスワードライン信号は、サブアレイにおいて特定の行を識別し、列選択信号は、サブアレイの特定の列を識別する。（Ｉ／Ｏ回路の）列マルチプレクサは、列選択信号を受信し、読み出し又は書き込みのために対応する列をオンする。読出／書込アクセス動作と無関係の行及び列は、デコーダによって有効に非選択状態にされる。
タイマは、プリチャージクロック／制御信号を含む、サブアレイが作動するための様々なクロック信号を生成する回路を有する。タイマは、あらゆる数の適切なタイマ構成を用いて、通常行われるように実施され得る。当然に、タイマ構成は、特定のアレイのタイミング仕様に基づいて具体的に設計されるように、アレイごとに様々でありうる。一般的に、タイマは、通常は、グローバルクロックからアレイクロックを得るよう論理ゲートを有し、それらの異なるアレイクロックの間のタイミング関係を確保してサブレアレイを適切に機能させる。幾つかの実施形態では、タイマは、ビットラインのフローティングがプリチャージビットラインに付随する電力漏れを除去し又は別なふうに低減することを可能にすることによって、電力節約を可能にするようビットラインフローティング回路を有してよい。他の電力節約技術が同様に使用されてよい（例えば、アレイがアクセスされていない場合のＩ／Ｏ回路のスリープモード、又はサブアレイが収率回復のために恒久的に無効にされる場合のシャットダウンモード）。
列マルチプレクサ（又はマルチプレクス回路）は、メモリセルの複数の列がセンス増幅器を共有することを可能にすることによって、アレイ効率を改善するために使用されてよい。例えば、スライス（８列）ごとに列マルチプレクサが存在してよく、それにより８：１（列：マルチプレクサ）の共有比を提供する。他の構成は、アレイ全体について単一の列マルチプレクサを有してよい。あらゆるそのような場合において、各読出又は書込アクセスの間、列マルチプレクサは、選択された列を読み出し又は書き込みのためにオンし、そのマルチプレクサに関連する他の列を非選択状態にする。列マルチプレクサを有さない他の実施形態では、アレイの列ごとに専用のセンス増幅器が存在してよい。
ビットラインプリチャージャは、読出又は書込アクセスがない場合に、メモリアレイの局所ビットラインを例えばＶｃｃ（又は他の適切な電圧レベル）へとプリチャージするためのものである。それらは、一般的に、Ｐ型の金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）により実施される。各読出動作の間、目的のビットラインは、論理０がビットラインから読み出されている場合は放電され、あるいは、論理１がビットラインから読み出されている場合はＶｃｃのままである。局所ビットラインのローディングのために、ビットラインはゆっくりと放電してよい。従来の読出動作の間、センス増幅器は、同じＳＲＡＭセルに接続された２つのビットラインの間の小さな信号差を検出して、論理ハイ又は論理ロー状態を区別するために使用されてよい。従来の書込動作の間、書込ドライバは、所望の論理状態をＳＲＡＭセルに送って、論理０又は論理１がそのセルに書き込まれることを可能にするために使用される。しかし、本発明のこの例となる実施形態では、別個の書込ドライバが存在しないことを思い出されたい。むしろ、センス増幅器は、センス増幅器（読出動作の間）及び書込ドライバ（書込動作の間）の両方として使用される。
列マルチプレクサ、ビットラインプリチャージャ、及びセンス増幅器に関する更なる詳細は、図２Ａ、２Ｂ及び３Ａ、３Ｂを参照して与えられる。Ｉ／Ｏ回路のための多数の構成は、本開示に照らして当然に、本発明の実施形態により使用されてよい。
［別個のセンス増幅器及び書込ドライバ］
図２Ａは、読出動作のためのセンス増幅器（Ｓｅｎｓｅ Ａｍｐ）と、書込動作のための書込ドライバ（Ｗｄｒｉｖｅｒ）と、読出及び書込動作のための別個の列マルチプレクサ（夫々、Ｒｅａｄ Ｃｏｌｕｍｎ Ｍｕｘ及びＷｒｉｔｅ Ｃｏｌｕｍｎ Ｍｕｘ）とを有して構成されるＩ／Ｏ回路を有するメモリアレイの例を示す回路図である。この特定の例では、サブアレイの１つのスライスが図示されているが、サブアレイの他のスライス又は部分（すなわち、アレイ全体）は、当然のことながら、同様に結合され得る。
この議論のために、例えば、スライスごとの計８列について、ｉ＝０及びＮ＝７とする。さらに、列０のただ１つのＳＲＡＭセルが図示されているが、当然のことながら、メモリアレイ列は、通常、複数のＳＲＡＭセルに関連する点に留意されたい。図から明らかなように、列０のＳＲＡＭセル及びそのビットライン・プリチャージ回路は、対応する真ビットラインＢＬ［０］及び相補ビットラインＢＬ＃［０］に接続されている。同様に、列１〜７のＳＲＡＭセルの夫々及びそれらの夫々のプリチャージ回路は、同様に、夫々、対応する真ビットラインＢＬ［１］乃至ＢＬ［７］及び相補ビットラインＢＬ＃［１］乃至ＢＬ＃［７］に接続される。次いで、列は、（読出動作のための）センス増幅器又は（書込動作のための）書込ドライバへ順に（例えば、０から７、又は他の適切な順序）マルチプレクシングされる。
この例となる場合における読出用列マルチプレクサは、ＰＭＯＳ ＦＥＴ（真ビットライン及び相補ビットラインの夫々のために列ごとに２つ）により実施され、Ｖｃｃにプリチャージされるビットライン構成に共通である。読出用列マルチプレクサの各ＰＭＯＳ ＦＥＴは、デコーダによって生成されるＲＤ−Ｃｏｌ−ｓｅｌ制御信号（又はその相補信号、この例の場合には、ＰＭＯＳとともに適切に動作するＲＤ−Ｃｏｌ−ｓｅｌ＃）に応答する。ＲＤ−Ｃｏｌ−ｓｅｌ＃によってオンされる場合、読出用列マルチプレクサの対応するＰＭＯＳ ＦＥＴは、選択されたビットラインを、その列に関連するセンス増幅器へ接続する。例えば、列０が選択される場合に、差動ビットラインＢＬ［０］／ＢＬ＃［０］は、センス増幅器の差動ビットライン入力Ｂｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ接続される。センス増幅器プリチャージ回路は、この例の場合にはＰＭＯＳ ＦＥＴにより実施され且つＳＡｐｃｈ＃によって制御され、センシングの前にセンス増幅器ビットライン入力をプリチャージするようＢｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ接続される。次いで、センス増幅器ドライバ回路は、ＲＤｄａｔａ／ＲＤｄａｔａ＃を通じて読出データを送出する。
図２Ａを参照してさらに明らかなように、ビットラインは、書込用列マルチプレクサにより書込ドライバ及び低歩留まり解析（low yield analysis）（ＬＹＡ）回路へも接続されている。書込用列マルチプレクサは、この例の場合には、相補型ＭＯＳ（ＣＭＯＳ）伝送ゲートにより実施され、各ゲートは、制御信号ＷＲ−Ｃｏｌ−ｓｅｌ及びその相補信号ＷＲ−Ｃｏｌ−ｓｅｌ＃に応答する。差動制御信号ＷＲ−Ｃｏｌ−ｓｅｌによってオンされる場合に、書込用列マルチプレクサの対応するＣＭＯＳ伝送ゲートは、選択されたビットラインを、その列に関連する書込ドライバに接続する。例えば、列０が選択される場合に、差動ビットラインＢＬ［０］／ＢＬ＃［０］は書込ドライバの差動出力に接続され、それにより、データＤｉｎ（論理１又は０）は、書込ドライバによって差動信号に変換され、差動ビットラインＢＬ［０］／ＢＬ＃［０］上に駆動され、最終的に、選択されたＳＲＡＭセルに書き込まれ得る。
ＬＹＡ機能は、メモリアレイのテスト／解析のために、外部ＬＹＡパッドを通じてＳＲＡＭセルへ接続するために使用される。ＬＹＡが有効にされる（ＬＹＡｅｎが論理１であり、ＬＹＡｅｎ＃が論理０である）場合に、書込命令が発せられて書込用列マルチプレクサを（ＷＲ−Ｃｏｌ−ｓｅｌを介して）開き、ＬＹＡｅｎ差動制御信号は（例えば、書込ドライバをトライステートモードに置くことによって）有効に書込ドライバを無効にする。ＬＹＡｅｎは差動信号であるが、ＬＹＡｅｎしか図示されていない点に留意されたい。
図２Ｂは、書込−読出−書込の場合の間の図２Ａのメモリアレイの信号タイミングの例を示す。図から明らかなように、この例のメモリアレイは、夫々の読出又は書込動作がクロック（ＣＬＫ）の２サイクルをとる点で、２サイクルメモリである。他のクロッキング方式が同様に使用されてよい。
更に明らかなように、サブアレイ・ビットラインプリチャージャ及びセンス増幅器のプリチャージトランジスタは、ＢＬｐｃｈ及びＳＡｐｃｈが最初の書込動作よりも前に論理ハイであることによって示されるように、非アクセス期間の間オンである。書込動作が始まる場合に、書き込まれるデータ（Ｄｉｎ）は、一般的に、ワードライン（ＷＬ）サイクルの前に現れる。ビットライン・プリチャージ（ＢＬｐｃｈ）制御信号は、ＷＬ制御信号がオンされ且つ書込列選択（ＷＲ−Ｃｏｌ−ｓｅｌ）制御信号がオンされる直前に、オフされる。データＤｉｎが選択されたビットセルに書き込まれる場合に、ワードラインＷＬ及びＷＲ−Ｃｏｌ−ｓｅｌ制御信号がオフされ、ＢＬｐｃｈ制御信号が、次のアクセスのためにビットラインをプリチャージするよう、オンされ直す。
同様に、読出命令が発せられる場合に、ＢＬｐｃｈ及びＳＡｐｃｈ制御信号はオフされ、ＷＬ制御信号は、センシングを開始し且つビットラインに差動電圧が現れるよう、オンされる。ＲＤ−Ｃｏｌ−ｓｅｌ制御信号もオンされ、ＳＡｐｃｈ制御信号はオフされるので、ビットライン上に現れる差動信号は、同じＷＬ−ｏｎサイクルにおいてセンス増幅器へ伝えられる。センス増幅器ビットライン入力での差動信号がセンス増幅器オフセットを補償するほど十分であると、センス増幅器は有効にされ（ＳＡｅｎ＝論理１）、選択されたビットラインから読み出されたデータは送出される。データがセンス増幅器で検知されると、ＲＤ−Ｃｏｌ−ｓｅｌ制御信号はオフされてよく、ＢＬｐｃｈ制御信号は、次の命令のためにビットラインのプリチャージを開始するよう、オンされる。データが送出されると、センス増幅器は、センス増幅器のプリチャージを開始する（ＳＡｐｃｈ＝論理１）ようオフされてよい（ＳＡｅｎ＝論理０）。
このようにして、典型的なＳＲＡＭアレイでは、すべてのビットラインが読出用列マルチプレクサ及び書込用列マルチプレクサの両方並びにプリチャージ回路を有する。書込ドライバ、センス増幅器、及びＬＹＡ回路は、複数の列（通常、４、８又は１６の列が共有に関与する。）によって共有される。しかし、読出用列マルチプレクサ及び書込用列マルチプレクサも書込ドライバ及びセンス増幅器も同時には使用されない。本発明の実施形態はこの点を突いて、センス増幅器を書込ドライバとして使用するとともに、（別個の読出及び書込用マルチプレクサを有することとは対照的に）読み出し及び書き込みの両方の動作のためにマルチプレクサを共有する。
［書込ドライバとしてのセンス増幅器］
図３Ａは、読出動作の間は検知し、書込動作の間は書き込むセンス増幅器（Ｓｅｎｓｅ Ａｍｐ）と、読み出し及び書き込みの両動作のための列マルチプレクサ（Ｃｏｌｕｍ Ｍｕｘ）とを有して構成されるＩ／Ｏ回路を有するメモリアレイの例を示す回路図である。この特定の例では、サブアレイの１つのスライスが図示されているが、サブアレイの他のスライス又は部分（すなわち、アレイ全体）は、当然のことながら、同様に結合され得る。サブアレイは、一般的に行われているように、差動回路により構成される点に留意されたい。他の実施形態は、シングルエンド回路により実施されてよい。
この議論のために、例えば、スライスごとの計８列について、ｉ＝０及びＮ＝７とする。さらに、列０のただ１つのＳＲＡＭセルが図示されているが、当然のことながら、メモリアレイ列は、通常、複数のＳＲＡＭセルに関連する点に留意されたい。図から明らかなように、列０のＳＲＡＭセル及びそのビットライン・プリチャージ回路は、対応する真ビットラインＢＬ［０］及び相補ビットラインＢＬ＃［０］に接続されている。同様に、列１〜７のＳＲＡＭセルの夫々及びそれらの夫々のプリチャージ回路は、同様に、夫々、対応する真ビットラインＢＬ［１］乃至ＢＬ［７］及び相補ビットラインＢＬ＃［１］乃至ＢＬ＃［７］に接続される。次いで、列は、読み出し及び書き込みの両動作のために使用されるセンス増幅器へ順に（例えば、０から７、又は他の適切な順序）マルチプレクシングされる。
この例となる場合における列マルチプレクサは、ＣＭＯＳ伝送ゲート（真ビットライン及び相補ビットラインの夫々のために列ごとに２つ）により実施される。列マルチプレクサの各ＣＭＯＳ伝送ゲートは、デコーダによって生成されるＣｏｌ−ｓｅｌ制御信号（ＣＭＯＳが真信号及び相補信号の両方を使用する場合には、さらにその相補信号、この例の場合には、Ｃｏｌ−ｓｅｌ＃）に応答する。図３Ａは、ＣＭＯＳ伝送ゲートの２つの共通する描写を表し、１つは、（破線円において示される）白丸を有する２つの内側に向かい合った三角形を有し、他は、（破線円から延びた矢印によって示される）互いに接続されたソース及びドレインを夫々有する向かい合ったＮＭＯＳ ＦＥＴ及びＰＭＯＳ ＦＥＴを有する。列マルチプレクサは、本開示に照らして当然に、他の適切な構成（例えば、差動シングルエンド）及び技術（例えば、ＮＭＯＳ又はＰＭＯＳトランジスタ）により実施されてよく、請求される発明は、如何なる特定の構成又はプロセスタイプにも制限されるよう意図されない。一般的に、多くのビットラインのうちの１つにおいて制御信号（Ｃｏｌ−ｓｅｌ）に応答して読み出し及び書き込みの両動作のためにセンス増幅器へ切り替えることができる如何なるマルチプレクサ回路も使用されてよい。
Ｃｏｌ−ｓｅｌ＃によってオンされる場合に、列マルチプレクサの対応するＣＭＯＳ伝送ゲートは、選択されたビットラインを、その列に関連するセンス増幅器に接続する。例えば、列０が選択される場合に、差動ビットラインＢＬ［０］／ＢＬ＃［０］はセンス増幅器の差動ビットライン入力Ｂｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ接続される。センス増幅器プリチャージトランジスタは、この例の場合にはＰＭＯＳ ＦＥＴにより実施され且つＳＡｐｃｈ＃によって制御され、センシングの前にセンス増幅器ビットライン入力をプリチャージするようＢｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ接続される。次いで、センス増幅器ドライバ回路は、ＲＤｄａｔａ／ＲＤｄａｔａ＃を通じて読出データを送出する。
図３Ａを参照してさらに明らかなように、センス増幅器は、さらに、書込ドライバの機能を実行するよう構成される。より詳細には、書込動作の間、書込イネーブル信号ＷＲｅｎ＃は論理０に設定され、それにより、書込アクセスが要求されたことを示す。このＷＲｅｎ＃制御信号は、例えば、デコーダによって直接供給され、又は書込アクセス要求を示す既存の信号から得られる。ＷＲｅｎ＃制御信号は、２つのＰＭＯＳ ＦＥＴ（１つは真ビットライン用、もう１つは相補ビットライン用）を制御する。これらのＰＭＯＳ ＦＥＴは、オンされる場合に、差動データ入力をセンス増幅器ビットライン入力Ｂｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ結合する。つまり、これは、センス増幅器オフセットを補償するために必要な差動が現れることを可能にする。書込動作の差動データ入力はＤｉｎ及びその相補であり、該相補はこの例となる構成ではインバータによって生成される。データ入力を差動信号へ変換する如何なる適切な回路も、ここで使用されてよい。このようにして、ＰＭＯＳ ＦＥＴ及びＷＲｅｎ＃制御信号の付加は、センス増幅器が書込モード（ＷＲｅｎ＃＝０）又は読出モード（ＷＲｅｎ＃＝１）において使用されることを可能にする。
このマルチモード型センス増幅器構成に対する多数の変形は、本開示に照らして明らかである。例えば、他の実施形態では、センス増幅器は、書込イネーブル制御信号の真バージョンＷＲｅｎに応答する（その相補ＷＲｅｎ＃と対照的に）ＮＭＯＳ ＦＥＴにより構成されてよい。そのような場合において、書込アクセスが要求されたことを示すようＷＲｅｎが論理１に設定される場合に、ＮＭＯＳ ＦＥＴはオンし、差動データ入力（Ｄｉｎ及びその相補）をセンス増幅器ビットライン入力Ｂｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ結合する。他の実施形態は、センス増幅器を読出モードから書込モードへ切り替えるＣＭＯＳ伝送ゲートを有してよい。より一般的な見地において、如何なる適切なスイッチング素子又は方式も、書込動作の間差動データ入力をセンス増幅器ビットライン入力へ結合するために使用されてよい。
あらゆるそのような場合において、列マルチプレクサは、書き込まれるデータを差動ラインＢｉｔｄａｔａ及びＢｉｔｄａｔａ＃から受け取り、列マルチプレクサの対応するＣＭＯＳ伝送ゲートは、選択されたビットラインを差動ラインＢｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ接続する。それにより、差動ライン上の差動データは、目的のＳＲＡＭセルに書き込まれてそれに記憶され得る。例えば、列０が（デコーダによって与えられる）Ｃｏｌ−ｓｅｌ／Ｃｏｌ−ｓｅｌ＃信号によって選択される場合に、差動ビットラインＢＬ［０］／ＢＬ＃［０］は差動ラインＢｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ接続され、それにより、差動ライン上のデータＤｉｎ（論理１又は０）は差動ビットラインＢＬ［０］／ＢＬ＃［０］上に駆動され、選択されたＳＲＡＭセルに記憶され得る。
この例となる実施形態は任意のＬＹＡ回路を有し、ＬＹＡ回路は、差動制御信号ＬＹＡｅｎ／ＬＹＡｅｎ＃によって制御されるＣＭＯＳマルチプレクサにより実施される。ＬＹＡマルチプレクサは、差動ラインＢｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ接続され、ＬＹＡｅｎ／ＬＹＡｅｎ＃の状態に依存して、ＬＹＡ及びＬＹＡ＃入力を差動ラインＢｉｔｄａｔａ及びＢｉｔｄａｔａ＃へ結合する。先に説明したように、ＬＹＡ機能は、メモリアレイのテスト／解析のために、外部ＬＹＡパッドを通じてＳＲＡＭセルへ接続するために使用される。ＬＹＡが有効にされる（ＬＹＡｅｎが論理１であり、ＬＹＡｅｎ＃が論理０である）場合に、書込命令が発せられて列マルチプレクサを（Ｃｏｌ−ｓｅｌを介して）開く。それにより、目的のＳＲＡＭセルはアクセスされ得る。あらゆる数のＬＹＡテスト／解析手法が用いられてよい。
図３Ｂは、書込−読出−書込の場合の間の図３Ａのメモリアレイの信号タイミングの例を示す。この例では、メモリアレイは、夫々の読出又は書込動作がクロック（ＣＬＫ）の２サイクルをとる点で、２サイクルメモリである。なお、他の実施形態は、例えば、１サイクルメモリ、３サイクルメモリ等であってよい。あらゆる数の適切なクロッキング方式が使用されてよい。また、差動信号が（例えば、ＰＭＯＳ、ＮＭＯＳ、ＣＭＯＳのような使用される構成部品及び所望のアクティブ状態に依存して）使用され得るが、真信号しか図示されていない点に留意されたい。相補信号の使用は、本開示に照らして明らかである。
図から明らかなように、サブアレイ・ビットラインプリチャージャ及びセンス増幅器のプリチャージトランジスタは、ＢＬｐｃｈ及びＳＡｐｃｈが最初の書込動作よりも前に論理ハイであることによって示されるように、非アクセス期間の間オンであると仮定される。なお、他の実施形態は、漏れ及び／又は電力消費を減らすようにアクセスより前の１サイクル又は２サイクルまで、ビットラインフローティング方式を使用し、又は別なふうにビットラインのプリチャージングを制限してよい点に留意されたい。
書込命令が発せられる場合に、データＤｉｎはワードライン（ＷＬ）サイクルの前に現れる。書込イネーブル（ＷＲｅｎ）制御信号が有効にされ（ＷＲｅｎ＝１）、ＳＡｐｃｈ制御信号は無効にされ（ＳＡｐｃｈ＃＝１）、データはセンス増幅器ビットライン入力（Ｂｉｔｄａｔａ及びＢｉｔｄａｔａ＃）へ伝えられる。次いで、ビットラインプリチャージャ（ＢＬｐｃｈ）制御信号は、ＷＬ制御信号がオンされ、センス増幅器が有効にされ（ＳＡｅｎ＝１）且つ列選択制御信号がオンされる（Ｃｏｌ−ｓｅｌ＝１）直前に、オフされる。このＷＬサイクルの間、センス増幅器は、選択されたＳＲＡＭビットセルへデータを書き込む。データが選択されたビットセルに書き込まれる場合に、ＷＬ及びＣｏｌ−ｓｅｌ制御信号がオフされ、それにより、対応するＷＬトランジスタ（例えば、図３ＡにおけるＮＭＯＳトランジスタ）及びＣｏｌ−ｓｅｌマルチプレクサ（例えば、図３ＡにおけるＣＭＯＳ伝送ゲート）をオフする。同時に、ＷＲｅｎ及びＳＡｅｎ制御信号は（センス増幅器書込モードを脱して、センス増幅器を無効にするよう）オフされ、ＢＬｐｃｈ制御信号は、次のアクセスのためにＢＬ［ｉ］及びＢＬ＃［ｉ］をプリチャージするよう、有効にされる。
同様に、読出命令が発せられる場合に、ＢＬｐｃｈ制御信号はオフされ、ＷＬ制御信号は、センシングを開始し且つビットラインに差動電圧が現れるよう、オンされる。Ｃｏｌ−ｓｅｌ制御信号もオンされ、ＳＡｐｃｈ制御信号はオフされるので、差動信号は、同じＷＬ−ｏｎサイクルにおいてセンス増幅器ビットライン入力（Ｂｉｔｄａｔａ及びＢｉｔｄａｔａ＃）へ伝えられる。センス増幅器ビットライン入力での差動信号がセンス増幅器オフセットを補償するほど十分であると、センス増幅器は有効にされ（ＳＡｅｎ＝論理１）、データは（シングルエンド出力についてはＲＤｄａｔａ＃において、又は差動出力についてはＲＤｄａｔａ及びＲＤｄａｔａ＃の両方において）送出される。データがセンス増幅器で検知されると、Ｃｏｌ−ｓｅｌ制御信号はオフされてよく、ＢＬｐｃｈ制御信号は、次の命令のためにビットラインのプリチャージを開始するよう、オンされる（ＢＬｐｃｈ＃＝０）。データが送出されると、センス増幅器は、センス増幅器のプリチャージを開始するようオフされてよい（ＳＡｐｃｈ＃＝０）。
メモリアレイのセンス増幅器を書込動作の間書込ドライバとして使用することによって、さらに、読み出し及び書き込みの両動作のために同じ列マルチプレクサを使用することによって、有意なメモリアレイ面積低減が達成される。例えば、面積節約は、本発明の実施形態に従って書込ドライバ削除し且つ列マルチプレクサを共有する結果として、メモリ構成に依存して、サブアレイレベルでは約３％〜４％、ダイレベルでは１％〜２％である。
［システム］
図４は、本発明の実施形態に従って構成される１又はそれ以上のメモリアレイを有するシステムを表す。システムは、例えば、コンピュータシステム（例えば、ラップトップ若しくはデスクトップ型コンピュータ、サーバ、又はスマートフォン）又はネットワークインターフェースカード又はメモリを用いるその他システムであってよい。当然のことながら、メモリ技術は、システムレベルでほぼ無限数の用途を事実上有し、図示される具体的なシステムは、一例として与えられているにすぎない。
図から明らかなように、システムは一般的に、オンチップ・キャッシュを有して構成される中央演算処理装置（ＣＰＵ又はプロセッサ）と、ＲＡＭとを有する。如何なる適切なプロセッサも使用されてよく、例えば、インテル・コーポレイションによって提供されるもの（例えば、インテル コア（登録商標）、ペンティアム（登録商標）、セルロン（登録商標）、及びインテル アトム（登録商標）プロセッサファミリ）がある。プロセッサは、そのオンチップ・キャッシュ及び／又はＲＡＭにアクセスし、一般的に行われるように所与の用途に特有の機能を実行することができる。ＲＡＭ及び／又はオンチップ・キャッシュの夫々は、ここで記載されるように、読み出し及び書き込みの両モードにおいて動作することができるセンス増幅器を有し且つ読み出し及び書き込みの両動作のために共通の列マルチプレクサを使用するメモリアレイとして実施されてよい。他のシステム構成部品（例えば、ディスプレイ、キーパッド、ランダムアクセスメモリ、コプロセッサ、バス構造等）は図示されていないが、目前にある特定のシステム用途を前提として明らかである。
多数の実施形態及び構成は、本開示に照らして明らかである。例えば、本発明の１つの例となる実施形態は、メモリデバイスを提供する。メモリデバイスは、複数のメモリセルを有し、各メモリが１ビットの情報を記憶するメモリアレイを有する。メモリデバイスは、メモリセルの読み出しのための読出モード及びメモリセルへの書き込みのための書込モードにおいて動作するよう構成されるセンス増幅器をさらに有する。１つの特定の場合において、デバイスは、メモリアレイの列に関連するビットラインをプリチャージするビットライン・プリチャージ回路、及び／又はビットライン・プリチャージ回路がビットラインをプリチャージすることを可能にするプリチャージ制御信号を生成する回路（例えば、タイマ）をさらに有してよい。他の特定の場合に、デバイスは、メモリアレイの読出及び書込アクセスに関連するアドレスを受け取り、メモリアレイの対応する行を選択するワードライン信号を生成し、メモリアレイの対応する列を選択する列選択信号を生成するデコーダを有してよい。他の特定の場合において、デバイスは、メモリアレイの複数の列がそれらの複数の列におけるメモリセルの読み出し及びそれらの複数の列におけるメモリセルへの書き込みのためにセンス増幅器を共有することを可能にする列マルチプレクサを有してよい。他の特定の実施形態において、センス増幅器は、メモリセルの１又はそれ以上へ書き込まれるデータを受け取るデータ入力部を有して構成され、センス増幅器は、さらに、書込動作の間自身のビットライン入力へデータを結合する１又はそれ以上のスイッチング素子を有して構成される。１つのそのような特定の場合において、デバイスは、データを差動信号へ変換し、その差動信号を１又はそれ以上のスイッチング素子へ送る回路をさらに有する。他の特定の場合において、センス増幅器は、自身が書込モードに入ることを可能にする書込イネーブル制御信号を受信するよう構成される。他の特定の場合において、デバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。他の特定の場合において、デバイスは、低歩留まり解析回路を有してよい。
本開示の他の例となる実施形態は、メモリデバイスを提供する。この例において、デバイスは、複数のメモリセルを有し、各メモリセルが１ビットの情報を記憶するメモリアレイを有する。デバイスは、メモリセルの読み出しのための読出モード及びメモリセルへの書き込みのための書込モードにおいて動作するよう構成されるセンス増幅器をさらに有し、センス増幅器は、メモリセルの１又はそれ以上へ書き込まれるデータを受け取るデータ入力部を有して構成され、センス増幅器は、さらに、書込動作の間自身のビットライン入力へデータを結合する１又はそれ以上のスイッチング素子を有して構成される。デバイスは、メモリアレイの複数の列がそれらの複数の列におけるメモリセルの読み出し及びそれらの複数の列におけるメモリセルへの書き込みのためにセンス増幅器を共有することを可能にする列マルチプレクサをさらに有する。１つの特定の場合において、デバイスは、メモリアレイの列に関連するビットラインをプリチャージするビットライン・プリチャージ回路、及び／又はビットライン・プリチャージ回路がビットラインをプリチャージすることを可能にするプリチャージ制御信号を生成する回路を有してよい。他の特定の場合において、デバイスは、メモリアレイの読出又は書込アクセスに関連するアドレスを受け取り、メモリアレイの対応する行を選択するワードライン信号を生成し、メモリアレイの対応する列を選択する列選択信号を生成するデコーダを有してよい。他の特定の場合において、デバイスは、データを差動信号へ変換し、その差動信号を１又はそれ以上のスイッチング素子へ送る回路を有してよい。他の特定の場合において、センス増幅器は、自身が書込モードに入ることを可能にする書込イネーブル制御信号を受信するよう構成される。他の特定の場合において、デバイスは、低歩留まり解析回路を有してよい。
本開示の他の例となる実施形態は、メモリセルのアレイを有するメモリデバイスにアクセスする方法を提供する。方法は、読出モードで動作するセンス増幅器によりアレイの１又はそれ以上のメモリセルからデータを読み出すステップと、書込モードで動作するセンス増幅器によりアレイの１又はそれ以上のメモリセルへデータを書き込むステップとを有する。１つの特定の場合において、方法は、アレイの列に関連するビットラインをプリチャージするステップ、及び／又はビットライン・プリチャージ回路がビットラインをプリチャージすることを可能にするプリチャージ制御信号を生成するステップをさらに有してよい。他の特定の場合において、方法は、アレイの読出又は書込アクセスに関連するアドレスを受け取るステップ、アレイの対応する行を選択するワードライン信号を生成するステップ、及び／又はアレイの対応する列を選択する列選択信号を生成するステップを有してよい。他の特定の場合において、方法は、アレイの複数の列がそれらの複数の列におけるメモリセルの読み出し及びそれらの複数の列におけるメモリセルへの書き込みのためにセンス増幅器を共有することを可能にするステップを有してよい。他の特定の場合において、方法は、センス増幅器のデータ入力部で、アレイのメモリセルの１又はそれ以上へ書き込まれるデータを受け取るステップと、書込動作の間センス増幅器のビットライン入力へデータを結合するステップとを有してよい。１つのそのような特定の場合において、方法は、データを差動信号へ変換するステップと、その差動作信号を、書込動作の間センス増幅器のビットライン入力へデータを結合するよう構成される１又はそれ以上のスイッチング素子へ送るステップとを有してよい。他の特定の場合において、方法は、センス増幅器で、そのセンス増幅器が書込モードに入ることを可能にする書込イネーブル制御信号を受信するステップを有してよい。
本開示の他の例となる実施形態は、メモリデバイスを提供する。この例の場合において、デバイスは、複数のメモリセルを有するメモリアレイを有する。デバイスは、自身の差動ビットライン入力へ動作上結合されるプリチャージ回路を有するセンス増幅器を有し、センス増幅器は、差動ビットライン入力と自身の出力との間に動作上結合されるドライバ回路をさらに有し、センス増幅器は、書込イネーブル制御信号に応答して書込動作の間差動ビットライン入力へメモリセルの１又はそれ以上へ書き込まれるデータを結合する１又はそれ以上のスイッチング素子をさらに有する。デバイスは、メモリアレイの複数の列がそれらの複数の列におけるメモリセルの読み出し及びそれらの複数の列におけるメモリセルへの書き込みのためにセンス増幅器を共有することを可能にする列マルチプレクサをさらに有する。デバイスは、ビットライン・プリチャージ回路をさらに有する。デバイスは、ビットライン・プリチャージ回路を有効にするプリチャージ制御信号を生成する回路をさらに有する。デバイスは、デコーダをさらに有する。
本発明の例となる実施形態に関する上記の説明は、例示及び説明のために与えられている。包括的であるよう、又は開示される厳密な形態に本発明を制限するよう意図されない。多くの変形及び改良が本開示に照らして可能である。本開示の適用範囲はこの詳細な説明によって制限されず、むしろ添付の特許請求の範囲によって定められるよう意図される。

Claims (10)

  1. メモリデバイスであって：
    各メモリセルが１ビットの情報を記憶する複数のメモリセルを有するメモリアレイと、
    読出モードと書込モードの両方において使用される列マルチプレクサと、
    前記読出モードの最中に前記複数のメモリセルの１又はそれ以上を読み出すためのセンス増幅器であり、前記書込モードの最中には前記複数のメモリセルの１又はそれ以上へ書き込むための書込ドライバとして動作するセンス増幅器と、を有し、
    前記センス増幅器は、さらに、書込動作の最中に前記センス増幅器のビットライン入力へデータを結合する１又はそれ以上のスイッチング素子を有して構成され、
    前記スイッチング素子は、前記書込モードの最中はクローズであり、かつ、前記読出モードの最中はオープンである書込スイッチとして動作し、前記書込モードの最中には、書き込まれるべきデータが前記書込スイッチを通じて流れ、
    前記書込スイッチは、前記複数のメモリセルの１又はそれ以上へ書き込まれるデータを受け取るデータ入力部を有して構成され、
    前記データは差動信号へ変換されて、差動ビットライン上に駆動され、選択されたＳＲＡＭセルに書込まれ、
    前記メモリデバイスは、専用の書込ドライバと別個の読出及び書込用列マルチプレクサを必要としないで動作し、
    前記センス増幅器と低歩留まり解析（ＬＹＡ）回路が、複数の列によって共有され、
    前記列マルチプレクサは、前記メモリアレイの複数の列が、それらの複数の列におけるメモリセルの読み出し及びそれらの複数の列におけるメモリセルへの書き込みのために、前記センス増幅器を共有することを可能にし、
    前記センス増幅器は、前記センス増幅器自身が書込モードに入ることを可能にする書込イネーブル制御信号を受信するように構成されており、
    前記センス増幅器、前記書込スイッチ、および、前記ＬＹＡ回路のそれぞれは、前記列マルチプレクサの同じ入力ノードに直接的に接続されている、
    ことを特徴とするメモリデバイス。
  2. 前記メモリアレイの列に関連するビットラインをプリチャージするビットライン・プリチャージ回路、及び
    前記ビットライン・プリチャージ回路が前記ビットラインをプリチャージすることを可能にするプリチャージ制御信号を生成する回路
    のうち少なくとも1つを有する請求項１に記載のメモリデバイス。
  3. 前記メモリアレイの読出又は書込アクセスに関連するアドレスを受け取り、前記メモリアレイの対応する行を選択するワードライン信号を生成し、前記メモリアレイの対応する列を選択する列選択信号を生成するデコーダ
    をさらに有する請求項１に記載のメモリデバイス。
  4. 前記メモリデバイスは、
    スタティックランダムアクセスメモリである、
    請求項１に記載のメモリデバイス。
  5. メモリデバイスであって：
    各メモリセルが１ビットの情報を記憶する複数のメモリセルを有するメモリアレイと、
    読出モードにおいては前記複数のメモリセルの１又はそれ以上を読み出すように動作し、かつ、書込モードにおいては前記複数のメモリセルの１又はそれ以上へ書き込むように動作するセンス増幅器と、
    前記メモリアレイの複数の列が、該複数の列における前記複数のメモリセルの１又はそれ以上の読み出し及び該複数の列における前記複数のメモリセルの１又はそれ以上への書き込みのために前記センス増幅器を共有すること、を可能にする列マルチプレクサであって、前記センス増幅器のビットラインノードが、前記読込モードの最中は、前記列マルチプレクサから前記センス増幅器へ読込データを伝送し、前記書込モードの最中は、スイッチング素子と前記センス増幅器から前記列マルチプレクサへ書込データを伝送する、列マルチプレクサと、
    前記書込モードの最中は、前記複数のメモリセルの１又はそれ以上へ書き込まれるデータを受け取るためのデータ入力であり、前記書込モードの最中に、前記センス増幅器のビットラインノードへ書き込まれるデータを結合するための前記スイッチング素子に結合されているデータ入力と、
    を有し、
    前記メモリデバイスは、専用の書込ドライバと別個の読出及び書込用列マルチプレクサを必要としないで動作し、
    前記センス増幅器は、前記書込モードの間は書込ドライバとして動作し、
    前記センス増幅器と低歩留まり解析（ＬＹＡ）回路が、前記メモリアレイの複数の列によって共有され、
    前記スイッチング素子は、前記センス増幅器が前記書込モードの書込データを受け取ることを可能にする書込イネーブル制御信号を受信するように構成されており、
    前記センス増幅器、前記スイッチング素子、および、前記ＬＹＡ回路のそれぞれは、前記ビットラインノードに直接的に結合されており、
    前記データを差動信号へ変換する回路、をさらに有し、
    前記データは差動信号へ変換されて、差動ビットライン上に駆動され、選択されたＳＲＡＭセルに書込まれる、
    ことを特徴とするメモリデバイス。
  6. 前記メモリアレイの列に関連するビットラインをプリチャージするビットライン・プリチャージ回路、及び
    前記ビットライン・プリチャージ回路が前記ビットラインをプリチャージすることを可能にするプリチャージ制御信号を生成する回路
    のうち少なくとも1つを有する請求項５に記載のメモリデバイス。
  7. 前記メモリアレイの読出又は書込アクセスに関連するアドレスを受け取り、前記メモリアレイの対応する行を選択するワードライン信号を生成し、前記メモリアレイの対応する列を選択する列選択信号を生成するデコーダ
    をさらに有する請求項５に記載のメモリデバイス。
  8. メモリセルのアレイを有するメモリデバイスにアクセスする方法であって、
    読出モードで動作するセンス増幅器により前記アレイの１又はそれ以上のメモリセルからデータを読み出すステップと、
    書込モードで動作する前記センス増幅器により前記アレイの１又はそれ以上のメモリセルへデータを書き込むステップであり、前記センス増幅器は、前記書込モードの間は書込ドライバとして動作し、かつ、前記メモリデバイスは、専用の書込ドライバと別個の読出及び書込用列マルチプレクサを必要としないで動作し、
    １の列マルチプレクサを読出モードと書込モードの両方の最中に使用するステップと、
    前記センス増幅器と低歩留まり解析（ＬＹＡ）回路を複数の列によって共有するステップと、
    前記メモリアレイの複数の列が、それらの複数の列におけるメモリセルの読み出しのために、前記センス増幅器を共有することを可能にするステップと、
    前記メモリアレイの複数の列が、それらの複数の列におけるメモリセルの書き込みのために、前記センス増幅器を共有することを可能にするステップと、
    スイッチング素子において、前記センス増幅器が前記書込モードの最中に書込データを受け取ることを可能にする書込イネーブル制御信号を受信するステップと、を有し、
    前記書込データは、前記スイッチング素子および前記センス増幅器の両方によって、前記マルチプレクサの同一の入力／出力ノード上に置かれており、
    前記データを差動信号へ変換するステップと、をさらに有し、
    前記データは差動信号へ変換されて、差動ビットライン上に駆動され、選択されたＳＲＡＭセルに書込まれる、
    ことを特徴とする方法。
  9. 前記アレイの列に関連するビットラインをプリチャージするステップ、及び
    ビットライン・プリチャージ回路が前記ビットラインをプリチャージすることを可能にするプリチャージ制御信号を生成するステップ
    のうち少なくとも１つを有する請求項８に記載の方法。
  10. 前記アレイの読出又は書込アクセスに関連するアドレスを受け取るステップと、
    前記アレイの対応する行を選択するワードライン信号を生成するステップと、
    前記アレイの対応する列を選択する列選択信号を生成するステップと
    をさらに有する請求項８に記載の方法。
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