TWI717780B - 記憶體儲存裝置、其中的升壓電路及其操作方法 - Google Patents

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Abstract

各種例示性記憶體儲存裝置，其可經程式化以在旁路操 作模式中繞過一或多個記憶胞。在電子資料經過各種例示性記憶體儲存裝置時，這些例示性記憶體儲存裝置可在旁路操作模式中調整，例如上拉或下拉電子資料。在一些情況下，在電子資料經過各種例示性記憶體儲存裝置時，這些例示性記憶體儲存裝置可在旁路操作模式中將非所需偏壓引入至電子資料中。在電子資料經過各種例示性記憶體儲存裝置時，這些例示性記憶體儲存裝置可在旁路操作模式中下拉電子資料及/或上拉電子資料以補償此非所需偏壓。

Description

記憶體儲存裝置、其中的升壓電路及其操作方 法
本發明的實施例是有關於一種記憶體儲存裝置，且特別是有關於一種記憶體儲存裝置、記憶體儲存裝置中的升壓電路及操作記憶體儲存裝置的方法。
記憶體儲存裝置為用於讀取和/或寫入電子資料之電子裝置。記憶體儲存裝置包含記憶胞的陣列，其可實施為揮發性記憶胞，諸如隨機存取記憶體(random-access memory；RAM)胞元，其需要電力以維持其所儲存資訊；或非揮發性記憶胞，諸如唯讀記憶體(read-only memory；ROM)胞元，即使在斷電時，其亦可維持其所儲存的資訊。電子資料可自可經由各種控制線存取的記憶胞陣列讀取及/或寫入記憶胞陣列中。藉由記憶體儲存裝置執行的兩種基本操作為「讀取」，其中儲存於記憶胞陣列中的電子資料經讀出，以及「寫入」，其中電子資料寫入記憶胞陣列。在此寫入操作模式期間，記憶體儲存裝置為記憶胞陣列的各種控制線充電，亦稱為預充電，以將資料寫入記憶胞陣列。然而，在一些情況下，記憶體儲存裝置內的一或多個非所需洩漏路徑可在資料寫 入至記憶胞陣列中之前提前使記憶胞陣列的各種控制線放電。在這些情況下，一或多個非所需洩漏路徑可不合需要地改變寫入至記憶胞陣列中的資料。通常，要求記憶體儲存裝置使用更大功率及/或以較慢速度操作以補償一或多個非所需洩漏路徑。
本發明實施例提供一種記憶體儲存裝置，包括：記憶胞，耦接至位元線；寫入驅動器，經組態以將輸入資料位元提供至所述位元線；切換電路，經組態以將所述位元線電耦接至資料線以將所述輸入資料位元自所述位元線傳遞至所述資料線；升壓電路，經組態以將所述資料線上的所述輸入資料位元的電位調整為所述位元線上的所述輸入資料位元的電位；以及感測放大器，經組態以自所述資料線中讀取所述輸入資料位元以提供輸出資料位元。
本發明實施例提供一種記憶體儲存裝置中的升壓電路，包括：第一邏輯反相器閘，經組態以對輸入資料位元執行第一邏輯反相操作以提供互補輸入資料位元；第一切換元件，經組態以將所述記憶體儲存裝置的資料線上所述互補輸入資料位元的電壓調整為所述互補輸入資料位元的電位位準；第二邏輯反相器閘，經組態以對所述互補輸入資料位元執行第二邏輯反相操作以提供所述輸入資料位元；第二切換元件，經組態以將所述記憶體儲存裝置的互補資料線上的所述輸入資料位元的電壓調整為所述輸入資料位元的電位位準；以及一或多個邏輯閘，經組態以：回應於偵測到所述輸入資料位元及所述互補輸入資料位元的存在及回應 於升壓使能控制訊號處於第一邏輯值而激活所述第一切換元件及所述第二切換元件，以及回應於未偵測到所述輸入資料位元及所述互補輸入資料位元的所述存在或回應於所述升壓使能控制訊號處於不同於所述第一邏輯值的第二邏輯值而去激活所述第一切換元件及所述第二切換元件。
本發明實施例提供一種操作記憶體儲存裝置的方法，所述方法包括：在位元線上接收輸入資料位元；將所述位元線電耦接至資料線以將所述輸入資料位元自所述位元線傳遞至所述資料線；將所述資料線上的所述輸入資料位元的電位調整為所述位元線上的所述輸入資料位元的電位；以及自所述資料線讀取所述輸入資料位元以提供輸出資料位元。
100、200:記憶體儲存裝置
102:記憶陣列
104、204:切換電路
106、206:感測放大器
108、208:寫入驅動器
110、210、300、400、500、600、700:升壓旁路電路
112.1.1、112.1.n、112.m.1、112.m.n:記憶胞
114、114.1、114.n:字元線(WL)
116.1、116.m、216:位元線(BL)
118.1、118.m、218:資料線(DL)
150.1、150.m、250:輸出資料位元
152.1、152.m、252:輸入資料位元
154:讀取使能控制訊號
156:放大器使能控制訊號
158:寫入使能控制訊號
160:升壓使能控制訊號
170:寫入操作模式
172:讀取操作模式
174:旁路操作模式
202:記憶胞
270、272、274、276:時序圖
800:操作控制流程
802、804、806:操作
N1、N2、N3、N4:NMOS電晶體
P1、P2、P3、P4:PMOS電晶體
t0、t1、t2、t3:時間
TX1、TX2、TX3、TX4、TX5、TX6:傳輸閘
U1、U2、U9:邏輯反及閘
U3、U4、U7、U8、U10、U12、U13:邏輯反相器閘
U5、U6、U11:邏輯反或閘
VDD:可操作電壓供應
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增大或減小各種特徵的尺寸。
圖1示出根據本揭露的例示性實施例的例示性記憶體儲存裝置的方塊圖。
圖2A示出根據本揭露的例示性實施例的用於例示性記憶體儲存裝置的第一例示性實施的方塊圖。
圖2B示出根據本揭露的例示性實施例示出第一例示性實施的操作的例示性波形。
圖3示出根據本揭露的例示性實施例的可在例示性記憶體儲 存裝置內實施的第一替代升壓旁路電路的方塊圖。
圖4示出根據本揭露的例示性實施例的可在例示性記憶體儲存裝置內實施的第二替代升壓旁路電路的方塊圖。
圖5示出根據本揭露的例示性實施例的可在例示性記憶體儲存裝置內實施的第三替代升壓旁路電路的方塊圖。
圖6示出根據本揭露的例示性實施例的可在例示性記憶體儲存裝置內實施的第四替代升壓旁路電路的方塊圖。
圖7示出根據本揭露的例示性實施例的可在例示性記憶體儲存裝置內實施的第五替代升壓旁路電路的方塊圖。
圖8示出用於根據本揭露的例示性實施例的例示性記憶體儲存裝置的例示性操作的流程圖。
以下揭露內容提供用於實施所提供的主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複本身不指示各種實施例與所描述組態之間的關係。
概述
本揭露描述各種例示性記憶體儲存裝置，其可經程式化 以在旁路操作模式中繞過一或多個記憶胞。在電子資料經過各種例示性記憶體儲存裝置時，這些例示性記憶體儲存裝置可在旁路操作模式中調整，例如上拉或下拉電子資料。在一些情況下，在電子資料經過各種例示性記憶體儲存裝置時，這些例示性記憶體儲存裝置可在旁路操作模式中將非所需偏壓引入至電子資料中。在電子資料經過各種例示性記憶體儲存裝置時，這些例示性記憶體儲存裝置可在旁路操作模式中下拉電子資料及/或上拉電子資料以補償此非所需偏壓。
例示性記憶體儲存裝置
圖1示出根據本揭露的例示性實施例的例示性記憶體儲存裝置的方塊圖。記憶體儲存裝置100可經程式化以在寫入操作模式170中將電子資料寫入至一或多個記憶胞及/或在讀取操作模式172中自一或多個記憶胞讀取電子資料。此外，記憶體儲存裝置100可經程式化以在旁路操作模式174中繞過一或多個記憶胞。在圖1中示出的例示性實施例中，在電子資料經過記憶體儲存裝置100時，記憶體儲存裝置100可在旁路操作模式174中調整，例如，上拉或下拉電子資料。
如下文中將進一步詳細論述，在電子資料經過記憶體儲存裝置100時，記憶體儲存裝置100可在旁路操作模式174中將非所需偏壓引入至電子資料中。理想情況下，當處於第一邏輯值(諸如邏輯零)時，電子資料應處於接近記憶體儲存裝置100的最低電位的電壓位準，及/或當處於第二邏輯值(諸如邏輯一)時，電子資料在以旁路操作模式174經過記憶體儲存裝置100時，應處於接近記憶體儲存裝置100的最大電位的電壓位準。然而，實 際上，記憶體儲存裝置100可將非所需偏壓引入至電子資料中，使得電子資料處於大於最低電位及/或小於最大電位的中間電壓位準。在圖1中示出的例示性實施例中，在電子資料經過記憶體儲存裝置100時，記憶體儲存裝置100可在旁路操作模式174中將電子資料下拉至最低電位及/或將電子資料上拉至最大電位以補償此非所需偏壓。
在圖1中所示的例示性實施例中，記憶體儲存裝置100可實施為揮發性記憶體儲存裝置，諸如用以提供實例的隨機存取記憶體(RAM)儲存裝置，所述揮發性記憶體儲存裝置需要電力來維持電子資料；或非揮發性記憶體儲存裝置，諸如用以提供實例的唯讀記憶體(ROM)儲存裝置，所述非揮發性記憶體儲存裝置即使在未供電時亦可維持電子資料。RAM儲存裝置可以動態隨機存取記憶體(dynamic random-access memory；DRAM)、靜態隨機存取記憶體(static random-access memory；SRAM)及/或非揮發性隨機存取記憶體(non-volatile random-access memory；NVRAM)(通常稱作快閃記憶體)組態實施，以提供一些實例。ROM儲存裝置可以可程式化唯讀記憶體(programmable read-only memory；PROM)、單次可程式化ROM(one-time programmable ROM；OTP)、可擦除可程式化唯讀記憶體(erasable programmable read-only memory；EPROM)及/或電可擦除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)組態來實施，以提供一些實例。如圖1中所示，記憶體儲存裝置100包含記憶陣列102、切換電路104、感測放大器106、寫入驅動器108以及升壓旁路電路110。此外，儘管圖1中未示出，但記 憶體儲存裝置100可包含其他電子電路，諸如列-位址解碼器及/或行-位址解碼器以提供一些實例，其在不脫離本揭露的精神以及範疇的情況下對於所屬領域的技術人員而言將顯而易見。
如1圖中示出，記憶體儲存裝置100可經程式化以在寫入操作模式170、讀取操作模式172及/或旁路操作模式174中操作。在寫入操作模式170中，寫入驅動器108經激活以允許輸入資料位元152.1至輸入資料位元152.m寫入至記憶陣列102中。在寫入操作模式170中，切換電路104及升壓旁路電路110去激活。在讀取操作模式172中，切換電路104經激活以電耦接記憶陣列102及感測放大器106以將儲存於記憶陣列102中的電子資料提供至輸出資料位元150.1至輸出資料位元150.m。在讀取操作模式172中，寫入驅動器108及升壓旁路電路110去激活。在旁路操作模式174中，切換電路104、感測放大器106、寫入驅動器108以及升壓旁路電路110經激活以允許輸入資料位元152.1至輸入資料位元152.m傳遞至輸出資料位元150.1至輸出資料位元150.m上。在旁路操作模式174中，記憶陣列102藉由輸入資料位元152.1至輸入資料位元152.m繞過。如圖1中示出，寫入驅動器108並不以旁路操作模式174將輸入資料位元152.1至輸入資料位元152.m寫入至記憶陣列102中。確切而言，寫入驅動器108將輸入資料位元152.1至輸入資料位元152.m傳遞至切換電路104上以便傳送至感測放大器106。
在圖1中所示的例示性實施例中，記憶陣列102包含經組態成m行及n列的陣列的記憶胞112.1.1至記憶胞112.m.n。然而，在不背離本揭露的精神及範疇的情況下，記憶胞112.1.1至記 憶胞112.m.n的其他配置是可能的。如圖1中所示，記憶胞112.1.1至記憶胞112.m.n連接至字元線(wordline；WL)114.1至字元線114.n當中的對應字元線以及位元線(bitline；BL)116.1至位元線116.m當中的對應位元線。在例示性實施例中，如圖1中繪示的BL 116.1至BL 116.m包含BL 116.1至BL 116.m以及互補的
Figure 108124567-A0305-02-0011-3
Figure 108124567-A0305-02-0011-1
至
Figure 108124567-A0305-02-0011-2
。如圖1中另外示出，記憶陣列102的m行中的每一者中的記憶胞112.1.1至記憶胞112.m.n共用BL 116.1至BL 116.m當中的共同位元線。類似地，記憶陣列102的n列中的每一者中的記憶胞112.1.1至記憶胞112.m.n共用WL 114.1至WL 114.n當中的共同字元線。舉例而言，如圖1中所示，記憶陣列102的列一的記憶胞112.1.1至記憶胞112.m.1共用WL 114.1，且記憶陣列102的行m的記憶胞104.m.1至記憶胞104.m.n共用BL 116.m。
如圖1中示出，切換電路104在讀取操作模式172中及/或在旁路操作模式174中將BL 116.1至BL 116.m電耦接至資料線(data line；DL)118.1至資料線118.m當中的對應資料線。在讀取操作模式172中，切換電路104將記憶陣列102電耦接至感測放大器106。此外，切換電路104在寫入操作模式170中使記憶陣列102與感測放大器106電解耦以使記憶陣列102與感測放大器106電隔離。在圖1中示出的例示性實施例中，切換電路104回應於讀取使能控制訊號154處於第一邏輯值(諸如邏輯零)而將BL 116.1至BL 116.m電耦接至資料線(DL)118.1至資料線118.m當中的對應DL，且回應於讀取使能控制訊號154處於第二邏輯值(諸如邏輯一)而使BL 116.1至BL 116.m與資料線(DL)118.1至資料線118.m當中的對應DL電解耦。在例示性實施例中，切換電路 104使用P型金屬氧化物半導體場效(p-type metal-oxide-semiconductor field-effect；PMOS)電晶體實施。
在圖1中示出的例示性實施例中，感測放大器106自記憶陣列102讀取DL 118.1至DL 118.m以在讀取操作模式172中提供對應輸出資料位元150.1至輸出資料位元150.m。在圖1中示出的例示性實施例中，在讀取操作模式172及旁路操作模式174中，感測放大器106經激活以回應於放大器使能控制訊號156處於第一邏輯值(諸如邏輯零)而讀取電子資料。此外，在寫入操作模式170中，感測放大器106回應於放大器使能控制訊號156處於第二邏輯值(諸如邏輯一)而去激活。如上文所描述，BL 116.1至BL 116.m包含BL 116.1至BL 116.m以及互補的
Figure 108124567-A0305-02-0012-4
至
Figure 108124567-A0305-02-0012-5
Figure 108124567-A0305-02-0012-6
。類似地，DL 118.1至DL 118.m包含DL 118.1至DL 118.m以及互補的
Figure 108124567-A0305-02-0012-7
至
Figure 108124567-A0305-02-0012-9
。圖1中示出的例示性實施例中，感測放大器106比較DL 118.1至DL 118.m與其對應互補的
Figure 108124567-A0305-02-0012-8
Figure 108124567-A0305-02-0012-10
至
Figure 108124567-A0305-02-0012-11
之間的差值，亦稱為讀取裕量(read margin；RM)，以判定第一邏輯值(諸如邏輯零)或第二邏輯值(諸如邏輯一)是否儲存於其對應記憶胞112.1.1至記憶胞112.m.n內。感測放大器106將第一邏輯值(諸如邏輯零)提供至輸出資料位元150.1至輸出資料位元150.m當中的彼等資料位元，其DL 118.1至DL 118.m大於其對應的互補
Figure 108124567-A0305-02-0012-12
至
Figure 108124567-A0305-02-0012-13
；或將第二邏輯值(諸如邏輯一)提供至輸出資料位元150.1至輸出資料位元150.m當中的彼等資料位元，其DL 118.1至DL 118.m小於其對應的互補
Figure 108124567-A0305-02-0012-14
至
Figure 108124567-A0305-02-0012-15
。
寫入驅動器108在寫入操作模式170及旁路操作模式174 中將輸入資料位元152.1至輸入資料位元152.m提供至BL 116.1至BL 116.m當中的對應BL。在圖1中示出的例示性實施例中，在寫入操作模式170及旁路操作模式174中，寫入驅動器108回應於寫入使能控制訊號158處於第一邏輯值(諸如邏輯零)而激活以提供電子資料。此外，在讀取操作模式172中，寫入驅動器108回應於寫入使能控制訊號158處於第二邏輯值(諸如邏輯一)而去激活。在例示性實施例中，當輸入資料位元152.1至輸入資料位元152.m當中的對應資料位元處於第一邏輯值(諸如邏輯零)時，寫入驅動器108可使用P型金屬氧化物半導體場效電晶體實施以將BL 116.1至BL 116.m耦接至記憶體儲存裝置100的第一電位，諸如可操作電壓供應VDD。在此例示性實施例中，當輸入資料位元152.1至輸入資料位元152.m當中的對應資料位元處於第二邏輯值(諸如邏輯一)時，寫入驅動器108可使用n型金屬氧化物半導體場效(n-type metal-oxide-semiconductor field-effect；NMOS)電晶體實施以將BL 116.1至BL 116.m耦接至第二電位，諸如地面電位，以提供實例。在另一例示性實施例中，當輸入資料位元152.1至輸入資料位元152.m當中的對應資料位元處於第一邏輯值(諸如邏輯零)時，寫入驅動器108可使用PMOS電晶體實施以將BL 116.1至BL 116.m耦接至記憶體儲存裝置100的第二電位，諸如地面電位。在此其他例示性實施例中，當輸入資料位元152.1至輸入資料位元152.m當中的對應資料位元處於第二邏輯值(諸如邏輯一)時，寫入驅動器108可使用NMOS電晶體實施以將BL 116.1至BL 116.m耦接至第二電位，諸如可操作電壓供應VDD，以提供實例。在此其他例示性實施例中，BL 116.1至BL 116.m 可表徵為與其對應的輸入資料位元152.1至輸入資料位元152.m互補。
升壓旁路電路110可在旁路操作模式174中調整，例如，上拉及/或下拉DL 118.1至DL 118.m以匹配其對應的輸入資料位元152.1至輸入資料位元152.m。在一些情況中，切換電路104在激活時，可在電子資料自BL 116.1至BL 116.m傳遞至其對應DL 118.1至DL 118.m上時將非所需偏壓引入至電子資料中。舉例而言，BL 116.1至BL 116.m在處於第一邏輯值(諸如邏輯零)時，處於最低電位；或在處於第二邏輯值(諸如邏輯一)時，處於最大電位。在此實例中，切換電路104將非所需偏壓引入至電子資料中，使得當處於第一邏輯值(諸如邏輯零)時，DL 118.1至DL 118.m處於大於最低電位的第一中間電壓位準；或當處於第二邏輯值(諸如邏輯一)時，處於小於最大電位的第二中間電壓位準。藉由切換電路104引入的此非所需偏壓減小第一邏輯值(諸如邏輯零)與第二邏輯值(諸如邏輯一)之間的差距，亦即，讀取裕量(RM)。在這些情況下，升壓旁路電路110在激活時減少DL 118.1至DL 118.m上的電子資料，在處於第一邏輯值(諸如邏輯零)時，自第一中間電壓位準減少至最低電位以增大第一邏輯值(諸如邏輯零)與第二邏輯值(諸如邏輯一)之間的RM。舉例而言，如將在圖2A中進一步詳細描述，升壓旁路電路110包含一或多個邏輯閘，諸如一或多個邏輯及(AND)閘、一或多個邏輯或(OR)閘、一或多個邏輯反相器(INVERTER)閘、一或多個邏輯反及(NAND)閘、一或多個邏輯反或(NOR)閘及/或一或多個邏輯互斥或(XOR)閘以提供一些實例，從而在處於第一邏輯值時將輸入資料位元 152.1至輸入資料位元152.m下拉至最低電位。在此實例中，升壓旁路電路110包含一或多個切換元件，諸如一或多個PMOS電晶體、一或多個NMOS電晶體及/或一或多個傳輸閘以提供一些實例，從而在處於第一邏輯值時將輸入資料位元152.1至輸入資料位元152.m電耦接至DL 118.1至DL 118.m以將DL 118.1至DL 118.m下拉至最低電位。可替代地或另外，升壓旁路電路110在激活時增加DL 118.1至DL 118.m上的電子資料，在處於第二邏輯值(諸如邏輯一)時，自第二中間電壓位準增加至最大電位以增大第一邏輯值(諸如邏輯零)與第二邏輯值(諸如邏輯一)之間的RM。舉例而言，如將在圖2A中進一步詳細描述，升壓旁路電路110包含一或多個邏輯閘，諸如一或多個邏輯及閘、一或多個邏輯或閘、一或多個邏輯反相器閘、一或多個邏輯反及閘、一或多個邏輯反或閘及/或一或多個邏輯互斥或閘以提供一些實例，從而在處於第二邏輯值時將輸入資料位元152.1至輸入資料位元152.m上拉至最大電位。在此實例中，升壓旁路電路110包含一或多個切換元件，諸如一或多個PMOS電晶體、一或多個NMOS電晶體及/或一或多個傳輸閘以提供一些實例，從而在處於第二邏輯值時將輸入資料位元152.1至輸入資料位元152.m電耦接至DL 118.1至DL 118.m以將DL 118.1至DL 118.m上拉至最大電位。在圖1中示出的例示性實施例中，在旁路操作模式174中，升壓旁路電路110回應於升壓使能控制訊號160處於第一邏輯值(諸如邏輯零)而激活以調整電子資料。此外，在寫入操作模式170及/或讀取操作模式172中，升壓旁路電路110回應於升壓使能控制訊號160處於第二邏輯價值(諸如邏輯一)而去激活。
例示性記憶體儲存裝置的例示性實施
圖2A至圖5遵循的描述描述用於記憶體儲存裝置100的各種例示性實施。這些例示性實施並非限制性的。確切而言，所屬領域的技術人員將認識到，在不脫離本揭露內容的精神及範疇的情況下，用於記憶體儲存裝置100的其他實施是可能的。
圖2A示出根據本揭露的例示性實施例的用於例示性記憶體儲存裝置的第一例示性實施的方塊圖，且圖2B示出根據本揭露的例示性實施例示出第一例示性實施的操作的例示性波形。記憶體儲存裝置200可經程式化以在如上文於圖1中描述的寫入操作模式170中、讀取操作模式172中及/或旁路操作模式174中操作。在圖2A中示出的例示性實施例中，在電子資料經過記憶體儲存裝置200時，記憶體儲存裝置200可如上文圖1中所描述在旁路操作模式174中調整，例如上拉或下拉電子資料。舉例而言，在電子資料經記憶體儲存裝置200時，記憶體儲存裝置200可如上文圖1中所描述在旁路操作模式174中將電子資料下拉至最低電位及/或將電子資料上拉至最大電位以補償此非所需偏壓。如圖2A中示出，記憶體儲存裝置200包含記憶胞202、切換電路204、感測放大器206、寫入驅動器208以及升壓旁路電路210。儘管記憶體儲存裝置200在圖2A中示出為包含記憶胞202，但所屬領域的技術人員將認識到，在不脫離本揭露的精神及範疇的情況下，記憶體儲存裝置200可根據本文中的教示容易地修改以包含額外記憶胞。此外，儘管圖2A中未示出，在不脫離本揭露的精神及範疇的情況下，所屬領域的技術人員將顯而易見，記憶體儲存裝置200可包含其他電子電路，諸如列位址解碼器及/或行-位址解碼 器，以提供一些實例。記憶體儲存裝置200可表示如上文圖1中所描述的記憶體儲存裝置100的例示性實施例。就此而論，記憶胞202、切換電路204、感測放大器206、寫入驅動器208以及升壓旁路電路210可表示如上文圖1中所描述的記憶胞112.1.1至記憶胞112.m.n、切換電路104、感測放大器106、寫入驅動器108以及升壓旁路電路110中的一者的例示性實施例。
切換電路204回應於讀取使能控制訊號154以與如上文圖1中所描述的切換電路104實質上類似的方式將位元線(BL)216及互補的
Figure 108124567-A0305-02-0017-28
分別電耦接至資料線(DL)218及互補的
Figure 108124567-A0305-02-0017-16
Figure 108124567-A0305-02-0017-29
，及/或使BL 216及互補的
Figure 108124567-A0305-02-0017-27
分別與DL 218及互補的
Figure 108124567-A0305-02-0017-17
Figure 108124567-A0305-02-0017-30
電解耦。如圖2A中所示，切換電路204包含P型金屬氧化物半導體場效(PMOS)電晶體P1以及PMOS電晶體P2。PMOS電晶體P1及PMOS電晶體P2回應於讀取使能控制訊號154處於第一邏輯值(諸如邏輯零)而將BL 216及互補的
Figure 108124567-A0305-02-0017-18
電耦接至DL 218及互補的
Figure 108124567-A0305-02-0017-19
。此外，PMOS電晶體P1及PMOS電晶體P2回應於讀取使能控制訊號154處於第二邏輯值(諸如邏輯一)而使BL 216及互補的
Figure 108124567-A0305-02-0017-20
與DL 218及互補的
Figure 108124567-A0305-02-0017-21
電解耦。
感測放大器206回應於放大器使能控制訊號156以與如上文圖1中所描述的感測放大器106實質上類似的方式自記憶胞202讀取DL 218及互補的
Figure 108124567-A0305-02-0017-22
以提供輸出資料位元250及互補的輸出資料位元
Figure 108124567-A0305-02-0017-23
。在圖2A中示出的例示性實施例中，感測放大器206比較DL 218與互補的
Figure 108124567-A0305-02-0017-25
之間的差值，亦稱為讀取裕量(RM)，以判定第一邏輯值(諸如邏輯零)或第二邏輯值(諸如邏輯一)是否儲存於記憶胞202內。當DL 218大於互補的
Figure 108124567-A0305-02-0017-26
Figure 108124567-A0305-02-0018-31
時，感測放大器206將第一邏輯值(諸如邏輯零)提供至輸出資料位元250，且將第二邏輯值(諸如邏輯一)提供至互補輸出資料位元
Figure 108124567-A0305-02-0018-32
。此外，當DL 218小於互補的
Figure 108124567-A0305-02-0018-33
時，感測放大器206將第二邏輯值(諸如邏輯一)提供至輸出資料位元250，且將第一邏輯值(諸如邏輯零)提供至互補輸出資料位元
Figure 108124567-A0305-02-0018-34
。
寫入驅動器208回應於寫入使能控制信號158以與如上文圖1中所描述的寫入驅動器108實質上類似的方式將輸入資料位元252的補碼及互補輸入資料位元
Figure 108124567-A0305-02-0018-35
的補碼分別提供至BL 216及互補的
Figure 108124567-A0305-02-0018-36
。在圖2A中示出的例示性實施例中，寫入驅動器208包含PMOS電晶體P3及PMOS電晶體P4、n型金屬氧化物半導體場效(NMOS)電晶體N1及n型金屬氧化物半導體場效電晶體N2、邏輯反及閘U1及邏輯反及閘U2以及邏輯反相器閘U3及邏輯反相器閘U4。如圖2A中所示出，邏輯反及閘U1及邏輯反及閘U2回應於寫入使能控制訊號158處於第一邏輯值(諸如邏輯零)而提供第二邏輯值(諸如邏輯一)，以去激活寫入驅動器208。第二邏輯值(諸如邏輯一)在由邏輯反及閘U1及邏輯反及閘U2提供時，去激活(亦即，斷開)PMOS電晶體P3及PMOS電晶體P4以及NMOS電晶體N1及NMOS電晶體N2。此外，邏輯反及閘U1及邏輯反及閘U2回應於寫入使能控制訊號158處於第二邏輯值(諸如邏輯一)而分別提供輸入資料位元252的補碼及互補輸入資料位元
Figure 108124567-A0305-02-0018-37
的補碼，以激活寫入驅動器208。在圖2A中所示出的例示性實施例中，邏輯反相器閘U3以及邏輯反相器閘U4對藉由邏輯反及閘U1及邏輯反及閘U2提供的輸出執行邏輯反相操作以激活及/或其激活NMOS電晶體N1及NMOS電晶體N2。PMOS 電晶體P3及PMOS電晶體P4在激活(亦即接通)時將可操作電壓供應VDD分別提供至BL 216以及互補的
Figure 108124567-A0305-02-0019-38
。類似地，NMOS電晶體N1及NMOS電晶體N2在激活(亦即接通)時將地面電位分別提供至BL 216及互補的
Figure 108124567-A0305-02-0019-39
。
如圖2A中所示出，當輸入資料位元252處於第一邏輯值(諸如邏輯零)時，互補輸入資料位元
Figure 108124567-A0305-02-0019-40
處於第二邏輯值(諸如邏輯一)。假設寫入使能控制訊號158處於第二邏輯值(諸如邏輯一)，以使得寫入驅動器208、邏輯反及閘U1以及邏輯反及閘U2能夠分別提供第二邏輯值(諸如邏輯一)及第一邏輯值(諸如邏輯零)。藉由邏輯反及閘U2提供的第一邏輯值(諸如邏輯零)使得PMOS電晶體P4能夠將BL 216上拉至第一邏輯值，即，可操作電壓供應VDD；且藉由邏輯反及閘U1提供的第二邏輯值(諸如邏輯一)去激活PMOS電晶體P3。隨後，邏輯反相器閘U4提供第二邏輯值(諸如邏輯一)以激活NMOS電晶體N2以將互補的
Figure 108124567-A0305-02-0019-41
Figure 108124567-A0305-02-0019-42
下拉至第二邏輯值，即地面電位，且邏輯反相器閘U3提供第一邏輯值(諸如邏輯零)以去激活NMOS電晶體N1。
類似地，當輸入資料位元252處於第二邏輯值(諸如邏輯一)時，互補輸入資料位元
Figure 108124567-A0305-02-0019-43
處於第一邏輯值(諸如邏輯零)。假設寫入使能控制訊號158處於第二邏輯值(諸如邏輯一)，以使得寫入驅動器208、邏輯反及閘U1以及邏輯反及閘U2能夠分別提供第一邏輯值(諸如邏輯零)及第二邏輯值(諸如邏輯一)。藉由邏輯反及閘U2提供的第二邏輯值(諸如邏輯一)去激活PMOS電晶體P4，且藉由邏輯反及閘U1提供的第一邏輯值(諸如邏輯零)激活PMOS電晶體P3以將互補的
Figure 108124567-A0305-02-0019-44
上拉至第一邏輯值， 即可操作電壓供應VDD。隨後，邏輯反相器閘U4提供第一邏輯值(諸如邏輯零)以去激活NMOS電晶體N2，且邏輯反相器閘U3提供第二邏輯值(諸如邏輯一)以激活NMOS電晶體N1以將BL 216下拉至第二邏輯值，即地面電位。
升壓旁路電路210可回應於升壓使能控制訊號160調整，例如，上拉及/或下拉輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0020-52
。如圖2A中所示出，升壓旁路電路210包含邏輯反或閘U5及邏輯反或閘U6、邏輯反相器閘U7及邏輯反相器閘U8以及NMOS電晶體N3及NMOS電晶體N4。邏輯反或閘U5對輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0020-45
執行邏輯反或操作以偵測輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0020-46
的存在。隨後，當輸入資料位元252及/或互補輸入資料位元
Figure 108124567-A0305-02-0020-47
處於第二邏輯值(諸如邏輯一)時，邏輯反或閘U5提供第一邏輯值(諸如邏輯零)。邏輯反或閘U6對邏輯反或閘U5及升壓使能控制訊號160的輸出執行邏輯反或操作。邏輯反或閘U6提供第一邏輯值(諸如邏輯零)以去激活(即，斷開)NMOS電晶體N3及NMOS電晶體N4，或提供第二邏輯值(諸如邏輯一)以激活(即，接通)NMOS電晶體N3及NMOS電晶體N4。邏輯反相器閘U7及邏輯反相器閘U8分別對輸入資料位元252及/或互補輸入資料位元
Figure 108124567-A0305-02-0020-48
執行邏輯反相操作。NMOS電晶體N3及NMOS電晶體N4在激活時，分別有效地將DL 218上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0020-49
上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0020-50
。如上文所論述，切換電路204將非所需偏壓引入至電子資料中，使得當處於第一邏輯值(諸如邏輯零)時，DL 218及/或互補的
Figure 108124567-A0305-02-0020-51
處於大於地面電位的第一中間電壓 位準；或當處於第二邏輯值(諸如邏輯一)時，處於小於可操作電壓供應VDD的第二中間電壓位準。NMOS電晶體N3及NMOS電晶體N4在激活時，分別有效地將DL 218上的電壓上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0021-53
上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0021-54
。
如圖2A中所示出，當輸入資料位元252處於第一邏輯值(諸如邏輯零)時，互補輸入資料位元
Figure 108124567-A0305-02-0021-55
處於第二邏輯值(諸如邏輯一)。在此情況下，如上文所描述，DL 218處於第一邏輯值(諸如邏輯零)，且互補的
Figure 108124567-A0305-02-0021-56
處於第二邏輯值(諸如邏輯一)。然而，藉由切換電路204引入的非所需偏壓可導致DL 218處於大於最低電位(即，地面電位)的第一中間電壓，且互補的
Figure 108124567-A0305-02-0021-57
處於小於最大電位(即可操作電壓供應VDD)的第二中間電壓。假設升壓使能控制訊號160處於第一邏輯值(諸如邏輯零)以啟用升壓旁路電路210，邏輯反或閘U5提供第一邏輯值(諸如邏輯零)，且邏輯反或閘U6提供第二邏輯值(諸如邏輯一)以激活NMOS電晶體N3及NMOS電晶體N4。邏輯反相器閘U7及邏輯反相器閘U8提供第二邏輯值(諸如邏輯一)及第一邏輯值(諸如邏輯零)。NMOS電晶體N3在激活時，將DL 218上的電壓下拉為處於與邏輯反相器閘U7的輸出相等的電位(即，地面電位)。NMOS電晶體N4在激活時，將互補的
Figure 108124567-A0305-02-0021-58
上的電壓上拉為處於與邏輯反相器閘U8的輸出相等的電位(即可操作電壓供應VDD)。此DL 218的下拉及互補的
Figure 108124567-A0305-02-0021-59
的上拉有效地增大第一邏輯值(諸如邏輯零)與第二邏輯值(諸如邏輯一)之間的差值，即讀取裕量(RM)。
類似地，當輸入資料位元252處於第二邏輯值(諸如邏輯一)時，互補輸入資料位元
Figure 108124567-A0305-02-0022-61
處於第一邏輯值(諸如邏輯零)。在此情況下，如上文所描述，DL 218處於第二邏輯值(諸如邏輯一)，且互補的
Figure 108124567-A0305-02-0022-62
處於第一邏輯值(諸如邏輯零)。然而，藉由切換電路204引入的非所需偏壓可導致DL 218處於小於最大電位(即，可操作電壓供應VDD)的第一中間電壓，且互補的
Figure 108124567-A0305-02-0022-60
處於大於最低電位(即地面電位)的第二中間電壓。假設升壓使能控制訊號160處於第一邏輯值(諸如邏輯零)以啟用升壓旁路電路210，邏輯反或閘U5提供第一邏輯值(諸如邏輯零)，且邏輯反或閘U6提供第二邏輯值(諸如邏輯一)以激活NMOS電晶體N3及NMOS電晶體N4。邏輯反相器閘U7及邏輯反相器閘U8提供第二邏輯值(諸如邏輯一)及第一邏輯值(諸如邏輯零)。NMOS電晶體N3在激活時，將DL 218上的電壓上拉為處於與邏輯反相器閘U7的輸出相等的電位(即，可操作電壓供應VDD)NMOS電晶體N4在激活時，將互補的
Figure 108124567-A0305-02-0022-63
上的電壓下拉為處於與邏輯反相器閘U8的輸出相等的電位(即，地面電位)。此DL 218的下拉及互補的
Figure 108124567-A0305-02-0022-64
的上拉有效地增大第一邏輯值(諸如邏輯零)與第二邏輯值(諸如邏輯一)之間的差值，即讀取裕量(RM)。
示出如上文圖2A中所描述的記憶體儲存裝置200的操作的例示性波形在圖2B中示出。所屬領域的技術人員將認識到，在不脫離本揭露的精神及範疇的情況下，記憶體儲存裝置200可根據上文圖2A中的描述與圖2B中所示出的不同地操作。
在如圖2B中所示出的時間t0處時，記憶體儲存裝置200如圖2B中的時序圖272中所示出將BL 216及互補的
Figure 108124567-A0305-02-0022-65
預充 電為邏輯一。類似地，如2B中的時序圖274中所示出，DL 218、互補的
Figure 108124567-A0305-02-0023-66
經預充電為邏輯一。
在如圖2B中所示出的時間t1時，記憶體儲存裝置200如圖2B中的時序圖270中所示出確證對應於的記憶胞202的WL 114.1至WL 114.n中的一者，且如圖2B中的時序圖274中所示出撤銷確證(de-assert)讀取使能控制訊號154及放大器使能控制訊號156。如圖2B中的時序圖270所示出的WL 114的確證使如圖2B中的時序圖270所示出的儲存於記憶胞202中的資料及儲存於記憶胞202中的資料的補碼寫入BL 216及互補的
Figure 108124567-A0305-02-0023-67
上。如圖2B中的時序圖272中所示出，當處於邏輯零時，儲存於記憶胞202中的資料使經預充電的BL 216朝向邏輯零放電。然而，由於儲存於記憶胞202中的資料的補碼處於邏輯一，儲存於記憶胞202中的資料的補碼並不使互補得
Figure 108124567-A0305-02-0023-69
放電。確切而言，互補的
Figure 108124567-A0305-02-0023-68
保持預充電至邏輯一。如圖2B中的時序圖274中所示出，讀取使能控制訊號154的撤銷確證激活如圖2A中所示出的PMOS電晶體P1及PMOS電晶體P2，其類似地使互補
Figure 108124567-A0305-02-0023-70
朝向邏輯零放電，使得DL 218預充電至邏輯一。又，放大器使能控制訊號156的撤銷確證使得如圖2A中所示出的感測放大器206能夠在讀取操作模式中提供DL 218及互補的
Figure 108124567-A0305-02-0023-71
作為輸出資料位元250及互補輸出資料位元
Figure 108124567-A0305-02-0023-72
。
如圖2B中的時序圖276中所示出，在圖2B中所示出的在時間t2處，記憶體儲存裝置200將輸入資料位元252設定為邏輯一，且互補輸入資料位元
Figure 108124567-A0305-02-0023-73
是邏輯零。如圖2B中的時序圖272中所示出，當邏輯反相器閘U4的輸出保持處於邏輯零時，此造成 邏輯反相器閘U3的輸出自邏輯零轉換至邏輯一。如圖2A中所示出，此激活NMOS電晶體N1及PMOS電晶體P4且去激活NMOS電晶體N2及PMOS電晶體P3，以使得如圖2B中的時序圖272中所示出，BL 216朝向邏輯零轉換，且互補的
Figure 108124567-A0305-02-0024-74
朝向邏輯一轉換。
在如圖2B中所示出的時間t3處，記憶體儲存裝置200在寫入操作模式中撤銷確證讀取使能控制訊號154及放大器使能控制訊號156以使感測放大器206與記憶胞202分離以將BL 216以及互補的
Figure 108124567-A0305-02-0024-75
寫入至記憶胞202中。
可在例示性記憶體儲存裝置內實施的替代升壓旁路電路
圖3示出根據本揭露的例示性實施例的可在例示性記憶體儲存裝置內實施的第一替代升壓旁路電路的方塊圖。在圖3中所示出的例示性實施例中，升壓旁路電路300可回應於升壓使能控制訊號160以與如上文圖1中所描述的升壓旁路電路110實質上類似的方式調整，例如，上拉及/或下拉輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0024-76
。如圖3中所示出，升壓旁路電路300包含邏輯反或閘U5、邏輯反相器閘U7及邏輯反相器閘U8、邏輯反及閘U9及PMOS電晶體P3以及PMOS電晶體P4。升壓旁路電路300可表示如上文圖1中所描述的升壓旁路電路110的例示性實施例，及/或如上文圖2A中所描述的升壓旁路電路210的第一替代例。
邏輯反或閘U5以與上文圖2A中所論述的實質上類似的方式對輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0024-77
執行邏輯反或操作。邏輯反及閘U9對邏輯反或閘U5的輸出及升壓使能控制訊號 160執行邏輯反及操作。邏輯反及閘U9提供第一邏輯值(諸如邏輯零)以激活(即，接通)PMOS電晶體P3及PMOS電晶體P4，或提供第二邏輯值(諸如邏輯一)以去激活(即，斷開)PMOS電晶體P3及PMOS電晶體P4。邏輯反相器閘U7及邏輯反相器閘U8以與如上文圖2A中所論述的實質上類似的方式分別對輸入資料位元252及/或互補輸入資料位元
Figure 108124567-A0305-02-0025-78
執行邏輯反相操作。PMOS電晶體P3及PMOS電晶體P4在激活時，分別有效地將DL 218上的電壓上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0025-79
上的電壓上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0025-80
。如上文所論述，切換電路204將非所需偏壓引入至電子資料中，使得當處於第一邏輯值(諸如邏輯零)時，DL 218及/或互補的
Figure 108124567-A0305-02-0025-81
處於大於地面電位的第一中間電壓位準；或當處於第二邏輯值(諸如邏輯一)時，處於小於可操作電壓供應VDD的第二中間電壓位準。PMOS電晶體P3及PMOS電晶體P4在激活時，分別有效地將DL 218上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0025-83
上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0025-82
。
如圖3中所示出，當輸入資料位元252處於第一邏輯值(諸如邏輯零)時，互補輸入資料位元
Figure 108124567-A0305-02-0025-85
處於第二邏輯值(諸如邏輯一)。在此情況下，如上文所描述，DL 218處於第一邏輯值(諸如邏輯零)，且互補的
Figure 108124567-A0305-02-0025-84
處於第二邏輯值(諸如邏輯一)。然而，藉由切換電路204引入的非所需偏壓可導致DL 218處於大於最低電位(即，地面電位)的第一中間電壓，且互補的
Figure 108124567-A0305-02-0025-86
處於小於最大電位(即可操作電壓供應VDD)的第二中間電壓。假設升壓使能控制訊號160處於第一邏輯值(諸如邏輯零)以啟用 升壓旁路電路300，邏輯反或閘U5提供第一邏輯值(諸如邏輯零)，且邏輯反及閘U9提供第一邏輯值(諸如邏輯零)以激活PMOS電晶體P3及PMOS電晶體P4。邏輯反相器閘U7及邏輯反相器閘U8提供第二邏輯值(諸如邏輯一)及第一邏輯值(諸如邏輯零)。PMOS電晶體P3在激活時，將DL 218下拉為處於與邏輯反相器閘U7的輸出相等的電位(即，地面電位)。PMOS電晶體P4在激活時，將互補的
Figure 108124567-A0305-02-0026-93
上拉為處於與邏輯反相器閘U8的輸出相等的電位(即，可操作電壓供應VDD)。此DL 218的下拉及互補的
Figure 108124567-A0305-02-0026-88
Figure 108124567-A0305-02-0026-89
的上拉有效地增大第一邏輯值(諸如邏輯零)與第二邏輯值(諸如邏輯一)之間的差值，即讀取裕量(RM)。
類似地，當輸入資料位元252處於第二邏輯值(諸如邏輯一)時，互補輸入資料位元
Figure 108124567-A0305-02-0026-90
處於第一邏輯值(諸如邏輯零)。在此情況下，如上文所描述，DL 218處於第二邏輯值(諸如邏輯一)，且互補的
Figure 108124567-A0305-02-0026-91
處於第一邏輯值(諸如邏輯零)。然而，藉由切換電路204引入的非所需偏壓可導致DL 218處於小於最大電位(即，可操作電壓供應VDD)的第一中間電壓，且互補的
Figure 108124567-A0305-02-0026-92
處於大於最低電位(即地面電位)的第二中間電壓。假設升壓使能控制訊號160處於第一邏輯值(諸如邏輯零)以啟用升壓旁路電路300，邏輯反或閘U5提供第一邏輯值(諸如邏輯零)，且邏輯反及閘U9提供第一邏輯值(諸如邏輯零)以激活PMOS電晶體P3及PMOS電晶體P4。邏輯反相器閘U7及邏輯反相器閘U8提供第二邏輯值(諸如邏輯一)及第一邏輯值(諸如邏輯零)。PMOS電晶體P3在激活時，將DL 218上的電壓上拉為處於與邏輯反相器閘U7的輸出相等的電位(即，可操作電壓供應VDD)。PMOS 電晶體P4在激活時，將互補的
Figure 108124567-A0305-02-0027-94
的電壓下拉為處於與邏輯反相器閘U8的輸出相等的電位(即，地面電位)。此DL 218的下拉及互補的
Figure 108124567-A0305-02-0027-95
的上拉有效地增大第一邏輯值(諸如邏輯零)與第二邏輯值(諸如邏輯一)之間的差值，即讀取裕量(RM)。
圖4示出根據本揭露的例示性實施例的可在例示性記憶體儲存裝置內實施的第二替代升壓旁路電路的方塊圖。在圖4中所示出的例示性實施例中，升壓旁路電路400可回應於升壓使能控制訊號160以與如上文圖1中所描述的升壓旁路電路110實質上類似的方式調整，例如，上拉及/或下拉輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0027-96
。如圖4中所示出，升壓旁路電路400包含邏輯反或閘U5、邏輯反相器閘U7及邏輯反相器閘U8、邏輯反及閘U9、邏輯反相器閘U10及傳輸閘TX1以及傳輸閘TX2。升壓旁路電路400可表示如上文圖1中所描述的升壓旁路電路110的例示性實施例，及/或如上文圖2A中所描述的升壓旁路電路210的第二替代例。
邏輯反或閘U5以與上文圖2A中所論述的實質上類似的方式對輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0027-97
執行邏輯反或操作。邏輯反及閘U9以與如上文圖3中所論述的實質上類似的方式對邏輯反或閘U5的輸出及升壓使能控制訊號160執行反及操作。邏輯反相器閘U7及邏輯反相器閘U8以與如上文圖2A中所論述的實質上類似的方式分別對輸入資料位元252及/或互補輸入資料位元
Figure 108124567-A0305-02-0027-98
執行邏輯反相操作。邏輯反相器閘U10對邏輯反及閘U9的輸出執行邏輯反相操作以提供用於傳輸閘TX1及傳輸閘TX2的互補控制訊號。傳輸閘TX1及傳輸閘TX2在激活時，分別有效地 將DL 218上的電壓上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0028-99
上的電壓上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0028-100
。如上文所論述，切換電路204將非所需偏壓引入至電子資料中，使得當處於第一邏輯值(諸如邏輯零)時，DL 218及/或互補的
Figure 108124567-A0305-02-0028-101
處於大於地面電位的第一中間電壓位準；或當處於第二邏輯值(諸如邏輯一)時，處於小於可操作電壓供應VDD的第二中間電壓位準。傳輸閘TX1及傳輸閘TX2在激活時，分別有效地將DL 218上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0028-102
上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0028-103
。
如圖4中所示出，當輸入資料位元252處於第一邏輯值(諸如邏輯零)時，互補輸入資料位元
Figure 108124567-A0305-02-0028-104
處於第二邏輯值(諸如邏輯一)。在此情況下，如上文所描述，DL 218處於第一邏輯值(諸如邏輯零)，且互補的
Figure 108124567-A0305-02-0028-105
處於第二邏輯值(諸如邏輯一)。然而，藉由切換電路204引入的非所需偏壓可導致DL 218處於大於最低電位(即，地面電位)的第一中間電壓，且互補的
Figure 108124567-A0305-02-0028-106
處於小於最大電位(即可操作電壓供應VDD)的第二中間電壓。假設升壓使能控制訊號160處於第一邏輯值(諸如邏輯零)以啟用升壓旁路電路400，邏輯反或閘U5提供第一邏輯值(諸如邏輯零)，邏輯反及閘U9提供第一邏輯值(諸如邏輯零)，且邏輯反相器閘U10提供第二邏輯值(諸如邏輯一)以激活傳輸閘TX1及傳輸閘TX2。邏輯反相器閘U7及邏輯反相器閘U8提供第二邏輯值(諸如邏輯一)及第一邏輯值(諸如邏輯零)。傳輸閘TX1在激活時，將DL 218上的電壓下拉為處於與邏輯反相器閘U7的輸出相等的電位(即，地面電位)。傳輸閘TX2在激活時，將互補的
Figure 108124567-A0305-02-0028-107
Figure 108124567-A0305-02-0029-108
上的電壓上拉為處於與邏輯反相器閘U8的輸出相等的電位(即，可操作電壓供應VDD)。此DL 218的下拉及互補的
Figure 108124567-A0305-02-0029-109
的上拉有效地增大第一邏輯值(諸如邏輯零)與第二邏輯值(諸如邏輯一)之間的差值，即讀取裕量(RM)。
類似地，當輸入資料位元252處於第二邏輯值(諸如邏輯一)時，互補輸入資料位元
Figure 108124567-A0305-02-0029-110
處於第一邏輯值(諸如邏輯零)。在此情況下，如上文所描述，DL 218處於第二邏輯值(諸如邏輯一)，且互補的
Figure 108124567-A0305-02-0029-111
處於第一邏輯值(諸如邏輯零)。然而，藉由切換電路204引入的非所需偏壓可導致DL 218處於小於最大電位(即，可操作電壓供應VDD)的第一中間電壓，且互補的
Figure 108124567-A0305-02-0029-112
處於大於最低電位(即地面電位)的第二中間電壓。假設升壓使能控制訊號160處於第一邏輯值(諸如邏輯零)以啟用升壓旁路電路400，邏輯反或閘U5提供第一邏輯值(諸如邏輯零)，邏輯反及閘U9提供第一邏輯值(諸如邏輯零)，且邏輯反相器閘U10提供第二邏輯值(諸如邏輯一)以激活傳輸閘TX1及傳輸閘TX2。邏輯反相器閘U7及邏輯反相器閘U8提供第二邏輯值(諸如邏輯一)及第一邏輯值(諸如邏輯零)。傳輸閘TX1在激活時，將DL 218上的電壓上拉為處於與邏輯反相器閘U7的輸出相等的電位(可操作電壓供應VDD)。傳輸閘TX2在激活時，將互補
Figure 108124567-A0305-02-0029-113
上的電壓下拉為處於與邏輯反相器閘U8的輸出相等的電位(即，地面電位)。此DL 218的下拉及互補的
Figure 108124567-A0305-02-0029-114
的上拉有效地增大第一邏輯值(諸如邏輯零)與第二邏輯值(諸如邏輯一)之間的差值，即讀取裕量(RM)。
圖5示出根據本揭露的例示性實施例的可在例示性記憶 體儲存裝置內實施的第三替代升壓旁路電路的方塊圖。在圖5中所示出的例示性實施例中，升壓旁路電路500可回應於升壓使能控制訊號160以與如上文圖1中所描述的升壓旁路電路110實質上類似的方式調整，例如，上拉及/或下拉輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0030-115
。升壓旁路電路500可表示如上文圖1中所描述的升壓旁路電路110的例示性實施例，及/或如上文圖2A中所描述的升壓旁路電路210的第三替代例。
升壓旁路電路500實質上以與如上文圖2A中所描述的升壓旁路電路210實質上類似的方式操作；因此，僅升壓旁路電路210與升壓旁路電路500之間的差異將在下文中進一步詳細論述。在圖5中所示出的例示性實施例中，升壓旁路電路500更包含邏輯反或閘U11。如圖5中所示出，邏輯反或閘U11對放大器使能控制訊號156及邏輯反或閘U6的輸出執行邏輯反或操作，以使感測放大器206的激活及/或去激活與升壓旁路電路500的激活及/或去激活同步。當輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0030-129
處於第一邏輯值(諸如邏輯零)及第二邏輯值(諸如邏輯一)的組合時，假設升壓使能控制訊號160處於第一邏輯值(諸如邏輯零)以啟用升壓旁路電路500，邏輯反或閘U6提供第二邏輯值(諸如邏輯一)。假設放大器使能控制訊號156處於第一邏輯值(諸如邏輯零)，以啟用感測放大器206，邏輯反或閘U11提供第一邏輯值(諸如邏輯零)，以回應於邏輯反或閘U6提供第二邏輯值(諸如邏輯一)而激活感測放大器206。
圖6示出根據本揭露的例示性實施例的可在例示性記憶體儲存裝置內實施的第四替代升壓旁路電路的方塊圖。在圖6中 所示出的例示性實施例中，升壓旁路電路600可回應於升壓使能控制訊號160以與如上文圖1中所描述的升壓旁路電路110實質上類似的方式調整，例如，上拉及/或下拉輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0031-116
。升壓旁路電路600可表示如上文圖1中所描述的升壓旁路電路110的例示性實施例，及/或如上文圖2A中所描述的升壓旁路電路210的第四替代例。
升壓旁路電路600以與如上文圖2A中所描述的升壓旁路電路210實質上類似的方式操作；因此，僅升壓旁路電路210與升壓旁路電路600之間的差異將在下文中進一步詳細論述。在圖6中所示出的例示性實施例中，升壓旁路電路600更包含邏輯反相器閘U12及傳輸閘TX3以及傳輸閘TX4。
如圖6中所示出，邏輯反相器閘U12對邏輯反或閘U6的輸出執行邏輯反相操作以提供用於傳輸閘TX3及傳輸閘TX4的互補控制訊號。傳輸閘TX3及傳輸閘TX4在激活時，分別有效地將DL 218上的電壓上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0031-121
上的電壓上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0031-117
。如上文所論述，切換電路204將非所需偏壓引入至電子資料中，使得當處於第一邏輯值(諸如邏輯零)時，DL 218及/或互補的
Figure 108124567-A0305-02-0031-118
處於大於地面電位的第一中間電壓位準；或當處於第二邏輯值(諸如邏輯一)時，處於小於可操作電壓供應VDD的第二中間電壓位準。傳輸閘TX3及傳輸閘TX4在激活時，分別有效地將DL 218上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0031-119
上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0031-120
。
圖7示出根據本揭露的例示性實施例的可在例示性記憶 體儲存裝置內實施的第五替代升壓旁路電路的方塊圖。在圖7中所示出的例示性實施例中，升壓旁路電路700可回應於升壓使能控制訊號160以與如上文圖1中所描述的升壓旁路電路110實質上類似的方式調整，例如，上拉及/或下拉輸入資料位元252及互補輸入資料位元
Figure 108124567-A0305-02-0032-122
。升壓旁路電路700可表示如上文圖1中所描述的升壓旁路電路110的例示性實施例，及/或如上文圖2A中所描述的升壓旁路電路210的第五替代例。
升壓旁路電路700以與如上文圖5中所描述的升壓旁路電路500實質上類似的方式操作；因此，僅升壓旁路電路500與升壓旁路電路700之間的差異將在下文中進一步詳細論述。在圖7中所示出的例示性實施例中，升壓旁路電路700更包含邏輯反相器閘U13及傳輸閘TX5以及傳輸閘TX6。
如圖7中所示出，邏輯反相器閘U13對邏輯反或閘U6的輸出執行邏輯反相操作以提供用於傳輸閘TX3及傳輸閘TX4的互補控制訊號。傳輸閘TX3及傳輸閘TX4在激活時，分別有效地將DL 218上的電壓上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0032-125
上的電壓上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0032-123
。如上文所論述，切換電路204將非所需偏壓引入至電子資料中，使得當處於第一邏輯值(諸如邏輯零)時，DL 218及/或互補的
Figure 108124567-A0305-02-0032-124
處於大於地面電位的第一中間電壓位準；或當處於第二邏輯值(諸如邏輯一)時，處於小於可操作電壓供應VDD的第二中間電壓位準。傳輸閘TX3及傳輸閘TX4在激活時，分別有效地將DL 218上拉及/或下拉至輸入資料位元252，且將互補的
Figure 108124567-A0305-02-0032-126
上拉及/或下拉至互補輸入資料位元
Figure 108124567-A0305-02-0032-127
。
用於例示性記憶體儲存裝置的例示性操作控制流程
圖8示出用於根據本揭露的例示性實施例的例示性記憶體儲存裝置的例示性操作的流程圖。本揭露不限於此可操作描述。確切而言，其他操作控制流程在本揭露的範疇及精神內對於所屬領域的技術人員而言將為顯而易見的。以下論述描述用於在旁路操作模式(諸如上文圖1中所描述的旁路操作模式174)中操作的例示性記憶體儲存裝置(諸如上文圖1中所描述的記憶體儲存裝置100)的例示性操作控制流程800
在操作802中，操作控制流程800將例示性記憶體儲存裝置組態以在旁路操作模式中操作。在圖8中所示出的例示性實施例中，例示性記憶體儲存裝置包含一或多個記憶胞(諸如如上文圖1中所描述的記憶陣列102及/或如上文圖2A中所描述的記憶胞202)。操作控制流程800將例示性記憶體儲存裝置中的一或多個訊號路徑組態以繞過一或多個記憶胞。此組態可包含激活各種電路，諸如如上文圖1中所描述的切換電路104、感測放大器106、寫入驅動器108，以及升壓旁路電路110。
在操作804中，操作控制流程800經由例示性記憶體儲存裝置傳遞電子資料。
在操作806中，操作控制流程800在電子資料經過例示性記憶體儲存裝置時調整所述電子資料。當電子資料在操作804期間經過例示性記憶體儲存器以補償此非所需偏壓時，操作控制流程800可將電子資料下拉至最低電位及/或將電子資料上拉至最大電位。操作控制流程800可利用升壓旁路電路(諸如升壓旁路電路110)以提供例示性記憶體儲存裝置在電子資料經過例示性記 憶體儲存裝置時調整所述電子資料的實例。
結論
前述具體實施方式揭露記憶體儲存裝置。記憶體儲存裝置包含記憶胞、寫入驅動器、切換電路、升壓電路以及感測放大器。記憶胞耦接至位元線。寫入驅動器將輸入資料位元提供至位元線。切換電路將位元線電耦接至資料線以將輸入資料位元自位元線傳遞至資料線。升壓電路調整資料線上的輸入資料位元的電位以匹配位元線上的輸入資料位元的電位。感測放大器自資料線讀取輸入資料位元以提供輸出資料位元。
記憶胞耦接至位元線及互補位元線。寫入驅動器將輸入資料位元提供至互補位元線，且將互補輸入資料位元提供至位元線。切換電路將位元線電耦接至資料線且將互補位元線電耦接至互補資料線，以將互補輸入資料位元自位元線傳遞至資料線且將輸入資料位元自互補位元線傳遞至互補資料線。升壓電路調整資料線上的互補輸入資料位元及互補資料線上的輸入資料位元。感測放大器經組態以分別自資料線讀取互補輸入資料位元且自互補資料線讀取輸入資料位元，以提供輸出資料位元及互補輸出資料位元。
在相關實施例中，所述升壓電路經組態以將所述資料線上的所述輸入資料位元的電壓下拉為所述位元線上的所述輸入資料位元的電壓。
在相關實施例中，所述升壓電路經組態以將所述資料線上的所述輸入資料位元的電壓上拉為所述位元線上的所述輸入資料位元的電壓。
在相關實施例中，所述記憶體儲存裝置經組態以在讀取操作模式中操作，其中所述切換電路經組態以在所述讀取操作模式中將所述位元線電耦接至所述資料線以將所儲存資料位元自所述記憶胞傳遞至所述資料線，其中所述感測放大器經組態以在所述讀取操作模式中自所述資料線讀取來自所述記憶胞的所述所儲存資料位元以提供所述輸出資料位元，以及其中所述升壓電路及所述寫入驅動器經組態以在所述讀取操作模式中去激活。
在相關實施例中，所述記憶體儲存裝置經組態以在寫入操作模式中操作，其中所述寫入驅動器經組態以在所述寫入操作模式中將所述輸入資料位元提供至所述位元線以用於儲存至所述記憶胞，其中所述切換電路經組態以在所述寫入操作模式中使所述位元線與所述資料線電解耦，以及其中所述升壓電路及所述感測放大器經組態以在所述寫入操作模式中去激活。
在相關實施例中，所述記憶體儲存裝置經組態以在旁路操作模式中操作，其中所述寫入驅動器經組態以在所述旁路操作模式中將所述輸入資料位元提供至所述位元線以用於儲存至所述記憶胞，其中所述切換電路經組態以在所述旁路操作模式中將所述位元線電耦接至所述資料線以將所述輸入資料位元自所述位元線傳遞至所述資料線，其中所述升壓電路經組態以在所述旁路操作模式中將所述資料線上的所述輸入資料位元的所述電位調整為所述位元線上的所述輸入資料位元的所述電位，其中所述感測放大器經組態以在所述旁路操作模式中自所述資料線中讀取所述輸入資料位元且提供所述輸出資料位元，以及其中所述記憶胞經組態以在所述旁路操作模式中去激活。
在相關實施例中，所述升壓電路包括：切換元件，經組態以將所述資料線耦接至所述位元線以將所述資料線上的所述輸入資料位元的所述電位調整為所述位元線上的所述輸入資料位元的所述電位。
前述具體實施方式另外揭露記憶體儲存裝置中的升壓電路。升壓電路包含第一邏輯反相器閘、第一切換元件、第二邏輯反相器閘、第二切換元件以及一或多個邏輯閘。第一邏輯反相器閘對輸入資料位元執行第一邏輯反相操作以提供互補輸入資料位元。第一切換元件將記憶體儲存裝置的資料線上的互補輸入資料位元調整至互補輸入資料位元的電位位準。第二邏輯反相器閘對互補輸入資料位元執行第二邏輯反相操作以提供輸入資料位元。第二切換元件將記憶體儲存裝置的互補資料線上的輸入資料位元調整至輸入資料位元的電位位準。一或多個邏輯閘回應於偵測到輸入資料位元及互補輸入資料位元的存在及升壓使能控制訊號處於第一邏輯值而激活第一切換元件及第二切換元件，且回應於未偵測到輸入資料位元及互補輸入資料位元的存在或升壓使能控制訊號處於不同於第一邏輯值的第二邏輯值而去激活第一切換元件及第二切換元件。
在相關實施例中，所述第一切換元件及所述第二切換元件包括：n型金屬氧化物半導體場效電晶體。
在相關實施例中，所述一或多個邏輯閘包括：第一邏輯反或閘，經組態以對所述輸入資料位元及所述互補輸入資料位元執行第一邏輯反或操作以偵測所述輸入資料位元及所述互補輸入資料位元的所述存在；以及第二邏輯反或閘，經組態以對第一邏 輯反或閘的輸出及所述升壓使能控制訊號執行第二邏輯反或操作以回應於此而激活或去激活所述第一切換元件及所述第二切換元件。
在相關實施例中，所述第一切換元件及所述第二切換元件包括：p型金屬氧化物半導體電晶體。
在相關實施例中，所述一或多個邏輯閘包括：邏輯反或閘，經組態以對所述輸入資料位元及所述互補輸入資料位元執行邏輯反或操作以偵測所述輸入資料位元及所述互補輸入資料位元的所述存在；以及邏輯反及閘，經組態以對所述邏輯反或閘的輸出及所述升壓使能控制訊號執行邏輯反及操作以回應於此而激活或去激活所述第一切換元件及所述第二切換元件。
在相關實施例中，所述第一切換元件及所述第二切換元件包括：傳輸閘。
在相關實施例中，所述一或多個邏輯閘包括：邏輯反或閘，經組態以對所述輸入資料位元及所述互補輸入資料位元執行邏輯反或操作以偵測所述輸入資料位元及所述互補輸入資料位元的所述存在；以及邏輯反及閘，經組態以對所述邏輯反或閘的輸出及所述升壓使能控制訊號執行邏輯反及操作以回應於此而激活或去激活所述第一切換元件及所述第二切換元件。
前述具體實施方式進一步揭露操作記憶體儲存裝置的方法。此方法包含接收位元線上的輸入資料位元，將位元線電耦接至資料線以將輸入資料位元自位元線傳遞至資料線，將資料線上的輸入資料位元的電位調整為位元線上的輸入資料位元的電位，以及自資料線讀取輸入資料位元以提供輸出資料位元。
在相關實施例中，所述的方法更包括：去激活所述記憶體儲存裝置中的記憶陣列。
在相關實施例中，所述調整包括：將所述資料線上的所述輸入資料位元的電壓往下拉為所述位元線上的所述輸入資料位元的電壓。
在相關實施例中，所述調整包括：將所述資料線上的所述輸入資料位元的電壓上拉為所述位元線上的所述輸入資料位元的電壓。
在相關實施例中，所述調整包括：將所述資料線耦接至所述位元線以將所述資料線上的所述輸入資料位元的所述電位調整為所述位元線上的所述輸入資料位元的所述電位。
在相關實施例中，所述的方法更包括：在寫入操作模式中將所述輸入資料位元寫入所述記憶體儲存裝置的記憶陣列；在讀取操作模式中自所述記憶陣列讀取所述輸出資料位元；以及其中所述調整包括：在旁路操作模式中將所述資料線上的所述輸入資料位元的所述電位調整為所述位元線上的所述輸入資料位元的所述電位，所述記憶陣列在所述旁路操作模式中去激活。
前述具體實施方式參考隨附圖式以示出根據本揭露的例示性實施例。前述具體實施方式對「例示性實施例」的參考指示所描述的例示性實施例可包含特定特徵、結構或特性，但每一例示性實施例未必包含特定特徵、結構或特性。此外，這些片語未必指代相同例示性實施例。此外，無論是否明確地描述其他例示性實施例的特徵、結構或特性，可獨立包含或以任何組合形式包含結合例示性實施例所描述的任何特徵、結構或特性。
前述實施方式並不意欲為限制性的。確切而言，僅根據以下申請專利範圍及其等效物來限定本揭露的範疇。應瞭解，前述具體實施方式而非以下發明摘要章節意欲用以解譯申請專利範圍。發明摘要章節可闡述本揭露的一或多個但並非所有例示性實施例，且因此並不意欲以任何方式限制本揭露及以下申請專利範圍以及其等效物。
前述具體實施方式內描述的例示性實施例已經出於說明的目的提供，且不意欲為限制性的。其他例示性實施例為可能的，且可在保持於本揭露的精神及範疇內時對例示性實施例進行修改。已憑藉說明特定功能及這些功能的關係的實施的功能建置區塊來描述前述具體實施方式。為了便於描述，本文已任意地定義此等功能建置區塊的邊界。只要適當地執行指定功能及其關係，便可界定替代邊界。
本揭露的實施例可以硬體、韌體、軟體或其任何組合予以實施。本揭露的實施例亦可實施為儲存於機器可讀媒體上的指令，這些指令可由一或多個處理器讀取並執行。機器可讀媒體可包含用於以可由機器(例如，計算電路)讀取的形式儲存或傳輸資訊的任何機構。舉例而言，機器可讀媒體可包含非暫時性機器可讀媒體，諸如唯讀記憶體(ROM)；隨機存取記憶體(RAM)；磁碟儲存媒體；光學儲存媒體；快閃記憶體裝置；以及其他媒體。作為另一實例，機器可讀媒體可包含暫時性機器可讀媒體，諸如電學、光學、聲學或其他形式的傳播訊號(例如，載波、紅外線訊號、數位訊號等)。另外，韌體、軟體、常式、指令在本文中可被描述為執行特定動作。然而，應瞭解，這些描述僅僅是出於方 便起見，且這些動作事實上是由計算裝置、處理器、控制器或執行韌體、軟體、常式、指令等等的其他裝置引起。
前述具體實施方式充分揭示本揭露的一般性質：其他人可在不背離本揭露的精神及範疇的情況下藉由應用所屬領域的技術人員所瞭解的知識來針對各種應用容易地修改及/或調適此類例示性實施例而不進行過度實驗。因此，基於本文所呈現的教示及指導，這些調適及修改意欲在例示性實施例的含義及多個等效物內。應理解，本文中的措詞或術語是出於描述而非限制的目的，使得本說明書的術語或措詞待由所屬領域的技術人員按照本文中的教示予以解譯。
100:記憶體儲存裝置
102:記憶陣列
104:切換電路
106:感測放大器
108:寫入驅動器
110:升壓旁路電路
112.1.1、112.1.n、112.m.1、112.m.n:記憶胞
114.1、114.n:字元線(WL)
116.1、116.m:位元線(BL)
118.1、118.m:資料線(DL)
150.1、150.m:輸出資料位元
152.1、152.m:輸入資料位元
154:讀取使能控制訊號
156:放大器使能控制訊號
158:寫入使能控制訊號
160:升壓使能控制訊號
170:寫入操作模式
172:讀取操作模式
174:旁路操作模式

Claims (8)

  1. 一種記憶體儲存裝置，包括：記憶胞，耦接至位元線；寫入驅動器，經組態以將輸入資料位元提供至所述位元線；切換電路，經組態以將所述位元線耦接至資料線以將所述輸入資料位元自所述位元線傳遞至所述資料線；升壓電路，經組態以將所述資料線上的所述輸入資料位元的電位調整為所述位元線上的所述輸入資料位元的電位；以及感測放大器，經組態以自所述資料線中讀取所述輸入資料位元以提供輸出資料位元，其中所述升壓電路包括：切換元件，經組態以將所述資料線耦接至所述位元線以將所述資料線上的所述輸入資料位元的所述電位調整為所述位元線上的所述輸入資料位元的所述電位。
  2. 如申請專利範圍第1項所述的記憶體儲存裝置，其中所述記憶體儲存裝置經組態以在讀取操作模式中操作，其中所述切換電路經組態以在所述讀取操作模式中將所述位元線耦接至所述資料線以將所儲存資料位元自所述記憶胞傳遞至所述資料線，其中所述感測放大器經組態以在所述讀取操作模式中自所述資料線讀取來自所述記憶胞的所述所儲存資料位元以提供所述輸出資料位元，以及其中所述升壓電路及所述寫入驅動器經組態以在所述讀取操作模式中去激活。
  3. 如申請專利範圍第1項所述的記憶體儲存裝置，其中所述記憶體儲存裝置經組態以在寫入操作模式中操作，其中所述寫入驅動器經組態以在所述寫入操作模式中將所述輸入資料位元提供至所述位元線以用於儲存至所述記憶胞，其中所述切換電路經組態以在所述寫入操作模式中使所述位元線與所述資料線解耦，以及其中所述升壓電路及所述感測放大器經組態以在所述寫入操作模式中去激活。
  4. 如申請專利範圍第1項所述的記憶體儲存裝置，其中所述記憶體儲存裝置經組態以在旁路操作模式中操作，其中所述寫入驅動器經組態以在所述旁路操作模式中將所述輸入資料位元提供至所述位元線以用於儲存至所述記憶胞，其中所述切換電路經組態以在所述旁路操作模式中將所述位元線耦接至所述資料線以將所述輸入資料位元自所述位元線傳遞至所述資料線，其中所述升壓電路經組態以在所述旁路操作模式中將所述資料線上的所述輸入資料位元的所述電位調整為所述位元線上的所述輸入資料位元的所述電位，其中所述感測放大器經組態以在所述旁路操作模式中自所述資料線中讀取所述輸入資料位元且提供所述輸出資料位元，以及其中所述記憶胞經組態以在所述旁路操作模式中去激活。
  5. 一種記憶體儲存裝置中的升壓電路，包括：第一邏輯反相器閘，經組態以對輸入資料位元執行第一邏輯反相操作以提供互補輸入資料位元； 第一切換元件，經組態以將所述記憶體儲存裝置的資料線上所述互補輸入資料位元的電壓調整為所述互補輸入資料位元的電位位準；第二邏輯反相器閘，經組態以對所述互補輸入資料位元執行第二邏輯反相操作以提供所述輸入資料位元；第二切換元件，經組態以將所述記憶體儲存裝置的互補資料線上的所述輸入資料位元的電壓調整為所述輸入資料位元的電位位準；以及一或多個邏輯閘，經組態以：回應於偵測到所述輸入資料位元及所述互補輸入資料位元的存在及回應於升壓使能控制訊號處於第一邏輯值而激活所述第一切換元件及所述第二切換元件，以及回應於未偵測到所述輸入資料位元及所述互補輸入資料位元的所述存在或回應於所述升壓使能控制訊號處於不同於所述第一邏輯值的第二邏輯值而去激活所述第一切換元件及所述第二切換元件。
  6. 一種操作記憶體儲存裝置的方法，所述方法包括：在位元線上接收輸入資料位元；所述位元線至資料線的第一耦接以將所述輸入資料位元自所述位元線傳遞至所述資料線；將所述資料線上的所述輸入資料位元的電位調整為所述位元線上的所述輸入資料位元的電位；以及自所述資料線讀取所述輸入資料位元以提供輸出資料位元，其中所述調整包括： 所述資料線至所述位元線的第二耦接以將所述資料線上的所述輸入資料位元的所述電位調整為所述位元線上的所述輸入資料位元的所述電位。
  7. 如申請專利範圍第6項所述的方法，更包括：去激活所述記憶體儲存裝置中的記憶陣列。
  8. 如申請專利範圍第6項所述的方法，更包括：在寫入操作模式中將所述輸入資料位元寫入所述記憶體儲存裝置的記憶陣列；在讀取操作模式中自所述記憶陣列讀取所述輸出資料位元；以及其中所述第二耦接包括：所述資料線至所述位元線的所述第二耦接以在旁路操作模式中將所述資料線上的所述輸入資料位元的所述電位調整為所述位元線上的所述輸入資料位元的所述電位，所述記憶陣列在所述旁路操作模式中去激活。
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