CN1227954A - 写驱动器和位线预充电装置和方法 - Google Patents

写驱动器和位线预充电装置和方法 Download PDF

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Abstract

写驱动装置被用于产生在将数据驱动进位线对中时使用的第一和第二数据输出信号。第一和第二数据输出信号代表所需数据，并响应于数据信号、再充信号和数据传播时钟信号被产生。数据传播信号从系统时钟信号导出。与写驱动器相连的预充电电路响应预充电时钟信号来工作。在每个读或写操作之前对位线预充电。预充电时钟信号与数据传播信号相关，确保在读操作之前位线能完全预充电。与位线相连的保持电路在存储单元的读操作期间保持位线上的所需充电状态。

Description

写驱动器和位线预充电装置和方法
本发明涉及电子计算机存储器，特别涉及高速缓冲存储器。本发明包括一个写驱动器和预充电电路，还包括用于对位线对进行预充电以及向电子计算机存储器写的方法。
可用于微处理器的存储器通常包括专用的高速存储器，称之为高速缓冲存储器或简称为高速缓存。高速缓冲存储器包括一个存储单元的阵列，每个存储单元适合存储一位数据。将多个存储单元排列成一列，该列由被称为位线对的两个导线相连接。存储器包括许多这样的存储单元列。通过与每个存储单元列相连的位线对将数据写入存储单元或从其中传送出。在位线对的一个位线上的处于“高”量程的电压信号代表一个逻辑状态，而在相对位线上的处于“高”量程的电压信号代表相反的逻辑状态。由字线将存储单元连成行，其中字线用于激活在一列中的一特定存储单元，并允许数据、即一种逻辑状态或另一种逻辑状态被写入该特定单元或从其传送出。
在向一列内的一个存储单元的写操作期间，应用写驱动器来控制位线对的充电状态。写驱动器包括一个与该位线对相连的电路，该电路使得位线对中的位线具有所希望的代表要存储在一个存储单元中的数据的电压状态。一个列译码器和读出放大器也连在该位线对上，用于读取已经存储在存储单元中的数据。一个位线预充电电路通常与写驱动器电路同时出现。位线预充电电路在读或写操作之前对位线对的两个位线进行充电。
写驱动器和预充电电路的操作是高速缓存以及微处理器的操作的关键。如果写驱动器工作不正常，则错误的数据或指令将被存储在或写入高速缓存中。预充电电路也必须正常地工作，以确保在对高速缓存的读操作期间读取出所需数据。没有正确的预充电，在读操作期间，在位线对上会出现不正确的充电状态，将导致从存储器中读取出不正确的数据或指令。
在对沿位线对的存储单元的读操作期间还出现了另一个问题。在读操作中，在该位线对的一个位线上必须保持逻辑高充电电平。在现有技术中，充电电平只是由在选定存储单元中的一个小晶体管来保持。然而，在长的读操作期间，与位线有关的电容和与存储单元的传输门器件有关的结电容会使得位线上的电荷减少到不可接受的程度。
本发明的一个目的是提供一种克服了与现有的写驱动电路有关的上述问题以及其他问题的写驱动装置。更特别地，本发明的一个目的是提供一种帮助便于在电子计算机存储器、包括高速缓冲存储器中正确地读写操作的装置和方法。
为了实现这些目的，依据本发明的写驱动器和预充电电路使写和预充电操作与公共的系统时钟信号同步。在预充电和写操作之间的同步能确保在数据被写入之后位线被正确地预充电，还防止对所需数据的干扰。一个保持电路与位线对相连，以确保所需位线在整个长的读操作期间保持其高充电状态。
写驱动器包括一个具有两个数据输出线的写驱动器逻辑电路，一个数据输出线对应于该位线对的第一位线或真(true)位线，另一个对应于第二位线或互补(complement)位线。写驱动器逻辑电路适于通过一个数据输入端从主存储器接收一个数据输入信号，并通过一个再充输入端从处理器接收一个写允许信号或再充信号。依据本发明，写驱动器逻辑电路还接收一个数据传播时钟信号。该数据传播时钟信号是从系统时钟和数据被写入位线对和选定的存储单元或从其传送出的时间导出的。写驱动器还包括一个三态缓冲器，响应于与写驱动器逻辑电路相连的数据输出线的状态通过该三态缓冲器将所需电荷加到位线对上。
一个从系统时钟信号导出的时钟信号对写驱动器的控制为以写模式进行调试提供了便利。由于写操作是由系统时钟控制的，降慢系统时钟会延迟写操作，以确保所需字线导通并将正确的数据写入存储单元。然而，在标准时钟速度和较慢速度情况下，在出现一个写错误时，都会指示出硬件故障。
预充电电路包括两个预充电晶体管，每个晶体管连到一个不同的位线，用于将一个电源电压加到相应的位线上。并且，预充电电路最好包括一个连在每个位线之间的均衡(equalizing)晶体管，用来均衡位线之间的电荷。依据本发明，在预充电电路中的每个晶体管都由一个预充电时钟信号来控制，该预充电时钟信号是从系统时钟信号导出的，并与用于控制数据何时从写驱动器被强制或从选定的存储单元读出的数据传播时钟信号相关。在每个系统时钟周期，预充电时钟信号超前数据传播信号。在预充电电路和写驱动器之间的这种同步消除了当在读操作开始时一个或两个位线未完全充电到所需电压时出现的问题。并且，在写驱动器和预充电电路之间的同步确保了预充电不会干扰从写驱动器强制的所需充电状态或与之发生冲突。
保持电路包括两个保持晶体管。一个保持晶体管被连接为控制从电源电压源到一个位线的电流，另一个保持晶体管被连接为控制从电源电压源到该位线对的另一个位线的电流。通过每个保持晶体管的电流由相对位线的充电状态所控制。在一个位线上的低充电状态使得与相对位线相连的保持晶体管导通，并保持相对位线的充电电平。这种保持结构因而确保所需的位线在整个长的读操作期间保持在所需的高充电电平，而不受与位线和存储单元有关的电容的影响。
从下面结合附图对最佳实施例的说明中，本发明的这些和其他目的、优点和特征将变得明显。
图1是显示一个实现本发明的原理的写驱动器和预充电电路的电学原理图。
图2是显示由图1中的电路采用的系统时钟信号的时序图。
参见图1，一个实现本发明的原理的电路8包括写驱动电路10、预充电电路12和保持电路14。每个电路接收从系统时钟信号C1、C2_EARLY和C2导出的时钟信号。本发明包括的每个电路还与一位线对相连，该位线对包括第一位线16和互补位线或第二位线18。该位线对与多个单独的存储单元20相连。虽然未形成本发明的一部分，该位线对还与用于从存储单元20读取数据的列译码器22和读出放大器24相连。
写驱动电路10包括一个写驱动逻辑电路26和一个三态缓冲结构28。写驱动逻辑电路26包括两个输出线，第一输出30对应于第一位线16，第二输出32对应于第二位线18。写驱动逻辑电路26接收来自数据输入端DIN的数据、写允许或再充输入REFILL和在节点100的数据传播时钟信号，并在两个输出端30和32提供所需的逻辑状态。由两个输出线30和32控制三态缓冲结构28，以便向位线16和18提供所需的充电状态。
数据输入端DIN接收来自一个高速缓存再装入缓冲器(未显示)的数据。再充输入REFILL指定写模式处于一个逻辑状态，读模式处于相反的逻辑状态。
写驱动逻辑电路26包括两个NAND门40和42和两个NOR门44和46。将DIN的数据输入信号作为一个输入加到NAND门40上，还将其经非门48反相，将所得的反相信号作为一个输入加到另一个NAND门42上。将REFILL的再充信号加到两个NAND门40和42的另一个输入端。NAND门40和42和非门48包括一个中间逻辑结构，该中间逻辑结构根据在DIN的数据和再充信号在中间输出、节点102和103提供出一种逻辑状态。
NAND门40的输出端形成了NOR门44的一个输入端，而NAND门42的输出端形成了另一个NOR门46的一个输入端。在节点100的数据传播时钟信号提供了两个NOR门44和46的另一个输入。
最佳的三态缓冲结构28包括两个充电晶体管和两个下拉(drawdown)晶体管，都是本发明所示形式的NMOS器件。第一充电晶体管50将其漏-源电流路径连到电源电压Vdd和第一位线16。第一下拉晶体管52将其漏-源电流路径连到第一位线16和地。第二充电晶体管54将其漏-源电流路径连到电源电压Vdd和第二位线18。最后，第二下拉晶体管56将其漏-源电流路径连到第二位线18和地。第一充电晶体管50和第二下拉晶体管56的栅极都连到写逻辑电路26的第一输出端30，而第二充电晶体管54和第一下拉晶体管52的栅极都连到写驱动逻辑电路的第二输出端32。
数据传播时钟信号从系统时钟信号C1或第一时钟信号以及第二时钟信号C2_EARLY导出。将C2_EARLY时钟信号在非门60反相，所得的反相信号加到NAND门62的一个输入端。时钟信号C1加到NAND门62的另一个输入端。除了第一时钟信号C1为高且第二时钟信号C2_EARLY为低的情况，NAND门62在节点100的输出保持逻辑高状态。C1为高、C2_EARLY为低的情况在节点100产生一个低电平信号，该低电平信号包括当数据在位线对16和18上被写驱动器10强制或者被从一个选定的存储单元读出时用于定时的数据传播时钟信号。
在这个公开文本中，用字“高”来描述一个逻辑高电压状态。用字“低”来描述一个逻辑低电压状态。可以包括“高”状态和“低”状态的特定电压范围可以根据各种应用而变化，并不形成本发明的一部分。
在操作中，高速缓存再装入缓冲器(未显示)驱动数据输入，在DIN施加所需的逻辑状态。根据该数据，节点107或者DIN将为高，而另一个为低。在REFILL的高电平再充信号便于写模式操作，并强制一个中间输出、节点102或103为低，这两个节点中的另一个为高。在REFILL为高电平再充信号的情况下，数据传播时钟信号、即在节点100的低电平信号在数据输出端30和32产生所需的逻辑状态。在输出端30和32的所需的逻辑状态驱动三态缓冲器28，以便在位线16和18上强制所需的充电状态。在输出端30的高电平信号将第一充电晶体管50和第二压降晶体管56变为“导通”。同时，第二输出端32保持低电平，因而第二充电晶体管54和第一下拉晶体管52保持“截止(off)”。在这种状态下，将电源电压Vdd加到第一位线16，第二位线18被拉至地。在相反的逻辑条件下，即第二输出端32为高、第一输出端30为低时，通过第二充电晶体管54将电源电压Vdd加到第二位线18，通过第一下拉晶体管52将第一位线16拉至地。在每种情况下，相同的逻辑输出信号(在输出端30或32的高电平信号)既将电源电压Vdd加到所需位线上，还将相对位线拉至地电平。
依据本发明向位线16和18写数据的方法包括在第一输出端30产生或者为高或者为低的第一数据输出信号，在第二输出端32产生一个或者为高或者为低的互补第二数据输出信号。该方法还包括响应于第一和第二输出端30和32的数据输出信号，在第一位线16上强制一所需充电状态，在第二位线18上强制一互补充电状态。在输出端30的高电平信号和在输出端32的低电平信号在位线16和18上产生一种充电状态，而在输出端30和32的相反条件将在位线上产生相反的充电状态。依据本发明，只有响应于数据输入DIN、再充输入REFILL和在节点100包括一低电平状态的数据传播时钟信号，才产生在输出端30和32的数据输出信号。于是，只有在从系统时钟C1和C2_EARLY导出的数据传播时钟信号存在的情况下，数据才可以被写入位线16和18。
预充电电路12包括第一预充电晶体管70、第二预充电晶体管72和充电均衡晶体管74，每个都是本发明所示形式的PMOS器件。第一预充电晶体管70将其漏-源电流路径连到电源电压Vdd和第一位线16，而第二预充电晶体管72将其漏-源电流路径连到电源电压Vdd和第二位线18。均衡晶体管74将其漏-源电流路径分别连到第一和第二位线16和18。每个晶体管70、72和74的栅极连到在节点101的一个预充电输入端，以接收预充电时钟信号。
加在节点101的预充电时钟信号是从在节点100的数据传播时钟信号和第三时钟信号C2通过一个包括非门76和NAND门78的预充电时钟信号装置导出的。时钟信号C2在非门76被反相，并将该反相信号作为一个输入加到NAND门78上。将数据传播时钟信号作为第二个输入加到NAND门78上。在操作中，在节点101的低电平输出代表一个使三个PMOS器件70、72和74“导通”的预充电时钟信号。当三个PMOS器件70、72和74都“导通”时，位线16和18都被均衡到相同的预充电电平、电源电压Vdd。当节点101为高时，没有预充电信号提供到三个预充电器件70、72和74，这三个器件都“截止”，对位线16和18的充电状态没有影响。
下面参考图1和图2的时序图说明在写驱动电路10和预充电电路12之间的同步和位线16和18的预充电方法。第一时钟输入C1在相位上与第三时钟输入C2反相，而第二时钟输入C2_EARLY与信号C1异相，比时钟信号C2稍早一些变高。例如，C2_EARLY可以比C2超前500皮秒变高。当时钟信号C1变高时，信号C2_EARLY为低，这种条件在节点100产生一个数据传播时钟信号。响应于该数据传播时钟信号，电路8进入一个数据传播模式。在数据传播模式中，根据再充输入REFILL的状态将数据写入一个选定的存储单元20或从其中读出数据。当REFILL输入信号为高时，电路8处于写模式，而当REFILL输入信号为低时，电路8处于读模式。当电路8处于写模式时，变高的C1信号使得输出端30或输出端32变高，保持位线16或18中的一个处于Vdd，并将另一个位线拉至地电位。然而，当第二时钟信号C2 EARLY在C1时钟信号末端变高时，电路8进入预充电模式。在预充电模式中，三态缓冲器28的晶体管50、52、54和56都变为“截止”，并且节点101、即预充电输入被强制为低，代表一个预充电时钟信号。响应于该预充电时钟信号、即节点101的低状态，预充电PMOS器件70、72和74都变为“导通”，位线16和18都被预充电到电源电压Vdd。
当第三时钟信号C2变高时，预充电时钟信号被取消，节点101被强制为高，以便使每个预充电器件70、72和74变为“截止”。由于C1现在为低，写驱动器晶体管50、52、54和56也必须“截止”。此时，电路8处于评价(evaluation)模式，在该模式中，在该列中可以选择字线80来选择一特定存储单元20。时钟信号C1的上升沿产生一个数据传播时钟信号，又使电路8处于数据传播模式，根据再充信号REFILL的状态可以为读模式或写模式。
当数据被从存储单元20读出时，图1中用14表示的保持电路开始工作。保持电路14包括第一保持晶体管86和第二保持晶体管88，都是本发明所示形式的PMOS器件。第一保持晶体管86将其源-漏电流路径连到电源电压Vdd和第一位线16，而第二保持晶体管88将其源-漏电流路径连到电源电压Vdd和第二位线18。保持晶体管86的栅极连到第二位线18，保持晶体管88的栅极连到第一位线16。
在读操作中，一个位线必须通过存储单元20中的一个小晶体管(未显示)保持高电平状态。考虑到存储单元中的传输门的结电容和位线本身的电容，对于这个小存储单元晶体管来说，在长的读操作中维持高的位线电平是很困难的。然而，应用保持电路14，低端位线使得与相对位线相连的保持晶体管导通，并在长周期内将该相对位线保持在电源电压电平，以补偿位线泄漏。
例如，从一个存储单元20读出的逻辑状态可能需要第一位线16被保持在高电平，而第二位线18被允许变低。在这种情况下，随着位线18变低，在第一保持晶体管86的栅极的电压信号变低，使晶体管“导通”，即，沿漏-源电流路径变得导电。当晶体管86“导通”时，将电源电压Vdd加到第一位线16，以确保该位线在整个读操作保持在所需的高逻辑充电状态。
在数据输入端DIN的数据滞后的情况下，保持电路14还帮助在位线16和18上产生所需的充电状态。当DIN的数据滞后并且时钟信号C1变高时，在位线16和18上可能会产生不正确的充电状态。当所需数据达到DIN时，这种不正确的充电状态必须被修正。在数据传播时钟信号期间当所需数据到达DIN时，在30和32的所需输出使得三态缓冲器将位线16和18上的充电状态改变为代表所需数据的充电状态。在一个位线上的为达到所需充电状态而变低的信号使与相对位线相连的保持晶体管导通，从而将相对位线自始至终拉到Vdd。
上述的最佳实施例是为了说明本发明的原理，并不是用于限制本发明的范围。在不偏离附带的权利要求的范围的情况下，本领域普通技术人员能够作出各种其他实施例和对于这些最佳实施例的修改。例如，虽然显示的三态缓冲器结构是最佳的，在本发明的范围内还可以采用其他缓冲器结构。并且，在写驱动逻辑电路中还可以采用其他逻辑结构来从系统时钟产生所需的时钟信号。

Claims (29)

1．一个用于电子计算机存储器的写驱动装置，该存储器具有与存储器相连的、用于向多个存储单元传送数据或从其中传送出数据的位线对，其特征在于，该写驱动装置包括：
(a)一个接收数据信号的数据输入端；
(b)一个接收再充信号的再充输入端；
(c)一个接收数据传播时钟信号的数据传播时钟输入端；
(d)一个与数据输入端、再充输入端和数据传播时钟输入端相连的写驱动逻辑电路，具有第一数据输出端和第二数据输出端，该写驱动逻辑电路响应于一个数据信号、一个再充信号和一个数据传播时钟输入在第一数据输出端产生第一数据输出信号，在第二数据输出端产生第二数据输出信号；以及
(e)一个与第一数据输出端、第二数据输出端和位线对相连的三态缓冲器，该三态缓冲器响应于第一输出信号和第二输出信号在该位线对上产生所需的充电状态。
2．如权利要求1所述的装置，其特征在于，数据传播时钟输入是从第一时钟信号和第二时钟信号导出的，第二时钟信号与第一时钟信号相位相差一个数据传播周期。
3．如权利要求1所述的装置，其特征在于，三态缓冲器包括：
(a)第一充电晶体管，将其漏-源电流路径连到一个电压源和位线对的第一位线，将其栅极连到写驱动逻辑电路的第一数据输出端；
(b)第一下拉晶体管，将其漏-源电流路径连到第一位线和地，将其栅极连到写驱动逻辑电路的第二数据输出端；
(c)第二充电晶体管，将其漏-源电流路径连到电压源和位线对的第二位线，将其栅极连到写驱动逻辑电路的第一数据输出端；以及
(d)第二下拉晶体管，将其漏-源电流路径连到第二位线和地，将其栅极连到写驱动逻辑电路的第一数据输出端。
4．如权利要求1所述的写驱动装置，其特征在于，写驱动逻辑电路包括：
(a)一个中间逻辑电路，与数据输入端和再充输入端相连，并具有第一中间输出节点和第二中间输出节点，该中间逻辑电路响应于数据信号和再充信号，在第一中间输出节点产生第一中间数据输出信号，在第二中间输出节点产生第二中间数据输出信号；以及
(b)一个输出逻辑电路，与第一和第二中间输出节点和数据传播时钟输入端相连，该输出逻辑电路响应于第一和第二中间数据信号和数据传播时钟信号，产生第一数据输出信号和第二数据输出信号。
5．如权利要求1所述的装置，还包括：
(a)预充电时钟信号装置，用于产生一个预充电时钟信号，该预充电时钟信号与数据传播时钟信号相关；以及
(b)一个预充电电路，响应于每个预充电时钟信号将预充电加到第一位线上。
6．如权利要求5所述的装置，其特征在于：
(a)数据传播时钟信号是从第一时钟信号和第二时钟信号导出的，第二时钟信号与第一时钟信号相位相差一个数据传播周期；以及
(b)预充电时钟信号是从数据传播时钟信号和具有与第一时钟信号相反的相位的第三时钟信号导出的。
7．如权利要求5所述的装置，还包括：
(a)第一保持晶体管，将其源-漏电流路径连到电压源和所述位线对的第一位线，将其栅极连到所述位线对的第二位线；以及
(b)第二保持晶体管，将其源-漏电流路径连到电压源和第二位线，将其栅极连到第一位线。
8．如权利要求1所述的装置，还包括：
(a)第一保持晶体管，将其源-漏电流路径连到电压源和所述位线对的第一位线，将其栅极连到所述位线对的第二位线；以及
(b)第二保持晶体管，将其源-漏电流路径连到电压和第二位线，将其栅极连到第一位线。
9．一种向电子计算机存储器写数据的方法，该存储器具有向多个存储单元传送数据或从其中传送出数据的位线对，其特征在于，所述方法包括下列步骤：
(a)响应于数据输入信号、再充信号和数据传播时钟信号，在第一数据输出端产生第一数据输出信号，在第二数据输出端产生第二数据输出信号，第一和第二数据输出信号一起代表要加到所述位线对上的逻辑数据状态；以及
(b)响应于第一和第二数据输出信号，在所述位线对上产生所需的充电状态。
10．如权利要求9所述的方法，还包括：
(a)从第一时钟信号和第二时钟信号导出数据传播时钟信号，第二时钟信号与第一时钟信号相位相差一个数据传播周期。
11．如权利要求9所述的方法，其特征在于，产生第一和第二数据输出信号的步骤包括：
(a)响应于数据信号和再充信号，在第一中间节点产生第一中间数据信号，在第二中间节点产生第二中间数据信号；以及
(b)响应于第一和第二中间数据信号和数据传播时钟信号，产生第一和第二数据输出。
12．如权利要求9所述的方法，还包括步骤：
(a)产生一个预充电时钟信号，该预充电时钟信号被定时为在每个系统时钟周期中比数据传播时钟信号超前一个时间间隔；以及
(b)响应于每个系统时钟周期的预充电时钟信号，将一个预充电信号加到第一位线和第二位线上。
13．如权利要求12所述的方法，还包括：
(a)从第一时钟信号和第二时钟信号导出数据传播时钟信号，第二时钟信号与第一时钟信号相位相差一个数据传播周期；以及
(b)从数据传播时钟信号和第三时钟信号导出预充电时钟信号，其中第三时钟信号具有与第一时钟信号相反的相位。
14．如权利要求12所述的方法，还包括步骤：
(a)响应于第二位线上的下降电压信号，将电源电压加到第一位线上；以及
(b)响应于第一位线上的下降电压信号，将电源电压加到第二位线上。
15．如权利要求9所述的方法，还包括步骤：
(a)响应于第二位线上的下降电压信号，将电源电压加到第一位线上；以及
(b)响应于第一位线上的下降电压信号，将电源电压加到第二位线上。
16．一种用于对与一个电子计算机存储器相连的位线进行预充电的装置，其特征在于，该装置包括：
(a)一个写驱动电路，用于响应于一个数据输入信号、一个再充信号和一个数据传播时钟信号在第一位线上产生所需充电状态，在第一位线上的充电状态代表所需的数据；
(b)预充电时钟信号装置，用于产生一个预充电时钟信号，该预充电时钟信号与数据传播时钟信号相关；以及
(c)一个预充电电路，用于响应于每个预充电时钟信号将一个预充电信号加到第一位线上。
17．如权利要求16所述的装置，其特征在于，所述预充电电路包括：
(a)第一预充电晶体管，将其源-漏电流路径连到第一位线和一个电压源，并将其栅极连接为接收预充电时钟信号。
18．如权利要求16所述的装置，其特征在于，
(a)在第一位线上产生所需充电状态的同时，写驱动电路还用于在第二位线上产生一个互补充电状态；以及
(b)预充电电路还用于响应每个预充电时钟信号将预充电加到第二位线上。
19．如权利要求18所述的装置，其特征在于，预充电电路包括：
(a)第一预充电晶体管，将其源-漏电流路径连到第一位线和一个电压源，并将其栅极连接为接收预充电时钟信号；以及
(b)第二预充电晶体管，将其源-漏电流路径连到第二位线和电压源上，并将其栅极连接为接收预充电时钟信号。
20．如权利要求19所述的装置，还包括：
(a)一个均衡晶体管，将其源-漏电流路径连接第一位线和第二位线，并将其栅极连接为接收预充电时钟信号。
21．如权利要求16所述的装置，其特征在于，
(a)数据传播时钟信号是从第一时钟信号和第二时钟信号导出的，第二时钟信号与第一时钟信号相位相差一个数据传播周期；以及
(b)预充电时钟信号是从数据传播时钟信号和第三时钟信号导出的，该第三时钟信号具有与第一时钟信号相反的相位。
22．一种用于对与一个电子计算机存储器相连的位线进行预充电的方法，其特征在于，该方法包括下列步骤：
(a)在系统时钟周期的每个周期产生一个数据传播时钟信号和一个预充电时钟信号，该预充电时钟信号被定时为比在每个系统时钟周期中的数据传播时钟信号超前；
(b)在每个系统时钟周期响应于预充电时钟信号将一个预充电加到第一位线上；以及
(c)响应于数据传播信号、一个数据输入信号和一个再充信号，在第一位线上产生一个所需充电状态。
23．如权利要求22所述的方法，其特征在于，将预充电加到第一位线上的步骤包括：
(a)将预充电时钟信号用来切换一个晶体管，其中该晶体管将其源-漏电流路径连到第一位线和一个电压源。
24．如权利要求23所述的方法，还包括：
(a)在每个系统时钟周期，响应于预充电时钟信号，将预充电加到第二位线上；以及
(b)响应于数据传播信号、数据输入信号和再充信号，在第二位线上产生一个互补充电状态。
25．如权利要求24所述的方法，其特征在于，将预充电加到第二位线上的步骤包括：
(a)将预充电时钟信号用来切换一个晶体管，其中该晶体管将其源-漏电流路径连到第二位线和所述电压源。
26．如权利要求22所述的方法，还包括步骤：
(a)从第一时钟信号和第二时钟信号导出数据传播时钟信号，第二时钟信号与第一时钟信号相位相差一个数据传播周期；以及
(b)从数据传播时钟信号和第三时钟信号导出预充电时钟信号，其中第三时钟信号具有与第一时钟信号相反的相位。
27．一种用于在一个电子计算机存储器的读操作期间保持与该电子计算机存储器相连的位线对上的所需充电的装置，其特征在于，该装置包括：
(a)第一保持晶体管，使其源-漏电流路径连接一个电压源和该位线对的第一位线，并将其栅极连到该位线对的第二位线；以及
(b)第二保持晶体管，使其源-漏电流路径连接所述电压源和第二位线，并将其栅极连到第一位线。
28．一种用于在一个电子计算机存储器的读操作期间保持与该电子计算机存储器相连的位线对上的所需充电的方法，其特征在于，该方法包括下列步骤：
(a)响应于该位线对的第二位线上的下降的电压信号，将一个电源电压加到该位线对的第一位线上。
29．如权利要求28所述的方法，其特征在于，
(a)将电源电压加到第一位线上的步骤包括将来自第二位线的电压加到一个晶体管的栅极上，其中该晶体管将其源-漏电流路径连到一个电压源和第一位线上。
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