TW416054B - Write driver and bit line precharge apparatus and method - Google Patents

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Description

416054 五、發明說明（1) 技術領域 本發明係關於電子電腦記憶冑，且更明 。本發明包括一種寫入驅動器及預充電^於 種將位元線對組預充電並寫至電子電腦記憶 以及— 姐的方法。 乂 發明背景 微處理器可用的記憶體一般包括特別高迷之 為决取"己憶體（cache memory或cache)。快取^传":稱 一陣列的單獨記憶體格子，每個記憶體格子適於包括 兀的貢料。許多個記憶體格子被安排成一行，由媼^ —位 組的兩個導電體連#。記憶體包括許多個此種記：： 記憶體格子，•從其中傳出。位元線對組令一 位元線上的；狀態’而在相反 g⑽圍則表示相反的邏輯狀 二肉祖 子組線連接成列，字組線用來活化一 = ‘！體格子並容許資料—亦即-種邏輯狀態或 t邏輯忒恕—寫入該特定格子，或從其中傳出。 pg ί 0驅動裔係用來在寫入一行中之記憶體格子的作業期 t玉Λ位TL線對組之充電狀態3寫入驅動器包括一連接至 f兀線對組之電路，讓對組内之位元線有代表要儲存於一 /己k aa格子内之資料的期望電壓狀態。一行解碼器 jojuοιdecoder)及偵測放大器（sense amplifier)亦連 妖至位元線對組以讀取已儲存於記憶體格子内之資料。一 位几線預充電電路一般伴隨寫入驅動器電路。位元線預充 416054 五、發明說明（2) 電電路運作以在讀取或寫入作業之前將位元線對組的兩條 線充電。
寫入驅動器及預充電電路對快取記憶體的運作及進一步 對微處理器的運作非常重要。若寫入驅動器未適當運作， 則錯誤的資料或指令將儲存或寫入快取記憶體。預充電電 路亦須適當地運作以確保想要的資料能在讀取作業期間從 快取記憶體讀取。若無適當的預充電，則不正確的充電狀 態在讀取作業期間可能發生於位元線對組上，造成不正確 的資料或指令從記憶體讀出D 另一種問題發生於沿著位元線對組從記憶體格子讀取作 業期間。在一讀取作業中，邏輯上高充電狀態須維持於位 元線對組其中的一條位元線上。在以前的技術中*充電狀 態僅由被選擇之記憶體格子内"'的一小電晶體維持。但伴隨 位元線之電容及伴隨記憶體格子之移轉閘極裝置的接面電 容會造成位元線上的充電在一長讀取作業期間衰減到無法 接受的位準° 發明概要 本發明的一個目的是提供一種寫入驅動器裝置，該寫入 驅動器裝置可克服上述問題及其他伴隨以前技術之寫入驅 動器裝置電路的問題。更明確的說，本發明的一個目的是 提供一種裝置及方法，有助於促進電子電腦記憶體一包括 快取記憶體-_正確的讀取及寫入作業。 為達成這些目的，根據本發明之寫入驅動器及預充電電 路將寫入及預充電作業與共同系統時脈信號同步化。預充
416054 五、發明說明（3) 電作業與寫入作業間之同步化確保位元線在資料寫入之後 適當的預充電，並預防千擾所要的資料。一守衛電路 (k e e p e r c i r c u i t)伴隨位元線對板以確保所要的位元線在 整個很長的讀取作業期間維持其高位準充電狀態。 寫入驅動器包括一具有二資料輸出線之寫入驅動器邏輯 電路，一資料輸出線對應於位元線對組的一第一或真實位 元線，另一資料輸出線對應一第二或補數位元線。寫入驅 動器邏輯電路適於透過一資料輸入從主記憶體接收一資料 輸入信號，並透過一再充填輸入（refill input)從處理器 接收一寫入致能信號或再充填信號。根據本發明，寫入驅 動器邏輯電路亦接收一資料傳遞時脈信號。資料傳遞時脈 信號由系統時脈及資料寫入位元線對組或由其中傳出的時 間及被選擇的記憶體格子推家出。寫入驅動器也包括一三 狀態緩衝器，所要的充電根據伴隨寫入驅動器邏輯電路之 資料輸出線的狀態透過該三狀態缓衝器加諸位元線對組= 用一由系統時脈信號推導出之時脈信號控制寫入驅動器 的方式提供寫入模式内除錯的彈性。因為寫入作業由系統 時脈控制，所以減緩系統時脈會延遲寫入作業以確保所要 的字組線為導通，且正確的資料被寫入記憶體格子。但當 一寫入錯誤在正常時脈速度與較低速度情況下發生時，均 會顯示硬體故障。 預充電電路包括二預充電電晶體各自連接到一不同的位 元線，以將供應電壓加諸各自的位元線。而且，預充電電 路宜包括一連接於各位元線間之等化電晶體，以等化各位
416054 五、發明說明（4) 凡線間之充電位準。根據本發明，預充電電路内的各電晶 體由—預充電時脈信號控制，該預充電時脈信號從系統時 脈^號推導出，且關聯於控制資料何時從寫入驅動器推出 或f被選擇的記憶體格子讀取之資料傳遞時脈信號。在每 :牙、統時脈週期中，預充電時脈信號在資料傳遞信號之 則。預充電電路與寫入驅動器間之同步化消除了當一個或 S Μ位&線在一讀取作業開始時未完全充電到所需電壓時 產生的問題。而且，寫入驅動器與預充電電路間之同步化 1S充電不干擾或衝突從寫入驅動器推出之所需充電狀 態。 ^ $電路包括兩個守衛電晶體。一守衛電晶體被連接以 控Γ，應電壓源到位元線對組的—位元線之電流，而另 十=何電晶體被連接以控制從-供應電壓源到另一位元線之 電^ °通過各守衛電晶體的電流由相反位元線之充電狀態 ，^ ° 一位7^線上之低充電狀態使伴隨相反位元線之守衛 兒=‘通並維持相反位元線的充電侬準。此種守衛裝置 11非，此可確保所要的位元線在整個很長的讀取作業期 ~均可維持在所要的高充電位準，而不受伴隨位元線與記 憶體格子的電容影響。 ==:的34些和其他目的、優點、及特徵將在下文中參 .〜’軚佳具體實例的描述更形明顯。 考 圖1 ίτ、顯示且體唐· 。。 兩士议々A八收Μ靶本發明之原理的寫入驅動器和預充 %屯峪之电氣示意圖。
# 9頁 五、發明說明（5) 的時序 圓圖2係顯示m中所示電路採用之系统時脈信號 實迤魁述 一寫入驅 各個電 格子2 0。 一行解碼 格子2 0讀 參考圖1 ’具體實施本發明之原理的電路8包括 動器電路10、-預充電電路12、及—守衛電路14 :接收從系統時脈信號C !、C2 —Ear ! y、及C2推導出之時脈 信號。而|，包括於本發明内之各個電路伴隨有—位元線 對組’該位元線對組包括一第一位元線16及一補數或第二 位7C線1 8。位元線對組連接至許多個單獨記憶體 難然非本發明的一部份，但位元線對組亦伴隨有 器2 2及一偵測放大器2 4，該二者運作以從記憶體 取資料。 寫入驅動為電路10包括一寫-入驅動器邏輯電路26及一三 狀恶缓衝器裝置2 8 °寫入驅動器邏輯電路2 6包括二輸出 線’一第一輸出30對應於第一位元線16，而一第二^出^ 對應於第一位元線1 8。寫入驅動器邏輯電路2 6接收來自資 料輸入D I N之資料、一寫入致能或再充填輸入R E F I L [、及' 在節點丨0 0處的資料傳遞時脈信號，並運作以提供在二输 出30及32處所要的邏輯狀態。三狀態緩衝器裝置28受二~輸 出線3 0及32控制，以將所要的充電狀態加諸位元線丨6及⑴ 資料輸入D I N從一俠取記憶體再載入緩衝器（未顯示.）接 收資料。再充填輸入REF I LL在一邏輯狀態下指令寫入模 式，而在相反邏輯狀態下指令讀取模式。 '
第10頁 416054 五、發明說明（6) 寫入驅動β _輯電路2 6包括兩個非且（N A N D )閘4 〇和4 2和 兩個非或（N0R)閘44和46。D [N上的資料輸入信號被加諸反 ^閘40做為其一輸入，並且在反轉器48反轉，經反轉後的 k號被加諸另一反及閘42做為其一輸入。REFILL處的在充 填信號被加諸二反及閘40和42的另—輸入。反及閘4〇和42 與反轉器48包括-中間邏輯裝置，該中間邏輯裝置根據在 DIN處的資料及再充填信號提供某—邏 節點1 0 2及1 0 3處。 反二 140:輪出形成反或問44的一輸入，而另一反及問 4 2之出形成另一反或閘4 6的一於λ _ 傳遞時脈信號提供二反或閘“和:6即：：°處的資料 較佳的三狀態緩衝器裝置2δ包括^電；二 # w。一装一古+ + 的舉例說明形式中均為關〇s ϊΐ壓V ί第 电晶體50的没極一源極電流路徑連接供 :;，路；二元線16。—第—拉下電晶體52的沒極- 極連接供應電壓;二以 二第二位元線電流路徑 下電晶體56之間極均連接至寫八邏輯與；：拉 3:至=二；；；54與第-拉下電晶㈣之“均連 扭炱呙八知動印邏輙電路的第二 ^ 資料傳遞時脈信號從系統時脈信號士 與-第二時脈信號C2-Early推導出；〜第一二信號， *木。C2一Early時脈信號
416054 五、發明說明（7) ----- 在反轉器60處反轉’並將反轉後的信號加諸反及閘“做 其一輸入。時脈輸入信號Π被加諸反及閘62做為其另j 入。反及閘62在節點1〇〇處之輸出除了當第一時脈作號 為高位準且第二時脈信號C2_Ear ly為低位準的情況以^卜 維持為邏輯南位準狀態。C 1為高且C 2 _ E a r 1 y為低的狀況^ 節點1 0 0處產生低位準信號，且此低位準信號包括資料傳 遞時脈信號，資料傳遞時脈信號決定資料何時被寫入驅動 器1 0推上位元線對組1 6及1 8，或資料何時從一被選擇的— 憶體格子讀取。 ' ^ 本文中所用“高位準”一詞意指一邏輯上高電壓狀熊。 “低位準’’ 一詞意指一邏輯上低電壓狀態。包含—“高 準”狀態及一 “低位準”狀態之特定電壓範圍可因個別| 置不同而變化，且不構成本發·明的一部份。 衣 在運作時，快取記憶體再載入驅動器（未顯示）驅動資> 輸入，將所要的邏輯狀態加諸D ί N。根據資料的狀況，'^14 點1 0 7與D I Ν二者之一為高位準而另一個則為低位準。卽 REF ILL處的高位準再充填信號促成一寫入作業模式，、一 使節點1 0 2及1 0 3等二中間輸出中的一個為低位準，另j促 為高位準。一資料傳遞時脈信號，亦即當REFILL處有t個 準再充填彳g號枯在節點1 Q 〇處的低位準信號’在資料輪位 30與32處產生所要的邏輯狀態。在資料輸出3〇與32處所 的邏輯狀態驅動三狀態缓衝器2 8，以推動所要的充電， 到位元線1 6及1 8上。輪出3 〇上的高位準信號“導通，，^怒 充電電晶體50及第二袓下電晶體56。同時，第二輸出u〜
第12頁 416054 五、發明說明（8) 持低位準，從而使第二充電電晶體54及第—拉下電晶體Μ 維持“斷路”。在此狀態下，供應電壓被加諸第一位元 ，而第二位元線18被拉下至接地。在相反的邏 下，即第二輸出32為高位m ^ , ^ 疋 * ^ ^ +且弟一輸出30為低位準時，供 應電壓Vdd透過第二充電t a 勺1 +叶供 从-1免0日體54加诸弟二位元線18，而笫 一位兀線16透過第一技卞弟 _ ^ L h电晶體52被拉下至接地。在每— 種情況下’相同的邏輯輪山 甘 .^ ^ e兩辦出仏唬（不淪是輸出30或32為高 位準）均運作將供應電壓γ & φ „ vdd加诸一所要的位元線，且將相 反的位元線拉下至接地。 :據本發明將資料寫至位元線16及18的方法包括在第— ⑷出30處產生一或為高&準或為低位準的第—f料輸出化 並在第二輸出3 2處產生—或為高.位準或為低位準的^ 數弟二貨料輸出信號。讀方法、包括根據第-與第二輸出 3—0與32處之肓料輸出信婕推出一所要的充電狀態於第一位 兀線=上及一互補的充電狀態於第二位元線18上。輸出3〇 處的尚位準信號與輸出3 2處的低位準信號造成位元線丨6及 1 一8上的一種充電狀態，而輸出3〇與3 2處相反的情況造成位 兀纟泉上相反的充電狀態6根據本發明，輸出3 〇與3 2處之輸 出^料信號僅依據資料輪入〇 I N、再充填輪入RE n LL、及 在節點1 0G處包括一低位準狀態之資料傳遞時脈信號而產 生所以’僅吾由系統峙脈c 1及C 2 _ E a r 1 y推導出之資料傳 遞時脈信號出現時，資科才可寫至位元線1 6及丨8。 預充電電路12包括一第一預充電電晶體7〇、一第二預充 t電晶體72、及一充電等化電晶體？4，各個電晶體在本發
IH
第13頁 416054 - --------- - 五、發明說明（9) 麵 明之舉例說明形式中均為PM0S裝置。第一預充電電晶體70 的源極~汲極電流路徑連接供應電壓Vdd與第一位元線1 6， 而第一預充電電晶體7 2的源極-汲極電流路徑連接供應電 壓Vdd與第二位元線1 8。等化電晶體7 4的源極-汲極電流路 徑連接第一位元線16與第二位元線18。各電晶體70、72與 74之問極均連接至一節點101處之預充電輸入以接收一預 充電時脈信號。 加諸節點1 0丨之預充電時脈信號係由節點1 0 0處之資料傳 遞時脈信號和一第三時脈信號C2透過一包括反轉器76及反 及問78的預充電時脈信號裝置推導得到。時脈信號C2由反 轉Is 76反轉，且經反轉的信號加諸反及閘78做為其一輸 入。資料傳遞時脈信號加諸反及閘7 8做為其第二輸入。在 運作時，節點1 〇 1處之低位準輪-出表示一預充電時脈信 號’該信號將三個PMOS裝置70、72及74導通。當三個PMOS 裝置7 0、7 2及7 4導通時，位元線1 6及1 8均被等化至相同的 預充電位準，即供應電壓Vdd。當節點丨〇!為高位準時，沒 有預充電信號供應至三個預充電裝置70、72及74，且所有 二個裝置均為截止而對位元線丨6及1 8之充電狀態無影響--現在可參考圖1與圖2所示時序圖描述寫入驅動器電路1 〇 和預充電電路1 2間之同步化與將位元線1 6及1 8預充電的方 法°第一時脈輸入C1在相位上與第三時脈輸入C 2相反，而 第一時脈輸入C 2 _ E a r 1 y與信號C1相位大不相同，較時脈信 號C2稍早變為高位準。譬如，c2_Ear ly可在C2之前約500 毫微秒（picosecond)變為高位準。當時脈信號C1變為高位
第14頁 416054 五、發明說明CIO) 準時，信號C2 —Ear ly為低位準’ 生一資料傳遞時脈信I電路狀^ 點100處產 入一貝科傳遞杈式。在貧料傳遞模式下， 進 輸入REFILL的狀態寫至一被選的攸枓根據再充填 ^ρ.ι,ττ τ ^ 散、擇的記憶體格子20或從发中 項取。UEFUL輸入信號為高電位時，電 、中 式下，而當剛LL輸入信號為低電位 路 信號造成輪出3。或輸出32二者式之下0為高位準的 線16或18二者之一於Vdd，而位準，維持位元 ^ 而將另一位元線拉至接地。作去 ，信號C2 —Early在Π時版信號 。 電路8進入-預充電模式。在預充電模式下“I 器28的所有電晶體5。、52、54及56均裁止，且、點：丨： 之預充t輸入被強迫成低位準 < 1 根據此預充電時脈信號，即節賴1#又“嚷5遠。 , 丄 丨即點1 ϋ 1處之低位準狀綠，所 有預充電PM0S裝置70、72、及74均 準次則戶 二者均被預充電至供應電壓ν 〇 位疋踝Μ 18 v dd 當第三時脈信號C2變為高位单砗，益士 $ 除且節點丨01被推為高位準以截止各_預充電時脈信號被移 及?4。s為(Π現為低位準上〜各二預充電裝置7。、Η 52、54及56也須為載止。在此時：* :動器電晶體5'、 在該評估模式下可選擇一字組線8〇】地於評估杈式， 定記憶體格子20 "寺脈信心：：；擇記憶體行内-特 時脈錢，再次 填信號REFILL之狀態而為讀取模式或寫入大模^式。松據再充
第15頁 416054 五、發明說明' 圖1中u所不守衛電路在資料從記憶體格子2 開始發揮作用。守衛電路14包括一第一守衛電晶體:取:一 望該二電晶體在本發明之舉例說明形式 中均為裝置。第—守衛電晶體8 6之源極-汲極電流路 徑連接供應電壓Vdd與第—彷元螃〗β 品结 dd ^ 位兀線丨6 ,而苐二守衛電晶體88 之源極_汲極電流路徑連接供應電壓U與第二位元 守衛電晶體86之閘極連接至第二位元線18， 衛 88之閘極連接至第一位元線16。 寸佑電日日粗 在漬取作業時，二位元線之一須透過諸記憶體格子2 〇之 一内的小電晶體（未顯示）維持在高位準狀態。由於記脚 格子内移轉閘極的接面電容和位元線本身的電容影響二= 小記憶體格子電晶體很難在甚長的讀取作業期間保^高= 兀·線位準。但有了守衛電路1 Γ，—低位準侧的位元線將伴隨 相反側位το線之守衛電晶體導通，並在甚長的周期期間維 持該相反側位元線於供應電壓位準以補償位元線漏電流 —例如’從諸記憶體格子2〇之一讀取的邏輯狀態可能要求 第一位兀線1 6維待高位準，同時第二位元線1 8變為低位 準°在此情況下，當位元線1 8變向低位準時，第一守衛電 晶體8 6之閘極電壓信號變為低位準而將該電晶體導通，亦 即其没極—源極電流路徑導通。當電晶體8 6導通時，供應 電壓Vdd被加諸第—位元線1 6，以確保該位元線在整個讀取 作業期間維持於所要的高位準邏輯充電狀態3 守衛電晶體U也協助當資料在資料輸入d IN處遲緩時在 位元線1 6及1 8上產生所要的充電狀態。當J) I n處的資料遲
第16頁 4.16054_；_ 五、發明說明（12) 缓且時脈信號C1變為高位準時，位元線1 6及1 8上可能產生 錯誤的充電狀態。此錯誤的充電狀態須在所要的資料抵達 D I N時予以修正。當所要的資料在資料傳遞時脈信號期間 確實抵達DIN時，於30及32處之所要的輸出促使三狀態緩 衝器改變位元線1 6及1 8上的充電狀態為代表所要資料之充 電狀態。為達到所要之充電狀態而在一位元線上變為低位 準之信號導通伴隨相反位元線之守衛電晶體，將該相反位 元線完全拉至Vdd。 上文所述較佳具體實例旨在舉例說明本發明之原理，而 非限制本發明之範疇。精於此技術領域者可做出各種其他 具體實例，並對這些較佳具體實例做各種修改，而不背離 下列申請專利範圍之範疇。譬如，雖然舉例說明的三狀態 緩衝器裝置是較佳的，但在本"發明的範疇中亦可採用其他 緩衝器裝置。同樣地，寫入驅動器邏輯電路内亦可採用其 他邏輯裝置以從系統時脈產生所要的時脈信號。
第17頁

Claims (1)

  1. 416054 六、申請專利範圍 1. 一種電子電腦記憶體之寫入驅動器裝置，具有一位元 線對組，用以將資料傳送至與該記憶體相結合之許多個記 憶體格子，或從其中傳出資料，該寫入驅動器裝置包括： (a ) —甩以接收資料信號之資料輸入； (b ) —用以接收再充填信號之再充填輸入； (c ) 一用以接收資料傳遞時脈信號之資料傳遞時脈輸 入； (d) —寫入驅動器邏輯電路，其連接至資料輸入、再 充填輪入、及資料傳遞時脈輸入，且具有一第一資料輸出 及一第二資料輸出，該寫入驅動器邏輯電路係用以產生一 第一資料輸出信號於該第一資料輸出處和一第二資料輸出 信號於該第二資料輸出處以回應於一資料信號、一再充填 信號、及一資料傳遞時脈輸入"「以及 (e ) —個三狀態缓衝器，其連接至該第一資料輸出、 邊弟·一貢料輸出、及έ玄位元線對組’該二狀悲緩衝益係罔 以產生一所要的充電狀態於該位元線對组上，以回應於該 第一輸出信號與該第二輸出信號。 .2.如申請專利範圍第1項之裝置，其中該資料傳遞時脈 輸入係從一第一時脈信號及一第二時脈信號推導出，該第 二時脈信號在相位上與該第一時脈信號相差一個資料傳遞 周期。 3.如申請專利範圍第1項之裝置，其中該三狀態緩衝器 包括： (a ) —第一充電電晶體，該電晶體之没極-源極電流路
    第18頁 4iaa&4_ 六、申請專利範圍 徑連接一供應電壓源與該位元線對組的一第一位元線，且 該電晶體之間極連接至該寫入驅動器邏輯電路之該第一資 料輸出； (b ) —第一拉下電晶體，該電晶體之汲極-源極電流路 徑連接該第一位元線與接地，且該電晶體之閘極連接至該 寫入驅動器邏輯電路之該第二資料輸出； (c ) 一第二充電電晶體，該電晶體之汲極-源極電流路 徑連接該供應電壓源與該位元線對組的一第二位元線，且 該電晶體之閘極連接至該寫入驅動器邏輯電路之該第二資 料輸出；及 (d ) —第二拉下電晶體，該電晶體之汲極-源極電流路 徑連接該第二位元線與接地，且該電晶體之閘極連接至該 寫入驅動器邏輯電路之該第二資料輪出。 4.如申請專利範圍第1項之裝置，其中該寫入驅動器邏 輯電路包括： (a ) —中間邏輯電路，連接至資料輸入與再充填輸 入，且具有一第一中間輸出節點和一第二中間輸出節點， 該中間邏輯電路係用來根據資料信號與再充填信號產生一 第一中間資料輸出於該第一中間輸出節點處及一第二中間 資料輸出於該第二中間輸出節點處；及 (b) —輸出邏輯電路，連接至該第一與第二中間輸出 節點及資料傳遞時脈輸入，該輸出邏輯電路係用來根據第 一與第二令間資料信號及資料傳遞時脈信號產生第一資料 輸出信號與第二資料輸出信號。
    第19頁 416054- 六、申請專利範圍 5, 如申請專利範圍第1項之裝置，進一步包括： (a) 預充電時脈信號裝置，用來產生一預充電時脈信 號，該預充電時脈信號與資料傳遞時脈信號相關.；及 (b) —預充電電路，用來根據各預充電時脈信號將預 充電加諸第一位元線。 6. 如申請專利範圍第.5項之裝置，其中： (a )該資料傳遞時脈信號係從一第一時脈信號與一第 二時脈信號推導出，該第二時脈信號之相位與該第一時脈 信號之相位差異為一資料推進周期：及 (b )該預充電時脈信號係從資料傳遞時脈信號及一相 位與該第一時脈信號相位相反之第三時脈信號推導出。 7. 如申請專利範圍第5項之裝置，進一步包括： (3 ) '~第'一守衛電晶體*該電晶體之源極-汲極電流路 徑連接供應電壓源與位元線對組的一第一位元線，且該電 晶體之閘極連接至位元線對組之第二位元線；及 (b ) —第二守衛電晶體，該電晶體之源極-汲極電流路 徑連接供應電壓源與該第二位元線，且該電晶體之閘極連 接至該第一位元線 8, 如申請專利範圍第1項之裝置，進一步包括： (a ) —第一守衛電晶體，該電晶體之源極-汲極電流路 徑連接供應電壓源與位元線對組的一第一位元線，且該電 晶體之ffl極連接至位元線對组之第二位元線；及 (b ) —第二守衛電晶體，該電晶體之源極-汲極電流路 徑連接供應電壓源與該第二位元線，且該電晶體之閘極連
    第20頁 416054_ 六、申請專利範圍 接至該第一位元線。 9. 一種將資料寫入一電子電腦記憶體之方法，該電子電 腦記憶體具有一位元線對组以將資料傳送至許多個記憶體 格子及從其中傳送出資料，該方法包括步驟有： (a)產生一第一資料輸出信號於一第一資料輸出及一 .第二資料輸出信號於一第二資料輸出，以回應於一資料輸 入信號、一再充填信號、及一資料傳遞時脈信號，該第一 與第二資料輸出信號一起代表一加諸該位元線對組之邏輯 資料狀態；以及 (b )產生一所要的充電狀態於該位元線對組上，以回 應於該第一與第二資料輸出信號。 1 〇.如申請專利範圍第9項之方法，進一步包括： (a)從一第一時脈信號與—第二時脈信號推導出該資 料傳遞時脈信號，該第二時脈信號之相位與該第一時脈信 號之相位差異為一資料傳遞周期。 1 1.如申請專利範圍第9項之方法，其中該產生第一與第 二資料輸出信號之步驟包括： (a) 根據該資料信號與該再充填信號，產生一第一中 間資料信號於一第一中間節點處及一第二中間資料信號於 一第二中間節點處；及 (b) 根據該第一與第二中間資料信號及該資料傳遞時 舱信號，產生該第一與第二資料輸出。 1 2 ·如申請專利範圍第9項之方法，進一步包括下列步 游 ·
    416054 六、申請專利範圍 -- (a) 產生~預 程設定為在每-李ί電時脈信號’該預充電時脈信赛的時 個時… ％時脈周期中超前資料傳遞時脈；：：： (b) 根據每個^ -預充電加諸該第〜：時：：：的預充電時脈信號 1 3.如申請專利箱 凡，，泉與戎弟二位元線。 .、… 挪圍第〗2項之方法，、隹 二傳遞時脈信㉟，時服信號二出該資 ⑴從4料】；？遞周期；及“第—時脈信 號相位相反之第：r "時脈信號及—相仅歲#第 〜4脈信號椎導出— 、垓弟—時脈信 14.如申請專利範圍第i2項之方法'預充電時脈信號一 ·* at. _tr __ 一- 步包括下列步 (a )根據第二仿& 壓加諸第-位元線，及上-降低之電壓信號，將供應電 (b )根據第—位— 虔加諸第二位元線^ 一降低之電壓信號，將供應電 1.3.如申請專利範圍第9項之方法， 將 騾 進 步包括下列步 將供應電 將供應電 (d)根據弟—位 ® ^ ^ _ 几"果上一降低之雷® 屋加诸弟一位TL線；及 电壓信號 (b)根據第—# 位兀線上一降侗夕$ 壓加諸第二位元線。 牛低之笔壓信镜 16. —種對與一雷工# 子电腦記憶體相結八 Q —位元線預充
    第22頁 ------ 416054 六、申請專利範圍 電之裝置，該裝置包括： (a) —寫入驅動器電路，用來在一第一位元線上產生 一所要的充電狀態，以回應於一資料輸入信號、一再充填 信號、及一資料傳遞時脈信號在該第一位元線上之該充電 狀態代表所要的資料； (b) 預充電時脈信號裝置，用以產生一預充電時脈信 號，該預充電時脈信號係有關於該資料傳遞時脈信號；以 及 (c) —預充電電路，用以將一預充電加諸該第一位元 線，以回應於各預充電時脈信號。 1 7.如申請專利範圍第1 6項之裝置，其中該預充電電路 包括： (a)—第一預充電電晶體*「該電晶體之源極-汲極電 流路徑連接該第一位元線至一供應電壓源，且該電晶體之 閘極連接接收該預充電時脈信號。 1 8.如申請專利範圍第1 6項之裝置，其中： (a) 該寫入驅動器電路亦用來在產生該所要充電狀態 於該第一位元線上的同時，產生一互補充電狀態於一第二 位元線上；及 (b) 該預充電電路亦用來根據各預充電時脈信號，將 該預充電加諸該第二位元線。 1 9.如申請專利範圍第1 8項之裝置，其中該預充電電路 包括： (a) —第一預充電電晶體1該電晶體之源極-沒極電
    第23頁 416054 六、申請專利範圍 流路徑連接該第一位元線至一供應電壓源，且該電晶體之 閘極連接接收該預充電時脈信號；及 (b) —第二預充電電晶體，該電晶體之源極- >及極電 流路徑連接該第二位元線至該供應電壓源，且該電晶體之 閘極連接接收該預充電時脈信號。 2 0.如申請專利範圍第1 9項之裝置，進一步包括： (a) —等化電晶體，該電晶體之源極-汲極電流路徑 連接該第一位元線與該第二位元線，且該電晶體之閘極連 接接收該預充電時脈信號。 21.如申請專利範圍第16項之裝置，而且其中： (a) 該資料傳遞時脈信號係從一第一時脈信號與一第 二時脈信號推導出，該第二時脈信號之相位與該第一時脈 信號之相位差異為一資料傳遞>周期；及 (b) 該預充電時脈信號係從該資料傳遞時脈信號及一 相位與該第一時脈信號相位相反之第三時脈信號推導出。 2 2. —種用以對與一電子電腦記憶體相結合之一位元線 預充電之方法，該方法包括步驟有： (a) 在系統時脈循環周期的每一周期中產生一資料傳 遞時脈信號及一預充電時脈信號，該預充電時脈信號在各 系統時脈循環周期中之時程設定為在該資料傳遞時脈信號 之前； (b) 將一預充電加諸一第一位元線，以回應於各系統 時脈循環周期中之該預充電時脈信號；以及 (c) 產生一所要的充電狀態於該第一位元線上，以回
    第24頁 416054 六、申請專利範圍 應於該資料傳遞信號、一資料輸入信號、及一再充填信 號。 2 3.如申請專利範圍第2 2項之方法，其中該將預充電加 諸該第一位元線之步驟包括： (a)加上該預充電時脈信號以導通一電晶體，該電晶 體之源極-汲極電流路徑連接該第一位元線至一供應電壓 源。 2 4.如申請專利範圍第23項之方法，進一步包括： (a) 根據各系統時脈循環周期中之該預充電時脈信號 將一預充電加諸一第二位元線；及 (b) 根據該資料傳遞信號、該資料輸入信號、及該再 充填信號，產生一互補充電狀態於該第二位元線上。 2 5.如申請專利範圍第24項乏方法，其中該將預充電加 諸該第二位元線之步驟包括： (a)加上該預充電時脈信號以導通一電晶體，該電晶 體之源極-汲極電流路徑連接該第二位元線至該供應電壓 2 6.如申請專利範圍第22項之方法，進一步包括下列步 驟： (a) 從一第一時脈信號與一第二時脈信號推導出該資 料傳遞時脈信號，該第二時脈信號之相位與該第一時脈信 號之相位差異為一資料傳遞周期；及 (b) 從該資料傳遞時脈信號及一相位與該第一時脈信 號相位相反之第三時脈信號推導出該預充電時脈信號。
    第25頁 416054 六、申請專利範圍 2 7. —種用以維持一所欲充電量之裝置，其用以在從一 電子電腦記憶體讀取作業的期間維持與該電腦記憶體相結 合之一位元線對組上所欲之充電，該裝置包括： (a) —第一守衛電晶體，該電晶體之源極-汲極電流 路徑連接一供應電壓源與該位元線對組之一第一位元線， 且該電晶體之閘極連接至該位元線對組之第二位元線；以 及 (b) —第二守衛電晶體，該電晶體之源極-汲極電流 路徑連接該供應電壓源與該第二位元線，且該電晶體之閘 極連接至該苐一位元線。 2 8. —種用以維持一所欲充電量之方法，其用以在從一 電子電腦記憶體讀取作業的期間維持與該電腦記憶體相結 合之一位元線對組上所欲之充"電，該方法包括步驟有： (a)將一供應電壓加諸該位元線對組之一第一位元 線，以回應於該位元線對組之一第二位元線上降低的電壓 信號。 2 9.如申請專利範圍第2 8項之方法，其中： (a)該將供應電壓加諸第一位元線之步驟包括把來自 該第二位元線之電壓加諸一電晶體之閘極，該電晶體之源 極-汲極電流路徑連接一供應電壓源與該第一位元線。
    第26頁
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812807B2 (en) 2004-03-30 2010-10-12 Sharp Kabushiki Kaisha Display device and driving device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4024975B2 (ja) * 2000-01-07 2007-12-19 株式会社東芝 データ伝送回路
JP3533357B2 (ja) * 2000-02-29 2004-05-31 株式会社東芝 論理演算機能を備えた半導体集積回路
US6430099B1 (en) 2001-05-11 2002-08-06 Broadcom Corporation Method and apparatus to conditionally precharge a partitioned read-only memory with shared wordlines for low power operation
EP1505605A1 (en) * 2003-08-06 2005-02-09 STMicroelectronics S.r.l. Improved sensing circuit for a semiconductor memory including bit line precharging and discharging functions
KR100596436B1 (ko) 2004-07-29 2006-07-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 테스트 방법
US7085184B1 (en) * 2004-09-27 2006-08-01 Nvidia Corporation Delayed bitline leakage compensation circuit for memory devices
KR100675517B1 (ko) 2005-09-09 2007-01-30 주식회사 엑셀반도체 시리얼 플래쉬 메모리 장치 및 프리차아지 방법
KR100745368B1 (ko) * 2005-11-22 2007-08-02 삼성전자주식회사 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치
US7600071B2 (en) * 2006-12-07 2009-10-06 International Business Machines Corporation Circuit having relaxed setup time via reciprocal clock and data gating
KR101239226B1 (ko) * 2007-08-02 2013-03-06 삼성전자주식회사 언먹스드 비트라인 스킴을 위한 기입 구동회로
US7782692B2 (en) * 2008-01-09 2010-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Single end read module for register files
US7586802B2 (en) * 2008-02-07 2009-09-08 Macronix International Co. Ltd. Memory, bit-line pre-charge circuit and bit-line pre-charge method
US8446791B2 (en) * 2010-12-03 2013-05-21 Oracle International Corporation Process tolerant large-swing sense amplfier with latching capability
US8817562B2 (en) * 2012-07-31 2014-08-26 Freescale Semiconductor, Inc. Devices and methods for controlling memory cell pre-charge operations
US9286970B2 (en) * 2014-07-08 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit for pre-charging and write driving
US10269307B2 (en) * 2017-05-19 2019-04-23 Apple Inc. LED driver headroom voltage control systems and methods
US10762934B2 (en) * 2018-06-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage pathway prevention in a memory storage device
US11011238B2 (en) * 2018-06-28 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Floating data line circuits and methods

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400824B2 (ja) * 1992-11-06 2003-04-28 三菱電機株式会社 半導体記憶装置
JP3672384B2 (ja) * 1996-07-24 2005-07-20 沖電気工業株式会社 センス回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812807B2 (en) 2004-03-30 2010-10-12 Sharp Kabushiki Kaisha Display device and driving device

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